JP2015159449A - 半導体装置及び電子カメラ - Google Patents

Abstract

【課題】歩留りの向上を図ることができる半導体装置を提供する。
【解決手段】半導体装置１は、配線が形成された基板２と、一方の主面の少なくとも一部の領域が基板２と対面するように重ねられ、基板２と接合された半導体チップ３と、を備える。前記一方の主面の外縁領域Ｒ４の少なくとも一部３ａの、基板２からの距離ｄ１＋ｄ２が、半導体チップ３の前記一方の主面の内側の有効領域Ｒ１の、基板２からの距離ｄ１よりも長い。
【選択図】図２

Description

本発明は、半導体チップが他の半導体チップ等の基板に重ねられ接合された半導体装置、及び、これを用いた電子カメラに関するものである。

下記特許文献１には、第１の半導体チップと、当該第１の半導体チップの下方に配置された第２の半導体チップとを備え、前記第１の半導体チップと前記第２の半導体チップの回路面同士がバンプを介して接続された半導体装置が、開示されている。

特開２００５−２６００５３号公報

本発明者の研究の結果、前記従来の半導体装置のような半導体装置では、前記バンプの高さを低くして第１及び第２の半導体チップ間の間隔を狭め、ＣｏＣ（Chip on Chip）又はＣｏＷ（Chip on Wafer）などにより、ダイシング後の第１の半導体チップをダイシング前又はダイシング後の第２の半導体チップに接合することによって製造すると、歩留りが低下してしまうことが判明した。

この点は、２つの半導体チップ同士を重ねて接合した半導体装置のみならず、半導体チップを半導体チップ以外の配線が形成された基板に重ねて接合した半導体装置についても同様である。

本発明は、このような事情に鑑みてなされたもので、歩留りの向上を図ることができる半導体装置、及び、これを用いた電子カメラを提供することを目的とする。

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による半導体装置は、配線が形成された基板と、一方の主面の少なくとも一部の領域が前記基板と対面するように重ねられ、前記基板と接合された半導体チップと、を備え、前記一方の主面の外縁領域の少なくとも一部の、前記基板からの距離が、前記半導体チップの前記一方の主面の内側の有効領域の、前記基板からの距離よりも長いものである。

第２の態様による半導体装置は、前記第１の態様において、前記一方の主面の外縁領域の少なくとも一部は、前記一方の主面の外縁領域のうち前記基板と重なっている領域の少なくとも一部であるものである。

前記第２の態様では、前記一方の主面の外縁領域のうち前記基板と重なっている領域の前記少なくとも一部の領域には、必ずしも突起部分が存在する必要はなく、その領域に突起部分が存在せずに、その領域の全体が非突起部分になっていてもよい。

第３の態様による半導体装置は、前記重なっている領域において前記少なくとも一部に比べて前記基板側に突出した突起部分が存在し、前記突起部分は前記基板に達していないものである。

第４の態様による半導体装置は、前記第１乃至第３のいずれかの態様において、前記半導体チップは、前記半導体チップは、前記有効領域を取り囲むシールリングを有し、前記外縁領域は、前記シールリングよりも外側の領域であるものである。

第５の態様による半導体装置は、前記第４の態様において、前記半導体チップは、前記一方の主面における前記シールリングよりも外側の位置において外縁側が低くなる段差を有するものである。

第６の態様による半導体装置は、前記第１乃至第５のいずれかの態様において、前記半導体チップは、前記有効領域において形成されたＬｏｗ−ｋ膜を有するものである。

第７の態様による半導体装置は、前記第１乃至第６のいずれかの態様において、前記外縁領域の前記少なくとも一部の、前記基板からの距離は、前記一方の主面の有効領域の、前記基板からの距離よりも３μｍ以上長いものである。

第８の態様による半導体装置は、前記第１乃至第７のいずれかの態様において、前記基板は前記半導体チップとは別の半導体チップであるものである。

第９の態様による半導体装置は、前記第１乃至第７のいずれかの態様において、前記半導体チップが撮像領域を有するか、あるいは、前記基板が撮像領域を有する半導体チップであるものである。

第１０の態様による電子カメラは、前記第９の態様による半導体装置を備えたものである。

本発明によれば、歩留りの向上を図ることができる半導体装置、及び、これを用いた電子カメラを提供することができる。

本発明の第１の実施の形態による半導体装置を模式的に示す概略断面図である。 図１中のＡ部付近の拡大図である。 図１中の上側の半導体チップを製造する途中のウエハの一部を模式的に示す概略平面図である。 図３中のＢ−Ｂ’線に沿った概略断面図である。 図３に示すウエハに対してダイシング領域に凹部を形成した状態のウエハの一部を模式的に示す概略平面図である。 図５中のＣ−Ｃ’線に沿った概略断面図である。 図５に示すウエハをダイシングして、そのウエハを図１中の上側の半導体チップに個片化した状態を模式的に示す概略平面図である。 図７中のＤ−Ｄ’線に沿った概略断面図である。 比較例による半導体装置を模式的に示す一部拡大概略断面図である。 図３に示すウエハをダイシングして、そのウエハを図９中の上側の半導体チップに個片化した状態を模式的に示す概略平面図である。 図１０中のＤ−Ｄ’線に沿った概略断面図である。 図１に示す半導体装置の他の状態を模式的に示す概略断面図である。 図１２中のＦ部付近の拡大図である。 比較例による半導体装置の他の状態を模式的に示す一部拡大概略断面図である。 図１に示す半導体装置の更に他の状態を模式的に示す概略断面図である。 本発明の第２の実施の形態による半導体装置を模式的に示す概略断面図である。 本発明の第３の実施の形態による半導体装置を模式的に示す概略断面図である。 図１７中のＧ部付近の拡大図である。 本発明の第４の実施の形態による電子カメラを模式的に示す概略断面図である。

以下、本発明による半導体装置及び電子カメラについて、図面を参照して説明する。

［第１の実施の形態］

図１は、本発明の第１の実施の形態による半導体装置１を模式的に示す概略断面図である。図２は、図１中のＡ部付近の拡大図である。

本実施の形態による半導体装置１は、配線が形成された基板としての半導体チップ２と、一方の主面（図１中の下面）の少なくとも一部の領域が半導体チップ２と対面するように重ねられ、半導体チップ２と接合された半導体チップ３と、を備えている。

本実施の形態では、半導体チップ２の主面のサイズが半導体チップ３の主面のサイズよりも大きくされ、半導体チップ３の下面の全領域が半導体チップ２と重なっている。もっとも、本発明では、これに限らず、例えば、それらのサイズが同一で両者がちょうど重なっていてもよい。

本実施の形態では、半導体チップ２の上面及び半導体チップ３の下面の対応する位置にそれぞれ電極パッド（図示せず）が形成されており、それらの間がバンプ４によって電気的及び機械的に接合されている。これにより、半導体チップ３が半導体チップ２上にフリップチップ（Flip Chip）実装されている。バンプ４としては、例えば、Ａｕスタッドバンプ、半田バンプ、Ａｕメッキバンプ又はＣｕメッキバンプ等を採用することができる。また、本実施の形態では、半導体チップ２，３間が接着剤５によって接着され、これにより、半導体チップ２，３間の接合の機械的強度が補強されている。半導体チップ２，３間の距離（バンプ４の高さに相当）をｄ１で示している。

本実施の形態では、半導体チップ２，３の基板材料はシリコンとされ、半導体チップ２，３はいわゆるシリコンチップとなっている。もっとも、本発明では、半導体チップ２，３の基板材料は必ずしもシリコンに限定されるものではない。

なお、図面には示していないが、本実施の形態では、半導体チップ２の下面側がシリコン基板等の半導体基板側で、半導体チップ２の上面側（半導体チップ３側）が半導体基板上に形成された配線層の側となっている。また、本実施の形態では、半導体チップ３の上面側がシリコン基板等の半導体基板側で、半導体チップ３の下面側（半導体チップ２側）が半導体基板上に形成された配線層の側となっており、半導体チップ２，３が互いにフェースツーフェース（Face to Face）で接合されている。もっとも、本発明では、これに限らず、例えば、半導体チップ３の下面側（半導体チップ２側）がシリコン基板等の半導体基板側で、半導体チップ３の上面側が半導体基板上に形成された配線層の側としてもよい。この場合、バンプ４により接合される半導体チップ３の下面の電極パッドは、例えば、半導体チップ３に形成したＴＳＶ（シリコン貫通ビア、through-silicon via）を介して半導体チップ３の上面側の配線層等と接続することができる。

図面には示していないが、半導体チップ２，３には公知の構造などによりそれぞれ所定の配線や回路や素子などが形成され、全体として所定の機能（例えば、メモリとしての機能や、ロジックＬＳＩとしての機能など）を実現するようになっている。その機能に応じて、本実施の形態による半導体装置１は、メモリ装置やロジックＬＳＩなどとして構成される。これらの点は、後述する第２の実施の形態についても同様である。もっとも、本発明を適用し得る半導体装置の具体例は、メモリやロジックＬＳＩなどや後述する固体撮像装置などに限らない。

本実施の形態では、半導体チップ３の下面の外縁領域（外縁付近の領域）の少なくとも一部（本実施の形態では、半導体チップ３の下面の外縁領域のうち半導体チップ２と重なっている領域の全部（本実施の形態では、半導体チップ３の全周に渡る領域）Ｒ４における非突起部分３ａ）の、半導体チップ２からの距離ｄ１＋ｄ２が、半導体チップ３の下面の内側の有効領域Ｒ１の、半導体チップ２からの距離ｄ１よりも段差量ｄ２だけ長くされている。もっとも、本発明では、これに限らず、半導体チップ３の下面の外縁領域のうち半導体チップ２と重なっている領域の一部（例えば、半導体チップ３の外周の全周（４辺）のうちの３辺のみに渡る領域）のみにおける非突起部分３ａの、半導体チップ２からの距離を、半導体チップ３の下面の有効領域Ｒ１の、半導体チップ２からの距離よりも長くしてもよい。この場合にも、本実施の形態ほどではないものの、半導体チップ３の下面の外縁領域Ｒ４の領域の全部における非突起部分３ａの半導体チップ２からの距離を半導体チップ３の下面の有効領域Ｒ１の半導体チップからの距離と同一にする場合（後述する比較例の場合）に比べて、歩留りが向上する。なお、有効領域Ｒ１は、半導体チップ３が所望の本来の機能を実現するための回路や素子等が形成される領域である。

本実施の形態では、半導体チップ３は、有効領域Ｒ１と、有効領域Ｒ１を取り囲むシールリング（図１及び図２では、図示せず）の形成領域（シールリング形成領域）Ｒ２と、シールリング形成領域Ｒ２の外側でかつ外縁までのダイシング領域（厳密に言えば、ダイシング領域の残存領域）Ｒ３とを有している。本実施の形態では、ダイシング領域Ｒ３におけるシールリング形成領域Ｒ２から外側に所定余裕距離だけ離れた位置に、外縁側が低くなる段差３ｃが形成され、これにより、前記領域Ｒ４の非突起部分３ａの半導体チップ２からの距離ｄ１＋ｄ２が半導体チップ３の下面の有効領域Ｒ１の半導体チップ２からの距離ｄ１よりも段差量ｄ２だけ長くなっている。

図２に示す例では、半導体チップ３の下面における前記領域Ｒ４には、部分的に、非突起部分３ａに比べて半導体チップ２側に突出した突起部分３ｂが存在している。本実施の形態では、非突起部分３ａからの突起部分３ｂの高さｈが距離ｄ１＋ｄ２よりも小さくなる（すなわち、突起部分３ｂが半導体チップ２の上面に達しない）ように、距離ｄ１及び高さｈを考慮して段差量ｄ２が設定されている。突起部分３ｂの形成要因の例については後述する。なお、本発明では、半導体チップ３の下面の前記領域Ｒ４に部分的に突起部分３ｂが存在する場合に限定されるものではなく、半導体チップ３の下面の前記領域Ｒ４に突起部分３ｂが全く存在せずに、その領域Ｒ４が非突起部分３ａのみからなる場合でもよい。この場合にも、歩留り向上効果が得られる。この点は、後に、図１２乃至図１５を参照して説明する。

ここで、図１中の上側の半導体チップ３を製造する方法の一例について、図３乃至図８を参照して説明する。

図３は、図１中の上側の半導体チップ３を製造する途中のウエハ１０の一部を模式的に示す概略平面図である。理解を容易にするため、図３では、導電体層１３，１４にハッチングを付している。図４は、図３中のＢ−Ｂ’線に沿った概略断面図である。図３及び図４は、ウエハ１０に対する基本的な半導体製造工程が終了した状態を示している。図３及び図４は、ダイシング領域Ｒ３０の一部、ダイシング領域Ｒ３０の図中左側の１つの半導体チップ３となるべき部分のシールリング形成領域Ｒ２及び有効領域Ｒ１、並びに、ダイシング領域Ｒ３０の図中右側の１つの半導体チップ３となるべき部分のシールリング形成領域Ｒ２及び有効領域Ｒ１を、模式的に示している。

これらの領域Ｒ１，Ｒ２，Ｒ３０には、半導体基板１１上に、配線層等を構成する金属層等からなる複数層の導電体層、及び、複数の層間絶縁膜１２が形成されている。本例では、層間絶縁膜１２として、Ｌｏｗ−ｋ膜が用いられている。Ｌｏｗ−ｋ膜は、二酸化シリコンの誘電率よりも低い誘電率を有する低誘電率材料からなる膜であり、例えば膜中に空孔等を導入したり、誘電率の低い材料を配合する等して誘電率の低減を図った膜である。もっとも、本発明では、層間絶縁膜１２として、例えば、シリコン酸化膜（二酸化シリコン膜）を用いてもよい。

シールリング形成領域Ｒ２において有効領域Ｒ１を取り囲むように形成された導電体層１３によって、シールリングが構成されている。シールリングは、ウエハ１０をダイシング領域Ｒ３０でダイシングする際などに、クラックや静電気を堰き止めて有効領域Ｒ１を保護するものである。また、ダイシング領域Ｒ３０において形成された導電体層１４によって、ＴＥＧ（Test Element Group）が構成されている。

図１中の上側の半導体チップ３を製造する場合、図３及び図４に示す状態のウエハ１０に対して、図５及び図６に示すように、ダイシング領域Ｒ３０に凹部１０ａを形成する。図５は、図３に示すウエハ１０に対してダイシング領域Ｒ３０に凹部１０ａを形成した状態のウエハの一部を模式的に示す概略平面図であり、図３に対応している。図６は、図５中のＣ−Ｃ’線に沿った概略断面図であり、図４に対応している。凹部１０ａの立ち上がりが、前述した半導体チップ３の段差３ｃに相当している。そこで、図５において、凹部１０ａの立ち上がりに符号３ｃを付している。凹部１０ａの形成は、例えば、エッチングによって行うことができる。なお、本例では、凹部１０ａの底部に、Ｌｏｗ−ｋ膜や導電体層が残っているが、これらが残らないように、凹部１０ａを深く形成してもよい。この場合、半導体基板１１の一部を除去しなくてもよいし、半導体基板１１の一部も除去して凹部１０ａを形成してもよい。また、本例では、図３及び図４に示す状態からエッチングにより凹部１０ａを形成しているが、例えば、層間絶縁膜や導電体層の各々を形成するときに各層毎にエッチングでパターニングすることによって、凹部１０ａを形成してもよい。

その後、図７及び図８に示すように、図５及び図６に示す状態のウエハ１０を、ダイシング領域Ｒ３０に沿ってダイシングすることによって、ウエハ１０を個片化して各半導体チップ３に分離する。これにより、図１中の上側の半導体チップ３が完成する。図７は、図５に示すウエハ１０をダイシングして、そのウエハ１０を図１中の上側の半導体チップ３に個片化した状態を模式的に示す概略平面図であり、図５に対応している。図８は、図７中のＤ−Ｄ’線に沿った概略断面図であり、図６に対応している。なお、図２と図８とでは、上下が反転している。

このダイシングは、Ｌｏｗ−ｋ膜の脆弱性を考慮して、ブレードによる通常のダイシングに比べてクラックの生じ難いレーザーダイシングによって行うことが好ましい。このとき、レーザーダイシングを最後まで行ってもよいし、Ｌｏｗ−ｋ膜が除去されるまでレーザーダイシングを行った後にブレードによる通常のダイシングを行ってもよい。レーザーダイシングでは、ウエハ１０に高出力のレーザー光を照射し、レーザー光の熱励起によってダイシング領域のウエハ部材を昇華させてウエハ１０をカットする。その際、昇華したウエハの燃えカス（デブリ）の一部がカット部付近に再付着して堆積して、ダイシング領域Ｒ３０のうちダイシング後に残ったダイシング領域Ｒ３において、凹部１０ａの底面上に残渣として残る。前記残渣は、半導体チップ３のダイシング領域Ｒ３においてデブリの堆積した突起部分３ｂとして残る。ダイシング後に残ったダイシング領域Ｒ３の凹部１０ａの底面に相当する部分のうち、突起部分３ｂを除く部分が、非突起部分３ａとなる。突起部分３ｂの高さｈは、レーザーカット条件を最適化することによりある程度抑制可能だが、完全にゼロにすることは困難である。なお、図面表記の便宜上、図７では、突起部分３ｂは点状をなし等間隔に位置しているかのように示している。しかし、実際には、突起部分３ｂは点状のみならず筋状をなす場合もあるし、位置の間隔等もランダムになる。

ウエハ１０のダイシングは、レーザーダイシングによって行う代わりに、最初から最後までブレードによる通常のダイシングによって行ってもよい。この場合、突起部分３ｂは、前記デブリによる突起部分ではなく、ダイシング領域Ｒ３における半導体チップ３の外縁付近に生ずるいわゆるバリ（金属層等の導電体層や層間絶縁膜の剥離や欠けに起因するめくれ上がりや膨れあがりなどによる突起部分）となる。なお、図面では、突起部分３ｂは前記デブリによる突起部分であるものとし、突起部分３ｂをバリのように半導体チップ３の外縁に接しては配置していない。

突起部分３ｂの他の要因として、領域Ｒ３に付着したゴミによるパーティクルも挙げることができる。このパーティクルについては、ＦＣ実装時の工程のクリーン化によるゴミの混入対策を実施することにより抑制できるが、フリップチップ実装する半導体チップ２，３間の距離ｄ１が小さくなるほど、許容できるゴミのサイズが小さくなり、クリーン環境管理の難易度は高くなる。

なお、個片化された半導体チップ３は、例えば、ＣｏＣ（Chip on Chip）によって、ウエハから個片化された半導体チップ２に対してフリップチップ実装してもよいし、ＣｏＷ（Chip on Wafer）によって、個片化される前の半導体チップ２のウエハに対してフリップチップ実装し、その後に半導体チップ２を個片化するダイシングを行ってもよい。

図９は、本実施の形態による半導体装置１と比較される比較例による半導体装置２１を模式的に示す一部拡大概略断面図であり、図２に対応している。図９において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

この比較例による半導体装置２１が本実施の形態による半導体装置１と異なる所は、本実施の形態では、ダイシング領域Ｒ３において段差３ｃが形成され、半導体チップ３の下面の外縁領域Ｒ４における非突起部分３ａの半導体チップ２からの距離ｄ１＋ｄ２が、半導体チップ３の下面の有効領域Ｒ１の半導体チップ２からの距離ｄ１よりも段差量ｄ２だけ長くされているのに対し、この比較例では、ダイシング領域Ｒ３において段差３ｃが形成されず、半導体チップ３の下面の外縁領域における非突起部分３ａの半導体チップ２からの距離も、半導体チップ３の下面の有効領域Ｒ１の半導体チップ２からの距離と同一にされている点のみである。

ここで、図９中の上側の半導体チップ３を製造する方法の一例について、前述した図３及び図４の他に、図１０及び図１１を参照して説明する。

図９中の上側の半導体チップ３を製造する場合には、図１０及び図１１に示すように、図３及び図４に示す状態のウエハ１０を、ダイシング領域Ｒ３０に沿ってダイシングすることによって、ウエハ１０を個片化して各半導体チップ３に分離する。これにより、図９中の上側の半導体チップ３が完成する。図１０は、図３に示すウエハ１０をダイシングして、そのウエハ１０を図９中の上側の半導体チップ３に個片化した状態を模式的に示す概略平面図であり、図３に対応している。図１１は、図１０中のＥ−Ｅ’線に沿った概略断面図であり、図４に対応している。なお、図１１と図９とでは、上下が反転している。

このダイシングをレーザーダイシングによって行うと、昇華したウエハの燃えカス（デブリ）の一部がカット部付近に再付着して堆積して、ダイシング領域Ｒ３０のうちダイシング後に残ったダイシング領域Ｒ３において、有効領域Ｒ１と同一の高さの部分の上に残渣として残る。前記残渣は、半導体チップ３のダイシング領域Ｒ３においてデブリの堆積した突起部分３ｂとして残る。ダイシング後に残ったダイシング領域Ｒ３における有効領域Ｒ１と同一の高さの部分のうち、突起部分３ｂを除く部分が、非突起部分３ａとなる。

この比較例においても、本実施の形態と同様に、突起部分３ｂの他の要因として、ウエハ１０のダイシングとして最初から最後までブレードによる通常のダイシングを行った場合に半導体チップ３の外縁付近に生ずるいわゆるバリや、領域Ｒ３に付着したゴミによるパーティクルも挙げることができる。

この比較例において、半導体チップ２，３間の距離（バンプ４の高さに相当）ｄ１が小さく設定され、非突起部分３ａからの突起部分３ｂの高さｈが半導体チップ２，３間の距離ｄ１よりも長くなると、突起部分３ｂが半導体チップ２の上面に到達してしまい、突起部分３ｂが半導体チップ２の表面と接触するなど干渉し、半導体チップ２の当該部分が破壊され、半導体チップ２がダメージを受けてしまい、当該半導体装置２１は不良品となり、歩留りが低下してしまう。勿論、距離ｄ１を十分に長くすれば、突起部分３ｂが半導体チップ２の上面に到達せず、歩留りが低下することはない。しかし、半導体チップ２，３間の信号の授受の数を増やしバンプ４の分布密度を高めてバンプ４のピッチを狭めようとすると、バンプ４の形状のアスペクト比を１．０から大きく外れた値に設定することは困難であることから、バンプ４としてマイクロバンプを採用し、バンプ４の高さ（すなわち、半導体チップ２，３間の距離ｄ１）を短くせざるを得ず、歩留りが低下してしまうのである。

これに対し、本実施の形態では、ダイシング領域Ｒ３において段差３ｃが形成され、半導体チップ３の下面の外縁領域Ｒ４における非突起部分３ａの半導体チップ２からの距離ｄ１＋ｄ２が、半導体チップ３の下面の有効領域Ｒ１の半導体チップ２からの距離ｄ１よりも段差量ｄ２だけ長くされているので、前記比較例に比べて、段差量ｄ２の分だけ突起部分３ｂが半導体チップ２の上面から遠ざかる。したがって、本実施の形態によれば、突起部分３ｂが生じたとしても、前記比較例に比べて、突起部分３ｂが半導体チップ２の上面に到達し難くなり、半導体チップ２のダメージが回避され、歩留りが向上し、コスト低減を図ることができる。

次に、本実施の形態による半導体装置１によれば、半導体チップ３の下面の前記領域Ｒ４に突起部分３ｂが全く存在せずに、その領域Ｒ４が非突起部分３ａのみからなる場合であっても、歩留り向上効果が得られる点について、図１２乃至図１５を参照して説明する。

図１２は、突起部分３ｂが存在せずに、図１に示す半導体装置１の他の状態（半導体チップ２の上面と半導体チップ３の下面とが平行にならずに傾いた状態）を模式的に示す概略断面図であり、図１に対応している。図１３は、図１２中のＦ部付近の拡大図であり、図２に対応している。図１４は、前述した比較例による半導体装置２１の他の状態（半導体チップ２の上面と半導体チップ３の下面とが平行にならずに傾いた状態）を模式的に示す一部拡大概略断面図であり、図１３に対応している。図１５は、突起部分３ｂが存在せずに、図１に示す半導体装置１の更に他の状態（半導体チップ２の上面が上に凹形状に反るとともに、半導体チップ３の下面が下に凹形状に反った状態）を模式的に示す概略断面図であり、図１に対応している。

フリップチップ実装時には、フリップチップ実装する半導体チップ３の実装面（ここでは、下面）と、実装される半導体チップ２（又は半導体チップ２となるべきウエハ）の実装面（ここでは、上面）とは、それらの面同士が干渉しないように極力平行に配置されるが、フリップチップ実装装置の実装精度に起因して生産技術上、ある程度の誤差が発生し、前記実装面同士の平行度には誤差が生じる。したがって、図１２乃至図１４に示すように、フリップチップ実装後に、両実装面同士が完全には平行にならずに、両実装面はわずかながら交角を形成する。

したがって、比較例による半導体装置２１では、図１４に示すように、半導体チップ２，３の実装面同士の平行度に応じて、半導体チップ３の端部が半導体チップ２の上面と干渉し、半導体チップ２の当該部分が破壊され、半導体チップ２がダメージを受けてしまい、当該半導体装置２１は不良品となり、歩留りが低下してしまう。特に、バンプ４として高さの低いマイクロバンプを採用した場合や、半導体チップ３のサイズが大きい場合には、半導体チップ３の端部が半導体チップ２の上面と干渉し易いため、その干渉を回避するためには、前記平行度を厳しく管理する必要が生ずる。このような不具合は、前述した突起部分３ｂが存在していない場合にも発生する問題である。

これに対し、本実施の形態では、図１３に示すように、ダイシング領域Ｒ３において段差３ｃが形成され、半導体チップ３の下面の外縁領域Ｒ４における非突起部分３ａの半導体チップ２からの距離が、半導体チップ３の下面の有効領域Ｒ１の半導体チップ２からの距離よりも段差量ｄ２だけ長くされているので、半導体チップ２，３の実装面同士の平行度が悪化しても、半導体チップ３の端部が半導体チップ２（又は半導体チップ２となるべきウエハ）の上面と接触することなく、半導体チップ２のダメージが回避される。したがって、本実施の形態によれば、歩留りが向上するとともに、前記平行度をさほど厳しく管理せずにすみ、生産の高効率化を図ることができ、コスト低減を図ることができる。

また、実装する半導体チップ２，３の実装面はそれぞれ完全な平面ではなく、凸形状や凹形状などに反っている。場合によっては、それらの実装面は、鞍型の形状など複雑な形状をとる。図１５は、半導体チップ２の実装面（上面）が上に凹形状に反るとともに、半導体チップ３の実装面（下面）が下に凹形状に反る場合を示している。この場合、比較例による半導体装置２１では、半導体チップ３を半導体チップ２に対してどのように実装しても、図８の場合と同様に、半導体チップ２の端部が半導体チップ３の上面と接触する。ウエハプロセス条件を制御して、半導体チップ２，３の反りを抑制して管理することは可能であるが、半導体チップ２，３の反り量を完全に無くすことは困難である。このような不具合も、前述した突起部分３ｂが存在していない場合にも発生する問題である。

これに対し、本実施の形態では、ダイシング領域Ｒ３において段差３ｃが形成され、半導体チップ３の下面の外縁領域Ｒ４における非突起部分３ａの半導体チップ２からの距離ｄ１＋ｄ２が、半導体チップ３の下面の有効領域Ｒ１の半導体チップ２からの距離ｄ１よりも段差量ｄ２だけ長くされているので、実装する半導体チップ２，３が図１５に示すように反っていても、図１３の場合と同様に、半導体チップ３の端部が半導体チップ２（又は半導体チップ２となるべきウエハ）の上面と接触することなく、半導体チップ２のダメージが回避される。したがって、本実施の形態によれば、歩留りが向上するとともに、フリップチップ実装時の半導体チップ２，３の反り量をさほど厳しく管理せずにすみ、生産の高効率化を図ることができ、コスト低減を図ることができる。

先の説明からわかるように、段差量ｄ２が大きいほど、半導体チップ２の突起部分３ｂや端部が半導体チップ３の上面に接触し難くなることから、歩留りを向上することができるので、好ましい。歩留りをより向上するためには、段差量ｄ２は、３μｍ以上であることが好ましく、４μｍ以上であることがより好ましい。特に、以下に説明する理由で、段差量ｄ２は、５μｍ以上であることがより好ましく、１０μｍ以上であることがより一層好ましい。

Ｌｏｗ−ｋ膜を使用したウエハでの、レーザーダイシングによるデブリの堆積に起因する突起部分３ｂの高さｈは、ダイシング条件を最適化しても、５μｍ〜１０ｕｍ以下に安定的に抑制することは困難である。また、ブレードによる通常のダイシングによるバリに起因する突起部分３ｂの高さｈは、現状では、少なくとも３μｍ〜５ｕｍ程度となる。よって、段差量ｄ２を５μｍ以上としなければ、突起部分３ｂが、半導体チップ３の有効領域Ｒ１の下面の位置よりも下方へ（半導体チップ２の側へ）突き出ることとなる。半導体チップ２，３間の距離ｄ１にも依存するが、バンプ４としてバンプサイズ及びピッチ間距離が狭いマイクロバンプを採用することを想定すると、距離ｄ１は３μｍ〜５ｕｍ程度になる場合がある。したがって、段差量ｄ２は５μｍ以上であることが好ましい。更には、既に述べたように、実装する半導体チップ２，３に少なからず反りがあることや、実装後の半導体チップ２，３の実装面の平行度にも誤差が発生することから、半導体チップ２，３の反りや実装後の平行度不足に起因する半導体チップ２の端部の干渉を考慮すると、段差量ｄ２を１０ｕｍ以上にすることがより好ましい。

なお、本実施の形態では、半導体チップ３がフリップチップ実装される配線が形成された基板として、半導体チップ２が用いられているが、本発明では、その基板として、配線が形成されたガラス基板やガラスエポキシ基板やセラミック基板等を用いてもよい。この点は、後述する第２の実施の形態についても同様である。

［第２の実施の形態］

図１６は、本発明の第２の実施の形態による半導体装置３１を模式的に示す概略断面図であり、図１に対応している。図１６において、図１中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態が前記第１の実施の形態と異なる所は、半導体チップ３と並べて半導体チップ２上に配置され半導体チップ２と接合された半導体チップ３２，３３が追加されている点である。半導体チップ３２，３３の主面の各サイズが半導体チップ２の主面のサイズよりも小さくされ、半導体チップ３２の下面の全領域及び半導体チップ３３の下面の全領域がそれぞれ半導体チップ２と対面するように重なっている。

本実施の形態では、半導体チップ２の上面及び半導体チップ３２の下面の対応する位置にそれぞれ電極パッド（図示せず）が形成されており、それらの間がバンプ３４によって電気的及び機械的に接合されている。これにより、半導体チップ３２が半導体チップ２上にフリップチップ実装されている。半導体チップ２，３２間が接着剤３５によって接着され、これにより、半導体チップ２，３２間の接合の機械的強度が補強されている。

また、本実施の形態では、半導体チップ２の上面及び半導体チップ３３の下面の対応する位置にそれぞれ電極パッド（図示せず）が形成されており、それらの間がバンプ３６によって電気的及び機械的に接合されている。これにより、半導体チップ３３が半導体チップ２上にフリップチップ実装されている。半導体チップ２，３３間が接着剤３７によって接着され、これにより、半導体チップ２，３２間の接合の機械的強度が補強されている。

本実施の形態では、半導体チップ３の下面の外縁領域のうち半導体チップ２と重なっている領域の全部（本実施の形態では、半導体チップ３の全周に渡る領域）Ｒ４における非突起部分３ａの半導体チップ２からの距離が、半導体チップ３の下面の内側の有効領域Ｒ１の半導体チップ２からの距離よりも段差量ｄ２だけ長くされているのと同様に、半導体チップ３２の下面の外縁領域のうち半導体チップ２と重なっている領域の全部（本実施の形態では、半導体チップ３２の全周に渡る領域）における非突起部分の半導体チップ２からの距離が、半導体チップ３２の下面の内側の有効領域の半導体チップ２からの距離よりも長くされるとともに、半導体チップ３３の下面の外縁領域のうち半導体チップ２と重なっている領域の全部（本実施の形態では、半導体チップ３３の全周に渡る領域）における非突起部分の半導体チップ２からの距離が、半導体チップ３３の下面の内側の有効領域の半導体チップ２からの距離よりも長くされている。

本実施の形態によれば、前記第１の実施の形態と同じく半導体チップ３による半導体チップ２のダメージが回避されるだけでなく、それと同様に、半導体チップ３２，３３による半導体チップ２のダメージが回避され、歩留りが向上する。

［第３の実施の形態］

図１７は、本発明の第３の実施の形態による半導体装置としての固体撮像装置４１を模式的に示す概略断面図である。図１８は、図１７中のＧ部付近の拡大図である。

本実施の形態による固体撮像装置４１は、撮像領域４２ａを有する半導体チップ４２と、透光性部材としての透光性板４３と、半導体チップ４２と接合された２つの半導体チップ４４と、２つの半導体チップ４４にそれぞれ接合された２つのフレキシブル配線基板４５とを備えている。

本実施の形態では、半導体チップ４２は、チップとして構成されたＣＭＯＳ、ＣＣＤ等のイメージセンサであり、撮像領域４２ａには複数の画素（図示せず）が２次元状に配置されている。半導体チップ４２は、透光性板４３を介して撮像領域４２ａに入射した入射光を光電変換して、画像信号を出力する。例えば、半導体チップ４２には、前記画素の他に、前記画素を駆動して画像信号を読み出す読み出し回路（図示せず）が搭載され、一方の半導体チップ４４には、半導体チップ４２から出力される一部の画像信号に対してＡＤ変換等の処理を行う処理回路が搭載され、他方の半導体チップ４４には、半導体チップ４２から出力される残りの画像信号に対してＡＤ変換等の処理を行う処理回路が搭載される。各半導体チップ４４から出力される出力信号は、各フレキシブル配線基板４５を介して、外部へ出力されるようになっている。各フレキシブル配線基板４５の上面の電極パッド（図示せず）と各半導体チップ４４の下面の電極パッド（図示せず）との間が、例えばＡｕスタッドバンプ等のバンプ４９により接合されている。

透光性板４３は、撮像領域４２ａを覆うように半導体チップ４２の上に配置され、半導体チップ４２の撮像領域４２ａの外周の全体に渡って額縁状に半導体チップ４２の上面（撮像領域４２ａの側の面）に配置された接着剤４６によって、半導体チップ４２に接着されている。これにより、撮像領域４２ａと透光性板４３との間の空間の気密性が保たれるように、透光性板４３と半導体チップ４２との間が封止されている。透光性板４３の材料としては、例えば、α線対策のガラス（α線の放出量を十分に低減したガラス）や、光学ローパスフィルタである水晶などを使用することができる。

図１７中の右側の半導体チップ４４の下面の一部の領域（図１７中の左の外縁側の領域）のみが半導体チップ４２の上面の一部の領域（撮像領域４２ａの外側の領域であって、図１７中の右の外縁側の領域）と対面するように重なっており、図１７中の右側の半導体チップ４４が半導体チップ４２に対して図１７中の右方向へオフセット（シフト）している。また、図１７中の左側の半導体チップ４４の下面の一部の領域（図１７中の右の外縁側の領域）のみが半導体チップ４２の上面の一部の領域（撮像領域４２ａの外側の領域であって、図１７中の左の外縁側の領域）と対面するように重なっており、図１７中の左側の半導体チップ４４が半導体チップ４２に対して図１７中の左方向へオフセット（シフト）している。

本実施の形態では、半導体チップ４２の上面及び各半導体チップ４４の下面の対応する位置にそれぞれ電極パッド（図示せず）が形成されており、それらの間がバンプ４７によって電気的及び機械的に接合されている。これにより、各半導体チップ４４が半導体チップ４２上にフリップチップ実装されている。バンプ２７としては、例えば、Ａｕスタッドバンプ、半田バンプ、Ａｕメッキバンプ又はＣｕメッキバンプ等を採用することができる。また、本実施の形態では、半導体チップ４２と各半導体チップ４４との間が接着剤４８によって接着され、これにより、半導体チップ４２と各半導体チップ４４との間の接合の機械的強度が補強されている。半導体チップ４２と各半導体チップ４４との間の距離（バンプ４７の高さに相当）をｄ１’で示している。

本実施の形態では、半導体チップ４２，４４の基板材料はシリコンとされ、半導体チップ４２，４４はいわゆるシリコンチップとなっている。もっとも、本発明では、半導体チップ２の基板材料は必ずしもシリコンに限定されるものではない。半導体チップ４２，４４はいずれも、配線が形成された基板に相当している。図面には示していないが、半導体チップ４２，４４は、前記第１の実施の形態における半導体チップ３と同様に、Ｌｏｗ−ｋ膜を有している。

なお、図面には示していないが、本実施の形態では、半導体チップ４２の下面側がシリコン基板等の半導体基板側で、半導体チップ４２の上面側（半導体チップ４４側）が半導体基板上に形成された配線層の側となっている。また、本実施の形態では、半導体チップ４４の上面側がシリコン基板等の半導体基板側で、半導体チップ４４の下面側（半導体チップ４２側）が半導体基板上に形成された配線層の側となっており、半導体チップ２，３が互いにフェースツーフェース（Face to Face）で接合されている。

本実施の形態では、各半導体チップ４４に関して前記第１の実施の形態における半導体チップ３と同様に、各半導体チップ４４の下面の外縁領域のうち半導体チップ４２と重なっている領域Ｒ４’の全部における非突起部分４４ａの半導体チップ４２からの距離ｄ１’＋ｄ２’が、各半導体チップ４４の下面の有効領域Ｒ１’の半導体チップ４２からの距離ｄ１’よりも段差量ｄ２’だけ長くされている。もっとも、本発明では、これに限らず、各半導体チップ４４の下面の外縁領域のうち半導体チップ４２と重なっている領域の一部のみにおける非突起部分４４ａの半導体チップ４２からの距離を、各半導体チップ４４の下面の有効領域Ｒ１’の半導体チップ４２からの距離よりも段差量ｄ２’だけ長くしてもよい。

本実施の形態では、各半導体チップ４４は、前記第１の実施の形態における半導体チップ３と同様に、有効領域Ｒ１’と、有効領域Ｒ１’を取り囲むシールリング（図示せず）の形成領域（シールリング形成領域）Ｒ２’と、シールリング形成領域Ｒ２’の外側でかつ外縁までのダイシング領域（厳密に言えば、ダイシング領域の残存領域）Ｒ３’とを有している。本実施の形態では、ダイシング領域Ｒ３’におけるシールリング形成領域Ｒ２’から外側に所定余裕距離だけ離れた位置に、外縁側が低くなる段差４４ｃが形成され、これにより、前記領域Ｒ４’の非突起部分４４ａの半導体チップ４２からの距離ｄ１’＋ｄ２’が半導体チップ４４の下面の有効領域Ｒ１’の半導体チップ４２からの距離ｄ１’よりも段差量ｄ２’だけ長くなっている。

図１８に示す例では、半導体チップ４４の下面における前記領域Ｒ４’には、部分的に、前記第１の実施の形態における突起部分３ｂと同様の突起部分４４ｂが存在している。本実施の形態では、非突起部分４４ａからの突起部分４４ｂの高さｈ’が距離ｄ１’＋ｄ２’よりも小さくなる（すなわち、突起部分４４ｂが半導体チップ４２の上面に達しない）ように、距離ｄ１’及び高さｈ’を考慮して段差量ｄ２’が設定されている。なお、本発明では、半導体チップ４４の下面の前記領域Ｒ４’に部分的に突起部分４４ｂが存在する場合に限定されるものではなく、半導体チップ４４の下面の前記領域Ｒ４’に突起部分４４ｂが全く存在せずに、その領域Ｒ４’が非突起部分４４ａのみからなる場合でもよい。

また、本実施の形態では、半導体チップ４２に関して前記第１の実施の形態における半導体チップ３と同様に、半導体チップ４２の上面の半導体チップ４２の外縁領域のうち半導体チップ４４と重なっている領域Ｒ４”の全部における非突起部分４２ａの半導体チップ４４からの距離ｄ１’＋ｄ２”が、半導体チップ４２の上面の有効領域Ｒ１”の半導体チップ４４からの距離ｄ１’よりも段差量ｄ２”だけ長くされている。もっとも、本発明では、これに限らず、半導体チップ４２の上面の外縁領域のうち半導体チップ４４と重なっている領域の一部のみにおける非突起部分４２ａの半導体チップ４４からの距離を、半導体チップ４２の上面の有効領域Ｒ１”の半導体チップ４４からの距離よりも段差量ｄ２”だけ長くしてもよい。

本実施の形態では、半導体チップ４２は、前記第１の実施の形態における半導体チップ３と同様に、有効領域Ｒ１”と、有効領域Ｒ１”を取り囲むシールリング（図示せず）の形成領域（シールリング形成領域）Ｒ２”と、シールリング形成領域Ｒ２”の外側でかつ外縁までのダイシング領域（厳密に言えば、ダイシング領域の残存領域）Ｒ３”とを有している。本実施の形態では、ダイシング領域Ｒ３”におけるシールリング形成領域Ｒ２”から外側に所定余裕距離だけ離れた位置に、半導体チップ４２の外縁側が低くなる段差４２ｃが形成され、これにより、前記領域Ｒ４”の非突起部分４２ａの半導体チップ４４からの距離ｄ１’＋ｄ２”が半導体チップ４２の上面の有効領域Ｒ１”の半導体チップ４４からの距離ｄ１’よりも段差量ｄ２”だけ長くなっている。

図１８に示す例では、半導体チップ４２の上面における前記領域Ｒ４”には、部分的に、前記第１の実施の形態における突起部分３ｂと同様の突起部分４２ｂが存在している。本実施の形態では、非突起部分４２ａからの突起部分４２ｂの高さｈ”が距離ｄ１”＋ｄ２”よりも小さくなる（すなわち、突起部分４２ｂが半導体チップ４４の下面に達しない）ように、距離ｄ１”及び高さｈ”を考慮して段差量ｄ２”が設定されている。なお、本発明では、半導体チップ４２の上面の前記領域Ｒ４”に部分的に突起部分４２ｂが存在する場合に限定されるものではなく、半導体チップ４２の上面の前記領域Ｒ４”に突起部分４２ｂが全く存在せずに、その領域Ｒ４”が非突起部分４２ａのみからなる場合でもよい。

本実施の形態では、段差量ｄ２’，ｄ２”は、前記第１の実施の形態における段差量ｄ２と同様に設定される。

本実施の形態によれば、前記第１の実施の形態と同様に半導体チップ４４による半導体チップ４２のダメージが回避されるとともに、半導体チップ４２による半導体チップ４４のダメージも回避され、歩留りが向上する。もっとも、本実施の形態では、半導体チップ４２，４４のいずれかには、段差４２ｃ又は４４ｃを設けなくてもよい。この場合であっても、半導体チップ４２，４４の両方に段差４２ｃ，４４ｃを設けない場合に比べれば、歩留りが向上する。

なお、図１７及び図１８に示すような半導体チップが互いにオフセットした構造を有する半導体装置としては、本実施の形態による固体撮像装置４１に限定されるものではない。本発明では、例えば、図１７及び図１８において透光性板４３を取り除き、半導体チップ４２，４４を中空のパッケージなどに収容して、そのパッケージを透光性板で封止した構造を有する固体撮像装置としてもよい。また、本発明では、図１７及び図１８においてフレキシブル配線基板４５を取り除き、半導体チップ４４の電極パッドと図示しない配線基板上の外部出力端子との間をボンディングワイヤで結線してもよい。さらに、本発明では、図１７及び図１８に示すような半導体チップが互いにオフセットした構造は、固体撮像装置以外の半導体装置に採用してもよい。

［第４の実施の形態］

図１９は、本発明の第４の実施の形態による電子カメラ１００を模式的に示す概略断面図である。

本実施の形態による電子カメラ１００のボディ１０１内には、前記第３の実施の形態による固体撮像装置４１が組み込まれている。本実施の形態による電子カメラ１００は、一眼レフレックス型の電子スチルカメラとして構成されているが、前記第３の実施の形態による固体撮像装置４１は、他の電子スチルカメラやビデオカメラや携帯電話機に搭載されたカメラ等の種々の電子カメラに組み込んでもよい。

本実施の形態による電子カメラ１００では、ボディ１０１には交換式の撮影レンズ１０２が装着されている。撮影レンズ１０２を通過した被写体光はクイックリターンミラー１０３で上方に反射されてスクリーン１０４上に結像する。スクリーン１０４に結像した被写体像はペンタダハプリズム１０５から接眼レンズ１０６を通してファインダ観察窓１０７から観察される。クイックリターンミラー１０３は図示しないレリーズ釦が全押しされると上方に跳ね上がり、撮影レンズ１０２からの被写体像が前述した固体撮像装置４１に入射する。

固体撮像装置４１が、ブラケット（図示せず）及び位置調整機構（図示せず）等を介してボディ１０１に取り付けられることで、固体撮像装置４１がボディ１０１内に位置決めして固定されている。

本実施の形態によれば、前記第３の実施の形態による固体撮像装置４１が用いられているので、固体撮像装置４１の歩留りの向上によって、コスト低減を図ることができる。

以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。

例えば、本発明は、３つ以上の半導体チップを順次積み重ねてフリップチップ実装した構成の半導体装置についても、適用することができる。勿論３つ以上積み重ねたチップはそれぞれのチップがオフセットした構造でもよい。また、各チップが同一サイズで、端面をそれぞれ揃えて、同一面上に積み重ねた構造でもよい。また、前記構造の組み合わせでもよい。更には３つ以上のチップのサイズが異なっており、かつ、それぞれのチップをオフセットした構造でも、端面を揃えたり、又は大きいチップの内部に小さいチップを配置した構造でもよく、また、２チップの積層構造についても、前記と同様の全ての場合が含まれる。以上、前記全ての構造は本発明に含まれることは言うもでもない。また、本発明は、３つ以上の半導体チップを順次積み重ねてフリップチップ実装した構成のいわゆる積層型のイメージセンサにも適用することができる。

１ 半導体装置
２，３ 半導体チップ
３ａ 非突起部分
３ｂ 突起部分
３ｃ 段差
４ バンプ
Ｒ１ 有効領域
Ｒ２ シールリング形成領域
Ｒ３ ダイシング領域
Ｒ４ 半導体チップ２の外縁領域

Claims (10)

1. 配線が形成された基板と、
   一方の主面の少なくとも一部の領域が前記基板と対面するように重ねられ、前記基板と接合された半導体チップと、
   を備え、
   前記一方の主面の外縁領域の少なくとも一部の、前記基板からの距離が、前記半導体チップの前記一方の主面の内側の有効領域の、前記基板からの距離よりも長い、
   ことを特徴とする半導体装置。
2. 前記一方の主面の外縁領域の少なくとも一部は、前記一方の主面の外縁領域のうち前記基板と重なっている領域の少なくとも一部であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
3. 前記重なっている領域において前記少なくとも一部に比べて前記基板側に突出した突起部分が存在し、
   前記突起部分は前記基板に達していない、
   ことを特徴とする請求項２記載の半導体装置。
4. 前記半導体チップは、前記有効領域を取り囲むシールリングを有し、
   前記外縁領域は、前記シールリングよりも外側の領域である、
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記半導体チップは、前記一方の主面における前記シールリングよりも外側の位置において外縁側が低くなる段差を有することを特徴とする請求項４記載の半導体装置。
6. 前記半導体チップは、前記有効領域において形成されたＬｏｗ−ｋ膜を有することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
7. 前記外縁領域の前記少なくとも一部の、前記基板からの距離は、前記一方の主面の有効領域の、前記基板からの距離よりも３μｍ以上長いことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
8. 前記基板は前記半導体チップとは別の半導体チップであることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
9. 前記半導体チップが撮像領域を有するか、あるいは、前記基板が撮像領域を有する半導体チップであることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
10. 請求項９記載の半導体装置を備えたことを特徴とする電子カメラ。

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