JP2014090008A

JP2014090008A - 半導体装置及びその製造方法

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Publication number: JP2014090008A
Application number: JP2012237735A
Authority: JP
Inventors: Takeshi Koyashiki; 剛小屋敷; Toyoji Sawada; 豊治澤田; Noriaki Saito; 則章齋藤; Akio Hara; 章雄原; Masaaki Izumi; 正陽泉
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-10-29
Filing date: 2012-10-29
Publication date: 2014-05-15
Anticipated expiration: 2032-10-29
Also published as: JP5939129B2

Abstract

【課題】溝により囲まれたチップの内側の領域の電解メッキ処理ができなくなる不具合の発生を抑制する。
【解決手段】素子領域１２が形成された半導体基板１１上に、表面保護膜１５を形成し、表面保護膜１５に、素子領域１２を囲う溝１６と、素子領域１５の入出力端子１３を露出する開口部とを形成する。溝１６は、第１の幅で形成されている領域１６−１と、第１の幅よりも広い第２の幅で形成されている領域１６−２と、を有する。これにより、溝により囲まれたチップの内側の領域の電解メッキ処理ができなくなる不具合の発生を抑制できる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

半導体装置の製造工程において、ウェハからチップに個片化するダイシング工程時には、チップの内側にある素子領域に欠け（チッピング）が発生する可能性がある。これを防止するために、チップ外周部でダイシングラインの内側にチッピング防止用の溝が形成される場合がある。

特開平６−７７３１５号公報特開２００４−２９６９０５号公報特開２００７−５５１０号公報

ところで、ウェハあたりのチップの取り数を増やすため、チッピング防止のための溝の幅は狭くすることが望ましい。チップ外周部に設けられる溝の幅が広いと１つ当たりのチップの面積が大きくなってしまうからである。

しかし、溝幅を狭くすると、溝形成後の半田バンプ製造工程や、ＷＬＣＳＰ（Wafer Level Chip Size Package）の再配線工程などでの電解メッキ処理時に電極となるシード層を形成する際、シード層が狭い溝に十分に埋め込まれず溝内で途切れる可能性がある。これにより、溝により囲まれたチップの内側の領域（半導体素子や配線などが形成される領域）のメッキができなくなってしまう可能性がある。

発明の一観点によれば、素子領域が形成された半導体基板と、前記半導体基板上に形成され、前記素子領域を囲う溝と前記素子領域の入出力端子を露出する開口部とが形成された表面保護膜と、を有し、前記溝は、第１の幅で形成されている領域と、前記第１の幅よりも広い第２の幅で形成されている領域と、を有する半導体装置が提供される。

また、発明の一観点によれば、素子領域が形成された半導体基板上に、表面保護膜を形成する工程と、前記表面保護膜に、前記素子領域を囲う溝と、前記素子領域の入出力端子を露出する開口部とを形成する工程と、を有し、前記溝は、第１の幅で形成されている領域と、前記第１の幅よりも広い第２の幅で形成されている領域と、を有する半導体装置の製造方法が提供される。

開示の半導体装置及びその製造方法によれば、溝により囲まれたチップの内側の領域の電解メッキ処理ができなくなる不具合の発生を抑制できる。

第１の実施の形態の半導体装置の一例の平面図である。図１に示した半導体装置におけるＡ−Ａ断面図である。本実施の形態のチップの製造方法の一例を説明する図である（その１）。本実施の形態のチップの製造方法の一例を説明する図である（その２）。本実施の形態のチップの製造方法の一例を説明する図である（その３）。本実施の形態のチップの製造方法の一例を説明する図である（その４）。本実施の形態のチップの製造方法の一例を説明する図である（その５）。本実施の形態のチップの製造方法の一例を説明する図である（その６）。本実施の形態のチップの製造方法の一例を説明する図である（その７）。本実施の形態のチップの製造方法の一例を説明する図である（その８）。半導体基板のコーナ部分の溝幅を広げた溝の他の例を示す図である。第２の実施の形態のチップの一例を示す図である。第２の実施の形態のチップに形成される溝の他の例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施形態）
図１は、第１の実施の形態の半導体装置の一例の平面図である。また、図２は、図１に示した半導体装置におけるＡ−Ａ断面図である。

半導体装置（以下チップと呼ぶ）１０は、図示しない半導体素子や多層配線、入出力端子１３などを有する素子領域１２が形成された半導体基板１１を有している。また、半導体基板１１には、素子領域１２への水分の侵入を防止するための耐湿リング（シールリングとも呼ばれる）１４が形成されている。

さらに半導体基板１１上には、表面保護膜（パッシベーション膜とも呼ばれる）１５が形成されている。表面保護膜１５には、素子領域１２を囲う溝１６が形成されている。この溝１６は、第１の幅で形成された領域１６−１と、第１の幅よりも広い第２の幅で形成された領域１６−２とを有する。第２の幅で形成される領域１６−２は、第１の幅で形成されている領域１６−１に対して、溝幅が半導体基板１１の内側に広げられている。そのため、溝幅を広げてもチップ面積に与える影響が少ない。図１の例では、溝１６は、半導体基板１１のコーナ部分で他の領域よりも広い幅で形成されている。

また、図２に示されているように表面保護膜１５には、素子領域１２の入出力端子１３を露出させる開口部１７が形成されている。電解メッキ処理時に電極となるシード層（図示せず）を形成する際に、入出力端子１３と電気的に接続させるためである。

このようなチップ１０では、溝１６の幅が広い領域１６−２を有することによって、チップ面積を小さくするために溝１６の他の部分の幅を狭くしても、後の工程での電解メッキ処理時に溝１６に囲まれた領域のメッキができなくなる不具合の発生を抑制できる。シード層を形成する際には、溝１６に囲まれた領域と溝１６の外側の領域の少なくとも一部でシード層が電気的に接続されていればよく、溝幅の広い領域１６−２でその接続を実現することで、他の部分が途切れていても電解メッキ処理が可能になるからである。

なお、図１に示すように、本実施の形態のチップ１０では、半導体基板１１のコーナ部分の溝１６の幅が他の部分よりも広く形成されているため、チップ面積への影響を少なくすることができる。半導体基板１１のコーナ部分は、素子が形成されることが少なく、空き領域となっていることが多いから、このような空き領域の部分で溝１６を広げることで、チップ面積が大きくなることを抑制できる。

また、図１の例では、半導体基板１１の４つのコーナ部分で溝１６の幅が広がっているが、これに限定されず、１つのコーナ部分で溝１６の幅を広げるようにしてもよい。ただし、信頼性の向上のためには、複数箇所で溝１６の幅を広げるようにすることが望ましい。

次に、本実施の形態のチップ１０の製造方法の一例を説明する。
図３〜図１０は、本実施の形態のチップの製造方法の一例を説明する図である。
図３（Ａ）は、チップの製造方法の一工程を示す平面図であり、図３（Ｂ）は、図３（Ａ）のＢ−Ｂ断面図である。

図３（Ａ）、図３（Ｂ）に示されている工程では、半導体基板１１には、たとえば、図示しない半導体素子（ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）など）や多層配線、入出力端子１３などを含む素子領域１２が形成されている。また、半導体基板１１には、素子領域１２への水分の侵入を防止するための耐湿リング１４が形成されている。

なお、図３（Ａ）ではチップエッジＣＥが示されており、あるチップの一部が示されているが、チップに個片化されていない状態であり、ウェハ上に形成されている他のチップ部分については図示が省略される。

図４（Ａ）は、図３（Ａ）に示した工程の次の工程における平面図であり、図４（Ｂ）は、図４（Ａ）のＢ−Ｂ断面図である。
図４（Ａ）、図４（Ｂ）に示されている工程では、半導体基板１１上の全面を覆うように、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition）などにより、表面保護膜１５が形成される。表面保護膜１５は、たとえば、酸化シリコンまたは窒化シリコンなどである。表面保護膜１５の膜厚は、特に限定されないが、たとえば、１μｍ〜３μｍ程度である。

図５（Ａ）は、図４（Ａ）に示した工程の次の工程における平面図であり、図５（Ｂ）は、図５（Ａ）のＢ−Ｂ断面図である。
図５（Ａ）、図５（Ｂ）に示されている工程では、表面保護膜１５上にレジストパターン２０が形成される。レジストパターン２０は、表面保護膜１５上にレジストが塗布された後、フォトリソグラフィ技術を用いたパターニングにより形成される。

レジストパターン２０には、半導体基板１１において耐湿リング１４より外周に位置し、素子領域１２を囲う溝形成用の開口部２１と、入出力端子１３上に位置する開口部２２が形成される。溝形成用の開口部２１は、図５（Ａ）に示されているように、コーナ部分で、他の部分よりも広い幅で形成されている。たとえば、レジストパターン２０の開口部２１は、広い幅の部分では３μｍ程度、狭い幅の部分では１μｍ程度で形成される。

図６（Ａ）は、図５（Ａ）に示した工程の次の工程における平面図であり、図６（Ｂ）は、図６（Ａ）のＢ−Ｂ断面図である。
図５（Ａ）、図５（Ｂ）に示した工程で形成されたレジストパターン２０をマスクにして表面保護膜１５がエッチングされ、その後レジストパターン２０がアッシングにより除去されることにより、図６（Ａ）、図６（Ｂ）に示されているような構造が得られる。

表面保護膜１５には、エッチングにより、図１でも示したような溝１６と、入出力端子１３を露出する開口部１７が同時に形成される。溝１６と開口部１７の深さは、たとえば、表面保護膜１５の膜厚と同程度である。また、溝１６は、半導体基板１１のコーナ部分で、他の部分よりも広い幅で形成されており、たとえば、広い幅の部分では３μｍ程度、狭い幅の部分では１μｍ程度で形成される。

その後、ダイシングを行ってもよいが、ＷＬＣＳＰの製造工程では、ダイシングの前に、半田バンプ製造工程などが行われる。その際、電解メッキ処理を行うため、ウェハ全面に電極となるシード層が形成される。

図７（Ａ）は、図６（Ｂ）に示した工程の次の工程における断面図である。
図６（Ｂ）に示した工程後のウェハ全面に、たとえば、スパッタリングなどにより、シード層となる、Ｔｉ（チタン）膜２５、Ｃｕ（銅）膜２６が形成される。膜厚は特に限定されるものではないが、一例をあげると、Ｔｉ膜２５は、１００ｎｍ程度、Ｃｕ膜２６は、２５０ｎｍ程度形成される。

図７（Ｂ）は、図７（Ａ）に示した工程の次の工程における断面図である。
Ｃｕ膜２６の形成後、Ｃｕ膜２６上にレジストパターン２７が形成される。レジストパターン２７は、Ｃｕ膜２６上にレジストが塗布された後、フォトリソグラフィ技術を用いたパターニングにより形成される。レジストパターン２７には、入出力端子１３上に位置する開口部２８が形成される。

その後、電解メッキが行われる。Ｔｉ膜２５及びＣｕ膜２６によるシード層に所定の電圧が印加され、開口部２８に露出したＣｕ膜２６上に、図８（Ａ）に示すように、たとえば、Ｎｉ（ニッケル）膜２９がメッキ付けされる。Ｎｉ膜２９の膜厚は特に限定されるものではないが、たとえば、３５００ｎｍ程度形成される。

Ｎｉ膜２９の形成後、再び電解メッキにより、たとえば、Ｓｎ（錫）−Ａｇ（銀）系の半田バンプ３０がＮｉ膜２９上にメッキ付けされる（図８（Ｂ））。その後、レジストパターン２７が除去され（図９（Ａ））、さらに、Ｔｉ膜２５、Ｃｕ膜２６が、Ｎｉ膜２９の下部の部分を残してエッチングされ除去される（図９（Ｂ））。そして、半田バンプ３０が成形され、図１０に示されるような球状バンプ３０ａが形成される。その後の工程については図示を省略するが、半田バンプ品やＷＬＣＳＰの製造工程では、ダイシングなどが行われ、ウェハがチップに個片化される。

以上のような本実施の形態のチップの製造方法では、溝１６のうち、図６（Ｂ）に示したような幅が広く形成されている領域では、図７（Ａ）のようにシード層（Ｔｉ膜２５とＣｕ膜２６）を十分埋め込むことができる。そのため、溝１６の幅が狭い領域でＴｉ膜２５やＣｕ膜２６が十分埋め込めず、溝１６の内側と外側のＴｉ膜２５とＣｕ膜２６が、溝１６内で途切れていても、図８（Ａ）に示した工程などで、溝１６で囲まれた領域内における電解メッキが可能となる。

（変形例）
図１１は、半導体基板のコーナ部分の溝幅を広げた溝の他の例を示す図である。図６（Ａ）に示した要素と同様のものには、同じ符号が付されている。図６の例では、溝１６は、半導体基板１１のコーナ部分では２箇所の屈曲部を有し、直角の屈曲部をもたないようにしていたが、図１１の例では、溝１６ａは１箇所で直角に屈曲されている。そして溝１６ａは、屈曲部近傍で、他の領域に対して、溝幅が半導体基板１１の内側に広げられている。

このような形状の溝１６ａを用いた場合でも、図６に示したような溝１６を形成した場合と同様の効果が得られる。
（第２の実施の形態）
図１２は、第２の実施の形態のチップの一例を示す図である。図１に示した第１の実施の形態のチップ１０と同様の要素については同一符号が付されている。

第１の実施の形態のチップ１０では、チップ１０のコーナ部分の溝１６の幅を他の領域よりも半導体基板１１の内側に向けて広げていた。これに対して、第２の実施の形態のチップ１０ａでは、溝１６ｂは、領域１６ｂ−２で、入出力端子１３間の空き領域に向かって広がるように、他の領域１６ｂ−１よりも広い溝幅で形成されている。

図１２に示されている例では、入出力端子１３が配置されていない領域において、半導体基板１１の内側に向かって溝１６ｂの幅が広がっている。なお、耐湿リング１４ａも入出力端子１３が配置されていない領域でチップ１０ａの内側に食い込んで形成されている。

このようなチップ１０ａにおいても第１の実施の形態のチップ１０と同様の効果が得られる。また、チップ１０ａも、前述したチップ１０と同様の製造工程により製造される。すなわち、図５（Ａ）、図５（Ｂ）に示したようなレジストパターン２０を形成する際に、図１２に示すような溝１６ｂを形成するための開口を有するものをマスクを使って形成すればよい。

（変形例）
図１３は、第２の実施の形態のチップに形成される溝の他の例を示す図である。図１２に示した要素と同様のものには、同じ符号が付されている。図１２の例では、溝１６ｂは、半導体基板１１のコーナ部分では２箇所の屈曲部を有するようにしていたが、図１３の例では、溝１６ｃは１箇所で直角に屈曲されている。そして溝１６ｃは、図１２に示した溝１６ｂと同様に、入出力端子１３間の空き領域に向かって広がるように、他の領域よりも広い溝幅で形成されている。なお、耐湿リング１４ｂもコーナ部分の１箇所で直角に屈曲されている。

このような形状の溝１６ｃを用いた場合でも、図１２に示したような溝１６ｂを形成した場合と同様の効果が得られる。
なお、上記の溝１６，１６ａ，１６ｂ，１６ｃの形状を組み合わせた溝を用いてもよい。すなわち、コーナ部分で溝幅を広げるとともに、入出力端子１３間の空き領域に向かって広がるよう溝幅を広げるようにしてもよい。

以上、実施の形態に基づき、本発明の半導体装置及びその製造方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
たとえば、上記の例では、耐湿リング１４，１４ａ，１４ｂは、１重に形成した場合について示したが、２重以上に形成されていてもよい。

また、上記の例では、溝１６，１６ａ，１６ｂ，１６ｃについても、１重に形成した場合について説明したが、２重以上に形成されていてもよい。その場合、それぞれの溝において、少なくとも１箇所以上に、他の領域よりも溝幅が広く、シード層が十分に埋め込めるような溝幅の領域が形成されていることが望ましい。

１０半導体装置（チップ）
１１半導体基板
１２素子領域
１３入出力端子
１４耐湿リング
１５表面保護膜
１６溝

Claims

素子領域が形成された半導体基板と、
前記半導体基板上に形成され、前記素子領域を囲う溝と前記素子領域の入出力端子を露出する開口部とが形成された表面保護膜と、を有し、
前記溝は、第１の幅で形成されている領域と、前記第１の幅よりも広い第２の幅で形成されている領域と、を有することを特徴とする半導体装置。
前記溝において、前記第２の幅で形成されている領域は、前記第１の幅で形成されている領域に対して、溝幅が前記半導体基板の内側方向に広げられていることを特徴とする請求項１に記載の半導体装置。
前記溝は、前記半導体基板のコーナ部分で前記第２の幅で形成されていることを特徴とする請求項１または２に記載の半導体装置。
前記溝は、前記入出力端子間の空き領域に向かって広がるように前記第２の幅で形成されていることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
素子領域が形成された半導体基板上に、表面保護膜を形成する工程と、
前記表面保護膜に、前記素子領域を囲う溝と、前記素子領域の入出力端子を露出する開口部とを形成する工程と、を有し、
前記溝は、第１の幅で形成されている領域と、前記第１の幅よりも広い第２の幅で形成されている領域と、を有することを特徴とする半導体装置の製造方法。
前記溝と前記開口部とを形成する工程の後に、前記表面保護膜上にシード層を形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
前記シード層を電極として電解メッキを行う工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。