JP2000294607A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体装置の歩留まりが低下する。
【解決手段】 半導体装置の製造方法において、半導体
ウエハの表裏面のうちの表面に、回路を有する複数のチ
ップ形成領域を形成する工程の後であって、前記各チッ
プ形成領域上にバンプ電極を形成する工程の前に、前記
各チップ形成領域と対応する前記半導体ウエハの裏面側
の領域に夫々識別マークを形成する工程を備える。
ウエハの表裏面のうちの表面に、回路を有する複数のチ
ップ形成領域を形成する工程の後であって、前記各チッ
プ形成領域上にバンプ電極を形成する工程の前に、前記
各チップ形成領域と対応する前記半導体ウエハの裏面側
の領域に夫々識別マークを形成する工程を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体ウエハの状態で電極パッドを
再配置し、再配置された電極パッド上にバンプ電極を形
成する半導体装置の製造技術に適用して有効な技術に関
するものである。
技術に関し、特に、半導体ウエハの状態で電極パッドを
再配置し、再配置された電極パッド上にバンプ電極を形
成する半導体装置の製造技術に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】携帯電話、携帯型情報処理端末機器、携
帯型パーソナル・コンピュータ等の小型電子機器に組み
込まれる半導体装置においては、薄型化、小型化及び多
ピン化が要求される。そこで、このような要求に好適な
半導体装置として、ＣＳＰ（Ｃhip Ｓize Ｐackage）型
と呼称される半導体装置が開発されている。このＣＳＰ
型半導体装置においては、種々な構造のものが提案さ
れ、製品化されているが、近年、例えば日経ＢＰ社発行
の日経マイクロデバイス〔１９９８年８月号、第４４頁
乃至第７１頁〕に記載されているように、ウエハ・プロ
セス（前工程）とパッケージ・プロセス（後工程）を一
体化した製造技術によって製造される新しいＣＳＰ型半
導体装置（以下、ウエハ・レベルＣＳＰ型半導体装置と
呼ぶ）が開発されている。このウエハ・レベルＣＳＰ型
半導体装置は、パッケージの平面サイズが半導体チップ
の平面サイズとほぼ同一となるため、半導体ウエハから
分割された半導体チップ毎にパッケージ・プロセスを施
して製造されるＣＳＰ型半導体装置（以下、チップ・レ
ベルＣＳＰ型半導体装置と呼ぶ）に比べて、小型化及び
低コスト化を図ることができる。
帯型パーソナル・コンピュータ等の小型電子機器に組み
込まれる半導体装置においては、薄型化、小型化及び多
ピン化が要求される。そこで、このような要求に好適な
半導体装置として、ＣＳＰ（Ｃhip Ｓize Ｐackage）型
と呼称される半導体装置が開発されている。このＣＳＰ
型半導体装置においては、種々な構造のものが提案さ
れ、製品化されているが、近年、例えば日経ＢＰ社発行
の日経マイクロデバイス〔１９９８年８月号、第４４頁
乃至第７１頁〕に記載されているように、ウエハ・プロ
セス（前工程）とパッケージ・プロセス（後工程）を一
体化した製造技術によって製造される新しいＣＳＰ型半
導体装置（以下、ウエハ・レベルＣＳＰ型半導体装置と
呼ぶ）が開発されている。このウエハ・レベルＣＳＰ型
半導体装置は、パッケージの平面サイズが半導体チップ
の平面サイズとほぼ同一となるため、半導体ウエハから
分割された半導体チップ毎にパッケージ・プロセスを施
して製造されるＣＳＰ型半導体装置（以下、チップ・レ
ベルＣＳＰ型半導体装置と呼ぶ）に比べて、小型化及び
低コスト化を図ることができる。
【０００３】ウエハ・レベルＣＳＰ型半導体装置は、主
に、回路が形成された半導体チップと、この半導体チッ
プの表裏面（互いに対向する一主面及び他の主面）のう
ちの表面（一主面）である回路形成面上に形成されたパ
ッド再配置層と、このパッド再配置層上に外部接続用端
子として配置されたバンプ電極とを有する構成になって
いる。半導体チップは、主に、半導体基板と、この半導
体基板の表裏面（互いに対向する一主面及び他の主面）
のうちの表面（一主面）である回路形成面上において絶
縁層、配線層の夫々を複数段積み重ねた多層配線層と、
この多層配線層を覆うようにして形成された表面保護膜
とを有する構成になっている。多層配線層のうちの最上
層の配線層には電極パッドが形成され、表面保護膜には
電極パッドを露出するボンディング開口が形成されてい
る。パッド再配置層は、半導体チップの電極パッドに対
して配列ピッチが広い電極パッドを形成するための層で
ある。パッド再配置層の電極パッドは、対応する半導体
チップの電極パッドと電気的に接続され、半導体装置が
実装される実装基板の電極パッドの配列ピッチと同一の
配列ピッチで配置される。バンプ電極は再配置層の電極
パッド上に形成され、電気的にかつ機械的に接続されて
いる。
に、回路が形成された半導体チップと、この半導体チッ
プの表裏面（互いに対向する一主面及び他の主面）のう
ちの表面（一主面）である回路形成面上に形成されたパ
ッド再配置層と、このパッド再配置層上に外部接続用端
子として配置されたバンプ電極とを有する構成になって
いる。半導体チップは、主に、半導体基板と、この半導
体基板の表裏面（互いに対向する一主面及び他の主面）
のうちの表面（一主面）である回路形成面上において絶
縁層、配線層の夫々を複数段積み重ねた多層配線層と、
この多層配線層を覆うようにして形成された表面保護膜
とを有する構成になっている。多層配線層のうちの最上
層の配線層には電極パッドが形成され、表面保護膜には
電極パッドを露出するボンディング開口が形成されてい
る。パッド再配置層は、半導体チップの電極パッドに対
して配列ピッチが広い電極パッドを形成するための層で
ある。パッド再配置層の電極パッドは、対応する半導体
チップの電極パッドと電気的に接続され、半導体装置が
実装される実装基板の電極パッドの配列ピッチと同一の
配列ピッチで配置される。バンプ電極は再配置層の電極
パッド上に形成され、電気的にかつ機械的に接続されて
いる。
【０００４】
【発明が解決しようとする課題】本発明者は、ウエハ・
レベルＣＳＰ型半導体装置の開発に先立ち、以下の問題
点を見出した。
レベルＣＳＰ型半導体装置の開発に先立ち、以下の問題
点を見出した。
【０００５】（１）ウエハ・レベルＣＳＰ型半導体装置
は、実装基板の実装面にバンプ電極を向い合わせた状態
で実装される。従って、ウエハ・レベルＣＳＰ型半導体
装置においては、半導体チップの裏面側に、例えば品
名、社名、品種、製造ロット番号等の識別マークを形成
する必要がある。識別マークの形成は、半導体ウエハを
各チップ形成領域毎に分割する前、即ち半導体ウエハの
状態で行うことが望ましい。その理由は、半導体ウエハ
を各チップ形成領域毎に分割した後では処理単位がウエ
ハ状態に比べて数百倍にふくれあがるため処理が煩雑で
あり、品質、コストに影響を与える。
は、実装基板の実装面にバンプ電極を向い合わせた状態
で実装される。従って、ウエハ・レベルＣＳＰ型半導体
装置においては、半導体チップの裏面側に、例えば品
名、社名、品種、製造ロット番号等の識別マークを形成
する必要がある。識別マークの形成は、半導体ウエハを
各チップ形成領域毎に分割する前、即ち半導体ウエハの
状態で行うことが望ましい。その理由は、半導体ウエハ
を各チップ形成領域毎に分割した後では処理単位がウエ
ハ状態に比べて数百倍にふくれあがるため処理が煩雑で
あり、品質、コストに影響を与える。
【０００６】ウエハ状態での識別マークの形成は、半導
体ウエハの表裏面（互いに対向する一主面及び他の主
面）のうちの表面（一主面）である回路形成面に形成さ
れた複数のチップ形成領域の夫々と対応する半導体ウエ
ハの裏面側（他の主面側）の領域に夫々識別マークを形
成することによって行うことができる。
体ウエハの表裏面（互いに対向する一主面及び他の主
面）のうちの表面（一主面）である回路形成面に形成さ
れた複数のチップ形成領域の夫々と対応する半導体ウエ
ハの裏面側（他の主面側）の領域に夫々識別マークを形
成することによって行うことができる。
【０００７】しかしながら、ウエハ状態での識別マーク
の形成はマーキング装置の吸着ステージに半導体ウエハ
を吸着固定して行うため、バンプ電極を形成した後に識
別マークの形成を行った場合、バンプ電極に変形が生じ
易く、ウエハ・レベルＣＳＰ型半導体装置の歩留まりが
低下する要因となる。また、バンプ電極の凹凸による影
響で半導体ウエハの裏面が凸凹になるため、ダイレクト
印刷式マーキング装置等の接触型やインクジェット式マ
ーキング装置等の非接触型を問わず、識別マークに不良
が生じ、ウエハ・レベルＣＳＰ型半導体装置の歩留まり
が低下する。
の形成はマーキング装置の吸着ステージに半導体ウエハ
を吸着固定して行うため、バンプ電極を形成した後に識
別マークの形成を行った場合、バンプ電極に変形が生じ
易く、ウエハ・レベルＣＳＰ型半導体装置の歩留まりが
低下する要因となる。また、バンプ電極の凹凸による影
響で半導体ウエハの裏面が凸凹になるため、ダイレクト
印刷式マーキング装置等の接触型やインクジェット式マ
ーキング装置等の非接触型を問わず、識別マークに不良
が生じ、ウエハ・レベルＣＳＰ型半導体装置の歩留まり
が低下する。
【０００８】（２）半導体ウエハはチップ取得率を高め
るために大口径化の傾向にあるが、これに伴って半導体
ウエハが反り易くなるため、大口径化と共に半導体ウエ
ハの厚さも厚くなる。一方、携帯電話、携帯情報処理端
末機器、携帯型パーソナル・コンピュータ等の小型電子
機器に組み込まれる半導体装置においては薄型化が要求
される。従って、ウエハ前工程処理を施した後、半導体
ウエハの裏面を研削して厚さを薄くするバック・グライ
ンド処理が必要である。
るために大口径化の傾向にあるが、これに伴って半導体
ウエハが反り易くなるため、大口径化と共に半導体ウエ
ハの厚さも厚くなる。一方、携帯電話、携帯情報処理端
末機器、携帯型パーソナル・コンピュータ等の小型電子
機器に組み込まれる半導体装置においては薄型化が要求
される。従って、ウエハ前工程処理を施した後、半導体
ウエハの裏面を研削して厚さを薄くするバック・グライ
ンド処理が必要である。
【０００９】しかしながら、バック・グラインド処理は
研削装置の吸着ステージに半導体ウエハを吸着固定して
行うため、バンプ電極を形成した後にバック・グライン
ド処理を行った場合、バンプ電極の凹凸による影響で半
導体ウエハの厚さが不均一になる。半導体ウエハの厚さ
が不均一になった場合、半導体ウエハを各チップ形成領
域毎に分割するダイシング工程において半導体ウエハに
亀裂が生じ易くなるため、ウエハ・レベルＣＳＰ型半導
体装置の歩留まりが低下する。
研削装置の吸着ステージに半導体ウエハを吸着固定して
行うため、バンプ電極を形成した後にバック・グライン
ド処理を行った場合、バンプ電極の凹凸による影響で半
導体ウエハの厚さが不均一になる。半導体ウエハの厚さ
が不均一になった場合、半導体ウエハを各チップ形成領
域毎に分割するダイシング工程において半導体ウエハに
亀裂が生じ易くなるため、ウエハ・レベルＣＳＰ型半導
体装置の歩留まりが低下する。
【００１０】（３）半導体ウエハの裏面側に識別マーク
を形成した後、バック・グラインド処理を行った場合、
識別マークの凹凸に応力が集中し、半導体ウエハに亀裂
が生じ易くなるため、ウエハ・レベルＣＳＰ型半導体装
置の歩留まりが低下する。
を形成した後、バック・グラインド処理を行った場合、
識別マークの凹凸に応力が集中し、半導体ウエハに亀裂
が生じ易くなるため、ウエハ・レベルＣＳＰ型半導体装
置の歩留まりが低下する。
【００１１】（４）回路として、例えばＤＲＡＭ（Ｄyn
amic Ｒandom Ａccess Ｍemory）、ＳＲＡＭ（Ｓtatic
Ｒandom Ａccess Ｍemory)等の記憶回路を内蔵する半導
体装置においては、パーシャル品（部分的に良品である
メモリ）をより分けて活用することが挙げられるが、活
用する場合には、記憶回路のマット毎の良否（良、不
良）の情報（パーシャルの状態：バンク・パーシャル、
アドレス・パーシャル、Ｉ／Ｏパーシャル）を伝達する
ために、多量の情報を記録する必要がある。従来からの
半導体チップに情報を記録する方法では情報量に限度が
あるため、トレーに並べた順番や種類毎にトレーを分け
ることによって情報を記録する方法が考えられる。
amic Ｒandom Ａccess Ｍemory）、ＳＲＡＭ（Ｓtatic
Ｒandom Ａccess Ｍemory)等の記憶回路を内蔵する半導
体装置においては、パーシャル品（部分的に良品である
メモリ）をより分けて活用することが挙げられるが、活
用する場合には、記憶回路のマット毎の良否（良、不
良）の情報（パーシャルの状態：バンク・パーシャル、
アドレス・パーシャル、Ｉ／Ｏパーシャル）を伝達する
ために、多量の情報を記録する必要がある。従来からの
半導体チップに情報を記録する方法では情報量に限度が
あるため、トレーに並べた順番や種類毎にトレーを分け
ることによって情報を記録する方法が考えられる。
【００１２】しかしながら、トレーに並べた順番にて特
性情報を管理することは、トレー上での順番が意図せず
変わった場合に誤った情報が伝わることになり、歩留ま
り低下等の製造上の問題につがる。トレーをパーシャル
の種類分用意することは品種数を考慮すると現実的でな
い上、トレーを離れると情報が失われることに変わりは
ない。また、チップ・レベルＣＳＰ型半導体装置で行わ
れている情報記録は半導体チップの製造情報が含まれて
いるのみであり、パーシャル品を活用する上での情報は
含まれておらず、物理的に記録できる情報も限られたも
のである。
性情報を管理することは、トレー上での順番が意図せず
変わった場合に誤った情報が伝わることになり、歩留ま
り低下等の製造上の問題につがる。トレーをパーシャル
の種類分用意することは品種数を考慮すると現実的でな
い上、トレーを離れると情報が失われることに変わりは
ない。また、チップ・レベルＣＳＰ型半導体装置で行わ
れている情報記録は半導体チップの製造情報が含まれて
いるのみであり、パーシャル品を活用する上での情報は
含まれておらず、物理的に記録できる情報も限られたも
のである。
【００１３】本発明の目的は、半導体装置の歩留まりの
向上を図ることが可能な技術を提供することにある。
向上を図ることが可能な技術を提供することにある。
【００１４】本発明の他の目的は、パーシャル品活用を
安定的で安全に行うことが可能な技術を提供することに
ある。
安定的で安全に行うことが可能な技術を提供することに
ある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１７】（１）半導体装置の製造方法において、半
導体ウエハの表裏面のうちの表面に、回路システムを有
する複数のチップ形成領域を形成する工程の後であっ
て、前記各チップ形成領域上にバンプ電極を形成する工
程の前に、前記各チップ形成領域と対応する前記半導体
ウエハの裏面側の領域に夫々識別マークを形成する工程
を備える。
導体ウエハの表裏面のうちの表面に、回路システムを有
する複数のチップ形成領域を形成する工程の後であっ
て、前記各チップ形成領域上にバンプ電極を形成する工
程の前に、前記各チップ形成領域と対応する前記半導体
ウエハの裏面側の領域に夫々識別マークを形成する工程
を備える。
【００１８】（２）半導体装置の製造方法において、半
導体ウエハの表裏面のうちの表面に、回路システムを有
する複数のチップ形成領域を形成する工程の後であっ
て、前記各チップ形成領域上にバンプ電極を形成する工
程の前に、前記半導体ウエハの裏面を研削する工程を備
える。
導体ウエハの表裏面のうちの表面に、回路システムを有
する複数のチップ形成領域を形成する工程の後であっ
て、前記各チップ形成領域上にバンプ電極を形成する工
程の前に、前記半導体ウエハの裏面を研削する工程を備
える。
【００１９】（３）前記手段（２）に記載の半導体装置
の製造方法において、前記半導体ウエハの裏面を研削す
る工程の後に、前記各チップ形成領域と対応する前記半
導体ウエハの裏面側の領域に夫々識別マークを形成する
工程を備える。
の製造方法において、前記半導体ウエハの裏面を研削す
る工程の後に、前記各チップ形成領域と対応する前記半
導体ウエハの裏面側の領域に夫々識別マークを形成する
工程を備える。
【００２０】（４）半導体装置の製造方法において、半
導体ウエハの表裏面のうちの表面に、回路を有する複数
のチップ形成領域を形成する工程の後であって、前記半
導体ウエハを前記各チップ形成領域毎に分割する工程の
前に、前記各チップ形成領域の回路の電気特性を測定す
る工程と、前記各チップ形成領域と対応する前記半導体
ウエハの裏面側に、前記測定工程で得られた前記各回路
の電気特性結果に基づく特性情報を含む識別マークを形
成する工程とを備える。
導体ウエハの表裏面のうちの表面に、回路を有する複数
のチップ形成領域を形成する工程の後であって、前記半
導体ウエハを前記各チップ形成領域毎に分割する工程の
前に、前記各チップ形成領域の回路の電気特性を測定す
る工程と、前記各チップ形成領域と対応する前記半導体
ウエハの裏面側に、前記測定工程で得られた前記各回路
の電気特性結果に基づく特性情報を含む識別マークを形
成する工程とを備える。
【００２１】前記手段（１）によれば、半導体ウエハの
裏面側に識別マークを形成する際、半導体ウエハの表面
側にはバンプ電極が形成されていないので、マーキング
装置の吸着ステージに半導体ウエハを吸着固定すること
によって生じるバンプ電極の変形を防止することができ
る。また、バンプ電極の凸凹に起因する半導体ウエハの
裏面の凸凹によって生じる識別マークの不良を防止する
ことができる。この結果、半導体装置の歩留まりの向上
を図ることができる。
裏面側に識別マークを形成する際、半導体ウエハの表面
側にはバンプ電極が形成されていないので、マーキング
装置の吸着ステージに半導体ウエハを吸着固定すること
によって生じるバンプ電極の変形を防止することができ
る。また、バンプ電極の凸凹に起因する半導体ウエハの
裏面の凸凹によって生じる識別マークの不良を防止する
ことができる。この結果、半導体装置の歩留まりの向上
を図ることができる。
【００２２】前記手段（２）によれば、半導体ウエハの
裏面を研削する際、半導体ウエハの表面側にはバンプ電
極が形成されていないので、バンプ電極の凹凸に起因す
る半導体ウエハの厚さの不均一を防止することができ
る。この結果、半導体ウエハを各チップ形成領域毎に分
割するダイシング工程において、厚さの不均一によって
生じる半導体ウエハの亀裂を防止することができるの
で、半導体装置の歩留まりの向上を図ることができる。
裏面を研削する際、半導体ウエハの表面側にはバンプ電
極が形成されていないので、バンプ電極の凹凸に起因す
る半導体ウエハの厚さの不均一を防止することができ
る。この結果、半導体ウエハを各チップ形成領域毎に分
割するダイシング工程において、厚さの不均一によって
生じる半導体ウエハの亀裂を防止することができるの
で、半導体装置の歩留まりの向上を図ることができる。
【００２３】前記手段（３）によれば、半導体ウエハの
裏面を研削する際、半導体ウエハの裏面側には識別マー
クが形成されていないので、識別マークの凹凸に応力が
集中して生じる半導体ウエハの亀裂を防止することがで
きる。この結果、半導体装置の歩留まりの向上を図るこ
とができる。
裏面を研削する際、半導体ウエハの裏面側には識別マー
クが形成されていないので、識別マークの凹凸に応力が
集中して生じる半導体ウエハの亀裂を防止することがで
きる。この結果、半導体装置の歩留まりの向上を図るこ
とができる。
【００２４】前記手段（４）によれば、パーシャル品情
報を付随させて半導体装置を管理することができるよう
になるため、トレー内位置などの不安定な条件に左右さ
れることなく、安定的で安全な半導体装置の管理を行う
ことができる。
報を付随させて半導体装置を管理することができるよう
になるため、トレー内位置などの不安定な条件に左右さ
れることなく、安定的で安全な半導体装置の管理を行う
ことができる。
【００２５】また、半導体装置単独でのハンドリングが
自由にできるため、メモリモジュールヘの組み込み部品
として使用する際の利便性が向上する。
自由にできるため、メモリモジュールヘの組み込み部品
として使用する際の利便性が向上する。
【００２６】
【発明の実施の形態】以下、本発明の構成について、ウ
エハ・レベルＣＳＰ（Ｃhip Ｓize Ｐackage）型半導体
装置に本発明を適用した実施の形態とともに説明する。
なお、実施の形態を説明するための図面において、同一
機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。
エハ・レベルＣＳＰ（Ｃhip Ｓize Ｐackage）型半導体
装置に本発明を適用した実施の形態とともに説明する。
なお、実施の形態を説明するための図面において、同一
機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。
【００２７】図１は本発明の実施形態である半導体装置
の平面図であり、図２は前記半導体装置の底面図であ
り、図３は前記半導体装置の要部断面図であり、図４は
図３の一部を拡大した断面図である。
の平面図であり、図２は前記半導体装置の底面図であ
り、図３は前記半導体装置の要部断面図であり、図４は
図３の一部を拡大した断面図である。
【００２８】図１及び図２に示すように、本実施形態の
ウエハ・レベルＣＳＰ型半導体装置２０は平面が方形状
で形成され、本実施形態においては例えば５［ｍｍ］×
８［ｍｍ］の長方形で形成されている。半導体装置２０
は、図３に示すように、主に、半導体チップ１５と、こ
の半導体チップ１５の表裏面（互いに対向する一主面及
び他の主面）のうちの表面（一主面）である回路形成面
１５Ｘ上に形成されたパッド再配置層１６と、このパッ
ド再配置層１６上に外部接続用端子として配置された複
数のバンプ電極１１とを有する構成になっている。
ウエハ・レベルＣＳＰ型半導体装置２０は平面が方形状
で形成され、本実施形態においては例えば５［ｍｍ］×
８［ｍｍ］の長方形で形成されている。半導体装置２０
は、図３に示すように、主に、半導体チップ１５と、こ
の半導体チップ１５の表裏面（互いに対向する一主面及
び他の主面）のうちの表面（一主面）である回路形成面
１５Ｘ上に形成されたパッド再配置層１６と、このパッ
ド再配置層１６上に外部接続用端子として配置された複
数のバンプ電極１１とを有する構成になっている。
【００２９】半導体チップ１５は、半導体装置２０の平
面サイズと同一の平面サイズで形成されている。半導体
チップ１５は、図３及び図４に示すように、主に、半導
体基板１Ａと、この半導体基板１Ａの表裏面（互いに対
向する一主面及び他の主面）のうちの表面である回路形
成面上において絶縁層、配線層の夫々を複数段積み重ね
た多層配線層２と、この多層配線層２を覆うようにして
形成された表面保護膜３とを有する構成になっている。
半導体基板１Ａは例えば単結晶シリコンで形成され、多
層配線層２の絶縁層は例えば酸化シリコン膜で形成さ
れ、多層配線層２の配線層は例えばアルミニウム（Ａ
ｌ）膜又はアルミニウム合金膜で形成され、表面保護膜
３は例えば窒化シリコン膜で形成されている。
面サイズと同一の平面サイズで形成されている。半導体
チップ１５は、図３及び図４に示すように、主に、半導
体基板１Ａと、この半導体基板１Ａの表裏面（互いに対
向する一主面及び他の主面）のうちの表面である回路形
成面上において絶縁層、配線層の夫々を複数段積み重ね
た多層配線層２と、この多層配線層２を覆うようにして
形成された表面保護膜３とを有する構成になっている。
半導体基板１Ａは例えば単結晶シリコンで形成され、多
層配線層２の絶縁層は例えば酸化シリコン膜で形成さ
れ、多層配線層２の配線層は例えばアルミニウム（Ａ
ｌ）膜又はアルミニウム合金膜で形成され、表面保護膜
３は例えば窒化シリコン膜で形成されている。
【００３０】半導体チップ１５の回路形成面の中央部に
は、その長辺方向に沿って配列された複数の電極パッド
２Ａが形成されている。複数の電極パッド２Ａの夫々
は、半導体チップ１５の多層配線層２のうちの最上層の
配線層に形成されている。最上層の配線層はその上層に
形成された表面保護膜３で覆われ、この表面保護膜３に
は電極パッド２Ａの表面を露出する開口３Ａ（図４参
照）が形成されている。複数の電極パッド２Ａの夫々の
平面形状は例えば２５［μｍ］×２５［μｍ］の四角形
状で形成されている。また、複数の電極パッド２Ａの夫
々は例えば８５［μｍ］程度の配列ピッチで配置されて
いる。
は、その長辺方向に沿って配列された複数の電極パッド
２Ａが形成されている。複数の電極パッド２Ａの夫々
は、半導体チップ１５の多層配線層２のうちの最上層の
配線層に形成されている。最上層の配線層はその上層に
形成された表面保護膜３で覆われ、この表面保護膜３に
は電極パッド２Ａの表面を露出する開口３Ａ（図４参
照）が形成されている。複数の電極パッド２Ａの夫々の
平面形状は例えば２５［μｍ］×２５［μｍ］の四角形
状で形成されている。また、複数の電極パッド２Ａの夫
々は例えば８５［μｍ］程度の配列ピッチで配置されて
いる。
【００３１】半導体チップ１５には、記憶回路として例
えば６４メガビットのＤＲＡＭ（Ｄynamic Ｒandom Ａc
cess Ｍemory）が形成されている。このＤＲＡＭのメモ
リ・アレイは例えば４バンク構成になっている。
えば６４メガビットのＤＲＡＭ（Ｄynamic Ｒandom Ａc
cess Ｍemory）が形成されている。このＤＲＡＭのメモ
リ・アレイは例えば４バンク構成になっている。
【００３２】パッド再配置層１６は、図３及び図４に示
すように、主に、表面保護膜３上に形成された絶縁層６
と、この絶縁層６上を延在する複数の配線７と、複数の
配線７を覆うようにして絶縁層６上に形成された絶縁層
８と、絶縁層８の上層に形成された複数の検査用電極パ
ッド９Ａ及び複数の電極パッド９Ｂとを有する構成にな
っている。
すように、主に、表面保護膜３上に形成された絶縁層６
と、この絶縁層６上を延在する複数の配線７と、複数の
配線７を覆うようにして絶縁層６上に形成された絶縁層
８と、絶縁層８の上層に形成された複数の検査用電極パ
ッド９Ａ及び複数の電極パッド９Ｂとを有する構成にな
っている。
【００３３】複数の配線７の夫々の一端側は、絶縁層６
に形成された開口６Ａ及び表面保護膜３に形成された開
口３Ａを通して、複数の電極パッド２Ａの夫々に電気的
にかつ機械的に接続されている。複数の配線７のうち、
ほぼ半分の配線７の夫々の他端側は半導体装置２０の互
いに対向する二つの長辺のうちの一方の長辺側に引き出
され、残りの配線７の夫々の他端側は半導体装置２０の
互いに対向する二つの長辺のうちの他方の長辺側に引き
出されている（図２参照）。
に形成された開口６Ａ及び表面保護膜３に形成された開
口３Ａを通して、複数の電極パッド２Ａの夫々に電気的
にかつ機械的に接続されている。複数の配線７のうち、
ほぼ半分の配線７の夫々の他端側は半導体装置２０の互
いに対向する二つの長辺のうちの一方の長辺側に引き出
され、残りの配線７の夫々の他端側は半導体装置２０の
互いに対向する二つの長辺のうちの他方の長辺側に引き
出されている（図２参照）。
【００３４】複数の検査用電極パッド９Ａの夫々は、絶
縁層８に形成された開口８Ａ（図４参照）を通して、複
数の配線７の夫々の一端側に電気的にかつ機械的に接続
されている。複数の電極パッド９Ｂの夫々は、絶縁層８
に形成された開口８Ｂ（図３参照）を通して、複数の配
線７の夫々の一端側に電気的にかつ機械的に接続されて
いる。この検査用電極パッド９Ａ、電極パッド９Ｂの夫
々は同一の層で形成されている。なお、検査用電極パッ
ド９Ａは形成しない場合もある。
縁層８に形成された開口８Ａ（図４参照）を通して、複
数の配線７の夫々の一端側に電気的にかつ機械的に接続
されている。複数の電極パッド９Ｂの夫々は、絶縁層８
に形成された開口８Ｂ（図３参照）を通して、複数の配
線７の夫々の一端側に電気的にかつ機械的に接続されて
いる。この検査用電極パッド９Ａ、電極パッド９Ｂの夫
々は同一の層で形成されている。なお、検査用電極パッ
ド９Ａは形成しない場合もある。
【００３５】複数の電極パッド９Ｂの夫々には、パッド
再配置層１６上に外部接続用端子として配置された複数
のバンプ電極１１が電気的にかつ機械的に接続されてい
る。複数のバンプ電極１１の夫々は、例えば６３［ｗｔ
％］鉛（Ｐｂ）−３７［ｗｔ％］錫（Ｓｎ）組成の金属
材で形成されている。
再配置層１６上に外部接続用端子として配置された複数
のバンプ電極１１が電気的にかつ機械的に接続されてい
る。複数のバンプ電極１１の夫々は、例えば６３［ｗｔ
％］鉛（Ｐｂ）−３７［ｗｔ％］錫（Ｓｎ）組成の金属
材で形成されている。
【００３６】パッド再配置層１６は、半導体チップ１５
の電極パッド２Ａに対して配列ピッチが広い電極パッド
９Ｂを再配置するための層であり、パッド再配置層１６
の電極パッド９Ｂは、半導体装置２０が実装される実装
基板の電極パッドの配列ピッチと同一の配列ピッチで配
置される。
の電極パッド２Ａに対して配列ピッチが広い電極パッド
９Ｂを再配置するための層であり、パッド再配置層１６
の電極パッド９Ｂは、半導体装置２０が実装される実装
基板の電極パッドの配列ピッチと同一の配列ピッチで配
置される。
【００３７】複数の電極パッド９Ｂの夫々は、これに限
定されないが、図２に示すように、半導体装置２０の互
いに対向する二つの長辺側に夫々の長辺に沿って二列状
態で配置されている。各列の電極パッド９Ｂは例えば
０．５［ｍｍ］程度の配列ピッチで配置されている。複
数の電極パッド９Ｂの夫々の平面形状は、例えば直径が
０．２５［ｍｍ］程度の円形で形成されている。複数の
バンプ電極１１の夫々は例えばボール形状で形成され、
その高さ（絶縁層８から最頂部までの距離）は例えば
０．１５［ｍｍ］程度になっている。
定されないが、図２に示すように、半導体装置２０の互
いに対向する二つの長辺側に夫々の長辺に沿って二列状
態で配置されている。各列の電極パッド９Ｂは例えば
０．５［ｍｍ］程度の配列ピッチで配置されている。複
数の電極パッド９Ｂの夫々の平面形状は、例えば直径が
０．２５［ｍｍ］程度の円形で形成されている。複数の
バンプ電極１１の夫々は例えばボール形状で形成され、
その高さ（絶縁層８から最頂部までの距離）は例えば
０．１５［ｍｍ］程度になっている。
【００３８】なお、図２では図面を見易くするため、バ
ンプ電極１１は２２個のみ示すが、通常、６４メガビッ
トのＤＲＡＭでは、５０〜６０個程度の電極パッド９Ｂ
及びバンプ電極１１を有する。
ンプ電極１１は２２個のみ示すが、通常、６４メガビッ
トのＤＲＡＭでは、５０〜６０個程度の電極パッド９Ｂ
及びバンプ電極１１を有する。
【００３９】パッド再配置層１６において、絶縁層６、
絶縁層８の夫々は、半導体装置２０を実装基板に実装し
た後、実装基板との熱膨張差によって発生した応力がバ
ンプ電極１１に集中するのを緩和するため、窒化シリコ
ン膜や酸化シリコン膜に比べて弾性率が低い材料で形成
され、更に表面保護膜３よりも厚い厚さで形成されてい
る。本実施形態において、絶縁層６、絶縁層８の夫々は
例えばポリイミド系の樹脂で形成され、絶縁層６は例え
ば５〜１００［μｍ］程度の厚さで形成され、絶縁層８
は例えば５〜１００［μｍ］程度の厚さで形成されてい
る。
絶縁層８の夫々は、半導体装置２０を実装基板に実装し
た後、実装基板との熱膨張差によって発生した応力がバ
ンプ電極１１に集中するのを緩和するため、窒化シリコ
ン膜や酸化シリコン膜に比べて弾性率が低い材料で形成
され、更に表面保護膜３よりも厚い厚さで形成されてい
る。本実施形態において、絶縁層６、絶縁層８の夫々は
例えばポリイミド系の樹脂で形成され、絶縁層６は例え
ば５〜１００［μｍ］程度の厚さで形成され、絶縁層８
は例えば５〜１００［μｍ］程度の厚さで形成されてい
る。
【００４０】配線７は、例えば導電率が高い銅（Ｃｕ）
膜で形成されている。電極パッド９Ｂは、これに限定さ
れないが、バンプ電極１１を形成する時の濡れ性を確保
するため、例えばクロム（Ｃｒ）膜、７２［ａｔ％］ニ
ッケル（Ｎｉ）−２８［ａｔ％］銅（Ｃｕ）組成の合金
膜、金（Ａｕ）膜の夫々を順次積層した積層膜で形成さ
れている。なお、金膜は、バンプ電極１１を形成する時
にバンプ内に拡散してほぼ消滅する。
膜で形成されている。電極パッド９Ｂは、これに限定さ
れないが、バンプ電極１１を形成する時の濡れ性を確保
するため、例えばクロム（Ｃｒ）膜、７２［ａｔ％］ニ
ッケル（Ｎｉ）−２８［ａｔ％］銅（Ｃｕ）組成の合金
膜、金（Ａｕ）膜の夫々を順次積層した積層膜で形成さ
れている。なお、金膜は、バンプ電極１１を形成する時
にバンプ内に拡散してほぼ消滅する。
【００４１】図３に示すように、半導体チップ１５の裏
面１５Ｙには、その裏面１５Ｙを覆うようにしてマーク
形成層１０が設けられている。このマーク形成層１０
は、例えばカーボンが添加されたエポキシ系の熱硬化性
樹脂で形成されている。エポキシ系の熱硬化性樹脂はシ
リコンとの接着性が高いので、マーク形成層１０の剥が
れを抑制することができる。
面１５Ｙには、その裏面１５Ｙを覆うようにしてマーク
形成層１０が設けられている。このマーク形成層１０
は、例えばカーボンが添加されたエポキシ系の熱硬化性
樹脂で形成されている。エポキシ系の熱硬化性樹脂はシ
リコンとの接着性が高いので、マーク形成層１０の剥が
れを抑制することができる。
【００４２】図１に示すように、マーク形成層１０に
は、識別マーク１２及び識別マーク１３が形成されてい
る。識別マーク１２は、一つの半導体ウエハ内において
共通する情報、例えば品名、社名、品種、製造ロット番
号等の情報を標示するマークで形成されている。識別マ
ーク１３は、小さな面積で多くの情報量を記録すること
が可能な二次元コードマークで形成されている。この識
別マーク１３には、半導体装置２０の固有の情報、例え
ばＤＲＡＭのパーシャル品情報（パーシャルの状態：バ
ンク・パーシャル、アドレス・パーシャル・Ｉ／Ｏパー
シャル）等が記録されている。これらの識別マーク１
２、１３の夫々は、製造プロセス中のマーキング工程に
おいて、レーザマーキング法によって形成される。レー
ザマーキング法は、マーク形成領域の表面にレーザ光を
照射し、レーザ光が照射された部分を焼損させてマーキ
ングする方法である。レーザマーキング法は、マーキン
グ前の清掃処理やマーキング後の乾燥処理が不要であ
り、マーキング後に識別マークが消えてしまう消滅現象
が起こり難くい。
は、識別マーク１２及び識別マーク１３が形成されてい
る。識別マーク１２は、一つの半導体ウエハ内において
共通する情報、例えば品名、社名、品種、製造ロット番
号等の情報を標示するマークで形成されている。識別マ
ーク１３は、小さな面積で多くの情報量を記録すること
が可能な二次元コードマークで形成されている。この識
別マーク１３には、半導体装置２０の固有の情報、例え
ばＤＲＡＭのパーシャル品情報（パーシャルの状態：バ
ンク・パーシャル、アドレス・パーシャル・Ｉ／Ｏパー
シャル）等が記録されている。これらの識別マーク１
２、１３の夫々は、製造プロセス中のマーキング工程に
おいて、レーザマーキング法によって形成される。レー
ザマーキング法は、マーク形成領域の表面にレーザ光を
照射し、レーザ光が照射された部分を焼損させてマーキ
ングする方法である。レーザマーキング法は、マーキン
グ前の清掃処理やマーキング後の乾燥処理が不要であ
り、マーキング後に識別マークが消えてしまう消滅現象
が起こり難くい。
【００４３】次に、前記ウエハ・レベルＣＳＰ型半導体
装置２０の製造について、図５乃至図２０を用いて説明
する。
装置２０の製造について、図５乃至図２０を用いて説明
する。
【００４４】図５は半導体装置の製造を説明するための
フローチャートであり、図６は半導体装置の製造に用い
られる半導体ウエハの平面図であり、図７及び図８はウ
エハ前工程処理を説明するための半導体ウエハの平面図
及び要部断面図であり、図９及び図１０は電極パッド再
配置工程を説明するための半導体ウエハの要部断面図で
あり、図１１はウエハ裏面研削（バック・グラインド）
工程を説明するための半導体ウエハの要部断面図であ
り、図１２はマーク形成層の形成工程を説明するための
半導体ウエハの要部断面図であり、図１３は半導体装置
の製造に用いられる半導体製造装置の概略構成図であ
り、図１４はプローブ検査工程を説明するための斜視図
であり、図１５はマーキング工程を説明するための半導
体ウエハの底面図であり、図１６及び図１７はバンプの
形成工程を説明するための半導体ウエハの平面図及び要
部断面図であり、図１８はダイシング工程を説明するた
めの半導体ウエハの要部断面図であり、図１９はピック
アップ工程を説明するための要部断面図であり、図２０
は治具詰め工程を説明するための要部平面図である。
フローチャートであり、図６は半導体装置の製造に用い
られる半導体ウエハの平面図であり、図７及び図８はウ
エハ前工程処理を説明するための半導体ウエハの平面図
及び要部断面図であり、図９及び図１０は電極パッド再
配置工程を説明するための半導体ウエハの要部断面図で
あり、図１１はウエハ裏面研削（バック・グラインド）
工程を説明するための半導体ウエハの要部断面図であ
り、図１２はマーク形成層の形成工程を説明するための
半導体ウエハの要部断面図であり、図１３は半導体装置
の製造に用いられる半導体製造装置の概略構成図であ
り、図１４はプローブ検査工程を説明するための斜視図
であり、図１５はマーキング工程を説明するための半導
体ウエハの底面図であり、図１６及び図１７はバンプの
形成工程を説明するための半導体ウエハの平面図及び要
部断面図であり、図１８はダイシング工程を説明するた
めの半導体ウエハの要部断面図であり、図１９はピック
アップ工程を説明するための要部断面図であり、図２０
は治具詰め工程を説明するための要部平面図である。
【００４５】まず、図６に示すように、半導体ウエハと
して、例えば７２５［μｍ］程度の厚さの単結晶シリコ
ンからなる半導体ウエハ（半導体基板）１を準備する。
して、例えば７２５［μｍ］程度の厚さの単結晶シリコ
ンからなる半導体ウエハ（半導体基板）１を準備する。
【００４６】次に、半導体ウエハ１にウエハ前工程処理
〈Ａ〉を施して、図７及び図８に示すように、半導体ウ
エハ１の表裏面（互いに対向する一主面及び他の主面）
のうちの表面（一主面）である回路形成面１Ｘに、回路
としてＤＲＡＭを有する複数のチップ形成領域４を行列
状に形成する。複数のチップ形成領域４の夫々は、半導
体ウエハ１を切断するためのダイシング領域（スクライ
ブ領域）５を介して互いに離間された状態で配置されて
いる。複数のチップ形成領域４の夫々は、半導体ウエハ
１の回路形成面１Ｘに、主に、半導体素子、多層配線層
２、電極パッド２Ａ、表面保護膜３及び開口３Ａ等を形
成することによって形成される。
〈Ａ〉を施して、図７及び図８に示すように、半導体ウ
エハ１の表裏面（互いに対向する一主面及び他の主面）
のうちの表面（一主面）である回路形成面１Ｘに、回路
としてＤＲＡＭを有する複数のチップ形成領域４を行列
状に形成する。複数のチップ形成領域４の夫々は、半導
体ウエハ１を切断するためのダイシング領域（スクライ
ブ領域）５を介して互いに離間された状態で配置されて
いる。複数のチップ形成領域４の夫々は、半導体ウエハ
１の回路形成面１Ｘに、主に、半導体素子、多層配線層
２、電極パッド２Ａ、表面保護膜３及び開口３Ａ等を形
成することによって形成される。
【００４７】次に、各チップ形成領域４にパッド再配置
層１６を形成する〈Ｂ〉。具体的には、まず、表面保護
膜３上の全面に例えばポリイミド系の樹脂からなる絶縁
層６を回転塗布法で形成する。絶縁層６は例えば５［μ
ｍ］程度の厚さで形成する。次に、絶縁層６に電極パッ
ド２Ａの表面を露出する開口６Ａを形成する。ここまで
の工程を図９に示す。次に、開口６Ａ内を含む絶縁層６
上の全面に導電膜として例えば銅（Ｃｕ）膜を低圧ＣＶ
Ｄ（Ｃhemical Ｖapor Ｄeposition）法又はスパッタ法
で形成する。次に、銅膜にパターンニングを施して配線
７を形成する。次に、配線７上を含む絶縁層６上の全面
に例えばポリイミド系の樹脂からなる絶縁層８を回転塗
布法で形成する。絶縁層８は例えば５［μｍ］程度の厚
さで形成する。次に、絶縁層８に配線７の一端側を露出
する開口８Ａ及び配線７の他端側を露出する開口８Ｂを
形成する。次に、開口８Ａ内及び開口８Ｂ内を含む絶縁
層８上の全面に例えばクロム（Ｃｒ）膜、７２［ａｔ
％］ニッケル（Ｎｉ）−２８［ａｔ％］銅（Ｃｕ）組成
の合金膜、金（Ａｕ）膜の夫々を順次積層して積層膜を
形成する。次に、積層膜にパターンニングを施して検査
用電極パッド９Ａ及び電極パッド９Ｂを形成する。これ
により、パッド再配置層１６が形成されると共に、電極
パッド２Ａの配列ピッチよりも広い配列ピッチの電極パ
ッド９Ｂが形成される。ここまでの工程を図１０に示
す。
層１６を形成する〈Ｂ〉。具体的には、まず、表面保護
膜３上の全面に例えばポリイミド系の樹脂からなる絶縁
層６を回転塗布法で形成する。絶縁層６は例えば５［μ
ｍ］程度の厚さで形成する。次に、絶縁層６に電極パッ
ド２Ａの表面を露出する開口６Ａを形成する。ここまで
の工程を図９に示す。次に、開口６Ａ内を含む絶縁層６
上の全面に導電膜として例えば銅（Ｃｕ）膜を低圧ＣＶ
Ｄ（Ｃhemical Ｖapor Ｄeposition）法又はスパッタ法
で形成する。次に、銅膜にパターンニングを施して配線
７を形成する。次に、配線７上を含む絶縁層６上の全面
に例えばポリイミド系の樹脂からなる絶縁層８を回転塗
布法で形成する。絶縁層８は例えば５［μｍ］程度の厚
さで形成する。次に、絶縁層８に配線７の一端側を露出
する開口８Ａ及び配線７の他端側を露出する開口８Ｂを
形成する。次に、開口８Ａ内及び開口８Ｂ内を含む絶縁
層８上の全面に例えばクロム（Ｃｒ）膜、７２［ａｔ
％］ニッケル（Ｎｉ）−２８［ａｔ％］銅（Ｃｕ）組成
の合金膜、金（Ａｕ）膜の夫々を順次積層して積層膜を
形成する。次に、積層膜にパターンニングを施して検査
用電極パッド９Ａ及び電極パッド９Ｂを形成する。これ
により、パッド再配置層１６が形成されると共に、電極
パッド２Ａの配列ピッチよりも広い配列ピッチの電極パ
ッド９Ｂが形成される。ここまでの工程を図１０に示
す。
【００４８】次に、図１１に示すように、半導体ウエハ
１の裏面１Ｙを研削して厚さを薄くする〈Ｃ〉。本実施
形態においては、半導体ウエハ１の厚さが例えば４００
［μｍ］程度になるまで研削する。
１の裏面１Ｙを研削して厚さを薄くする〈Ｃ〉。本実施
形態においては、半導体ウエハ１の厚さが例えば４００
［μｍ］程度になるまで研削する。
【００４９】この工程において、半導体ウエハ１は研削
装置の吸着ステージに回路形成面１Ｘ側を向い合わせた
状態で吸着ステージに吸着固定されるが、半導体ウエハ
１の回路形成面１Ｘ側にはバンプ電極（１１）が形成さ
れていなので、バンプ電極（１１）の凸凹に起因する半
導体ウエハ１の厚さの不均一を防止することができる。
装置の吸着ステージに回路形成面１Ｘ側を向い合わせた
状態で吸着ステージに吸着固定されるが、半導体ウエハ
１の回路形成面１Ｘ側にはバンプ電極（１１）が形成さ
れていなので、バンプ電極（１１）の凸凹に起因する半
導体ウエハ１の厚さの不均一を防止することができる。
【００５０】この工程において、半導体ウエハ１の裏面
１Ｙを研削する際、半導体ウエハ１の裏面１Ｙ側には識
別マーク（１２，１３）が形成されていないので、識別
マーク（１２，１３）の凹凸に応力が集中して生じる半
導体ウエハ１の亀裂を防止することができる。
１Ｙを研削する際、半導体ウエハ１の裏面１Ｙ側には識
別マーク（１２，１３）が形成されていないので、識別
マーク（１２，１３）の凹凸に応力が集中して生じる半
導体ウエハ１の亀裂を防止することができる。
【００５１】次に、図１２に示すように、半導体ウエハ
１の裏面１Ｙにその裏面１Ｙを覆うマーク形成層１０を
形成する〈Ｄ〉。本実施形態のマーク形成層１０は、こ
れに限定されないが、エポキシ系の樹脂にカーボン及び
有機溶剤が添加された熱硬化性樹脂を半導体ウエハ１の
裏面１Ｙに回転塗布法で形成し、その後、熱処理を施し
て熱硬化性樹脂を硬化させることによって形成される。
１の裏面１Ｙにその裏面１Ｙを覆うマーク形成層１０を
形成する〈Ｄ〉。本実施形態のマーク形成層１０は、こ
れに限定されないが、エポキシ系の樹脂にカーボン及び
有機溶剤が添加された熱硬化性樹脂を半導体ウエハ１の
裏面１Ｙに回転塗布法で形成し、その後、熱処理を施し
て熱硬化性樹脂を硬化させることによって形成される。
【００５２】この工程において、半導体ウエハ１は成膜
装置の吸着ステージに回路形成面１Ｘを向い合わせた状
態で吸着ステージに吸着固定されるが、半導体ウエハ１
の回路形成面１Ｘ側にはバンプ電極（１１）が形成され
ていないので、バンプ電極（１１）の凹凸の影響を受け
ることなく、マーク形成層１０を形成することができ
る。
装置の吸着ステージに回路形成面１Ｘを向い合わせた状
態で吸着ステージに吸着固定されるが、半導体ウエハ１
の回路形成面１Ｘ側にはバンプ電極（１１）が形成され
ていないので、バンプ電極（１１）の凹凸の影響を受け
ることなく、マーク形成層１０を形成することができ
る。
【００５３】なお、マーク形成層１０としては、エポキ
シ系の樹脂にカーボンが添加された熱硬化性樹脂からな
る樹脂フィルムを半導体ウエハ１の裏面１Ｙに熱圧着し
ながら貼り付けて形成してもよい。この場合において
も、バンプ電極（１１）の凹凸の影響を受けることな
く、マーク形成層１０を形成することができる。
シ系の樹脂にカーボンが添加された熱硬化性樹脂からな
る樹脂フィルムを半導体ウエハ１の裏面１Ｙに熱圧着し
ながら貼り付けて形成してもよい。この場合において
も、バンプ電極（１１）の凹凸の影響を受けることな
く、マーク形成層１０を形成することができる。
【００５４】次に、図１３に示す半導体製造装置３０Ａ
を用いて、プローブ検査〈Ｅ〉及びマーキング〈Ｆ〉を
行う。半導体製造装置３０Ａは、プローブ検査部３１、
マーキング部３２、ローダ部３３、バッファ部３４及び
アンローダ部３５等を備えている。ローダ部３３はプロ
ーブ検査部３１に半導体ウエハ１を供給する。バッファ
部３４はプローブ検査部３１で処理された半導体ウエハ
１を収納し、その後、収納した半導体ウエハ１をマーキ
ング部３２に供給する。アンローダ部３５はマーキング
部３２で処理された半導体ウエハ１を収納する。本実施
形態の半導体製造装置３０Ａは、プローブ検査部３１で
処理された半導体ウエハ１の上下の向きを反転させない
で半導体ウエハ１の裏面側にマーキングする。
を用いて、プローブ検査〈Ｅ〉及びマーキング〈Ｆ〉を
行う。半導体製造装置３０Ａは、プローブ検査部３１、
マーキング部３２、ローダ部３３、バッファ部３４及び
アンローダ部３５等を備えている。ローダ部３３はプロ
ーブ検査部３１に半導体ウエハ１を供給する。バッファ
部３４はプローブ検査部３１で処理された半導体ウエハ
１を収納し、その後、収納した半導体ウエハ１をマーキ
ング部３２に供給する。アンローダ部３５はマーキング
部３２で処理された半導体ウエハ１を収納する。本実施
形態の半導体製造装置３０Ａは、プローブ検査部３１で
処理された半導体ウエハ１の上下の向きを反転させない
で半導体ウエハ１の裏面側にマーキングする。
【００５５】プローブ検査〈Ｅ〉は、まず、ローダ部３
３から供給された半導体ウエハ１を吸着ステージ３１Ａ
に吸着固定する。半導体ウエハ１の吸着固定は、吸着ス
テージ３１Ａに半導体ウエハ１の裏面１Ｙが向い合う状
態で行う。吸着ステージ３１ＡはＸ−Ｙ方向（平面方
向）及びＺ方向（上下方向）の移動が可能な構成になっ
ている。吸着ステージ３１Ａの上方には支持台３１Ｂに
固定されたプローブカード３６が配置されている。
３から供給された半導体ウエハ１を吸着ステージ３１Ａ
に吸着固定する。半導体ウエハ１の吸着固定は、吸着ス
テージ３１Ａに半導体ウエハ１の裏面１Ｙが向い合う状
態で行う。吸着ステージ３１ＡはＸ−Ｙ方向（平面方
向）及びＺ方向（上下方向）の移動が可能な構成になっ
ている。吸着ステージ３１Ａの上方には支持台３１Ｂに
固定されたプローブカード３６が配置されている。
【００５６】次に、図１４に示すように、吸着ステージ
３１Ａを上昇させて半導体ウエハ１をプローブカード３
６に近づけ、半導体ウエハ１とプローブカード３６との
位置合わせを行った後、半導体ウエハ１のチップ形成領
域４の検査用電極パッド９Ａにプローブカード３６のプ
ローブ針３６Ａを接触させる。
３１Ａを上昇させて半導体ウエハ１をプローブカード３
６に近づけ、半導体ウエハ１とプローブカード３６との
位置合わせを行った後、半導体ウエハ１のチップ形成領
域４の検査用電極パッド９Ａにプローブカード３６のプ
ローブ針３６Ａを接触させる。
【００５７】次に、各チップ形成領域４の回路の電気特
性をプローブカード３６のプローブ針３６Ａと電気的に
接続された検査機で測定し、各回路の電気特性結果に基
づく特性情報を各チップ形成領域４の位置情報と共に検
査機の情報記録装置に記憶させる。この工程により、各
チップ形成領域４に対して、良品、不良品、パーシャル
品、動作周波数等の電気的特性のグレードが判別され
る。プローブ検査が終了した半導体ウエハ１はバッファ
部３４に収納され、その後、マーキング部３２に供給さ
れる。この時、半導体ウエハ１のマーキング部３２への
供給と共に、この半導体ウエハ１における各チップ形成
領域４の特性情報及び位置情報がマーキング部３２に転
送される。
性をプローブカード３６のプローブ針３６Ａと電気的に
接続された検査機で測定し、各回路の電気特性結果に基
づく特性情報を各チップ形成領域４の位置情報と共に検
査機の情報記録装置に記憶させる。この工程により、各
チップ形成領域４に対して、良品、不良品、パーシャル
品、動作周波数等の電気的特性のグレードが判別され
る。プローブ検査が終了した半導体ウエハ１はバッファ
部３４に収納され、その後、マーキング部３２に供給さ
れる。この時、半導体ウエハ１のマーキング部３２への
供給と共に、この半導体ウエハ１における各チップ形成
領域４の特性情報及び位置情報がマーキング部３２に転
送される。
【００５８】マーキング〈Ｆ〉は、まず、バッファ部３
４から供給された半導体ウエハ１を吸着ステージ３２Ａ
に吸着固定する。半導体ウエハ１の吸着固定は、吸着ス
テージ３２Ａに半導体ウエハ１の回路形成面１Ｘが向い
合う状態で行う。吸着ステージ３２Ａは、前述の吸着ス
テージ３１Ａと同様に、Ｘ−Ｙ方向及びＺ方向の移動が
可能な構成になっている。吸着ステージ３２Ａの下方に
はレーザ発振器３２Ｂ及びベンディングミラー３２Ｄが
配置されている。
４から供給された半導体ウエハ１を吸着ステージ３２Ａ
に吸着固定する。半導体ウエハ１の吸着固定は、吸着ス
テージ３２Ａに半導体ウエハ１の回路形成面１Ｘが向い
合う状態で行う。吸着ステージ３２Ａは、前述の吸着ス
テージ３１Ａと同様に、Ｘ−Ｙ方向及びＺ方向の移動が
可能な構成になっている。吸着ステージ３２Ａの下方に
はレーザ発振器３２Ｂ及びベンディングミラー３２Ｄが
配置されている。
【００５９】次に、各チップ形成領域４の位置情報を半
導体ウエハ１の回路形成面１Ｘにおける位置座標から半
導体ウエハ１の裏面における位置座標に変換し、この変
換された各チップ形成領域４の位置情報に従って、図１
５に示すように、各チップ形成領域４と対応する半導体
ウエハ１の裏面１Ｙ側の領域に、プローブ検査で得られ
た各回路の電気特性結果に基づく特性情報を含む識別マ
ーク１３をレーザマーキング法で形成する。また、各チ
ップ形成領域４と対応する半導体ウエハ１の裏面１Ｙ側
に、一つの半導体ウエハ１内において共通する情報、例
えば品名、社名、品種、製造ロット番号等の識別マーク
１２もレーザマーキング法で形成する。識別マーク１３
は、小さい面積で多くの情報量を記録することが可能な
二次元コードマークで形成する。レーザマーキング法に
よる識別マーク１２及び１３の形成は、図１３に示すよ
うに、マーク形成層１０の表面にレーザ光３２Ｃを照射
し、レーザ光３２Ｃが照射された部分を焼損させて行う
ため、マーキング後に識別マーク（１２，１３）が消え
てしまう消滅現象が起こり難いが、半導体ウエハ１の裏
面１Ｙ、即ち半導体基板に直に識別マークをレーザマー
キング法で形成することは困難である。その理由は、半
導体ウエハ１の裏面１Ｙに傷を付けることになるので、
半導体ウエハ１に亀裂が生じ易くなる。従って、従来は
半導体ウエハ１の裏面１Ｙ側へのレーザマーキング法に
よる識別マークの形成は行われていなかったが、本実施
形態のように半導体ウエハ１の裏面側にマーク形成層１
０を設けておくことにより、半導体ウエハ１の裏面１Ｙ
側に識別マーク（１２，１３）をレーザマーキング法で
形成することができる。
導体ウエハ１の回路形成面１Ｘにおける位置座標から半
導体ウエハ１の裏面における位置座標に変換し、この変
換された各チップ形成領域４の位置情報に従って、図１
５に示すように、各チップ形成領域４と対応する半導体
ウエハ１の裏面１Ｙ側の領域に、プローブ検査で得られ
た各回路の電気特性結果に基づく特性情報を含む識別マ
ーク１３をレーザマーキング法で形成する。また、各チ
ップ形成領域４と対応する半導体ウエハ１の裏面１Ｙ側
に、一つの半導体ウエハ１内において共通する情報、例
えば品名、社名、品種、製造ロット番号等の識別マーク
１２もレーザマーキング法で形成する。識別マーク１３
は、小さい面積で多くの情報量を記録することが可能な
二次元コードマークで形成する。レーザマーキング法に
よる識別マーク１２及び１３の形成は、図１３に示すよ
うに、マーク形成層１０の表面にレーザ光３２Ｃを照射
し、レーザ光３２Ｃが照射された部分を焼損させて行う
ため、マーキング後に識別マーク（１２，１３）が消え
てしまう消滅現象が起こり難いが、半導体ウエハ１の裏
面１Ｙ、即ち半導体基板に直に識別マークをレーザマー
キング法で形成することは困難である。その理由は、半
導体ウエハ１の裏面１Ｙに傷を付けることになるので、
半導体ウエハ１に亀裂が生じ易くなる。従って、従来は
半導体ウエハ１の裏面１Ｙ側へのレーザマーキング法に
よる識別マークの形成は行われていなかったが、本実施
形態のように半導体ウエハ１の裏面側にマーク形成層１
０を設けておくことにより、半導体ウエハ１の裏面１Ｙ
側に識別マーク（１２，１３）をレーザマーキング法で
形成することができる。
【００６０】この工程において、半導体ウエハ１はマー
キング部（マーキング装置）３２の吸着ステージ３２Ａ
に回路形成面１Ｘ側を向い合わせた状態で吸着ステージ
３２Ａに吸着固定されるが、半導体ウエハ１の回路形成
面１Ｘ側にはバンプ電極（１１）が形成されていなの
で、マーキング部３２の吸着ステージ３２Ａに半導体ウ
エハ１を吸着固定することによって生じるバンプ電極
（１１）の変形を防止することができる。また、バンプ
電極（１１）の凸凹に起因する半導体ウエハ１の裏面１
Ｙの凸凹によって生じる識別マーク（１２，１３）の不
良を防止することができる。
キング部（マーキング装置）３２の吸着ステージ３２Ａ
に回路形成面１Ｘ側を向い合わせた状態で吸着ステージ
３２Ａに吸着固定されるが、半導体ウエハ１の回路形成
面１Ｘ側にはバンプ電極（１１）が形成されていなの
で、マーキング部３２の吸着ステージ３２Ａに半導体ウ
エハ１を吸着固定することによって生じるバンプ電極
（１１）の変形を防止することができる。また、バンプ
電極（１１）の凸凹に起因する半導体ウエハ１の裏面１
Ｙの凸凹によって生じる識別マーク（１２，１３）の不
良を防止することができる。
【００６１】この工程において、マーク形成層１０は、
カーボンが添加されたエポキシ系の熱硬化性樹脂で形成
されている。このマーク形成層１０にレーザ光を照射し
た場合、レーザ光が照射された部分のガーボンが蒸発
し、照射された部分が白く残る。従って、視認性の良い
識別マークを形成することができる。
カーボンが添加されたエポキシ系の熱硬化性樹脂で形成
されている。このマーク形成層１０にレーザ光を照射し
た場合、レーザ光が照射された部分のガーボンが蒸発
し、照射された部分が白く残る。従って、視認性の良い
識別マークを形成することができる。
【００６２】なお、プローブ検査は半導体ウエハ１の回
路形成面１Ｘ側にプローブ針３６Ａを接触させて電気特
性を測定し、マーキングは半導体ウエハ１の裏面１Ｙ側
に実施するので、チップ形成領域４の順番及び座標は同
じ装置の座標系としては半導体ウエハ１をひっくり返し
た方向に対して正負が逆になるため、マーキング工程で
はその変換が必要である。
路形成面１Ｘ側にプローブ針３６Ａを接触させて電気特
性を測定し、マーキングは半導体ウエハ１の裏面１Ｙ側
に実施するので、チップ形成領域４の順番及び座標は同
じ装置の座標系としては半導体ウエハ１をひっくり返し
た方向に対して正負が逆になるため、マーキング工程で
はその変換が必要である。
【００６３】次に、図１７及び図１８に示すように、半
導体ウエハ１の各チップ形成領域４の電極パッド９Ｂ上
にバンプ電極１１を形成する〈Ｇ〉。バンプ電極１１の
形成は、これに限定されないが、例えば、電極パッド９
Ｂ上に球形状の半田材をボール供給法で供給し、その
後、球形状の半田材を赤外線リフロー法で溶融して行
う。また、バンプ電極１１の形成は、例えば、電極パッ
ド９Ｂ上にスクリーン印刷法で半田ペースト材を印刷
し、その後、半田ペースト材を赤外線リフロー法で溶融
して行ってもよい。
導体ウエハ１の各チップ形成領域４の電極パッド９Ｂ上
にバンプ電極１１を形成する〈Ｇ〉。バンプ電極１１の
形成は、これに限定されないが、例えば、電極パッド９
Ｂ上に球形状の半田材をボール供給法で供給し、その
後、球形状の半田材を赤外線リフロー法で溶融して行
う。また、バンプ電極１１の形成は、例えば、電極パッ
ド９Ｂ上にスクリーン印刷法で半田ペースト材を印刷
し、その後、半田ペースト材を赤外線リフロー法で溶融
して行ってもよい。
【００６４】次に、ウエハ・レベルの状態でバーンイン
試験を施す〈Ｈ〉。バーンイン試験は、顧客での使用条
件に比べて過酷な使用条件（付加を与えた状態）におい
て各チップ形成領域４の回路動作を行い、顧客での使用
中に欠陥になるもの、ある意味では欠陥を加速的に発生
せしめ、顧客に出荷する前の初期段階において不良品の
排除を目的とする選別試験である。
試験を施す〈Ｈ〉。バーンイン試験は、顧客での使用条
件に比べて過酷な使用条件（付加を与えた状態）におい
て各チップ形成領域４の回路動作を行い、顧客での使用
中に欠陥になるもの、ある意味では欠陥を加速的に発生
せしめ、顧客に出荷する前の初期段階において不良品の
排除を目的とする選別試験である。
【００６５】次に、ダイシングシート４０の粘着層４０
Ａ側に半導体ウエハ１を装着する。半導体ウエハ１の装
着は半導体ウエハ１の回路形成面１Ｘが上向きとなる状
態で行う。
Ａ側に半導体ウエハ１を装着する。半導体ウエハ１の装
着は半導体ウエハ１の回路形成面１Ｘが上向きとなる状
態で行う。
【００６６】次に、ダイシング装置で半導体ウエハ１、
マーク形成層１０及びパッド再配置層１６を各チップ形
成領域４毎に分割する〈Ｉ〉。これにより、図１８に示
すように、半導体装置２０がほぼ完成する。
マーク形成層１０及びパッド再配置層１６を各チップ形
成領域４毎に分割する〈Ｉ〉。これにより、図１８に示
すように、半導体装置２０がほぼ完成する。
【００６７】次に、図１９に示すように、ダイシングシ
ート４０の下方からピックアップ装置の突き上げ針４２
によって半導体装置２０を上方に突き上げ、その後、上
方に突き上げられた半導体装置２０をピックアップ装置
の吸着コレット４３で搬送し〈Ｊ〉、図２０に示すよう
に、トレー４４に半導体装置２０を収納する〈Ｋ〉。ト
レー４４への半導体装置２０の収納は、識別マーク（１
２，１３）を上向きにした状態で行う。
ート４０の下方からピックアップ装置の突き上げ針４２
によって半導体装置２０を上方に突き上げ、その後、上
方に突き上げられた半導体装置２０をピックアップ装置
の吸着コレット４３で搬送し〈Ｊ〉、図２０に示すよう
に、トレー４４に半導体装置２０を収納する〈Ｋ〉。ト
レー４４への半導体装置２０の収納は、識別マーク（１
２，１３）を上向きにした状態で行う。
【００６８】次に、ウエハ・レベルＣＳＰ型半導体装置
２０を組み込んだメモリモジュール（電子装置）の製造
について、図２１及び図２２を用いて説明する。
２０を組み込んだメモリモジュール（電子装置）の製造
について、図２１及び図２２を用いて説明する。
【００６９】図２１はメモリモジュールの製造を説明す
るためのフローチャートであり、図２２はメモリジュー
ルの断面図である。
るためのフローチャートであり、図２２はメモリジュー
ルの断面図である。
【００７０】まず、実装基板５１の表裏面（互いに対向
する一主面及び他の主面）のうちの表面（一主面）側に
複数の半導体装置２０を搭載し〈Ｌ〉、その後、熱処理
を施して実装基板５１の表面側に複数の半導体装置２０
を実装する〈Ｍ〉。次に、実装基板５１の裏面側に複数
の半導体装置２０を搭載し〈Ｎ〉、その後、熱処理を施
して実装基板５１の裏面側に複数の半導体装置２０を実
装する〈Ｏ〉。次に、複数の半導体装置２０の夫々の機
能テストを行い〈Ｐ〉、その後、実装基板５１と半導体
装置２０との間に樹脂５２を充填し〈Ｑ〉、その後、再
度、複数の半導体装置２０の夫々の機能ステトを行う
〈Ｒ〉。これにより、メモリモジュール５０がほぼ完成
する。
する一主面及び他の主面）のうちの表面（一主面）側に
複数の半導体装置２０を搭載し〈Ｌ〉、その後、熱処理
を施して実装基板５１の表面側に複数の半導体装置２０
を実装する〈Ｍ〉。次に、実装基板５１の裏面側に複数
の半導体装置２０を搭載し〈Ｎ〉、その後、熱処理を施
して実装基板５１の裏面側に複数の半導体装置２０を実
装する〈Ｏ〉。次に、複数の半導体装置２０の夫々の機
能テストを行い〈Ｐ〉、その後、実装基板５１と半導体
装置２０との間に樹脂５２を充填し〈Ｑ〉、その後、再
度、複数の半導体装置２０の夫々の機能ステトを行う
〈Ｒ〉。これにより、メモリモジュール５０がほぼ完成
する。
【００７１】このように、本実施形態によれば、以下の
効果が得られる。
効果が得られる。
【００７２】（１）半導体装置２０の製造において、半
導体ウエハ１の回路形成面１Ｘに、ＤＲＡＭを有する複
数のチップ形成領域４を形成する工程の後であって、各
チップ形成領域４上にバンプ電極１１を形成する工程の
前に、各チップ形成領域４と対応する半導体ウエハ１の
裏面１Ｙ側の領域に夫々識別マーク（１２，１３）を形
成する工程を備える。
導体ウエハ１の回路形成面１Ｘに、ＤＲＡＭを有する複
数のチップ形成領域４を形成する工程の後であって、各
チップ形成領域４上にバンプ電極１１を形成する工程の
前に、各チップ形成領域４と対応する半導体ウエハ１の
裏面１Ｙ側の領域に夫々識別マーク（１２，１３）を形
成する工程を備える。
【００７３】これにより、半導体ウエハ１の裏面１Ｙ側
に識別マークを形成する際、半導体ウエハ１の回路形成
面１Ｘ側にはバンプ電極１１が形成されていないので、
マーキング部（マーキング装置）の吸着ステージ３２Ａ
に半導体ウエハ１を吸着固定することによって生じるバ
ンプ電極１１の変形を防止することができる。また、バ
ンプ電極１１の凸凹に起因する半導体ウエハ１の裏面１
Ｙの凸凹によって生じる識別マークの不良を防止するこ
とができる。この結果、半導体装置２０の歩留まりの向
上を図ることができる。
に識別マークを形成する際、半導体ウエハ１の回路形成
面１Ｘ側にはバンプ電極１１が形成されていないので、
マーキング部（マーキング装置）の吸着ステージ３２Ａ
に半導体ウエハ１を吸着固定することによって生じるバ
ンプ電極１１の変形を防止することができる。また、バ
ンプ電極１１の凸凹に起因する半導体ウエハ１の裏面１
Ｙの凸凹によって生じる識別マークの不良を防止するこ
とができる。この結果、半導体装置２０の歩留まりの向
上を図ることができる。
【００７４】（２）半導体装置２０の製造において、半
導体ウエハ１の回路形成面１Ｘに、ＤＲＡＭを有する複
数のチップ形成領域４を形成する工程の後であって、各
チップ形成領域４上にバンプ電極１１を形成する工程の
前に、半導体ウエハ１の裏面１Ｙを研削する工程を備え
る。
導体ウエハ１の回路形成面１Ｘに、ＤＲＡＭを有する複
数のチップ形成領域４を形成する工程の後であって、各
チップ形成領域４上にバンプ電極１１を形成する工程の
前に、半導体ウエハ１の裏面１Ｙを研削する工程を備え
る。
【００７５】これにより、半導体ウエハ１の裏面１Ｙを
研削する際、半導体ウエハ１の回路形成面１Ｘ側にはバ
ンプ電極１１が形成されていないので、バンプ電極１１
の凹凸に起因する半導体ウエハ１の厚さの不均一を防止
することができる。この結果、半導体ウエハ１を各チッ
プ形成領域４毎に分割するダイシング工程において、厚
さの不均一によって生じる半導体ウエハ１の亀裂を防止
することができるので、半導体装置２０の歩留まりの向
上を図ることができる。
研削する際、半導体ウエハ１の回路形成面１Ｘ側にはバ
ンプ電極１１が形成されていないので、バンプ電極１１
の凹凸に起因する半導体ウエハ１の厚さの不均一を防止
することができる。この結果、半導体ウエハ１を各チッ
プ形成領域４毎に分割するダイシング工程において、厚
さの不均一によって生じる半導体ウエハ１の亀裂を防止
することができるので、半導体装置２０の歩留まりの向
上を図ることができる。
【００７６】（３）半導体装置２０の製造において、半
導体ウエハ１の裏面１Ｙを研削する工程の後に、各チッ
プ形成領域４と対応する半導体ウエハ１の裏面１Ｙ側の
領域に夫々識別マークを形成する工程を備える。
導体ウエハ１の裏面１Ｙを研削する工程の後に、各チッ
プ形成領域４と対応する半導体ウエハ１の裏面１Ｙ側の
領域に夫々識別マークを形成する工程を備える。
【００７７】これにより、半導体ウエハ１の裏面１Ｙを
研削する際、半導体ウエハ１の裏面１Ｙ側には識別マー
クが形成されていないので、識別マークの凹凸に応力が
集中して生じる半導体ウエハ１の亀裂を防止することが
できる。この結果、半導体装置２０の歩留まりの向上を
図ることができる。
研削する際、半導体ウエハ１の裏面１Ｙ側には識別マー
クが形成されていないので、識別マークの凹凸に応力が
集中して生じる半導体ウエハ１の亀裂を防止することが
できる。この結果、半導体装置２０の歩留まりの向上を
図ることができる。
【００７８】（４）半導体装置２０の製造において、マ
ーク形成層１０は、カーボンが添加されたエポキシ系の
熱硬化性樹脂で形成されている。これにより、マーク形
成層１０にレーザ光を照射した場合、レーザ光が照射さ
れた部分のガーボンが蒸発し、照射された部分が白く残
る。従って、視認性の良い識別マークを形成することが
できる。
ーク形成層１０は、カーボンが添加されたエポキシ系の
熱硬化性樹脂で形成されている。これにより、マーク形
成層１０にレーザ光を照射した場合、レーザ光が照射さ
れた部分のガーボンが蒸発し、照射された部分が白く残
る。従って、視認性の良い識別マークを形成することが
できる。
【００７９】（５）半導体装置２０の製造において、半
導体ウエハ１の回路形成面１Ｘに、回路としてＤＲＡＭ
を有する複数のチップ形成領域４を形成する工程の後で
あって、半導体ウエハ１を各チップ形成領域４毎に分割
する工程の前に、各チップ形成領域４のＤＲＡＭの電気
特性を測定する工程と、各チップ形成領域４と対応する
半導体ウエハ１の裏面１Ｙ側に、前記測定工程で得られ
た各ＤＲＡＭの電気特性結果に基づく特性情報を含む識
別マーク１３を形成する工程とを備える。
導体ウエハ１の回路形成面１Ｘに、回路としてＤＲＡＭ
を有する複数のチップ形成領域４を形成する工程の後で
あって、半導体ウエハ１を各チップ形成領域４毎に分割
する工程の前に、各チップ形成領域４のＤＲＡＭの電気
特性を測定する工程と、各チップ形成領域４と対応する
半導体ウエハ１の裏面１Ｙ側に、前記測定工程で得られ
た各ＤＲＡＭの電気特性結果に基づく特性情報を含む識
別マーク１３を形成する工程とを備える。
【００８０】これにより、パーシャル品情報を付随させ
て半導体装置２０を管理することができるようになるた
め、トレー内位置などの不安定な条件に左右されること
なく、安定的で安全な半導体装置２０の管理を行うこと
ができる。
て半導体装置２０を管理することができるようになるた
め、トレー内位置などの不安定な条件に左右されること
なく、安定的で安全な半導体装置２０の管理を行うこと
ができる。
【００８１】また、半導体装置単独でのハンドリングが
自由にできるため、メモリモジュールヘの組み込み部品
として使用する際の利便性が向上する。
自由にできるため、メモリモジュールヘの組み込み部品
として使用する際の利便性が向上する。
【００８２】（６）半導体装置２０の製造において、識
別マーク１３は二次元コードマークで形成されている。
このことから、多くの情報量を小さな面積に記録でき、
かつ機械による読みとりが迅速にできるため、メモリモ
ジュール５０の生産効率が向上する。
別マーク１３は二次元コードマークで形成されている。
このことから、多くの情報量を小さな面積に記録でき、
かつ機械による読みとりが迅速にできるため、メモリモ
ジュール５０の生産効率が向上する。
【００８３】なお、本実施形態では、識別マークの形成
をレーザマーキング法で行った例について説明したが、
識別マークの形成は、ダイレクト印刷マーキング装置や
インクジェット式マーキング装置等を用いたインクマー
キング法で行ってもよい。この場合、半導体ウエハ１の
裏面１Ｙへの識別マークの形成が可能であるが、マーク
形成層１０の方がインクのつきがよいので、識別マーク
が落ち難くなる。
をレーザマーキング法で行った例について説明したが、
識別マークの形成は、ダイレクト印刷マーキング装置や
インクジェット式マーキング装置等を用いたインクマー
キング法で行ってもよい。この場合、半導体ウエハ１の
裏面１Ｙへの識別マークの形成が可能であるが、マーク
形成層１０の方がインクのつきがよいので、識別マーク
が落ち難くなる。
【００８４】また、本実施形態では、マーク形成層１０
に識別マーク（１２，１３）をレーザマーキング法で形
成した例について説明したが、マーク形成層１０を設け
ずに、半導体ウエハ１の裏面１Ｙに直に識別マーク（１
２，１３）をレーザマーキング法で形成してもよい。こ
の場合、半導体ウエハ１に亀裂が生じない程度のマーク
深さ（焼損させるシリコンの深さ）、例えば２〜３［μ
ｍ］程度の浅いマーク深さでマーキングを行う。
に識別マーク（１２，１３）をレーザマーキング法で形
成した例について説明したが、マーク形成層１０を設け
ずに、半導体ウエハ１の裏面１Ｙに直に識別マーク（１
２，１３）をレーザマーキング法で形成してもよい。こ
の場合、半導体ウエハ１に亀裂が生じない程度のマーク
深さ（焼損させるシリコンの深さ）、例えば２〜３［μ
ｍ］程度の浅いマーク深さでマーキングを行う。
【００８５】また、本実施形態では、マーク形成層１０
に識別マーク（１２，１３）をレーザマーキング法で形
成した例について説明したが、マーク形成層１０を設け
ずに、半導体ウエハ１の裏面１Ｙに直に識別マーク（１
２，１３）をインクマーキング法で形成してもよい。
に識別マーク（１２，１３）をレーザマーキング法で形
成した例について説明したが、マーク形成層１０を設け
ずに、半導体ウエハ１の裏面１Ｙに直に識別マーク（１
２，１３）をインクマーキング法で形成してもよい。
【００８６】また、本実施形態では、ウエハ・レベル状
態でのバーンイン試験について説明したが、バーンイン
試験は、ダイシング工程後、即ち半導体ウエハ１を個々
の半導体装置２０に分割した後に行ってもよい。
態でのバーンイン試験について説明したが、バーンイン
試験は、ダイシング工程後、即ち半導体ウエハ１を個々
の半導体装置２０に分割した後に行ってもよい。
【００８７】また、本実施形態では、半導体ウエハ１の
上下方向の向きを反転させないでマーキングする半導体
製造装置３０Ａを用いた例について説明したが、図２３
（概略構成図）に示すように、プローブ検査部３１とマ
ーキング部３２との間にウエハ反転機構部３７を備えた
半導体製造装置３０Ｂを用いてもよい。ウエハ反転機構
部３７は、半導体ウエハ１の上下方向の向きを反転させ
てからマーキング部３２に半導体ウエハ１を供給する。
上下方向の向きを反転させないでマーキングする半導体
製造装置３０Ａを用いた例について説明したが、図２３
（概略構成図）に示すように、プローブ検査部３１とマ
ーキング部３２との間にウエハ反転機構部３７を備えた
半導体製造装置３０Ｂを用いてもよい。ウエハ反転機構
部３７は、半導体ウエハ１の上下方向の向きを反転させ
てからマーキング部３２に半導体ウエハ１を供給する。
【００８８】また、本実施形態では、各チップ形成領域
４の回路の電気特性を検査機で測定し、この各回路の電
気特性結果に基づく特性情報を各チップ形成領域４の位
置情報と共に検査機の情報記録装置に記憶させた後、各
チップ形成領域４の位置情報を半導体ウエハ１の回路形
成面１Ｘにおける位置座標から半導体ウエハ１の裏面１
Ｙにおける位置座標に変換した例について説明したが、
各チップ形成領域４の位置情報を半導体ウエハ１の回路
形成面１Ｘにおける位置座標から半導体ウエハ１の裏面
１Ｙにおける位置座標に変換して検査機の情報記録装置
に記憶させてもよい。
４の回路の電気特性を検査機で測定し、この各回路の電
気特性結果に基づく特性情報を各チップ形成領域４の位
置情報と共に検査機の情報記録装置に記憶させた後、各
チップ形成領域４の位置情報を半導体ウエハ１の回路形
成面１Ｘにおける位置座標から半導体ウエハ１の裏面１
Ｙにおける位置座標に変換した例について説明したが、
各チップ形成領域４の位置情報を半導体ウエハ１の回路
形成面１Ｘにおける位置座標から半導体ウエハ１の裏面
１Ｙにおける位置座標に変換して検査機の情報記録装置
に記憶させてもよい。
【００８９】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００９０】例えば、本発明は、実装基板に裸の状態で
半導体チップ（ベアチップ）を実装する電子装置に適用
することができる。
半導体チップ（ベアチップ）を実装する電子装置に適用
することができる。
【００９１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９２】半導体装置の歩留まりの向上を図ることが
できる。
できる。
【００９３】パーシャル品活用を安定的で安全に行うこ
とができる。
とができる。
【図１】本発明の一実施形態である半導体装置の平面図
である。
である。
【図２】本発明の一実施形態である半導体装置の底面図
である。
である。
【図３】本発明の一実施形態である半導体装置の要部断
面図である。
面図である。
【図４】図３の一部を拡大した断面図である。
【図５】本発明の一実施形態である半導体装置の製造を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図６】本発明の一実施形態である半導体装置の製造に
用いられる半導体ウエハの平面図である。
用いられる半導体ウエハの平面図である。
【図７】本発明の一実施形態である半導体装置の製造に
おいて、ウエハ前工程処理を説明するための半導体ウエ
ハの平面図である。
おいて、ウエハ前工程処理を説明するための半導体ウエ
ハの平面図である。
【図８】本発明の一実施形態である半導体装置の製造に
おいて、ウエハ前工程処理を説明するための半導体ウエ
ハの要部断面図である。
おいて、ウエハ前工程処理を説明するための半導体ウエ
ハの要部断面図である。
【図９】本発明の一実施形態である半導体装置の製造に
おいて、パッド再配置層の形成工程を説明するための半
導体ウエハの要部断面図である。
おいて、パッド再配置層の形成工程を説明するための半
導体ウエハの要部断面図である。
【図１０】本発明の一実施形態である半導体装置の製造
において、パッド再配置層の形成工程を説明するための
半導体ウエハの要部断面図である。
において、パッド再配置層の形成工程を説明するための
半導体ウエハの要部断面図である。
【図１１】本発明の一実施形態である半導体装置の製造
において、ウエハ裏面研削工程を説明するための半導体
ウエハの要部断面図である。
において、ウエハ裏面研削工程を説明するための半導体
ウエハの要部断面図である。
【図１２】本発明の一実施形態である半導体装置の製造
において、マーク形成層の形成工程を説明するための半
導体ウエハの要部断面図である。
において、マーク形成層の形成工程を説明するための半
導体ウエハの要部断面図である。
【図１３】本発明の一実施形態である半導体装置の製造
に用いられる半導体製造装置の概略構成図である。
に用いられる半導体製造装置の概略構成図である。
【図１４】本発明の一実施形態である半導体装置の製造
において、プローブ検査工程を説明するための斜視図で
ある。
において、プローブ検査工程を説明するための斜視図で
ある。
【図１５】本発明の一実施形態である半導体装置の製造
において、マーキング工程を説明するための半導体ウエ
ハの底面図である。
において、マーキング工程を説明するための半導体ウエ
ハの底面図である。
【図１６】本発明の一実施形態である半導体装置の製造
において、バンプ電極の形成工程を説明するための半導
体ウエハの平面図である。
において、バンプ電極の形成工程を説明するための半導
体ウエハの平面図である。
【図１７】本発明の一実施形態である半導体装置の製造
において、バンプ電極の形成工程を説明するための半導
体ウエハの要部断面図である。
において、バンプ電極の形成工程を説明するための半導
体ウエハの要部断面図である。
【図１８】本発明の一実施形態である半導体装置の製造
において、ダイシング工程を説明するための要部断面図
である。
において、ダイシング工程を説明するための要部断面図
である。
【図１９】本発明の一実施形態である半導体装置の製造
において、ピックアップ工程を説明するための要部断面
図である。
において、ピックアップ工程を説明するための要部断面
図である。
【図２０】本発明の一実施形態である半導体装置の製造
において、治具詰め工程を説明するための要部断面図で
ある。
において、治具詰め工程を説明するための要部断面図で
ある。
【図２１】本発明の一実施形態である半導体装置を組み
込んだメモリモジュールの製造を説明するためのフロー
チャートである。
込んだメモリモジュールの製造を説明するためのフロー
チャートである。
【図２２】本発明の一実施形態である半導体装置を組み
込んだメモリモジュールの断面図である。
込んだメモリモジュールの断面図である。
【図２３】本発明の一実施形態である半導体装置の製造
に用いられる他の半導体製造装置の概略構成図である。
に用いられる他の半導体製造装置の概略構成図である。
【符号の説明】 １…半導体ウエハ、２…多層配線層、２Ａ…電極パッ
ド、３…表面保護膜、４…チップ形成領域、５…ダイシ
ング領域、６…絶縁層、７…配線、８…絶縁層、９Ａ…
検査用電極パッド、９Ｂ…電極パッド、１０…マーク形
成層、１１…バンプ電極、１５…半導体チップ、１６…
パッド再配置層、２０…半導体装置、３０Ａ，３０Ｂ…
半導体製造装置、３１…プローブ検査部、３１Ａ…吸着
ステージ、３１Ｂ…支持台、３２…マーキング部、３２
Ａ…吸着ステージ、３２Ｂ…レーザ発振器、３２Ｃ…レ
ーザ光、３２Ｄ…ベンディングミラー、３３…ローダ
部、３４…バッファ部、３５…アンローダ部、３６…プ
ローブカード、３６Ａ…プローブ針、３７…ウエハ反転
機構部、４０…ダイシングシート、４０Ａ…粘着層、４
２…突き上げ針、４３…吸着コレット、４４…トレー
（治具）、５０…メモリモジュール、５１…実装基板、
５２…樹脂。
ド、３…表面保護膜、４…チップ形成領域、５…ダイシ
ング領域、６…絶縁層、７…配線、８…絶縁層、９Ａ…
検査用電極パッド、９Ｂ…電極パッド、１０…マーク形
成層、１１…バンプ電極、１５…半導体チップ、１６…
パッド再配置層、２０…半導体装置、３０Ａ，３０Ｂ…
半導体製造装置、３１…プローブ検査部、３１Ａ…吸着
ステージ、３１Ｂ…支持台、３２…マーキング部、３２
Ａ…吸着ステージ、３２Ｂ…レーザ発振器、３２Ｃ…レ
ーザ光、３２Ｄ…ベンディングミラー、３３…ローダ
部、３４…バッファ部、３５…アンローダ部、３６…プ
ローブカード、３６Ａ…プローブ針、３７…ウエハ反転
機構部、４０…ダイシングシート、４０Ａ…粘着層、４
２…突き上げ針、４３…吸着コレット、４４…トレー
（治具）、５０…メモリモジュール、５１…実装基板、
５２…樹脂。
フロントページの続き (72)発明者 西村 朝雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G003 AA08 AA10 AF08 AG11 AH00 AH07 4M106 AA01 AA02 AB07 AD09 BA05 BA11 DJ02 DJ04 DJ05 DJ38 DJ40
Claims (20)
- 【請求項１】 半導体ウエハの表裏面のうちの表面に、
回路を有する複数のチップ形成領域を形成する工程の後
であって、前記各チップ形成領域上にバンプ電極を形成
する工程の前に、前記各チップ形成領域と対応する前記
半導体ウエハの裏面側の領域に夫々識別マークを形成す
る工程を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体ウエハの表裏面のうちの表面に、
回路を有する複数のチップ形成領域を形成する工程の後
であって、前記半導体ウエハを前記各チップ形成領域毎
に分割する工程の前に、前記各チップ形成領域に電極パ
ッドを再配置する工程と、前記再配置された電極パッド
上にバンプ電極を形成する工程とを備え、 更に、前記電極パッドを再配置する工程の後であって、
前記バンプ電極を形成する工程の前に、前記各チップ形
成領域と対応する前記半導体ウエハの裏面側の領域に夫
々識別マークを形成する工程を備えたことを特徴とする
半導体装置の製造方法。 - 【請求項３】 請求項１又は請求項２に記載の半導体装
置の製造方法において、前記識別マークは、前記半導体
ウエハの裏面にレーザマーキング法又はインクマーキン
グ法によって形成されることを特徴とする半導体装置の
製造方法。 - 【請求項４】 請求項１又は請求項２に記載の半導体装
置の製造方法において、前記識別マークは、前記半導体
ウエハの裏面に形成されたマーク形成層にレーザマーキ
ング法又はインクマーキング法によって形成されること
を特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、前記マーク形成層は、カーボンが添加された
エポキシ系の樹脂から成ることを特徴とする半導体装置
の製造方法。 - 【請求項６】 半導体ウエハの表裏面のうちの表面に、
回路を有する複数のチップ形成領域を形成する工程の後
であって、前記各チップ形成領域上にバンプ電極を形成
する工程の前に、前記半導体ウエハの裏面を研削する工
程を備えたことを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体ウエハの表裏面のうちの表面に、
回路を有する複数のチップ形成領域を形成する工程の後
であって、前記半導体ウエハを前記各チップ形成領域毎
に分割する工程の前に、前記各チップ形成領域に電極パ
ッドを再配置する工程と、前記再配置された電極パッド
上にバンプ電極を形成する工程とを備え、 更に、前記電極パッドを再配置する工程の後であって、
前記バンプ電極を形成する工程の前に、前記半導体ウエ
ハの裏面を研削する工程を備えたことを特徴とする半導
体装置の製造方法。 - 【請求項８】 請求項６又は請求項７に記載の半導体装
置の製造方法において、前記半導体ウエハの裏面を研削
する工程の後であって、前記バンプ電極を形成する工程
の前に、前記各チップ形成領域と対応する前記半導体ウ
エハの裏面側の領域に夫々識別マークを形成する工程を
備えたことを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８に記載の半導体装置の製造方法
において、前記識別マークは、前記半導体ウエハの裏面
にレーザマーキング法又はインクマーキング法によって
形成されることを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項８に記載の半導体装置の製造方
法において、前記識別マークは、前記半導体ウエハの裏
面に形成されたマーク形成層にレーザマーキング法又は
インクマーキング法によって形成されることを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 請求項１０に記載の半導体装置の製造
方法において、前記マーク形成層は、カーボンが添加さ
れたエポキシ系の樹脂から成ることを特徴とする半導体
装置の製造方法。 - 【請求項１２】 半導体ウエハの表裏面のうちの表面
に、回路を有する複数のチップ形成領域を形成する工程
と、 前記各チップ形成領域の回路の電気特性を測定する工程
と、 前記各チップ形成領域と対応する前記半導体ウエハの裏
面側に、前記測定工程で得られた前記各回路の電気特性
結果に基づく特性情報を含む識別マークを形成する工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２に記載の半導体装置の製造
方法において、前記各チップ形成領域を形成する工程の
後であって、前記識別マークを形成する工程の前に、前
記各チップ形成領域に電極パッドを再配置する工程を備
えたことを特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１３に記載の半導体装置の製造
方法において、前記電極パッドを再配置する工程の後で
あって、前記識別マークを形成する工程の前に、前記半
導体ウエハの裏面を研削する工程を備えたことを特徴と
する半導体装置の製造方法。 - 【請求項１５】 請求項１３又は請求項１４に記載の半
導体装置の製造方法において、前記識別マークを形成す
る工程の後に、前記再配置された電極パッド上にバンプ
電極を形成する工程を備えたことを特徴とする半導体装
置の製造方法。 - 【請求項１６】 請求項１５に記載の半導体装置の製造
方法において、前記バンプ電極を形成した後に、前記半
導体ウエハを前記各チップ形成領域毎に分割する工程を
備えたことを特徴とする半導体装置の製造方法。 - 【請求項１７】 請求項１２に記載の半導体装置の製造
方法において、前記識別マークは、二次元コードマーク
から成ることを特徴とする半導体装置の製造方法。 - 【請求項１８】 請求項１２に記載の半導体装置の製造
方法において、前記識別マークは、前記半導体ウエハの
裏面にインクマーキング法によって形成されることを特
徴とする半導体装置の製造方法。 - 【請求項１９】 請求項１２に記載の半導体装置の製造
方法において、前記識別マークは、前記半導体ウエハの
裏面に形成されたマーク形成層にレーザマーキング法又
はインクマーキング法によって形成されることを特徴と
する半導体装置の製造方法。 - 【請求項２０】 請求項１９に記載の半導体装置の製造
方法において、前記マーク形成層は、カーボンが添加さ
れたエポキシ系の樹脂から成ることを特徴とする半導体
装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11101346A JP2000294607A (ja) | 1999-04-08 | 1999-04-08 | 半導体装置の製造方法 |
| SG200303598A SG105578A1 (en) | 1999-04-08 | 2000-03-21 | A method of manufacturing a semiconductor device |
| SG200001613A SG91266A1 (en) | 1999-04-08 | 2000-03-21 | A method of manufacturing a semiconductor device |
| TW089105366A TW497189B (en) | 1999-04-08 | 2000-03-23 | Manufacturing method for semiconductor device |
| KR1020000018143A KR100590639B1 (ko) | 1999-04-08 | 2000-04-07 | 반도체 장치의 제조 방법 |
| CNB001049933A CN1161832C (zh) | 1999-04-08 | 2000-04-07 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11101346A JP2000294607A (ja) | 1999-04-08 | 1999-04-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294607A true JP2000294607A (ja) | 2000-10-20 |
| JP2000294607A5 JP2000294607A5 (ja) | 2004-10-07 |
Family
ID=14298286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11101346A Pending JP2000294607A (ja) | 1999-04-08 | 1999-04-08 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP2000294607A (ja) |
| KR (1) | KR100590639B1 (ja) |
| CN (1) | CN1161832C (ja) |
| SG (2) | SG105578A1 (ja) |
| TW (1) | TW497189B (ja) |
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| WO2025094610A1 (ja) * | 2023-10-30 | 2025-05-08 | リンテック株式会社 | マーキング装置およびマーキング方法、並びに、半導体ウエハおよび半導体チップ |
| WO2025094558A1 (ja) * | 2023-10-30 | 2025-05-08 | リンテック株式会社 | 半導体装置の製造方法、半導体装置の同一性判定方法、および半導体装置の製造システム |
| WO2025094526A1 (ja) * | 2023-10-30 | 2025-05-08 | リンテック株式会社 | マーキング装置およびマーキング方法、並びに、半導体ウエハおよび半導体チップ |
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|---|---|---|---|---|
| JP4330821B2 (ja) * | 2001-07-04 | 2009-09-16 | 株式会社東芝 | 半導体装置の製造方法 |
| US8247773B2 (en) | 2007-06-26 | 2012-08-21 | Yamaha Corporation | Method and apparatus for reading identification mark on surface of wafer |
| CN101807511B (zh) * | 2009-02-13 | 2012-03-28 | 万国半导体股份有限公司 | 激光标识晶片水平芯片级封装的方法 |
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| CN102097414B (zh) * | 2010-11-24 | 2013-03-27 | 日月光半导体制造股份有限公司 | 具有标记导通柱的半导体装置 |
| CN105097481A (zh) * | 2014-04-24 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的封装方法 |
| CN105304585A (zh) * | 2015-10-23 | 2016-02-03 | 宁波芯健半导体有限公司 | 侧壁及背面带有绝缘保护的芯片封装结构及方法 |
| CN106653955B (zh) * | 2015-11-02 | 2019-02-01 | 上海博恩世通光电股份有限公司 | 一种识别芯片及其制作方法 |
| CN111095479B (zh) * | 2017-09-20 | 2023-10-03 | 三菱电机株式会社 | 半导体装置、半导体装置的制造方法 |
| CN107749395B (zh) * | 2017-10-30 | 2020-06-26 | 武汉新芯集成电路制造有限公司 | 一种晶圆打标的方法 |
| CN114220793B (zh) * | 2021-11-24 | 2025-11-11 | 全芯智造技术有限公司 | 芯片信息的雕刻方法及装置、计算机可读存储介质、终端 |
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-
1999
- 1999-04-08 JP JP11101346A patent/JP2000294607A/ja active Pending
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