JPH05129366A - 集積回路用ｔａｂ実装構造 - Google Patents

集積回路用ｔａｂ実装構造

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JPH05129366A
JPH05129366A JP3291822A JP29182291A JPH05129366A JP H05129366 A JPH05129366 A JP H05129366A JP 3291822 A JP3291822 A JP 3291822A JP 29182291 A JP29182291 A JP 29182291A JP H05129366 A JPH05129366 A JP H05129366A
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均 除村
Hiroyuki Otaguro
浩幸 太田黒
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Abstract

(57)【要約】 （修正有） 【目的】 ＩＣチップをマザーボードに実装する集積回
路用ＴＡＢ実装構造に関し、ＩＣチップの単体及び接続
後のチェックが行え、実装面積の縮小化と接続の多端子
化が図れ、且つダイボンディングさせない実装構造の提
供を目的とする。 【構成】 一面に全接続パッド２を配したＩＣチップ１
と、ＩＣチップ１をフェイスダウンに搭載し、接続パッ
ド２とバンプ３を介して溶着接続するＩＣ接続パッド４
を対向位置に配設し、反対面に夫々のＩＣ接続パッド４
に導通し、マザーボード９にバンプ33を介して溶着接続
させるマザーボード接続パッド５を、ＩＣチップ１の略
投射面積内に配設し、所望回路のＩＣ接続パッド４に通
じてその外周位置に検査用パッド６を配設し、マザーボ
ード９との接続位置合わせを行うマーク７を周縁部に設
けた、両面又は多層に導体をパターン形成したＴＡＢテ
ープ８とから構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＩＣチップの集積回路を
マザーボードに実装する集積回路用ＴＡＢ実装構造に関
する。
【０００２】近年、電子機器の高速化、小形化に伴い、
高速で高密度実装した多端子の集積回路（以下ＩＣと略
す）の使用が増えており、且つＩＣを回路基板に高密度
に実装することが要求されている。
【０００３】
【従来の技術】図３に従来例のＩＣチップの実装構造を
示し、(a) はフリップチップ実装、(b) はＴＡＢテープ
実装である。
【０００４】回路基板のマザーボードにＩＣのベアチッ
プを高密度に実装させる従来例としては、図３に示すよ
うなフリップチップ実装やＴＡＢ(Tape Automated Bond
ing)テープ実装等が挙げられる。
【０００５】フリップチップ実装は、図３の(a) のよう
に、ＩＣチップ15の一面には外部接続用の接続パッド25
が配設してあり、マザーボード95の実装位置には、接続
パッド25に対向してＩＣ接続パッド45がパターン形成さ
れ所定回路に通じている。ＩＣチップ15をマザーボード
95の所定位置にフェイスダウンに載置し、バンプ35を介
して対向した接続パッド25とＩＣ接続パッド45とを半田
付け接続して固定する実装構造であり、ＩＣチップ15の
外形からはみ出ることなく高密度に実装できる。
【０００６】又、図示省略したが、ＩＣチップをマザー
ボードにフェイスアップに載置してダイボンディング
し、接続パッド25とＩＣ接続パッド45との間を細線によ
りワイヤボンディングする実装もある。
【０００７】更に、ＴＡＢテープ実装は、図３の(b) の
ように、接続リードを絶縁テープ上にパターン形成させ
た一連のＴＡＢテープ85に、ＩＣチップ15を接続リード
86の一端にバンプ35を介して接続させて固定し、実装時
にこのＴＡＢテープを１個毎に切り離し、マザーボード
95にＩＣチップ15をフェイスアップに載置しダイボンデ
ィングさせてから、接続リード86の他端をマザーボード
95のＩＣ接続パッド46に半田付け接続して固定する。こ
の場合は、ワイヤボンディングに比べ高密度に接続が行
え、且つＴＡＢテープ85の接続リード86に検査パッドを
一体に形成させて、ＩＣチップ15の接続リード86との接
続状態を検査することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、 フリップチップ実装は、極めて高密度に実装できる
が、ＩＣチップ15単体の実装前チェック、実装後の接続
状態のチェック、及びデバック時の電気的検査が困難で
ある。 又、ＩＣチップ15をマザーボード95にダイボンディ
ングさせた場合に、両者の熱膨張率の差による接続部に
応力を生じ、剥がれや破壊する恐れがある。 ＴＡＢテープ実装は、ＩＣチップ15の大きさに比べ
その周囲に接続リード86が拡がり、広い実装面積が必要
となる。 等の問題点があった。
【０００９】本発明は、かかる問題点に鑑みて、ＩＣチ
ップの単体及び接続後のチェックが行え、実装面積の縮
小化と接続の多端子化が図れ、且つダイボンディングし
ない実装構造を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的は、図１及び図
２に示す如く、 [1] 一面に全接続パッド２を配したＩＣチップ１と、Ｉ
Ｃチップ１をフェイスダウンに搭載し、接続パッド２と
バンプ３を介して溶着接続するＩＣ接続パッド４を対向
位置に配設し、反対面に夫々のＩＣ接続パッド４に導通
し、マザーボード９にバンプ33を介して溶着接続させる
マザーボード接続パッド５を、ＩＣチップ１の略投射面
積内に配設し、所望回路のＩＣ接続パッド４に通じて、
その外周位置に検査用パッド６を配設し、マザーボード
９との接続位置合わせを行うマーク７を周縁部に設け
た、両面又は多層に導体をパターン形成したＴＡＢテー
プ８とから成る、本発明の集積回路用ＴＡＢ実装構造に
より達成される。 [2] 又、上記集積回路用ＴＡＢ実装構造において、マザ
ーボード９に実装し、検査用パッド６を使って接続状態
を検査した後に、ＩＣ接続パッド４及びマザーボード接
続パッド５に掛からない範囲まで小さく、周囲の検査用
パッド６の部分を切除する実装構造によっても適えられ
る。 [3] 或いは、上記集積回路用ＴＡＢ実装構造において、
マザーボード９に実装した後に、周囲の検査用パッド６
の部分をＩＣチップ１の上に折り返し、縁部を接着固定
し、検査用パッド６が上側面に配設されてなる実装構造
によっても達成される。
【００１１】
【作用】即ち、ＩＣチップ１をマザーボード９にダイボ
ンディングすることなくフェイスダウンに実装し、且つ
ＴＡＢテープ８を介在させて接続と固定を行うので、熱
膨張率の差による応力はＴＡＢテープ８が緩衝材となり
低減吸収させることができる。
【００１２】又、マザーボード９と接続するマザーボー
ド接続パッド５を、前述従来例のようにＩＣチップ１の
外側に拡がってワイヤボンディング或いはＴＡＢのリー
ド接続するのではなく、ＩＣチップ１の略投射面積内に
配設させるので、遙かに小形化が図れ、更にバンプ33を
介して接続するので高密度化、多端子化が図れる。
【００１３】ＩＣチップ１は、先ずＴＡＢテープ８に単
体で接続されているので、その検査用パッド６を使用し
て実装前に単体チェックが容易に行える。更に、マザー
ボード９に接続した後でも検査用パッド６から同様にチ
ェックが行え、その後、不必要な場合にはＩＣ接続パッ
ド４及びマザーボード接続パッド５に掛からない範囲ま
で小さくＴＡＢテープ８の外周を切除して、実装面積の
縮小ができる。
【００１４】実装後もマザーボードデバッグの電気的検
査用に必要であれば、ＴＡＢテープ８の周縁部を折り返
し、ＩＣチップ１の上に接着し、検査用パッド６が常時
使用できる状態となり、且つ鍔部が折り返されて無くな
るので小形化が図れる。
【００１５】かくして、本発明により、ＩＣチップの単
体及び接続後のチェックが行え、実装面積の縮小化と接
続の多端子化が図れ、且つダイボンディングしない実装
構造を提供することが可能となる。
【００１６】
【実施例】以下図面に示す実施例によって本発明を具体
的に説明する。全図を通し同一符号は同一対象物を示
す。図１に本発明の一実施例を示し、(a) は側断面図、
(b)はＴＡＢテープのＡ視図であり、図２に本発明の他
の実施例の側断面図を示す。
【００１７】一実施例は図１の(a) に示す如くで、角形
のＩＣチップ１は、一面（図示下面）の縁部に等間隔に
一周して接続パッド２が配設してあり、尚、接続パッド
２を除いて全面に保護用コート14が施されている。
【００１８】連続するテープから切り離されたＴＡＢテ
ープ８の部分は、図１の(a) 及び(b) に示すように、耐
熱絶縁性のポリイミド樹脂フィルムを基材としその両面
に銅箔をラミネートし、エッチングによりパターン形成
させて、ＩＣチップ１を搭載する面に、ＩＣ接続パッド
２と対向位置にＩＣ接続パッド４を配設し、これに導通
して放射状に引き延ばしてＴＡＢテープ８の周縁部に測
定用プローブが当てられる大きさの検査用パッド６が配
設してある。又、ＩＣ接続パッド４で囲まれた内域の反
対面には同数のマザーボード接続パッド５が配設され、
スルーホールと裏面のパターンによりＩＣ接続パッド４
と導通させており、尚、ＩＣ接続パッド４にはバンプ３
を形成させてある。
【００１９】又、ＴＡＢテープ８のマザーボード９との
位置合わせ用に●印のマーク７が対角端位置に２個設け
てある。従って、一連のテープの所定位置にＩＣチップ
１がフェイスダウンに搭載し、接続パッド２をＩＣ接続
パッド４にバンプ３を介して接続し、固定してある。
【００２０】マザーボード９は、ガラスエポキシ基材の
多層回路基板で、ＩＣチップ１の実装位置にはマザーボ
ード接続パッド５に対向して回路に通じたバンプ33が配
設してある。
【００２１】マザーボード9 に実装するに当たり、この
一連のテープ状態から図１の(b) のように切り離され
て、マザーボード９の実装位置に載置し、マーク７によ
りマザーボード接続パッド５がマザーボード９のバンプ
33の上に重置するように位置合わせし、押圧加熱してマ
ザーボード９の回路に接続し、固定させる。
【００２２】この際、加熱により、既に接続してあるＩ
Ｃチップ１とＴＡＢテープ８との接続部に支障を来さな
いように、それより低温接続するようにバンプ3,33を選
ぶことが肝要である。
【００２３】このマザーボード９との接続後に、検査用
パッド６を使って接続状態及びＩＣの異常の有無等の検
査することができ、検査終了後は鎖線に沿って周縁部を
検査用パッド６ごと切除する。
【００２４】これにより、マザーボード９上の実装スペ
ースは略ＩＣチップ１の外形となり、極めて小形とな
り、且つ、検査も行え信頼性の高い実装が得られる。他
の実施例は図２に示す如くで、上記一実施例と略同じに
ＴＡＢテープ８を介在してＩＣチップ１をマザーボード
９にフェイスダウンに実装するが、ＴＡＢテープ８の外
形が角部を落とした八角形とし、落とされた分だけ検査
用パッド６が小形化又は個数を減らし、且つ検査用パッ
ド６をスルーホールにして両面に測定用のプローブが当
てられるようにしてある。
【００２５】そこで、マザーボード９に接続した後に、
周縁部を折り返しＩＣチップ１の上面に接着材にて接着
させる。これにより、小形化が図れ、同時に検査用パッ
ド６が上面にも現れ、実装後も常時検査できるようにし
てある。
【００２６】上記実施例は一例を示したもので、各部の
形状、配置、材料は上記のものに限定するものではな
い。
【００２７】
【発明の効果】以上の如く、本発明のＩＣ用ＴＡＢ実装
構造により、マザーボードへの接続前にＩＣチップの単
体チェック、及び接続後のチェックが行え、更に占有実
装面積の縮小化と接続の多端子化が図れ、且つダイボン
ディングしない実装構造であり、信頼性の高い実装構造
が得られ、マザーボードの高密度実装化に寄与すること
大であり、その効果は著しい。
【図面の簡単な説明】
【図１】 本発明の一実施例 (a) 側断面図 (b) ＴＡＢテープのＡ視図
【図２】 本発明の他の実施例の側断面図
【図３】 従来例のＩＣチップの実装構造 (a) フリップチップ実装 (b) ＴＡＢテープ実装
【符号の説明】
1,15 ＩＣチップ 2,25 接続パッド
3,33,35 バンプ 4,45,46 ＩＣ接続パッド ５ マザーボード接続パ
ッド ６ 検査用パッド ７ マーク
8,85 ＴＡＢテープ 9,95 マザーボード 14 保護用コート
86 接続リード

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 一面に全接続パッド(2) を配したＩＣチ
    ップ(1) と、 該ＩＣチップ(1) をフェイスダウンに搭載し、該接続パ
    ッド(2) とバンプ(3)を介して溶着接続するＩＣ接続パ
    ッド(4) を対向位置に配設し、反対面に夫々の該ＩＣ接
    続パッド(4) に導通し、マザーボード(9) にバンプ(33)
    を介して溶着接続させるマザーボード接続パッド(5)
    を、該ＩＣチップ(1) の略投射面積内に配設し、所望回
    路の該ＩＣ接続パッド(4) に通じて、その外周位置に検
    査用パッド(6) を配設し、該マザーボード(9) との接続
    時に位置合わせを行うマーク(7) を周縁部に設けた、両
    面又は多層に導体をパターン形成したＴＡＢテープ(8)
    と、から成ることを特徴とする集積回路用ＴＡＢ実装構
    造。
  2. 【請求項２】 マザーボード(9) に実装し、検査用パッ
    ド(6) を使って接続状態を検査した後に、ＩＣ接続パッ
    ド(4) 及びマザーボード接続パッド(5) に掛からない範
    囲まで小さく、周囲の検査用パッド(6) の部分を切除す
    ることを特徴とする、請求項１記載の集積回路用ＴＡＢ
    実装構造。
  3. 【請求項３】 マザーボード(9) に実装した後に、周囲
    の検査用パッド(6)の部分をＩＣチップ(1) の上に折り
    返し、縁部を接着固定し、該検査用パッド(6) が上側面
    に配設されてなることを特徴とする、請求項１記載の集
    積回路用ＴＡＢ実装構造。
JP3291822A 1991-11-08 1991-11-08 集積回路用ｔａｂ実装構造 Withdrawn JPH05129366A (ja)

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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226418A (ja) * 1993-12-16 1995-08-22 Nec Corp チップキャリア半導体装置及びその製造方法
US5473196A (en) * 1993-02-02 1995-12-05 Matra Marconi Space France Semiconductor memory component comprising stacked memory modules
EP0704900A2 (en) 1994-09-30 1996-04-03 Nec Corporation Film carrier semiconductor device
EP0704895A2 (en) 1994-09-30 1996-04-03 Nec Corporation Process for manufacturing semiconductor device and semiconductor wafer
EP0704898A2 (en) 1994-09-30 1996-04-03 Nec Corporation Carrier film
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
JPH09186195A (ja) * 1995-12-28 1997-07-15 Nec Corp 半導体装置
US5712768A (en) * 1992-12-30 1998-01-27 Interconnect Systems, Inc. Space-saving assemblies for connecting integrated circuits to circuit boards
EP0950260A4 (ja) * 1996-04-02 1999-10-20
US6265783B1 (en) * 1999-01-27 2001-07-24 Sharp Kabushiki Kaisha Resin overmolded type semiconductor device
US6897096B2 (en) 2002-08-15 2005-05-24 Micron Technology, Inc. Method of packaging semiconductor dice employing at least one redistribution layer
US6979907B2 (en) * 2002-09-19 2005-12-27 St Assembly Test Services Ltd. Integrated circuit package
JP2006086360A (ja) * 2004-09-16 2006-03-30 Fujitsu Ltd 半導体装置及びその製造方法
US7067741B2 (en) 2000-09-05 2006-06-27 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US7184276B2 (en) 2000-09-05 2007-02-27 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US8125087B2 (en) * 2001-02-20 2012-02-28 Intel Corporation High-density flip-chip interconnect
US8222749B2 (en) * 2007-10-22 2012-07-17 Shinko Electric Industries Co., Ltd. Wiring substrate and semiconductor device
WO2021044816A1 (ja) * 2019-09-04 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体レーザ駆動装置、電子機器、および、半導体レーザ駆動装置の製造方法

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712768A (en) * 1992-12-30 1998-01-27 Interconnect Systems, Inc. Space-saving assemblies for connecting integrated circuits to circuit boards
US5473196A (en) * 1993-02-02 1995-12-05 Matra Marconi Space France Semiconductor memory component comprising stacked memory modules
JPH07226418A (ja) * 1993-12-16 1995-08-22 Nec Corp チップキャリア半導体装置及びその製造方法
US5844304A (en) * 1994-09-30 1998-12-01 Nec Corporation Process for manufacturing semiconductor device and semiconductor wafer
EP0704900A2 (en) 1994-09-30 1996-04-03 Nec Corporation Film carrier semiconductor device
EP0704895A2 (en) 1994-09-30 1996-04-03 Nec Corporation Process for manufacturing semiconductor device and semiconductor wafer
EP0704898A2 (en) 1994-09-30 1996-04-03 Nec Corporation Carrier film
USRE39603E1 (en) * 1994-09-30 2007-05-01 Nec Corporation Process for manufacturing semiconductor device and semiconductor wafer
EP0704895A3 (en) * 1994-09-30 1996-12-04 Nec Corp Method of manufacturing a semiconductor device and a semiconductor substrate
US5726489A (en) * 1994-09-30 1998-03-10 Nec Corporation Film carrier semiconductor device
US5757068A (en) * 1994-09-30 1998-05-26 Nec Corporation Carrier film with peripheral slits
US5892271A (en) * 1995-04-18 1999-04-06 Nec Corporation Semiconductor device
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
JPH09186195A (ja) * 1995-12-28 1997-07-15 Nec Corp 半導体装置
EP0950260A4 (ja) * 1996-04-02 1999-10-20
US6265783B1 (en) * 1999-01-27 2001-07-24 Sharp Kabushiki Kaisha Resin overmolded type semiconductor device
US7129420B2 (en) 2000-09-05 2006-10-31 Seiko Epson Corporation Semiconductor device and method for manufacture thereof, circuit board, and electronic instrument
US7184276B2 (en) 2000-09-05 2007-02-27 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US7067741B2 (en) 2000-09-05 2006-06-27 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US8125087B2 (en) * 2001-02-20 2012-02-28 Intel Corporation High-density flip-chip interconnect
US6897096B2 (en) 2002-08-15 2005-05-24 Micron Technology, Inc. Method of packaging semiconductor dice employing at least one redistribution layer
US6965160B2 (en) 2002-08-15 2005-11-15 Micron Technology, Inc. Semiconductor dice packages employing at least one redistribution layer
US6979907B2 (en) * 2002-09-19 2005-12-27 St Assembly Test Services Ltd. Integrated circuit package
JP2006086360A (ja) * 2004-09-16 2006-03-30 Fujitsu Ltd 半導体装置及びその製造方法
JP4583850B2 (ja) * 2004-09-16 2010-11-17 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8222749B2 (en) * 2007-10-22 2012-07-17 Shinko Electric Industries Co., Ltd. Wiring substrate and semiconductor device
WO2021044816A1 (ja) * 2019-09-04 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体レーザ駆動装置、電子機器、および、半導体レーザ駆動装置の製造方法

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