JPH0758153A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0758153A
JPH0758153A JP5201704A JP20170493A JPH0758153A JP H0758153 A JPH0758153 A JP H0758153A JP 5201704 A JP5201704 A JP 5201704A JP 20170493 A JP20170493 A JP 20170493A JP H0758153 A JPH0758153 A JP H0758153A
Authority
JP
Japan
Prior art keywords
bumps
height
electronic component
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5201704A
Other languages
English (en)
Other versions
JP3194553B2 (ja
Inventor
Kazuaki Karasawa
一明 柄澤
Teru Nakanishi
輝 中西
Kaoru Hashimoto
薫 橋本
Toshihiro Sakamura
利弘 坂村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP20170493A priority Critical patent/JP3194553B2/ja
Priority to EP94303200A priority patent/EP0638926B1/en
Priority to DE69433718T priority patent/DE69433718T2/de
Publication of JPH0758153A publication Critical patent/JPH0758153A/ja
Priority to US08/606,503 priority patent/US6121062A/en
Application granted granted Critical
Publication of JP3194553B2 publication Critical patent/JP3194553B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 本発明はフリップチップを接合される半導体
装置の製造方法に関し、はんだバンプの高さばらつきに
拘らず接合を確実にして信頼性の向上を図ることを目的
とする。 【構成】 半導体チップ１１の電極パッド１２上に形成
したバンプ１３表面の酸化膜１５を除去した後、バンプ
１３の高さを測定する。このバンプ１３の高さの測定結
果に応じて、回路基板１７と半導体チップ１１を所定間
隔で圧着により仮固定し、そして所定間隔で本接合を行
う構成とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフリップチップ接合され
る半導体装置の製造方法に関する。
【０００２】近年、半導体装置の高速動作が進んできて
おり、高速動作させるためには半導体素子の高速動作だ
けでなく、総配線長を短くする必要がある。そのため、
半導体部品の小型化、接合ピッチの狭小化が必要とな
り、リードレスチップキャリア（ＬＣＣ）やフリップチ
ップ接合等、はんだを用いて半導体素子などの電子部品
と回路基板とを接合させることにより、総配線長を短く
することが行われている。
【０００３】
【従来の技術】従来、半導体素子等の電子部品と回路基
板を、例えばＬＣＣやフリップチップ等ではんだ接合す
る場合には、少くとも何れか一方にはんだバンプを形成
し、対応する電極に位置合せしてリフロー等により接合
するもので、この場合にフラックスが一般に使用され
る。
【０００４】フラックスは、電子部品と回路基板とを位
置合せする際に、位置ずれしないように仮固定する作用
があると共に、接合の際にはんだと電極間に十分なぬれ
性を生じさせる作用がある。そして、接合後にフラック
スの洗浄が行われるが、洗浄後にフラックス残渣がある
と、フラックス中に含まれる活性成分が接合部の腐食を
引き起すと共に、洗浄廃液の処理や洗浄液の有害性等の
問題がある。
【０００５】また、総配線長を短くするためにはんだ接
合間隔が微細になると、用いられるフラックスの洗浄が
困難になる。特にフリップチップ接合においては、半導
体素子と回路基板間が狭いことからフラックスの洗浄が
困難であると共に、その確認をも困難である。
【０００６】一方、フラックスを用いずに接合させる
と、はんだと電極間のぬれ性が得られずに接合不良を生
じると共に、電子部品と回路基板との位置合せからはん
だ接合までに位置ずれを生じる。
【０００７】そこで、はんだ付けに十分なぬれ性を得る
ために、例えば予めはんだ表面の酸化物や水酸化物をフ
ラックス、ドライエッチング、サンドブラシ等で除去し
た後に、例えば不活性雰囲気中ではんだ付けする方法が
知られている（特開昭６０−２１０９６４号、特開昭６
２−２７６５１８号、特開平２−３０３６７６号、特開
平３−１３８９４１号、特開平３−１３８９４２号、特
開平３−１７１６４３号公報等）。
【０００８】ところが、電子部品と回路基板とは接合前
に固定されていないことから位置ずれを生じ、またイオ
ンビームなどのドライエッチンクを用いてはんだ表面の
酸化膜を除去することは装置が大掛りとなる。
【０００９】また、電子部品と回路基板の位置ずれを防
止するものとして、熱圧着や軟質金属等を用いて仮固定
する方法が知られている（特開昭５９−０７２７９５
号、特開昭６２−２４５６４０号、特開平１−１９２１
２６号、特開平２−２３２９４６号、特開平３−７１６
４９号、特開平３−１７１６４３号、特開平３−２１７
０２４号公報等）。
【００１０】
【発明が解決しようとする課題】しかし、上述のように
はんだ接合前に仮固定することは、はんだバンプの高さ
にばらつきがある場合に仮固定後に電極に接していない
ものがあり、また本接合後の接合高さがはんだバンプの
高さより高い場合には接合不良を生じ、その確認も困難
で半導体装置の信頼性が低下するという問題がある。
【００１１】そこで、本発明は上記課題に鑑みなされた
もので、はんだバンプの高さばらつきに拘らず接合を確
実にして信頼性を向上させる半導体装置の製造方法を提
供することを目的とする。
【００１２】
【課題を解決するための手段】図１に、本発明の原理説
明図を示す。図１において、基板上に電子部品を所定数
のバンプにより接合する半導体装置の製造方法であっ
て、第１の工程では、前記基板又は電子部品の少くとも
何れかに前記バンプを所定数形成する。第２の工程で
は、形成された該バンプの表面の酸化膜を除去する。第
３の工程では、総ての該バンプの高さを測定する。第４
の工程では、該高さ測定の結果に応じて、該基板と該電
子部品を所定間隔で圧着により仮固定する。そして、第
５の工程では、該仮固定後に所定条件の雰囲気中で、該
基板と該電子部品を所定間隔で該バンプを溶融させて該
基板上に該電子部品を本接合する。
【００１３】
【作用】図１に示すように、形成したバンプ表面の酸化
膜を除去した後、バンプ高さを測定する。このバンプ高
さの測定結果に応じて、基板と電子部品を所定間隔で圧
着により仮固定し、そして所定間隔で本接合を行う。
【００１４】このように、仮固定前にバンプ高さを測定
し、この結果に応じて仮固定又は本接合で基板と電子部
品の間隔を設定することから、接合不良を防止して確実
に接合することが可能となり、また仮固定を圧着で行い
フラックスを使用しないことからフラックス残渣の悪影
響を防止することが可能となって半導体装置の信頼性を
向上させることが可能となる。
【００１５】
【実施例】図２に本発明の第１実施例の製造工程図を示
す。図２は半導体装置を製造するときの一部分を示した
ものである。図２（Ａ）において、電子部品である半導
体チップ１１上にはその機能に応じて電極パッド１２が
所定数形成され、該電極パッド１２上に、例えばめっき
法を用いてＳｎ−９５Ｐｂはんだによりバンプ１３が形
成されると共に、バンプ１３表面に酸化膜（酸化物，水
酸化物）が除去される（図３において説明する）。
【００１６】また、図２（Ｂ）において、総てのバンプ
１３の高さＨを、例えばレーザ光１４を用いて三角測量
の原理により測定する（図４において説明する）。
【００１７】ここで、図３に、図２（Ａ）のバンプ形成
及び酸化膜除去の製造工程図を示す。まず、図３（Ａ）
に示すように、電極パッド１２が所定数形成された半導
体チップ１１上に、該電極パッド１２部分をフォトリソ
グラフィにより開口させてレジスト１４を塗布し、該開
口部分に上述のＳｎ−９５Ｐｂのはんだをめっきにより
盛り上げ、バンプ１３ａを形成する。
【００１８】そして、図３（Ｂ）に示すように、レジス
ト１４を除去すると、きのこ状のバンプ１３ａが形成さ
れる。この場合、バンプ１３ａ表面には酸化物又は水酸
化物の酸化膜１５が形成される。
【００１９】続いて、図３（Ｃ）に示すように、非酸化
雰囲気中でフラックス１６を塗布し、３５０℃で加熱す
ると、図３（Ｄ）に示すように、きのこ状のバンプ１３
ａが溶融して表面張力により球状のバンプ１３に形状変
化すると共に、フラックス１６中に酸化膜１５が溶解さ
れる。
【００２０】そして、これを例えばトリクレンで洗浄す
ることにより、図３（Ｅ）に示すように、酸化膜１５が
除去された球状のバンプ１３が形成されるものである。
例えば、半導体チップの一辺が１０ｍｍ以上で、バンプ
１３の径が１００μｍ、数がチップ上で数千個形成され
る。
【００２１】なお、上記はめっき法について一例を示し
たが、蒸着法あるいは他の手段によって、バンプ１３を
形成してもよい。
【００２２】また、図４に、図２（Ｂ）のバンプ高さ測
定の構成図を示す。図４はバンプ高さ計測装置２１の一
例を示したもので、２軸ステージ２２上にバンプ１３が
形成された半導体チップ１１が載置される。
【００２３】ＬＤ（レーザダイオード）２３から発する
レーザ光１４をバンプ電極１３に当て、その反射光を結
像レンズ２４で、検出器２５に集光する。検出器２５の
出力に基づいて、高さ演算回路２６で高さを求め、情報
処理装置２７に蓄えられる。１点分の高さを計測する
と、情報処理装置２７は、ステージコントローラ２８を
介して、２軸ステージ２２（主走査ステージ２２ａ、副
走査ステージ２２ｂ）を移動し、更に高さを計測する。
【００２４】なお、高さ演算回路２６における高さ計算
は、一般に用いられている三角測量の原理に基づいて行
われる。すなわち、検出器２５の受光した長さの信号
Ａ，Ｂにより結像レンズ２４の倍率、レーザ１４の照射
角度より、高さＨが、高さ演算回路２６により求められ
るものである（Ｈ＝（Ａ−Ｂ）／（Ａ＋Ｂ））。バンプ
１３の高さＨが測定の結果、例えば９５μｍ〜１１５μ
ｍで分布していたものとする。
【００２５】そこで、図２に戻って説明するに、図２
（Ｃ）において、接合する回路基板１７上には、バンプ
１３に対応する電極（例えばＡｕ）１８が形成されてお
り、この電極１８上に半導体チップ１１のバンプ１３を
位置合わせしてこれを突き合わせる。そして、例えば仮
固定後の接合高さＬ1 が９０μｍになるように加圧機構
１９により３Ｋｇｆで加圧し、２５０℃の条件下で３分
間熱圧着して仮固定する。この状態で本接合位置まで搬
送しても位置ずれが生じなかった。
【００２６】本接合位置において、図２（Ｄ）に示すよ
うに、例えば温度４００℃、Ｎ2 （８０％）＋Ｈ2 （２
０％）の雰囲気中で１０分間加熱することにより、フラ
ックスを用いずにバンプ１３が溶解して回路基板１７と
半導体チップ１１が、例えば間隔Ｌ1 ＝９０μｍで本接
合（フリップチップ接合）されるものである。
【００２７】ここで、図５に、フリップチップ接合の半
導体装置の説明図を示す。図５は図２（Ｄ）の状態の斜
視図を示したもので、回路基板１７上に、例えば５つの
半導体チップ１１がバンプ１３によりフリップチップ接
合されたものである。
【００２８】このように、半導体チップ１１上に形成さ
れたバンプ１３の高さにばらつきがあっても、仮固定の
高さをバンプ１３の高さよりも低くすることによって、
仮固定の時点で総てのバンプ１３と回路基板１７の電極
１８とが接することから確実な接合をすることができ
る。また、バンプ１３（１３ａ）の表面の酸化膜１５を
除去することから、仮固定にフラックスを用いなくても
良好に接合できる程度にはんだぬれ性を改善することが
でき、上記の確実な接合と共に半導体装置の信頼性を向
上させることができるものである。
【００２９】次に、図６に、本発明の第２実施例の製造
工程図を示す。図６（Ａ），（Ｂ）までは図２（Ａ），
（Ｂ）と同様であり、また接合対象の電極１８が形成さ
れた回路基板１７も図２と同様であり、説明を省略す
る。なお、バンプ１３を形成するはんだをＩｎはんだを
用いるものとした場合、バンプ１３の高さ測定の結果の
分布が５０μｍ〜７０μｍとなる。
【００３０】そこで、図６（Ｃ）において、半導体チッ
プ１１の電極パッド１２上のバンプ１３を回路基板１７
の電極１８上に位置合わせして突き合わされ、Ｉｎの粘
度を利用して常温で圧接する。このときの圧接後の高さ
が６０μｍとなる。これによって、半導体チップ１１と
回路基板１７の仮固定が行われ、本接合位置に搬送して
も位置ずれは生じなかった。
【００３１】その後、図６（Ｄ）に示すように、加圧機
構１９により２０ｇの荷重を加えて２６０℃、Ｎ2 （８
０％）＋Ｈ2 （２０％）の雰囲気中で１０分間加熱する
ことでフラックスを用いずに本接合が行われる。このと
きの半導体チップ１１と回路基板１７との間隔Ｌ1 が４
０μｍとなって総てのバンプ１３の接合不良が回避され
たものである。
【００３２】このように、本接合において、接合高さを
バンプ高さより、低くなるように加圧機構で制御するこ
とにより、バンプ高さのばらつきに拘らず、確実に接合
することができ、半導体装置の信頼性を向上させること
ができるものである。
【００３３】なお、上記実施例では、バンプ１３表面の
酸化膜除去方法としてフラックスを用いた場合を示した
が、サンドブラスト、イオンエッチング等により行って
もよい。また、バンプ１３を形成させるものとして、上
述の他に、Ｉｎ，Ｐｂ，Ｓｎ，Ｂｉ，Ａｇ，Ｇａなどを
含む合金からなる材料を使用してもよい。
【００３４】さらに、仮固定の方法として、半導体チッ
プ１１にダミー用の電極パッド、バンプを形成し、また
回路基板１７に対向する位置にダミー用の電極を形成し
て仮固定してもよい。また、本接合方法として、ＶＰＳ
（Vapor Phase Soldering)によって行ってもよい。ま
た、バンプ１３は、上述のように半導体チップ上に形成
してもよく回路基板１７上に形成してもよい。
【００３５】
【発明の効果】以上のように本発明によれば、半導体チ
ップ又は基板に形成したバンプ表面の酸化膜を除去した
後、バンプ高さを測定し、このバンプ高さの測定結果に
応じて、基板と電子部品を所定間隔で圧着により仮固定
し、そして、所定間隔で本接合を行うことにより、バン
プの高さばらつきに拘らずフラックスを用いずに接合を
確実にして半導体装置の信頼性を向上させることができ
るものである。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の製造工程図である。
【図３】図２（Ａ）のバンプ形成及び酸化膜除去の製造
工程図である。
【図４】図２（Ｂ）のバンプ高さ測定の構成図である。
【図５】フリップチップ接合の半導体装置の説明図であ
る。
【図６】本発明の第２実施例の製造工程図である。
【符号の説明】
１１ 半導体チップ １２ 電極パッド １３，１３ａ バンプ １４ レジスト １５ 酸化膜 １６ フラックス １７ 回路基板 １８ 電極 １９ 加圧機構
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂村 利弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 基板（１７）上に電子部品（１１）を所
    定数のバンプ（１３）により接合する半導体装置の製造
    方法において、 前記基板（１７）又は電子部品（１１）の少くとも何れ
    かに前記バンプ（１３）を所定数形成する工程と、 形成された該バンプ（１３）の表面の酸化膜（１５）を
    除去する工程と、 総ての該バンプ（１３）の高さを測定する工程と、 該高さ測定の結果に応じて、該基板（１７）と該電子部
    品（１１）を所定間隔で圧着により仮固定する工程と、 該仮固定後に所定条件の雰囲気中で、該基板（１７）と
    該電子部品（１１）を所定間隔で該バンプ（１３）を溶
    融させて該基板（１７）上に該電子部品（１１）を本接
    合する工程と、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記仮固定及び本接合の工程において、
    前記基板（１７）と電子部品（１１）の間隔を所定の荷
    重で調整することを特徴とする請求項１記載の半導体装
    置の製造方法。
  3. 【請求項３】 前記仮固定の工程において、測定された
    前記バンプ（１３）高さより最小高さを算出し、前記基
    板（１７）と電子部品（１１）との間隔を、該最小高さ
    より小とすることを特徴とする請求項１又は２記載の半
    導体装置の製造方法。
  4. 【請求項４】 前記本接合の工程において、前記基板
    （１７）と電子部品（１１）との間隔を測定された前記
    バンプ（１３）高さより小とすることを特徴とする請求
    項１乃至３記載の半導体装置の製造装置。
JP20170493A 1993-08-13 1993-08-13 半導体装置の製造方法 Expired - Fee Related JP3194553B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP20170493A JP3194553B2 (ja) 1993-08-13 1993-08-13 半導体装置の製造方法
EP94303200A EP0638926B1 (en) 1993-08-13 1994-05-03 Process of fabricating semiconductor unit employing bumps to bond two components
DE69433718T DE69433718T2 (de) 1993-08-13 1994-05-03 Herstellungsverfahren für eine Halbleitereinheit, wobei Höcker zum Bonden von zwei Bauelementen verwendet werden
US08/606,503 US6121062A (en) 1993-08-13 1996-02-23 Process of fabricating semiconductor unit employing bumps to bond two components

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20170493A JP3194553B2 (ja) 1993-08-13 1993-08-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0758153A true JPH0758153A (ja) 1995-03-03
JP3194553B2 JP3194553B2 (ja) 2001-07-30

Family

ID=16445544

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20170493A Expired - Fee Related JP3194553B2 (ja) 1993-08-13 1993-08-13 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6121062A (ja)
EP (1) EP0638926B1 (ja)
JP (1) JP3194553B2 (ja)
DE (1) DE69433718T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089724A (ja) * 2010-10-21 2012-05-10 Renesas Electronics Corp 半導体装置及びその製造方法
WO2015199045A1 (ja) * 2014-06-26 2015-12-30 東レエンジニアリング株式会社 実装装置および実装方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148373A (ja) * 1995-11-21 1997-06-06 Murata Mfg Co Ltd 無線通信モジュール
JP3176580B2 (ja) * 1998-04-09 2001-06-18 太陽誘電株式会社 電子部品の実装方法及び実装装置
JP3278055B2 (ja) * 1998-06-30 2002-04-30 セイコーインスツルメンツ株式会社 電子回路装置
US6258612B1 (en) * 2000-06-28 2001-07-10 Advanced Micro Devices, Inc. Determination of flux prior to package assembly
JP4049239B2 (ja) * 2000-08-30 2008-02-20 Ｔｄｋ株式会社 表面弾性波素子を含む高周波モジュール部品の製造方法
US6666368B2 (en) * 2000-11-10 2003-12-23 Unitive Electronics, Inc. Methods and systems for positioning substrates using spring force of phase-changeable bumps therebetween
US6712260B1 (en) 2002-04-18 2004-03-30 Taiwan Semiconductor Manufacturing Company Bump reflow method by inert gas plasma
CN100495675C (zh) * 2005-03-17 2009-06-03 松下电器产业株式会社 包括半导体芯片的组装体及其制造方法
JP4650220B2 (ja) * 2005-11-10 2011-03-16 パナソニック株式会社 電子部品の半田付け方法および電子部品の半田付け構造
US11134598B2 (en) 2009-07-20 2021-09-28 Set North America, Llc 3D packaging with low-force thermocompression bonding of oxidizable materials
JP4901933B2 (ja) 2009-09-29 2012-03-21 株式会社東芝 半導体装置の製造方法
US20110169160A1 (en) * 2010-01-13 2011-07-14 California Institute Of Technology Real time monitoring of indium bump reflow and oxide removal enabling optimization of indium bump morphology
WO2013134054A1 (en) * 2012-03-04 2013-09-12 Set North America, Llc 3d packaging with low-force thermocompression bonding of oxidizable materials
EP3218923A4 (en) 2014-11-12 2018-07-25 Ontos Equipment Systems Simultaneous hydrophilization of photoresist surface and metal surface preparation: methods, systems, and products

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5756937A (en) * 1980-09-20 1982-04-05 Fujitsu Ltd Assembling method for semiconductor device
US4545610A (en) * 1983-11-25 1985-10-08 International Business Machines Corporation Method for forming elongated solder connections between a semiconductor device and a supporting substrate
DE3676832D1 (de) * 1985-02-15 1991-02-21 Ibm Loetverbindung zwischen chip und substrat und verfahren zur herstellung.
JPS6271908A (ja) * 1985-09-26 1987-04-02 Oki Electric Ind Co Ltd 光半導体結合器の光半導体素子半田付け方法
JPS62245640A (ja) * 1986-04-18 1987-10-26 Hitachi Ltd 半導体装置の製造方法および装置
JPS62276518A (ja) * 1986-05-26 1987-12-01 Hitachi Ltd 接続方法および光電子装置の製造方法ならびに支持体
US4752027A (en) * 1987-02-20 1988-06-21 Hewlett-Packard Company Method and apparatus for solder bumping of printed circuit boards
JPS63289844A (ja) * 1987-05-21 1988-11-28 Fuji Electric Co Ltd 半導体装置のバンプ電極
US4912545A (en) * 1987-09-16 1990-03-27 Irvine Sensors Corporation Bonding of aligned conductive bumps on adjacent surfaces
US4865245A (en) * 1987-09-24 1989-09-12 Santa Barbara Research Center Oxide removal from metallic contact bumps formed on semiconductor devices to improve hybridization cold-welds
JP2570786B2 (ja) * 1988-01-28 1997-01-16 富士通株式会社 半田バンプの接続方法
JP2660077B2 (ja) * 1988-03-16 1997-10-08 ジーイーシー ― マルコニ リミテッド フリップチップ接着された装置用の副尺構造
JP2633903B2 (ja) * 1988-04-28 1997-07-23 株式会社日立製作所 パッケージの製造方法
JPH01295433A (ja) * 1988-05-24 1989-11-29 Matsushita Electric Works Ltd バンプの製法
DE3824008A1 (de) * 1988-07-15 1990-01-25 Contraves Ag Elektronische schaltung sowie verfahren zu deren herstellung
JP2615149B2 (ja) * 1988-07-27 1997-05-28 株式会社半導体エネルギー研究所 Ｉｃチップの実装方法
JPH02172296A (ja) * 1988-12-23 1990-07-03 Shimadzu Corp フリップチップ実装方法
JPH02232946A (ja) * 1989-03-06 1990-09-14 Shimadzu Corp ハンダバンプとパッドとの接合構造
US5071787A (en) * 1989-03-14 1991-12-10 Kabushiki Kaisha Toshiba Semiconductor device utilizing a face-down bonding and a method for manufacturing the same
JP2786700B2 (ja) * 1989-11-29 1998-08-13 株式会社日立製作所 半導体集積回路装置の製造方法および製造装置
JPH02303676A (ja) * 1989-05-17 1990-12-17 Hitachi Ltd ろう材接合法および処理装置ならびに半導体装置
JPH0371649A (ja) * 1989-08-11 1991-03-27 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH03138941A (ja) * 1989-10-25 1991-06-13 Hitachi Ltd 半田バンプ形成方法および装置
JP2929545B2 (ja) * 1989-10-25 1999-08-03 株式会社日立製作所 半導体集積回路装置の製造方法および製造装置
JPH03209734A (ja) * 1990-01-11 1991-09-12 Japan Radio Co Ltd 半導体接続方法
JPH03217024A (ja) * 1990-01-22 1991-09-24 Hitachi Ltd 半導体装置
JPH03218645A (ja) * 1990-01-24 1991-09-26 Sharp Corp 半導体装置の実装方法
US5341980A (en) * 1990-02-19 1994-08-30 Hitachi, Ltd. Method of fabricating electronic circuit device and apparatus for performing the same method
JP2821229B2 (ja) * 1990-03-30 1998-11-05 株式会社日立製作所 電子回路装置
JPH0437137A (ja) * 1990-06-01 1992-02-07 Hitachi Ltd 半導体チップ又は半導体装置及びその製造方法
DE4020048A1 (de) * 1990-06-23 1992-01-02 Ant Nachrichtentech Anordnung aus substrat und bauelement und verfahren zur herstellung
JPH0456246A (ja) * 1990-06-25 1992-02-24 Matsushita Electron Corp 半導体製造装置
JP2633386B2 (ja) * 1990-11-14 1997-07-23 松下電子工業株式会社 半導体装置の製造方法および半導体装置の製造装置
US5056215A (en) * 1990-12-10 1991-10-15 Delco Electronics Corporation Method of providing standoff pillars
JPH04294542A (ja) * 1991-03-22 1992-10-19 Nippon Steel Corp 半導体装置のバンプ高さ制御方法
JPH04328843A (ja) * 1991-04-30 1992-11-17 Matsushita Electric Ind Co Ltd 突起電極の検査方法
JPH0541381A (ja) * 1991-08-05 1993-02-19 Fujitsu Ltd バンプ形成治具及びその形成方法
US5125560A (en) * 1991-11-04 1992-06-30 At&T Bell Laboratories Method of soldering including removal of flux residue

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089724A (ja) * 2010-10-21 2012-05-10 Renesas Electronics Corp 半導体装置及びその製造方法
US10037966B2 (en) 2010-10-21 2018-07-31 Renesas Electronics Corporation Semiconductor device and manufacturing method therefor
WO2015199045A1 (ja) * 2014-06-26 2015-12-30 東レエンジニアリング株式会社 実装装置および実装方法

Also Published As

Publication number Publication date
EP0638926A1 (en) 1995-02-15
US6121062A (en) 2000-09-19
DE69433718D1 (de) 2004-05-27
JP3194553B2 (ja) 2001-07-30
DE69433718T2 (de) 2004-08-19
EP0638926B1 (en) 2004-04-21

Similar Documents

Publication Publication Date Title
JPH0758153A (ja) 半導体装置の製造方法
US6190940B1 (en) Flip chip assembly of semiconductor IC chips
US6850084B2 (en) Assembly for testing silicon wafers which have a through-via
JP3181600B2 (ja) 基板またはチップにフラックスなしで半田付けする方法および装置
US10903153B2 (en) Thinned die stack
US5164566A (en) Method and apparatus for fluxless solder reflow
US7279409B2 (en) Method for forming multi-layer bumps on a substrate
JP4720438B2 (ja) フリップチップ接続方法
US10014274B2 (en) Optimized solder pads for microelectronic components
US4587395A (en) Bonding leads to semiconductor devices
KR100592121B1 (ko) 플립 칩 조립을 위한 무세정 플럭스
JPWO2004061935A1 (ja) バンプの形成方法、半導体装置及びその製造方法、並びに基板処理装置及び半導体製造装置
JPH10270498A (ja) 電子装置の製造方法
KR20010093705A (ko) 땜납 범프 형성 방법, 플립 칩 장착 방법과 장착구조체
JP2003234370A (ja) 電子部品の接続方法及びそれにより得られた接続構造体
JPH06163634A (ja) フリップチップ型半導体装置の実装方法
EP0469848A2 (en) Attaching integrated circuits to circuit boards
US6258612B1 (en) Determination of flux prior to package assembly
US6617195B1 (en) Method of reflowing organic packages using no-clean flux
JP2881088B2 (ja) 半導体装置の製造方法
JP3395609B2 (ja) 半田バンプ形成方法
JP2008130636A (ja) 超音波フリップチップ実装の製造方法
JP3235192B2 (ja) 配線基板の接続方法
WO1999017593A1 (en) Fluxless laser reflow with template for solder balls of bga packaging
JP2005235856A (ja) フリップチップ実装方法及びその装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010515

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090601

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100601

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110601

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees