JPH02303676A - ろう材接合法および処理装置ならびに半導体装置 - Google Patents
ろう材接合法および処理装置ならびに半導体装置Info
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、ろう材接合法および処理装置ならびに半導体
装置技術に関し、特に、たとえば半導体チップをチップ
キャリア形のパッケージで封止する際のはんだ接合法お
よび処理装置ならびにその半導体装置技術に適用して前
動な技術に関する。
装置技術に関し、特に、たとえば半導体チップをチップ
キャリア形のパッケージで封止する際のはんだ接合法お
よび処理装置ならびにその半導体装置技術に適用して前
動な技術に関する。
[従来の技術]
たとえば、バンブ電極を有する半導体チップは、次のよ
うな工程によって封止されている。
うな工程によって封止されている。
すなわち、先ず、ベース基板およびキャップの所定部位
に下地金属層を予め形成し、また半導体チップのバンブ
電極を溶融させベース基板の所定の電極上に接続させて
該半導体チップをベース基板上に搭載する。
に下地金属層を予め形成し、また半導体チップのバンブ
電極を溶融させベース基板の所定の電極上に接続させて
該半導体チップをベース基板上に搭載する。
次に、半導体チップがろう付けされるキャップの内側面
に、はんだ(PbとSnの合金)などからなる低融点ろ
う材の膜を形成し、またベース基板およびキャップの各
封止部位に、低融点ろう材の膜を形成する。
に、はんだ(PbとSnの合金)などからなる低融点ろ
う材の膜を形成し、またベース基板およびキャップの各
封止部位に、低融点ろう材の膜を形成する。
次に、所定の熱と荷重を加えて、ベース基板とキャップ
とをろう付けするとともに、半導体チップとキャップと
をろう付けして半導体チップを封止する。
とをろう付けするとともに、半導体チップとキャップと
をろう付けして半導体チップを封止する。
半導体チップは、このようにしてパッケージ内に封止さ
れる。
れる。
ところで、たとえば、このような封止工程などにおける
ろう材接合法においては、通常、ろう材自身や被接合金
属の表面自然酸化膜や汚染物などの不活性膜を除去する
ために、フラックスが用いられている。
ろう材接合法においては、通常、ろう材自身や被接合金
属の表面自然酸化膜や汚染物などの不活性膜を除去する
ために、フラックスが用いられている。
すなわち、フラックスの清浄作用により、ろう材自身や
被接合金属の表面自然酸化膜を溶解し、あるいは水素や
水蒸気、その他、化合物などを発生させろう材自身や被
接合金属の表面を活性化させてろう付けする。
被接合金属の表面自然酸化膜を溶解し、あるいは水素や
水蒸気、その他、化合物などを発生させろう材自身や被
接合金属の表面を活性化させてろう付けする。
[発明が解決しようとする課題]
ところが、たとえば、前記したような半導体チップの封
止工程において、ろう材自身や被接合金属の表面不活性
膜の除去清浄にフラックスが用いられると、たとえば、
キャビティ内に残存したフラックスがベース基板の電気
的な部位に14(Sn)を析出させ、これにより半導体
装置の信頼性が妨げられることが知られている。
止工程において、ろう材自身や被接合金属の表面不活性
膜の除去清浄にフラックスが用いられると、たとえば、
キャビティ内に残存したフラックスがベース基板の電気
的な部位に14(Sn)を析出させ、これにより半導体
装置の信頼性が妨げられることが知られている。
また、フラックスの使用がはんだ中のボイド発生を増大
させる主要因であることが明らかにされ、このボイド発
生によって半導体装置の信頼性が妨げられることが知ら
れている。
させる主要因であることが明らかにされ、このボイド発
生によって半導体装置の信頼性が妨げられることが知ら
れている。
したがって、たとえば、前記したような半導体装置の封
止工程などにおいては、フラックスを使用しないろう材
接合法が要求される。
止工程などにおいては、フラックスを使用しないろう材
接合法が要求される。
本発明の目的は、フラックスを使用することなく、ろう
材自身や被接合金属などの表面不活性膜を除去清浄化し
てろう付けすることができるろう相接合処理技術を提供
することにある。
材自身や被接合金属などの表面不活性膜を除去清浄化し
てろう付けすることができるろう相接合処理技術を提供
することにある。
また、本発明の他の目的は、信頼性の向上を図ることが
できる半導体装置技術を提供することにある。
できる半導体装置技術を提供することにある。
本発明の前)己ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
[i題を解決するための手段]
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
すなわち、本発明のろう材接合法は、ろう材ないし被接
合金属の少なくとも一方の表面不活性膜をエツチング処
理により除去清浄しその活性面を露出させてろう付けす
るものである。
合金属の少なくとも一方の表面不活性膜をエツチング処
理により除去清浄しその活性面を露出させてろう付けす
るものである。
また、本発明の処理装置は、ろう材ないし被接合金属の
少な(とも一方の表面不活性膜をエツチング処理により
除去清浄してその活性面を露出させるエツチング機構と
、このエツチング機構により活性面が露出された前記ろ
う材ないし前記被接合金属をろう付けさせる加熱接合機
構とを備えている構造としたものである。
少な(とも一方の表面不活性膜をエツチング処理により
除去清浄してその活性面を露出させるエツチング機構と
、このエツチング機構により活性面が露出された前記ろ
う材ないし前記被接合金属をろう付けさせる加熱接合機
構とを備えている構造としたものである。
更に、本発明の半導体装置は、パッケージの封止部が前
記したろう材接合法によって形成されている構造とした
ものである。
記したろう材接合法によって形成されている構造とした
ものである。
また、本発明の半導体装置は、半導体チップが前記した
ろう材接合法によって封止部材の内側にろう付けされて
封止されている構造としたものである。
ろう材接合法によって封止部材の内側にろう付けされて
封止されている構造としたものである。
[作用]
前記した本発明のろう材接合法によれば、ろう材ないし
被接合金属の少なくとも一方の表面不活性膜がエツチン
グ処理によって除去清浄されるので、フラックスを使用
することなく、ろう材ないし被接合金属の活性面を露出
させてろう付けすることができる。
被接合金属の少なくとも一方の表面不活性膜がエツチン
グ処理によって除去清浄されるので、フラックスを使用
することなく、ろう材ないし被接合金属の活性面を露出
させてろう付けすることができる。
また、前記した本発明の処理装置によれば、エツチング
機構によりろう材ないし被接合金属の少なくとも一方の
表面不活性膜がエツチング処理によって除去清浄され、
その活性面が露出された前記ろう材ないし前記被接合金
属が加熱接合機構によりろう付けされるので、フラック
スを使用することなく、ろう材ないし被接合金属のろう
付けを行うことができる。
機構によりろう材ないし被接合金属の少なくとも一方の
表面不活性膜がエツチング処理によって除去清浄され、
その活性面が露出された前記ろう材ないし前記被接合金
属が加熱接合機構によりろう付けされるので、フラック
スを使用することなく、ろう材ないし被接合金属のろう
付けを行うことができる。
また、本発明の半導体装置によれば、パッケージの封止
部が前記したろう材接合法によって形成されている構造
とされ、あるいは半導体チップが前記したろう材接合法
によって封止部材の内側にろう付けされて封止されてい
る構造とされていることにより、フラックスを使用する
ことなく、前記封止部ないし接合部のろう付けを行うこ
とができるので、パッケージ内などに残留するフラック
スによって半導体装置の信頼性が妨げられるのを確実に
防止することができる。
部が前記したろう材接合法によって形成されている構造
とされ、あるいは半導体チップが前記したろう材接合法
によって封止部材の内側にろう付けされて封止されてい
る構造とされていることにより、フラックスを使用する
ことなく、前記封止部ないし接合部のろう付けを行うこ
とができるので、パッケージ内などに残留するフラック
スによって半導体装置の信頼性が妨げられるのを確実に
防止することができる。
[実施例1]
第1図は本発明の一実施例である半導体装置を示す断面
図、第2図はその半導体装置におけるパッケージ封止部
の部分的拡大断面図、第3図(a)。
図、第2図はその半導体装置におけるパッケージ封止部
の部分的拡大断面図、第3図(a)。
(b)、(C)は本発明の一実施例であるろう材接合法
を示す説明図、第4図(a) 、υはその第3図に示す
るう材接合法のエツチング処理前後におけるろう材表面
のオージェ・スペクトルを示す線図、第5図(a)、
(b)、 (C)は本発明の他の実施例であるろう材接
合法を示す説明図、第6図(a)、(b)はその第5図
に示するう材接合法のエツチング処理前後における下地
金属層表面のオージェ・スペクトルを示す線図、第7図
は本発明の一実施例である処理装置を示す断面図である
。
を示す説明図、第4図(a) 、υはその第3図に示す
るう材接合法のエツチング処理前後におけるろう材表面
のオージェ・スペクトルを示す線図、第5図(a)、
(b)、 (C)は本発明の他の実施例であるろう材接
合法を示す説明図、第6図(a)、(b)はその第5図
に示するう材接合法のエツチング処理前後における下地
金属層表面のオージェ・スペクトルを示す線図、第7図
は本発明の一実施例である処理装置を示す断面図である
。
第1図に示すように、本実施例における半導体装置は、
半導体チップ1がチップキャリア形のパッケージ2で封
止された半導体装置とされ、パッケージ2は、互いに対
向的に配置されているベース基板3およびキャップ4
(封止部材)とから構成されている。
半導体チップ1がチップキャリア形のパッケージ2で封
止された半導体装置とされ、パッケージ2は、互いに対
向的に配置されているベース基板3およびキャップ4
(封止部材)とから構成されている。
前記ベース基板3は、たとえばムライト(3A1203
・2SiO2)、前記キャップ4はアルミナイドライ
ド(A I N)やシリコンカーバイド(SiC)から
なり、これらのベース基板3およびキャップ4はろう材
5を介して互いに接合され、そのろう材5は、たとえば
、鉛(Pb)と錫(Sn)との合金(はんだ)からなる
。
・2SiO2)、前記キャップ4はアルミナイドライ
ド(A I N)やシリコンカーバイド(SiC)から
なり、これらのベース基板3およびキャップ4はろう材
5を介して互いに接合され、そのろう材5は、たとえば
、鉛(Pb)と錫(Sn)との合金(はんだ)からなる
。
ろう材5の錫(Sn)の含有量は、たとえばIQwt%
、その融点は、たとえば300度C〜310度Cとされ
ている。
、その融点は、たとえば300度C〜310度Cとされ
ている。
前記封止部におけるベース基板3およびキャップ4には
、第2図に示すように、下地金属層6として、たとえば
クロム(Cr)膜、チタン(Ti)膜またはタングステ
ン(W)膜6a、銅(Cu)膜、ニッケル(Ni)膜ま
たは白金(pt)膜6b、金(Au)膜6cがメッキに
より積層して形成されている。
、第2図に示すように、下地金属層6として、たとえば
クロム(Cr)膜、チタン(Ti)膜またはタングステ
ン(W)膜6a、銅(Cu)膜、ニッケル(Ni)膜ま
たは白金(pt)膜6b、金(Au)膜6cがメッキに
より積層して形成されている。
第1図に示するう材5、すなわち、ベース基板3とキャ
ップ4との封止部を形成しているろう材5は、ベース基
板3とキャップ4との各下地金属層6に予めスポット溶
接などによって仮付けされていたものが、接合封止時に
おいて融合して一体化されたものである。
ップ4との封止部を形成しているろう材5は、ベース基
板3とキャップ4との各下地金属層6に予めスポット溶
接などによって仮付けされていたものが、接合封止時に
おいて融合して一体化されたものである。
この場合に、ベース基板3とキャップ4との封止部には
、表面の自然酸化膜や汚染物などの不活性膜を除去する
ためのフラックスが塗布されることなく、接合封止され
ている。
、表面の自然酸化膜や汚染物などの不活性膜を除去する
ためのフラックスが塗布されることなく、接合封止され
ている。
これは、本実施例においては、そのような表面不活性膜
が、後に詳述するように、エツチング処理によって除去
清浄されるので、フラックスの使用が不要とされている
ためである。
が、後に詳述するように、エツチング処理によって除去
清浄されるので、フラックスの使用が不要とされている
ためである。
このため、本実施例の半導体装置は、そのベース基板3
とキャップ4との封止部がフラックスを使用することな
く形成されているため、その封止部やパッケージ2内等
にフラックスが残留することがなく、このため、フラッ
クスの残留に起因する弊害、すなわち、たとえば、残存
フラックスによる1(Sn)の析出、ろう材5中のボイ
ド発生の増大、フラッックスが含有する塩素(Cβ)な
どによる腐食などが確実に防止されるようになっている
。
とキャップ4との封止部がフラックスを使用することな
く形成されているため、その封止部やパッケージ2内等
にフラックスが残留することがなく、このため、フラッ
クスの残留に起因する弊害、すなわち、たとえば、残存
フラックスによる1(Sn)の析出、ろう材5中のボイ
ド発生の増大、フラッックスが含有する塩素(Cβ)な
どによる腐食などが確実に防止されるようになっている
。
このようなパッケージ2内のキャビティに封止されてい
る半導体チップ1は、たとえば単結晶シリコンからなり
、該半導体チップ1は、はんだなどからなるバンブ電極
1aが溶融されベース基板3の上面の電極(図示せず)
に電気的に接続されて該ベース基板3に搭載されている
。バンブ電極1aのはんだの融点は、前記ろう材5の融
点より高くされている。
る半導体チップ1は、たとえば単結晶シリコンからなり
、該半導体チップ1は、はんだなどからなるバンブ電極
1aが溶融されベース基板3の上面の電極(図示せず)
に電気的に接続されて該ベース基板3に搭載されている
。バンブ電極1aのはんだの融点は、前記ろう材5の融
点より高くされている。
半導体チップ1がろう付けされるキャップ4の内側面の
下地金属層6には、ろう材5が予めスポット溶接などに
よって仮付けされている。
下地金属層6には、ろう材5が予めスポット溶接などに
よって仮付けされている。
この場合のろう材5は、前記したベース基板3とキャッ
プ4との封止部と同様に、表面不活性膜がエツチング処
理によって除去清浄されるので、フラックスが塗布され
ない。
プ4との封止部と同様に、表面不活性膜がエツチング処
理によって除去清浄されるので、フラックスが塗布され
ない。
したがって、本実施例の半導体装置は、この点からもフ
ラックスがパッケージ2内などに残留しないようになっ
ている。
ラックスがパッケージ2内などに残留しないようになっ
ている。
そして、このようにしてキャップ4の内側面にろう材5
が仮付けされた後に、該ろう材5が溶融されて半導体チ
ップ1の上面(被接合金属)が該ろう材5を介してキャ
ップ4の内側面に接合されている。
が仮付けされた後に、該ろう材5が溶融されて半導体チ
ップ1の上面(被接合金属)が該ろう材5を介してキャ
ップ4の内側面に接合されている。
この場合においても、半導体チップ1の上面の表面不活
性膜がエツチング処理によって除去清浄されるので、本
実施例の半導体装置は、この点からもフラックスがパッ
ケージ2内などに残留しないようになっている。
性膜がエツチング処理によって除去清浄されるので、本
実施例の半導体装置は、この点からもフラックスがパッ
ケージ2内などに残留しないようになっている。
なお、前記ベース基板3の下面には、その上面側の電極
(図示せず)に電気的に接続されている外部接続電極(
図示せず)が配設されている。
(図示せず)に電気的に接続されている外部接続電極(
図示せず)が配設されている。
次に、本実施例のろう材接合法について、第3図に基づ
いて説明する。
いて説明する。
先ず、第3図(a)に示すように、各ろう材50表面に
生じている自然酸化膜や汚染物質などの不活性膜7を、
たとえばAr’ イオンなどによるイオン・スパッタエ
ツチングにより夫々除去清浄して、同図ら)に示すよう
に各ろう材5の活性面5aを露出させる。
生じている自然酸化膜や汚染物質などの不活性膜7を、
たとえばAr’ イオンなどによるイオン・スパッタエ
ツチングにより夫々除去清浄して、同図ら)に示すよう
に各ろう材5の活性面5aを露出させる。
この場合に、そのエツチング条件としては、たとえば加
速電圧3kv、試料電流3 X 10−’A。
速電圧3kv、試料電流3 X 10−’A。
エツチング速度200人/m1n(on 5iOn)
で、約0.5〜1分程度、エツチング処理する。
で、約0.5〜1分程度、エツチング処理する。
ここで、前記した条件の下でのArイオン・エツチング
処理前後におけるPb/5n(Sn10%)のはんだか
らなるろう材5の表面オージエ・スペクトルを、第4図
において示している。
処理前後におけるPb/5n(Sn10%)のはんだか
らなるろう材5の表面オージエ・スペクトルを、第4図
において示している。
この第4図によれば、同図(a)に示すようにエツチン
グ前において検出された酸素(0)、炭素くC)、塩素
((1)が、同図(b)に示すようにエツチング後にお
いては未検出とされている。したがって、酸素(0)な
どからなる表面不活性膜7が完全に除去可能であること
が明らかにされた。
グ前において検出された酸素(0)、炭素くC)、塩素
((1)が、同図(b)に示すようにエツチング後にお
いては未検出とされている。したがって、酸素(0)な
どからなる表面不活性膜7が完全に除去可能であること
が明らかにされた。
次に、第5図は、Pb/5n(Sn10%)のはんだか
らなるろう材5と、Cr / Cu / A uからな
る下地金属層6 (被接合金属)とのろう材接合法を示
すものである。
らなるろう材5と、Cr / Cu / A uからな
る下地金属層6 (被接合金属)とのろう材接合法を示
すものである。
この第5図に示するう材接合法においても、先ず、同図
(a)に示すように、ろう材5および下地金属層6の表
面に生じている自然酸化膜や汚染物質などの不活性膜7
を、たとえばArゝイオンなどによるイオン・スパッタ
エツチングにより夫々除去清浄して、同図0))に示す
ようにろう材5.下地金属層6の各活性面5a、fid
を夫々露出させる。
(a)に示すように、ろう材5および下地金属層6の表
面に生じている自然酸化膜や汚染物質などの不活性膜7
を、たとえばArゝイオンなどによるイオン・スパッタ
エツチングにより夫々除去清浄して、同図0))に示す
ようにろう材5.下地金属層6の各活性面5a、fid
を夫々露出させる。
この場合のエツチング条件は、前記したと同様な条件と
する。
する。
このようなエツチング条件の下でのArイオン・エツチ
ング処理前後におけるC r / Cu / A uか
らなる下地金属層60表面オージニ・スペクトルが第6
図に示されている。
ング処理前後におけるC r / Cu / A uか
らなる下地金属層60表面オージニ・スペクトルが第6
図に示されている。
この第6図によれば、同図(a)に示すようにエツチン
グ前において検出された酸素(0)、炭素(C)、塩素
(Cjりが、同図(ハ)に示すようにエツチング後にお
いては未検出とされている。したがって、酸素(0)な
どからなる表面不活性膜7が完全に除去可能であること
が明らかにされた。
グ前において検出された酸素(0)、炭素(C)、塩素
(Cjりが、同図(ハ)に示すようにエツチング後にお
いては未検出とされている。したがって、酸素(0)な
どからなる表面不活性膜7が完全に除去可能であること
が明らかにされた。
このように、本実施例の前記したろう材接合法によれば
、ろう材5ないし下地金、属層60表面不活性膜7がエ
ツチングによって除去清浄されるので、ろう材5ないし
下地金属層7の各表面にフラックスを塗布することなく
、ろう材どうし、あるいはろう材と金属とを互いに接合
させることができる。
、ろう材5ないし下地金、属層60表面不活性膜7がエ
ツチングによって除去清浄されるので、ろう材5ないし
下地金属層7の各表面にフラックスを塗布することなく
、ろう材どうし、あるいはろう材と金属とを互いに接合
させることができる。
したがって、フラックス塗布に起因する弊害、すなわち
、たとえば、残存フラックスによる錫(Sn)の析出、
ろう材5中のボイド発生の増大、フラッックスが含をす
る塩素(C1)などによる腐食などを確実に防止するこ
とができる。
、たとえば、残存フラックスによる錫(Sn)の析出、
ろう材5中のボイド発生の増大、フラッックスが含をす
る塩素(C1)などによる腐食などを確実に防止するこ
とができる。
次に、本実施例のろう材接合法を前記した半導体装置の
封止工程において適用した場合について、第7図に基づ
いて説明する。
封止工程において適用した場合について、第7図に基づ
いて説明する。
先ず、ベース基板3およびキャップ4の封止部とキャッ
プ4の内側面との各ろう付は部位に、下地金属層6 (
図示せず)を予め形成し、その各下地金属層6上にろう
材5の膜を夫々形成しておく。
プ4の内側面との各ろう付は部位に、下地金属層6 (
図示せず)を予め形成し、その各下地金属層6上にろう
材5の膜を夫々形成しておく。
また、半導体チップ1のバンプ電極1aを溶融させ、ベ
ース基板3の電極(図示せず)上に接続させて該半導体
チップ1をベース基板3上に搭載する。
ース基板3の電極(図示せず)上に接続させて該半導体
チップ1をベース基板3上に搭載する。
次いで、半導体チップ1が搭載されたベース基板3とキ
ャップ4とを、第7図に示すように、処理装置8におけ
るエツチング処理室9に搬送ベルトなどからなる搬送手
段(図示せず)によって搬入する。
ャップ4とを、第7図に示すように、処理装置8におけ
るエツチング処理室9に搬送ベルトなどからなる搬送手
段(図示せず)によって搬入する。
そして、処理装置8のエツチング処理室9、すなわち、
自然酸化膜や汚染物質などの不活性膜をエツチング処理
により除去清浄するエツチング機構を有するエツチング
処理室9において、ベース基板3およびキャップ4のろ
う材5や半導体チップ1の上面に生じた表面不活性膜を
、たとえばAr0 イオンなどによるイオン・スパッタ
エツチングにより除去清浄して、夫々の活性面を露出さ
せる。
自然酸化膜や汚染物質などの不活性膜をエツチング処理
により除去清浄するエツチング機構を有するエツチング
処理室9において、ベース基板3およびキャップ4のろ
う材5や半導体チップ1の上面に生じた表面不活性膜を
、たとえばAr0 イオンなどによるイオン・スパッタ
エツチングにより除去清浄して、夫々の活性面を露出さ
せる。
ここで、第7図に示す処理袋[8は、エツチング処理室
9に隣接する加熱接合室10を備え、この加熱接合室1
0は、エツチング処理室9において各表面不活性膜が除
去清浄された半導体チップ1とキャップ4、またベース
基板3とキャップ4を夫々互いにろう付けさせる加熱接
合機構を有している。
9に隣接する加熱接合室10を備え、この加熱接合室1
0は、エツチング処理室9において各表面不活性膜が除
去清浄された半導体チップ1とキャップ4、またベース
基板3とキャップ4を夫々互いにろう付けさせる加熱接
合機構を有している。
前記エツチング処理室9において、ろう材5や半導体チ
ップ10表面不活性膜がエツチング機たベース基板3お
よびキャップ4は、そのエツチング処理後に、搬送ベル
トなどからなる搬送手段(図示せず)によって直ちに前
記した加熱接合室lOに搬送される。
ップ10表面不活性膜がエツチング機たベース基板3お
よびキャップ4は、そのエツチング処理後に、搬送ベル
トなどからなる搬送手段(図示せず)によって直ちに前
記した加熱接合室lOに搬送される。
そして、この加熱接合室10において、所定の熱と荷重
が加えられることにより、夫々のろう材5が溶融されて
ベース基板3とキャップ4とが接合され、半導体チップ
1とキャップ4とが接合されて該半導体チップ1がパッ
ケージ2内に封止される。
が加えられることにより、夫々のろう材5が溶融されて
ベース基板3とキャップ4とが接合され、半導体チップ
1とキャップ4とが接合されて該半導体チップ1がパッ
ケージ2内に封止される。
本実施例において、その加熱溶融接合時における加熱接
合室10の雰囲気は、H2+ Nz 、Oxloppm
以下のArあるいはN、または真空中とされ、このよう
な不活性ガスないし真空中の雰囲気中において、ベース
基板3とキャップ4との加熱溶融接合および半導体チッ
プ1とキャップ4との加熱溶融接合が行われることによ
り、エツチング処理室9において露出されたろう材5な
どの活性面の再不活性化が確実に防止されるようになっ
ている。特に、加熱によってろう材5などの活性面が再
不活性化されるのが確実に防止されるようになっている
。
合室10の雰囲気は、H2+ Nz 、Oxloppm
以下のArあるいはN、または真空中とされ、このよう
な不活性ガスないし真空中の雰囲気中において、ベース
基板3とキャップ4との加熱溶融接合および半導体チッ
プ1とキャップ4との加熱溶融接合が行われることによ
り、エツチング処理室9において露出されたろう材5な
どの活性面の再不活性化が確実に防止されるようになっ
ている。特に、加熱によってろう材5などの活性面が再
不活性化されるのが確実に防止されるようになっている
。
次に、加熱接合室10において加熱溶融接合されたベー
ス基板3とキャップ4と半導体チップ1は、搬送ベルト
などからなる搬送手段(図示せず)によって処理装置8
の冷却室11に搬送され、冷却室11において冷却され
た後に、冷却室11から取り出される。
ス基板3とキャップ4と半導体チップ1は、搬送ベルト
などからなる搬送手段(図示せず)によって処理装置8
の冷却室11に搬送され、冷却室11において冷却され
た後に、冷却室11から取り出される。
このようにして、本実施例における半導体装置の封止工
程は行われる。
程は行われる。
この場合に、本実施例におけるろう材接合法および処理
装置8によれば、半導体チップ1.ベース基板3.キャ
ップ4の各ろう付は部位の表面不活性膜がエツチング処
理によって除去清浄されるので、フラックスを使用する
ことなく、ろう付けすることができる。
装置8によれば、半導体チップ1.ベース基板3.キャ
ップ4の各ろう付は部位の表面不活性膜がエツチング処
理によって除去清浄されるので、フラックスを使用する
ことなく、ろう付けすることができる。
したがって、フラックスがパッケージ20キャビティ内
やベース基板3とキャップ4との封止部、キャップ4と
半導体チップ1との接合部などに残存することがなく、
このため、残存フラックスによるベース基板3などの電
気的な部位における錫(Sn)の析出、各ろう材5中の
ボイド発生の増大、これによる前記封止部のリーク不良
、フラッγクスが含有する塩素<ci>などによる腐食
などを確実に防止することができる。
やベース基板3とキャップ4との封止部、キャップ4と
半導体チップ1との接合部などに残存することがなく、
このため、残存フラックスによるベース基板3などの電
気的な部位における錫(Sn)の析出、各ろう材5中の
ボイド発生の増大、これによる前記封止部のリーク不良
、フラッγクスが含有する塩素<ci>などによる腐食
などを確実に防止することができる。
この結果、本実施例によれば、ろう付は工程を経て製造
される半導体装置の信頼性の向上を図ることができる。
される半導体装置の信頼性の向上を図ることができる。
特に、本実施例のような構造の半導体装置は、その封止
工程後において、パッケージ2のキャビティ内、ベース
基板3とキャップ4との封止部。
工程後において、パッケージ2のキャビティ内、ベース
基板3とキャップ4との封止部。
半導体チップ1とキャップ4との接合部などにおけるフ
ラックスの洗浄が困難とされるので、フラックスを使用
することなく、ろう付けすることができる効果は、極め
て有意義である。
ラックスの洗浄が困難とされるので、フラックスを使用
することなく、ろう付けすることができる効果は、極め
て有意義である。
他方、本実施例のろう材接合法および処理装置8がフラ
ックスの洗浄可能な部位のろう付けに適用されるとすれ
ば、そのフラックスの洗浄工程を省略することができる
。
ックスの洗浄可能な部位のろう付けに適用されるとすれ
ば、そのフラックスの洗浄工程を省略することができる
。
また、本実施例においては、N2 +N2 、 Oxl
oppm以下のArあるいはN1または真空中の雰囲気
中においてベース基板3とキャップ4との加熱溶融接合
および半導体チップlとキャップ4との加熱溶融接合が
行われることにより、エツチング処理室9において露出
されたろう材5などの活性面が再不活性化されるのが確
実に防止されてろう付けされるので、この点からもろう
付は表面の不活性化に起因するろう付は不良を確実に防
止することができる。
oppm以下のArあるいはN1または真空中の雰囲気
中においてベース基板3とキャップ4との加熱溶融接合
および半導体チップlとキャップ4との加熱溶融接合が
行われることにより、エツチング処理室9において露出
されたろう材5などの活性面が再不活性化されるのが確
実に防止されてろう付けされるので、この点からもろう
付は表面の不活性化に起因するろう付は不良を確実に防
止することができる。
〔実施例2〕
第8図は本発明の他の実施例である処理装置を示す断面
図、第9図はその第8図に示す処理装置によるエツチン
グ処理中におけるろう材を示す部分的拡大断面図である
。
図、第9図はその第8図に示す処理装置によるエツチン
グ処理中におけるろう材を示す部分的拡大断面図である
。
第8図に示すように、実施例2の処理装置8は、前記実
施例1の処理装置8と異なり、単数のチャンバからなる
処理室12によって構成され、ベース基板3およびキャ
ップ4の表面と、半導体チップ1の表面に生じた不活性
膜が化学反応性ガス・エツチングによって除去清浄され
てその各活性面が露出される構造とされている。
施例1の処理装置8と異なり、単数のチャンバからなる
処理室12によって構成され、ベース基板3およびキャ
ップ4の表面と、半導体チップ1の表面に生じた不活性
膜が化学反応性ガス・エツチングによって除去清浄され
てその各活性面が露出される構造とされている。
この実施例2の処理袋[8によると、前記した半導体装
置は、たとえば、次のようにして封止される。
置は、たとえば、次のようにして封止される。
先ず、処理装置8による処理前に、ベース基板3とキャ
ップ4との所定のろう付は部位に、下地金属層6を予め
形成し、その各下地金属層6上にろう材5の膜を夫々形
成しておく。
ップ4との所定のろう付は部位に、下地金属層6を予め
形成し、その各下地金属層6上にろう材5の膜を夫々形
成しておく。
また、半導体チップ1のバンブ電極1aを溶融しベース
基板3の電極(図示せず)上に接続して該半導体チップ
1をベース基板3上に搭載する。
基板3の電極(図示せず)上に接続して該半導体チップ
1をベース基板3上に搭載する。
次いで、半導体チップ1が搭載されたベース基板3およ
びキャップ4を処理室12内に搬入する。
びキャップ4を処理室12内に搬入する。
次いで、ガス供給口12aから塩素系ガス13を処理室
12内に導入し、この塩素系ガス12の雰囲気中におい
て、半導体チップ1とベース基板3とキャップ4とのろ
う付は部位表面における自然酸化膜などの不活性膜を化
学反応性ガス・エツチングによって除去清浄する。
12内に導入し、この塩素系ガス12の雰囲気中におい
て、半導体チップ1とベース基板3とキャップ4とのろ
う付は部位表面における自然酸化膜などの不活性膜を化
学反応性ガス・エツチングによって除去清浄する。
前記塩素系ガス13、すなわち自然酸化膜を除去するた
めの塩素系ガス13としては、たとえば、N2 +N2
+ 10 ppmC12、HC1、あるいはこれらに
少量のCCJ24を混入させたものを用いることができ
る。
めの塩素系ガス13としては、たとえば、N2 +N2
+ 10 ppmC12、HC1、あるいはこれらに
少量のCCJ24を混入させたものを用いることができ
る。
ここで、塩素系ガス13中の塩素(Cjりは、フッ素(
F)についで電気的に陰性な元素で、希ガス、炭素、窒
素、酸素以外の元素と直接化合して塩化物を生成する物
性を有する。
F)についで電気的に陰性な元素で、希ガス、炭素、窒
素、酸素以外の元素と直接化合して塩化物を生成する物
性を有する。
したがって、第9図に示すように、エツチングされて塩
素系ガス13と反応した不活性膜7は、その塩素(C1
りの物性により塩化物14として除去されて処理室12
のガス排気口12bから処理室12外に排出される。
素系ガス13と反応した不活性膜7は、その塩素(C1
りの物性により塩化物14として除去されて処理室12
のガス排気口12bから処理室12外に排出される。
次いで、このようにして、表面不活性膜が除去清浄され
たベース基板3.キャップ4.半導体チップ1は、その
エツチング処理後に、引き続いて処理室12内において
所定の熱と圧力が加えられることにより、ろう材5が溶
融されてベース基板3とキャップ4とが接合され、半導
体チップ1とキャップ4とが接合されて該半導体チップ
1がパッケージ2内に封止される。
たベース基板3.キャップ4.半導体チップ1は、その
エツチング処理後に、引き続いて処理室12内において
所定の熱と圧力が加えられることにより、ろう材5が溶
融されてベース基板3とキャップ4とが接合され、半導
体チップ1とキャップ4とが接合されて該半導体チップ
1がパッケージ2内に封止される。
次いで、処理室内12において冷却された後に、該処理
室12外に取り出される。
室12外に取り出される。
この実施例2におけるろう材接合法および処理装置f8
においても、半導体チップ1.ベース基板3、キャップ
4の各ろう付は部の表面不活性膜がエツチング処理によ
って除去清浄されるので、フラックスを使用することな
く、ろう付けすることができ、したがって、前記した実
施例1と同様な効果を得ることができる。
においても、半導体チップ1.ベース基板3、キャップ
4の各ろう付は部の表面不活性膜がエツチング処理によ
って除去清浄されるので、フラックスを使用することな
く、ろう付けすることができ、したがって、前記した実
施例1と同様な効果を得ることができる。
〔実施例3〕
第1θ図は本発明の他の実施例であるろう材接合法を説
明するための半導体装置のパッケージ封止部の部分的拡
大断面図である。
明するための半導体装置のパッケージ封止部の部分的拡
大断面図である。
この実施例3においては、第10図に示すように、前記
ベース基板3とキャップ4との各封止部間に、はんだな
どのろう材5を介在させて加熱加圧し溶融させることに
より、ベース基板3とキャップ4との接合封止が行われ
る。
ベース基板3とキャップ4との各封止部間に、はんだな
どのろう材5を介在させて加熱加圧し溶融させることに
より、ベース基板3とキャップ4との接合封止が行われ
る。
この場合に、前記ベース基板3右よびキャップ4の各下
地金属層6の表面とろう材50両面は、その各不活性膜
7が前記した実施例1ないし実施例2のエツチング法に
よってエツチングされて除去され、このエツチング処理
後において、前記ベース基板3とキャップ4との接合封
止が行われる。
地金属層6の表面とろう材50両面は、その各不活性膜
7が前記した実施例1ないし実施例2のエツチング法に
よってエツチングされて除去され、このエツチング処理
後において、前記ベース基板3とキャップ4との接合封
止が行われる。
なお、このような実施例2のろう材接合法においても、
前記した実施例1ないし実施例2の各処理装置8の適用
が夫々可能である。
前記した実施例1ないし実施例2の各処理装置8の適用
が夫々可能である。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例1〜3に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例1〜3に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
たとえば、前記実施例1〜3においては、所定の金属表
面の不活性膜7が物理的ないし化学的ドライエツチング
によって除去される構成とされているが、本発明におい
てはそのようなエツチング法に限定されるものではなく
、たとえば金属表面の不活性膜7がウェットエツチング
によって除去される構成とすることも可能である。
面の不活性膜7が物理的ないし化学的ドライエツチング
によって除去される構成とされているが、本発明におい
てはそのようなエツチング法に限定されるものではなく
、たとえば金属表面の不活性膜7がウェットエツチング
によって除去される構成とすることも可能である。
また、前記実施例2においては、所定の金属表面の不活
性膜7が塩素系ガス13の雰囲気中において、ガス・エ
ツチングされる構成とされているが、本発明においては
、たええばフッ素系ガスの雰囲気中においてガス・エツ
チングされる構成とすることも可能である。
性膜7が塩素系ガス13の雰囲気中において、ガス・エ
ツチングされる構成とされているが、本発明においては
、たええばフッ素系ガスの雰囲気中においてガス・エツ
チングされる構成とすることも可能である。
更に、前記実施例1〜3においては、半導体装置の封止
工程におけるろう材接合法およびその処理装置として適
用されているが、本発明はそのような半導体装置の技術
分野におけるろう材接合法およびその処理装置に限定さ
れるものではなく、その他の技術分野におけるろう材接
合法およびその処理装置に適用することができる。
工程におけるろう材接合法およびその処理装置として適
用されているが、本発明はそのような半導体装置の技術
分野におけるろう材接合法およびその処理装置に限定さ
れるものではなく、その他の技術分野におけるろう材接
合法およびその処理装置に適用することができる。
[発明の効果]
本願に右いて開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。
って得られる効果を簡単に説明すれば、次のとおりであ
る。
すなわち、前記した本発明のろう材接合法によれば、ろ
う材ないし被接合金属の少なくとも一方の表面不活性膜
がエツチング処理によって除去清浄されるので、フラッ
クスを使用することなく、ろう材ないし被接合金属の活
性面を露出させてろう付けすることができる。
う材ないし被接合金属の少なくとも一方の表面不活性膜
がエツチング処理によって除去清浄されるので、フラッ
クスを使用することなく、ろう材ないし被接合金属の活
性面を露出させてろう付けすることができる。
また、前記した本発明の処理装置によれば、エツチング
機構によりろう材ないし被接合金属の少なくとも一方の
表面不活性膜がエツチング処理によって除去清浄され、
その活性面が露出された前記ろう村ないし前記被接合金
属が加熱接合機構によりろう付けされるので、フラック
スを使用することなく、ろう材ないし被接合金属のろう
付けを行うことができる。
機構によりろう材ないし被接合金属の少なくとも一方の
表面不活性膜がエツチング処理によって除去清浄され、
その活性面が露出された前記ろう村ないし前記被接合金
属が加熱接合機構によりろう付けされるので、フラック
スを使用することなく、ろう材ないし被接合金属のろう
付けを行うことができる。
また、本発明の半導体装置によれば、パッケージの封止
部が前記したろう材接合法によって形成されている構造
とされ、あるいは半導体チップが前記したろう材接合法
によって封止部材の内側にろう付けされて封止されてい
る構造とされていることにより、フラックスを使用する
ことなく、前記封止部ないし接合部のろう付けを行うこ
とができるので、パッケージ内などに残留するフラック
スによって半導体装置の信頼性が妨げられるのを確実に
防止することができる。
部が前記したろう材接合法によって形成されている構造
とされ、あるいは半導体チップが前記したろう材接合法
によって封止部材の内側にろう付けされて封止されてい
る構造とされていることにより、フラックスを使用する
ことなく、前記封止部ないし接合部のろう付けを行うこ
とができるので、パッケージ内などに残留するフラック
スによって半導体装置の信頼性が妨げられるのを確実に
防止することができる。
第1図は本発明の一実施例である半導体装置を示す断面
図、 第2図はその半導体装置におけるパッケージ封止部の部
分的拡大断面図、 第3図(a)、 (b)、 (c)は本発明の一実施例
であ°るろう材接合法を示す説明図、 第4図(a)、 (b)はその第3図に示するう材接合
法のエツチング処理前後におけるろう材表面のオージェ
・スペクトルを示す線図、 第5図(a)、 (b)、 (C)は本発明の他の実施
例であるろう材接合法を示す説明図、 第6図(a)、(ハ)はその第5図に示するう材接合法
のエツチング処理前後における下地金属層表面のオージ
ェ・スペクトルを示す線図、 第7図は本発明の一実施例である処理装置を示す断面図
、 第8図は本発明の他の実施例である処理装置を示す断面
図、 M9図はその第8図に示す処理装置によるエツチング処
理中におけるろう材を示す部分的拡大断面図、 第10図は本発明の他の実施例であるろう材接合法を説
明するための半導体装置のパッケージ封止部の部分的拡
大断面図である。 1・・・半導体チップ、1a・・・バンブ電極、2・・
・パッケージ、3・・・ベースJET、4・・・キャッ
プ(封止部材)、5・・・ろう材、5a、6d・・・活
性面、6・・・下地金属層(被接合金属)、6a・・・
クロム膜、チタン膜またはタングステン膜、6b・・・
銅膜、ニッケル膜または白金膜、6c・・・金膜、7・
・・不活性膜、8・・・処理装置、9・・・エツチング
処理室、10・・・加熱接合室、11・・・冷却室、1
2・・・処理室、12a・・・ガス供給口、12b・・
・ガス排気口、13・・・塩素系ガス(再不活性化防止
用ガス)、14・・・塩化物。 代理人 弁理士 筒 井 大 和 第1図 1:半導体チップ 2:パッケージ 4:キャップ(封止部材) 5:ろう材 第2図 第3図 (a) 第4図 第6図 第8図 13:塩素系ガス(再不活性化防止用のガス)第9図
図、 第2図はその半導体装置におけるパッケージ封止部の部
分的拡大断面図、 第3図(a)、 (b)、 (c)は本発明の一実施例
であ°るろう材接合法を示す説明図、 第4図(a)、 (b)はその第3図に示するう材接合
法のエツチング処理前後におけるろう材表面のオージェ
・スペクトルを示す線図、 第5図(a)、 (b)、 (C)は本発明の他の実施
例であるろう材接合法を示す説明図、 第6図(a)、(ハ)はその第5図に示するう材接合法
のエツチング処理前後における下地金属層表面のオージ
ェ・スペクトルを示す線図、 第7図は本発明の一実施例である処理装置を示す断面図
、 第8図は本発明の他の実施例である処理装置を示す断面
図、 M9図はその第8図に示す処理装置によるエツチング処
理中におけるろう材を示す部分的拡大断面図、 第10図は本発明の他の実施例であるろう材接合法を説
明するための半導体装置のパッケージ封止部の部分的拡
大断面図である。 1・・・半導体チップ、1a・・・バンブ電極、2・・
・パッケージ、3・・・ベースJET、4・・・キャッ
プ(封止部材)、5・・・ろう材、5a、6d・・・活
性面、6・・・下地金属層(被接合金属)、6a・・・
クロム膜、チタン膜またはタングステン膜、6b・・・
銅膜、ニッケル膜または白金膜、6c・・・金膜、7・
・・不活性膜、8・・・処理装置、9・・・エツチング
処理室、10・・・加熱接合室、11・・・冷却室、1
2・・・処理室、12a・・・ガス供給口、12b・・
・ガス排気口、13・・・塩素系ガス(再不活性化防止
用ガス)、14・・・塩化物。 代理人 弁理士 筒 井 大 和 第1図 1:半導体チップ 2:パッケージ 4:キャップ(封止部材) 5:ろう材 第2図 第3図 (a) 第4図 第6図 第8図 13:塩素系ガス(再不活性化防止用のガス)第9図
Claims (1)
- 【特許請求の範囲】 1、ろう材ないし被接合金属の少なくとも一方の表面不
活性膜をエッチング処理により除去清浄しその活性面を
露出させてろう付けすることを特徴とするろう材接合法
。 2、前記エッチング処理がイオンエッチング法であるこ
とを特徴とする請求項1記載のろう材接合法。 3、前記エッチング処理がガスエッチング法であること
を特徴とする請求項1記載のろう材接合法。 4、前記ろう付けが再不活性化防止用のガスないし真空
雰囲気中で処理されて前記活性面の再不活性化が防止さ
れることを特徴とする請求項1、2、または3記載のろ
う材接合法。 5、ろう材ないし被接合金属の少なくとも一方の表面不
活性膜をエッチング処理により除去清浄してその活性面
を露出させるエッチング機構と、このエッチング機構に
より活性面が露出された前記ろう材ないし前記被接合金
属をろう付けさせる加熱接合機構とを備えていることを
特徴とする処理装置。 6、パッケージの封止部が前記請求項1、2、3、また
は4記載のろう材接合法によって形成されていることを
特徴とする半導体装置。 7、半導体チップが前記請求項1、2、3、または4記
載のろう材接合法によって封止部材の内側にろう付けさ
れて封止されていることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1123353A JPH02303676A (ja) | 1989-05-17 | 1989-05-17 | ろう材接合法および処理装置ならびに半導体装置 |
US07/514,943 US5090609A (en) | 1989-04-28 | 1990-04-26 | Method of bonding metals, and method and apparatus for producing semiconductor integrated circuit device using said method of bonding metals |
US07/812,024 US5188280A (en) | 1989-04-28 | 1991-12-23 | Method of bonding metals, and method and apparatus for producing semiconductor integrated circuit device using said method of bonding metals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1123353A JPH02303676A (ja) | 1989-05-17 | 1989-05-17 | ろう材接合法および処理装置ならびに半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02303676A true JPH02303676A (ja) | 1990-12-17 |
Family
ID=14858476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1123353A Pending JPH02303676A (ja) | 1989-04-28 | 1989-05-17 | ろう材接合法および処理装置ならびに半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02303676A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6013381A (en) * | 1996-12-06 | 2000-01-11 | Mcnc | Fluorinated fluxless soldering |
US6121062A (en) * | 1993-08-13 | 2000-09-19 | Fujitsu Limited | Process of fabricating semiconductor unit employing bumps to bond two components |
DE19546569C2 (de) * | 1994-12-16 | 2003-03-27 | Hitachi Ltd | Lötverbindungsverfahren und Verwendung dieses Verfahrens zur Herstellung eines Leistungshalbleiters |
SG95613A1 (en) * | 1999-12-29 | 2003-04-23 | Yong Khim Swee | Method of semiconductor manufacture |
WO2005055317A1 (ja) * | 2003-12-05 | 2005-06-16 | Matsushita Electric Industrial Co., Ltd. | パッケージされた電子素子、及び電子素子パッケージの製造方法 |
JP2007537598A (ja) * | 2004-05-14 | 2007-12-20 | インテバック・インコーポレイテッド | 超高真空管のための半導体取り付け |
CN100440490C (zh) * | 2003-12-05 | 2008-12-03 | 松下电器产业株式会社 | 封装的电子元件、及电子元件封装的制造方法 |
WO2018225841A1 (ja) * | 2017-06-08 | 2018-12-13 | 北陸電気工業株式会社 | センサデバイス及びその製造方法 |
-
1989
- 1989-05-17 JP JP1123353A patent/JPH02303676A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2005055317A1 (ja) * | 2003-12-05 | 2005-06-16 | Matsushita Electric Industrial Co., Ltd. | パッケージされた電子素子、及び電子素子パッケージの製造方法 |
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US7692292B2 (en) | 2003-12-05 | 2010-04-06 | Panasonic Corporation | Packaged electronic element and method of producing electronic element package |
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WO2018225841A1 (ja) * | 2017-06-08 | 2018-12-13 | 北陸電気工業株式会社 | センサデバイス及びその製造方法 |
JP6469327B1 (ja) * | 2017-06-08 | 2019-02-13 | 北陸電気工業株式会社 | センサデバイス及びその製造方法 |
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