JP2001060602A - フリップチップ実装構造及びその製造方法 - Google Patents

フリップチップ実装構造及びその製造方法

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Abstract

(57)【要約】 【課題】工数が少なく、接続不良やブリッジ等を発生せ
ず、且つ接続信頼性が高いフリップチップ実装構造及び
その製造方法を提供する。 【解決手段】半導体チップ1の電極2の上に金スタッド
バンプ3を形成し、基板4の銅電極5の表面をプラズマ
処理して清浄化且つ活性化し、プラズマ処理した銅電極
5の表面に金スタッドバンプ3の尖った部分を押し付け
て250 ℃程度の温度で熱処理し、金と銅とを直接に反応
させて、金スタッドバンプ3と銅電極5とを接合する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、基板へのベアチ
ップのフリップチップ実装構造及びその製造方法に関す
る。
【0002】
【従来の技術】従来のフリップチップ実装では、以下の
2つの方法が採用されている。その1は、はんだ付けに
よる方法である。この方法は、図3に示すように、半導
体ベアチップ(図においては半導体チップ)1の電極2
の表面上に金スタッドバンプ3を形成し、基板4の銅電
極5の上にクリームはんだをスクリーン印刷で供給し、
両者を接触させた状態で熱処理してはんだ付けする方法
である。
【0003】この方法では、クリームはんだの印刷工程
が必要であるため、工程が複雑で工数が多い。また、電
極間のピッチが200 μm 以下の狭ピッチとなると、印刷
が困難となるため、基板4にはんだを直接にプリコート
する方法が必要となる。しかし、はんだ量の制御が難し
く、そのために、接合不良やブリッジ等を発生して、高
い良品率が得られない。
【0004】その2は、異方性導電フィルム(以下では
ACFと略称する)や導電性接着剤による方法である。
ACFによる方法は、図4に示すように、半導体ベアチ
ップ1の電極2の上に、金スタッドバンプ3を形成した
り、またはメッキで銅バンプ等を形成して、この金スタ
ッドバンプ3等と基板4の銅電極5との間にACF7を
挟んだ状態で、加熱処理して両者を導通状態にし且つ接
合する方法である。
【0005】導電性接着剤の場合には、基板4の銅電極
5の上に導電性接着剤をスクリーン印刷で供給し、その
導電性接着剤で金スタッドバンプ3等と基板4の銅電極
5との間を導電状態で接合する。
【0006】ACFや導電性接着剤は、接着剤の中に導
電性フィラーを混合したものであるから、その導電性は
フィラー間の接触に依存している。そのため、熱応力の
影響等を受けると、接続信頼性が低下するという問題を
もっている。
【0007】
【発明が解決しようとする課題】この発明の課題は、上
記の従来技術における問題点を解消した、製造工程が単
純であり、電極間ピッチが狭くなっても接続不良やブリ
ッジ等を発生せず、且つ接続信頼性が高いフリップチッ
プ実装構造及びその製造方法を提供することである。
【0008】
【課題を解決するための手段】この発明においては、ベ
アチップを基板上に直接に実装するフリップチップ実装
構造において、ベアチップの電極上に形成された金スタ
ッドバンプと、プラズマ処理で清浄化且つ活性化された
基板の銅電極とが、直接に接合されている(請求項1の
発明)。
【0009】プラズマ処理で清浄化且つ活性化された銅
電極の表面には、汚れや酸化層等の異物が存在しないの
で、処理された銅電極と金スタッドパンプとは比較的低
温で容易に直接反応して接合する。しかも、この構造に
おいては、スクリーン印刷工程やはんだ接合工程に伴う
ような寸法上の制約はない。
【0010】次は、請求項1のフリップチップ実装構造
の製造方法であって、ベアチップの電極上に金スタッド
バンプを形成する工程と、基板上の銅電極の表面を清浄
化且つ活性化するためのプラズマ処理工程と、プラズマ
処理された銅電極の表面に、ベアチップの金スタッドバ
ンプを直接に接合する接合工程とを備えている(請求項
2の発明)。
【0011】金スタッドバンプの形成工程や、プラズマ
処理工程、銅電極と金スタッドバンプとの直接接合工程
には、従来技術におけるスクリーン印刷工程やはんだ接
合工程のような寸法上の制約はなく、工程も単純であ
る。
【0012】請求項2のフリップチップ実装構造の製造
方法において、前記プラズマ処理工程のプラズマ処理が
アルゴンガスまたは水素ガスによるプラズマ処理であ
り、前記接合工程は、雰囲気が空気中または不活性雰囲
気中であり、接合部温度が230〜270 ℃であり、且つ最
終接合面積に対する単位面積当たり荷重が3〜10kg/mm
2 である加圧熱処理工程である(請求項3の発明)。こ
のようなプラズマ処理工程や加圧熱処理工程は、現在の
技術レベルにおいては、どちらも容易に実施できる処理
工程である。
【0013】
【発明の実施の形態】この発明によるフリップチップ実
装構造及びその製造方法の実施の形態について実施例を
用いて説明する。なお、従来技術と同じ機能の部分には
同じ符号を付した。
【0014】図1は、この発明によるフリップチップ実
装構造の実施例の構造を示す断面図であり、図2はその
製造方法の実施例を示し、(a)は接合直前の状態を示
す断面図、(b)は接合途中の状態を示す断面図であ
る。
【0015】このフリップチップ実装構造の実施例は、
半導体べアチップ(図においては半導体チップ)1の電
極2の上に形成された金スタッドバンプ3と、基板4の
銅電極5とが直接に接合されている。両者が直接に接合
できるのは、銅電極5の表面がアルゴンガスを用いたプ
ラズマ処理によって清浄化され且つ活性化されているか
らである。
【0016】このプラズマ処理の条件は、RF出力密度
が400 W/900cm2、アルゴンガス圧が0.1 Torr、処理時
間が60秒、である。この処理は、プラズマ中に生成され
るアルゴンイオンを電界で加速して銅電極5の表面に衝
突させて、銅電極5の表面に付着している有機物等の汚
れや表面に生成されている酸化銅等を除去する処理であ
る。この処理によって、銅電極5の表面が、清浄化され
且つ活性化されたプラズマ処理面51となる。銅電極5の
表面に付着している有機物等の汚れや表面に生成されて
いる酸化銅等は、金スタッドバンプ3と銅電極5との直
接接合を阻害するので、これらを除去することが重要な
のである。
【0017】金スタッドバンプ3は、例えば線径32μm
の金線が250 ℃で10gの荷重を30秒間加えられて電極2
に接合された後で、電極2に垂直方向に引きちぎられ
て、図に示したような先端が尖った形状に成形されたも
のである。
【0018】基板4の銅電極5と半導体ベアチップ1の
金スタッドバンプ3との接合工程は、半導体ベアチップ
1を保持する治具の温度を制御して半導体ベアチップ1
を所定の温度に加熱し、この治具によって、金スタッド
バンプ3を銅電極5に荷重を制御しながら押しつける工
程である。基板4を加熱しないのは、プラズマ処理によ
って清浄化された銅電極5の表面状態を維持させるため
であり、この効果によって、空気中においても接合が可
能となっている。なお、接合雰囲気を不活性ガス雰囲気
にすれば、プラズマ処理による銅電極5の表面状態をよ
り長時間維持することができる。
【0019】接合工程において、金スタッドバンプ3の
尖った部分が、プラズマ処理で清浄化され且つ活性化さ
れた銅電極5に接触し、その先端部が銅電極5内に食い
込むことによって銅の新生面を露出させ、銅の新生面と
金とが接触する。その結果、金と銅との相互拡散が十分
に進行し、好適な接合状態が得られる。金スタッドバン
プ3の尖った部分が銅電極5内に食い込むのは、尖端の
小面積に荷重が集中するのに加えて、銅電極5の表面が
プラズマ処理で清浄化され且つ活性化されているからで
ある。金と銅とが相互拡散して好適な接合状態となった
部分には、金と銅との金属間化合物であるCuAu3 が形成
されているものと推定している。
【0020】図2(a)は、金スタッドバンプ3の尖っ
た部分が銅電極5のプラズマ処理面51に接触する直前の
状態を示しており、(b)は、尖った部分が銅電極5に
幾らか食い込んで、バンプ食い込み部52が見られる状態
を示している。半導体ベアチップ1の加熱温度を230 ℃
から270 ℃とし、荷重を10〜20g/バンプとし、荷重保
持時間を30秒間とすると、食い込みと変形と相互拡散が
適度に進行して図1に示す状態となり、完全な接合が完
成する。最終的な接合部分の面積は、φ50〜60μm 程度
であり、単位面積当たりの荷重としては3〜10kg/mm2
となる。ただし、接合初期においては、金スタッドバン
プ3の尖端だけが銅電極5に接触するので、単位面積当
たりの荷重はこれよりはるかに大きな値となっている。
前記荷重が10g/バンプ未満または加熱温度が230 ℃未
満になると、接合部分の変形及び反応が不十分となり、
十分な接合ができなく、荷重が20g/バンプ超過または
加熱温度が270 ℃超過になると、金スタッドバンプ3が
変形過剰となる。
【0021】この実施例によれば、接合不良やブリッジ
は発生せず、信頼性の高いフリップチップ実装が実現で
きた。なお、上記の実施例においては、半導体ベアチッ
プ1を基板4にフリップチップ実装する場合を説明した
が、半導体以外のベアチップに対しても同様に有効であ
る。また、上記の実施例においては、アルゴンガスによ
るプラズマ処理を説明したが、水素ガスを用いた反応性
プラズマ処理も同様に有効である。
【0022】
【発明の効果】この発明によれば、ベアチップを基板上
に直接に実装するフリップチップ実装構造において、ベ
アチップの電極上に形成された金スタッドバンプと、プ
ラズマ処理で清浄化且つ活性化された基板の銅電極と
が、直接に接合されている。プラズマ処理で清浄化且つ
活性化された銅電極の表面には、汚れや酸化層等の異物
が存在しないので、処理された銅電極と金スタッドパン
プとは比較的低温で容易に直接反応して接合する。しか
も、この構造においては、スクリーン印刷工程やはんだ
接合工程に伴うような寸法上の制約はない。したがっ
て、製造工程が単純であり、電極間ピッチが狭くなって
も接続不良やブリッジ等を発生せず、且つ接続信頼性が
高いフリップチップ実装構造を提供することができる
(請求項1の発明)。
【0023】次は、請求項1のフリップチップ実装構造
の製造方法であって、ベアチップの電極上に金スタッド
バンプを形成する工程と、基板上の銅電極の表面を清浄
化且つ活性化するためのプラズマ処理工程と、プラズマ
処理された銅電極の表面に、べアチップの金スタッドバ
ンプを直接に接合する工程とを備えている。金スタッド
バンプの形成工程や、プラズマ処理工程、銅電極と金ス
タッドバンプとの直接接合工程には、従来技術における
スクリーン印刷工程やはんだ接合工程のような寸法上の
制約はなく、工程も単純である。したがって、製造工程
が単純であり、電極間ピッチが狭くなっても接続不良や
ブリッジ等を発生せず、且つ接続信頼性が高いフリップ
チップ実装構造の製造方法を提供することができる(請
求項2の発明)。
【0024】請求項2のフリップチップ実装構造の製造
方法において、プラズマ処理工程がアルゴンガスまたは
水素ガスによるプラズマ処理工程であり、接合工程は、
雰囲気が空気中または不活性雰囲気中であり、接合部温
度が230 〜270 ℃であり、且つ最終接合面積に対する単
位面積当たり荷重が3〜10kg/mm2 である加圧熱処理工
程である。このようなプラズマ処理工程や加圧熱処理工
程は、現在の技術レベルにおいては、どちらも容易に実
施できる処理工程である。したがって、この発明の課題
を容易に確実に達成することができる(請求項3の発
明)。
【図面の簡単な説明】
【図1】この発明によるフリップチップ実装構造の実施
例の構造を示す断面図
【図2】この発明によるフリップチップ実装構造の製造
方法の実施例を示し、(a)は接合直前の状態を示す断
面図、(b)は接合途中の状態を示す断面図
【図3】従来技術によるフリップチップ実装方法の一例
を示す断面図
【図4】従来技術によるフリップチップ実装方法の他例
を示す断面図
【符号の説明】
1 半導体チップ 2 電極 3 金スタッドバンプ 4 基板 5 銅電極 51 プラズマ処理面 52 バンプ食い込み部 6 クリームはんだ 7 ACF

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】ベアチップを基板上に直接に実装するフリ
    ップチップ実装構造において、 ベアチップの電極上に形成された金スタッドバンプと、
    プラズマ処理で清浄化且つ活性化された基板の銅電極と
    が、直接に接合されていることを特徴とするフリップチ
    ップ実装構造。
  2. 【請求項2】請求項1のフリップチップ実装構造の製造
    方法であって、 ベアチップの電極上に金スタッドバンプを形成する工程
    と、 基板上の銅電極の表面を清浄化且つ活性化するためのプ
    ラズマ処理工程と、 プラズマ処理された銅電極の表面に、ベアチップの金ス
    タッドバンプを直接に接合する接合工程とを備えている
    ことを特徴とするフリップチップ実装構造の製造方法。
  3. 【請求項3】前記プラズマ処理工程のプラズマ処理がア
    ルゴンガスまたは水素ガスによるプラズマ処理であり、 前記接合工程は、雰囲気が空気中または不活性雰囲気中
    であり、接合部温度が230 〜270 ℃であり、且つ最終接
    合面積に対する単位面積当たり荷重が3〜10kg/mm2
    ある加圧熱処理工程であることを特徴とする請求項2に
    記載のフリップチップ実装構造の製造方法。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003001858A1 (en) * 2001-06-20 2003-01-03 Toray Engineering Co., Ltd. Method and device for installation
WO2003077307A1 (en) * 2002-03-11 2003-09-18 Toyo Kohan Co., Ltd. Electronic circuit device and porduction method therefor
WO2004030079A1 (ja) * 2002-09-26 2004-04-08 Toray Engineering Co., Ltd. 接合方法および装置
US6955948B2 (en) 2001-01-19 2005-10-18 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a component built-in module
US6975516B2 (en) 2001-10-18 2005-12-13 Matsushita Electric Industrial Co., Ltd. Component built-in module and method for producing the same
WO2006006817A1 (en) * 2004-07-14 2006-01-19 Ixelon Co., Ltd. Junction structure of display driver chip and ic chip and flexible substrate using au flat bump, and junction metheod thereof
DE102011006341A1 (de) 2010-04-02 2011-10-06 Denso Corporation Verfahren zur Fertigung eines Verdrahtungssubsrats mit eingebetteten Halbleiterchip
JP4932040B1 (ja) * 2011-02-28 2012-05-16 アキム株式会社 電子部品組み立て方法、電子部品組み立て装置
US8240539B2 (en) 2004-05-28 2012-08-14 Panasonic Corporation Joining apparatus with UV cleaning
KR20130020565A (ko) 2011-08-17 2013-02-27 소니 주식회사 반도체 장치, 반도체 장치의 제조 방법 및 전자 기기
JP2017112199A (ja) * 2015-12-16 2017-06-22 新光電気工業株式会社 配線基板、半導体装置
CN110707186A (zh) * 2019-10-21 2020-01-17 深圳市华星光电半导体显示技术有限公司 Led显示面板的制备方法
CN112993135A (zh) * 2020-07-01 2021-06-18 重庆康佳光电技术研究院有限公司 显示面板的制作方法、显示面板及显示装置
WO2022000385A1 (zh) * 2020-07-01 2022-01-06 重庆康佳光电技术研究院有限公司 显示面板的制作方法、显示面板及显示装置

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955948B2 (en) 2001-01-19 2005-10-18 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a component built-in module
WO2003001858A1 (en) * 2001-06-20 2003-01-03 Toray Engineering Co., Ltd. Method and device for installation
US6975516B2 (en) 2001-10-18 2005-12-13 Matsushita Electric Industrial Co., Ltd. Component built-in module and method for producing the same
US7294587B2 (en) 2001-10-18 2007-11-13 Matsushita Electric Industrial Co., Ltd. Component built-in module and method for producing the same
WO2003077307A1 (en) * 2002-03-11 2003-09-18 Toyo Kohan Co., Ltd. Electronic circuit device and porduction method therefor
WO2004030079A1 (ja) * 2002-09-26 2004-04-08 Toray Engineering Co., Ltd. 接合方法および装置
US8240539B2 (en) 2004-05-28 2012-08-14 Panasonic Corporation Joining apparatus with UV cleaning
WO2006006817A1 (en) * 2004-07-14 2006-01-19 Ixelon Co., Ltd. Junction structure of display driver chip and ic chip and flexible substrate using au flat bump, and junction metheod thereof
DE102011006341A1 (de) 2010-04-02 2011-10-06 Denso Corporation Verfahren zur Fertigung eines Verdrahtungssubsrats mit eingebetteten Halbleiterchip
JP4932040B1 (ja) * 2011-02-28 2012-05-16 アキム株式会社 電子部品組み立て方法、電子部品組み立て装置
KR20130020565A (ko) 2011-08-17 2013-02-27 소니 주식회사 반도체 장치, 반도체 장치의 제조 방법 및 전자 기기
JP2013042005A (ja) * 2011-08-17 2013-02-28 Sony Corp 半導体装置、半導体装置の製造方法、及び、電子機器
US9105625B2 (en) 2011-08-17 2015-08-11 Sony Corporation Semiconductor apparatus, method of manufacturing semiconductor apparatus, and electronic apparatus
JP2017112199A (ja) * 2015-12-16 2017-06-22 新光電気工業株式会社 配線基板、半導体装置
CN110707186A (zh) * 2019-10-21 2020-01-17 深圳市华星光电半导体显示技术有限公司 Led显示面板的制备方法
CN112993135A (zh) * 2020-07-01 2021-06-18 重庆康佳光电技术研究院有限公司 显示面板的制作方法、显示面板及显示装置
WO2022000385A1 (zh) * 2020-07-01 2022-01-06 重庆康佳光电技术研究院有限公司 显示面板的制作方法、显示面板及显示装置
US12040431B2 (en) 2020-07-01 2024-07-16 Chongqing Konka Photoelectric Technology Research Institute Co., Ltd. Method for manufacturing display panel, display panel, and display apparatus

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