JPH03217024A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03217024A JPH03217024A JP2012091A JP1209190A JPH03217024A JP H03217024 A JPH03217024 A JP H03217024A JP 2012091 A JP2012091 A JP 2012091A JP 1209190 A JP1209190 A JP 1209190A JP H03217024 A JPH03217024 A JP H03217024A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- melting point
- alloy
- low melting
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 70
- 239000000956 alloy Substances 0.000 claims abstract description 70
- 238000002844 melting Methods 0.000 claims abstract description 49
- 230000008018 melting Effects 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000000203 mixture Substances 0.000 claims abstract description 10
- 230000004907 flux Effects 0.000 abstract description 5
- 238000005476 soldering Methods 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 13
- 238000010438 heat treatment Methods 0.000 description 9
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000000155 melt Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910020220 Pb—Sn Inorganic materials 0.000 description 1
- 229910005728 SnZn Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- -1 or the like is used Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電極を精密に接合させるための技術、特に、フ
リップチップのように高密度に配置された電極を基板側
に正確に位置合わせさせるために用いて効果のある技術
に関するものである。
リップチップのように高密度に配置された電極を基板側
に正確に位置合わせさせるために用いて効果のある技術
に関するものである。
例えば、はんだバンブを電極とするフリップチップ技術
による半導体装置を搭載基板に接合するに際しては、搭
載基板の基板電極とはんだバンプとを正確に位置決めし
、この状態を保持したまま加熱してはんだ接合を行って
いる。
による半導体装置を搭載基板に接合するに際しては、搭
載基板の基板電極とはんだバンプとを正確に位置決めし
、この状態を保持したまま加熱してはんだ接合を行って
いる。
このようなフリップチップに関する技術は、例えば、総
研出版株式会社発行、武石喜幸監訳「超LSIテクノロ
ジー」610頁に記載されている。
研出版株式会社発行、武石喜幸監訳「超LSIテクノロ
ジー」610頁に記載されている。
ところで、本発明者は、高密度に配設された電極の位置
ずれについて検討した。
ずれについて検討した。
以下は、本発明者によって検討された技術であり、その
概要は次の通りである。
概要は次の通りである。
すなわち、半導体装置などの搭載部品を搭載基板に搭載
する場合、搭載基板の基板電極上にフラックスを塗布し
、このスラックスの粘性力を利用して半導体チップのは
んだバンプを仮止めし、はんだ接合の雰囲気中への移送
が完了するまで位置ずれを生じないようにしている。
する場合、搭載基板の基板電極上にフラックスを塗布し
、このスラックスの粘性力を利用して半導体チップのは
んだバンプを仮止めし、はんだ接合の雰囲気中への移送
が完了するまで位置ずれを生じないようにしている。
ところが、前記の如くフラックスを用いて仮止めを行う
接合工程を有する半導体装置においては、フラックスの
粘性力がそれほど強力ではないため、外力が加わると位
置ずれを生じるという問題のあることが見出された。
接合工程を有する半導体装置においては、フラックスの
粘性力がそれほど強力ではないため、外力が加わると位
置ずれを生じるという問題のあることが見出された。
そこで、本発明の目的は、基板との仮止めが搬入完了ま
で位置ずれを生じさせないようにする技術を提供するこ
とにある。
で位置ずれを生じさせないようにする技術を提供するこ
とにある。
本発明の前記の目的と新規な特徴は、本明細書の記述訴
よび添付図面から明らかになるであろう。
よび添付図面から明らかになるであろう。
−3−
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下の通りである。
要を簡単に説明すれば、以下の通りである。
すなわち、パッケージから同一平面上に露出するように
電極部が形成され、この電極部が基板側の電極にはんだ
接続される半導体装置であって、前記電極部の少なくと
も1つを低融点の組成にし、あるいは少なくともその接
続部を低融点の組成の電極用合金で覆うようにしたもの
である。
電極部が形成され、この電極部が基板側の電極にはんだ
接続される半導体装置であって、前記電極部の少なくと
も1つを低融点の組成にし、あるいは少なくともその接
続部を低融点の組成の電極用合金で覆うようにしたもの
である。
上記した手段によれば、電極部の内で低融点電極用合金
によるもののみが位置合わせと共に施される低い温度の
加熱によって溶融し、搭載部品と搭載基板との位置固定
が行われる。したがって、他の電極部を溶融するために
加熱炉に搬入する過程で外力が付与されても、位置ずれ
を生じさせることがない。
によるもののみが位置合わせと共に施される低い温度の
加熱によって溶融し、搭載部品と搭載基板との位置固定
が行われる。したがって、他の電極部を溶融するために
加熱炉に搬入する過程で外力が付与されても、位置ずれ
を生じさせることがない。
〔実施例1〕
第1図は本発明による半導体装置の一実施例の搭載前を
示す正面図、第2図は本発明による半導4− 体装置の搭載後を示す正面図である。
示す正面図、第2図は本発明による半導4− 体装置の搭載後を示す正面図である。
搭載部品1は半導体装置であり、半導体チップ(不図示
)がパッケージで覆われると共に、このパッケージ下面
には、配線2が露出するように設けられている。配線2
は、一定間隔にパッケージの下部周縁(さらには下部全
面)に所定間隔に多数が配設されている。この配線2の
内の四隅(または対角線上の最も外側の2点)には低融
点の低融点電極用合金3が設けられ、他の配線2には低
融点電極用合金3より数十℃高い融点(例えば、312
℃の融点)を有する電極用合金4が電極部として設けら
れている。
)がパッケージで覆われると共に、このパッケージ下面
には、配線2が露出するように設けられている。配線2
は、一定間隔にパッケージの下部周縁(さらには下部全
面)に所定間隔に多数が配設されている。この配線2の
内の四隅(または対角線上の最も外側の2点)には低融
点の低融点電極用合金3が設けられ、他の配線2には低
融点電極用合金3より数十℃高い融点(例えば、312
℃の融点)を有する電極用合金4が電極部として設けら
れている。
電極用合金4には、pb(鉛)−Sn(錫)系、Ag(
銀)−Sn系が用いられ、低融点低融点電極用合金3に
はBi(ビスマス)−Pb−Sn系、Bi−STI−C
d (カドミウム)系、Bi−SnZn(亜鉛)系、
Bi−Cd系もしくは電極用合金4より低融点なPb−
Sn系を用いる。この電極用合金4の形成方法としては
、必要量の合金を治具(不図示)によって、前記特定の
配線2に当て、加熱接合によって接合する。
銀)−Sn系が用いられ、低融点低融点電極用合金3に
はBi(ビスマス)−Pb−Sn系、Bi−STI−C
d (カドミウム)系、Bi−SnZn(亜鉛)系、
Bi−Cd系もしくは電極用合金4より低融点なPb−
Sn系を用いる。この電極用合金4の形成方法としては
、必要量の合金を治具(不図示)によって、前記特定の
配線2に当て、加熱接合によって接合する。
一方、搭載部品1が搭載される搭載基板5は、ガラス、
セラミック、プラスチックなどが用いられ、配線2の各
々に対向する位匿に基板電極6が設けられており、低融
点電極用合金3及び電極用合金4がはんだ接続される。
セラミック、プラスチックなどが用いられ、配線2の各
々に対向する位匿に基板電極6が設けられており、低融
点電極用合金3及び電極用合金4がはんだ接続される。
また、基板電極6は、ニッケル(Ni)の表面に金(A
u)を施した薄い金属層が用いられ、不図示の基板内配
線に接続されている。
u)を施した薄い金属層が用いられ、不図示の基板内配
線に接続されている。
搭載部品1を搭載基板5に搭載するに際しては、第1図
に示すように、予め低融点電極用合金3及び電極用合金
4が設けられた搭載部品1をフラックスを塗布した搭載
基板5上に位置決めし、低融点電極用合金3及び電極用
合金4と基板電極6を接触させ、この状態のまま(すな
わち搭載基板5を移動させず)、低融点電極用合金3が
溶融し電極用合金4が溶融しない程度に設置雰囲気を加
熱する。この加熱により、低融点電極用合金3のみが溶
融し、搭載部品1と搭載基板5が部分的に接続(すなわ
ち、仮止め)される。したがって、外部から衝撃などの
外力が与えられても、低融点電極用合金3及び電極用合
金4と基板電極6との間に位首ずれを生じることがない
。こののち、加熱炉などへ搬入して電極用合金4を溶融
させ、全ての基板電極6に電極用合金をはんだ接続する
。
に示すように、予め低融点電極用合金3及び電極用合金
4が設けられた搭載部品1をフラックスを塗布した搭載
基板5上に位置決めし、低融点電極用合金3及び電極用
合金4と基板電極6を接触させ、この状態のまま(すな
わち搭載基板5を移動させず)、低融点電極用合金3が
溶融し電極用合金4が溶融しない程度に設置雰囲気を加
熱する。この加熱により、低融点電極用合金3のみが溶
融し、搭載部品1と搭載基板5が部分的に接続(すなわ
ち、仮止め)される。したがって、外部から衝撃などの
外力が与えられても、低融点電極用合金3及び電極用合
金4と基板電極6との間に位首ずれを生じることがない
。こののち、加熱炉などへ搬入して電極用合金4を溶融
させ、全ての基板電極6に電極用合金をはんだ接続する
。
このように、低融点電極用合金3が仮止め部材と本来の
電極とを兼用し、通常与えられるような外力に対して剥
離などを生じることがない状態で搭載部品1と搭載基板
5が固定されるため、加熱炉への搬送過程で衝撃などが
付与されても、低融点電極用合金3及び電極用合金4と
基板電極6との間に位置ずれを生じることがない。
電極とを兼用し、通常与えられるような外力に対して剥
離などを生じることがない状態で搭載部品1と搭載基板
5が固定されるため、加熱炉への搬送過程で衝撃などが
付与されても、低融点電極用合金3及び電極用合金4と
基板電極6との間に位置ずれを生じることがない。
〔・実施例2〕
第3図は本発明による半導体装置の第2実施例の搭載前
を示す正面図、第4図は第3図の実施例による半導体装
置の搭載後を示す正面図である。
を示す正面図、第4図は第3図の実施例による半導体装
置の搭載後を示す正面図である。
本実施例は、前記実施例が低融点電極用合金3を搭載部
品1側に設けていたのに対し、搭載基板5側に設けたと
ころに特徴がある。すなわち、低融点電極用合金3を基
板電極6の内の四隅(ある−7− いは対角線上の最も外側の2点)に設けたものである。
品1側に設けていたのに対し、搭載基板5側に設けたと
ころに特徴がある。すなわち、低融点電極用合金3を基
板電極6の内の四隅(ある−7− いは対角線上の最も外側の2点)に設けたものである。
この形成方法としては、前記の方法の他、予め小片にし
た合金を低融点電極用合金3として基板電極6に圧着し
、これを加熱溶融するようにしてもよい。
た合金を低融点電極用合金3として基板電極6に圧着し
、これを加熱溶融するようにしてもよい。
本実施例においては、第3図のように搭載部品1と搭載
基板5を位置決めしてから、両者を圧着した状態で低融
点電極用合金3が溶融する程度の温度で予備加熱し、低
融点電極用合金3のみを溶融させ、低融点電極用合金3
を対向する配線2に接合する。この後、加熱炉へ搬入し
、電極用合金4を溶融させて電極用合金4とこれに対向
する基板電極6を接続する。この実施例においては、前
記実施例と全く同一の効果を得ることができる。
基板5を位置決めしてから、両者を圧着した状態で低融
点電極用合金3が溶融する程度の温度で予備加熱し、低
融点電極用合金3のみを溶融させ、低融点電極用合金3
を対向する配線2に接合する。この後、加熱炉へ搬入し
、電極用合金4を溶融させて電極用合金4とこれに対向
する基板電極6を接続する。この実施例においては、前
記実施例と全く同一の効果を得ることができる。
〔実施例3〕
第5図は本発明による半導体装置の第3実施例の搭載前
を示す正面図、第6図は第5図の実施例による半導体装
置の搭載後を示す正面図である。
を示す正面図、第6図は第5図の実施例による半導体装
置の搭載後を示す正面図である。
本実施例は、搭載部品1の配線2には電極用合金4のみ
を設けるものとし、基板電極6の内の四−8 隅(あるいは対角線上の最も外側の2点)の電極表面に
のみ薄く低融点電極用合金7を設けるようにしたもので
ある。低融点電極用合金7は、摩く形成した場合、隣接
の電極に対しブリッジなどを生じるので、できるだけ薄
くし、必要部以外に溶出しないようにするのが望ましい
。
を設けるものとし、基板電極6の内の四−8 隅(あるいは対角線上の最も外側の2点)の電極表面に
のみ薄く低融点電極用合金7を設けるようにしたもので
ある。低融点電極用合金7は、摩く形成した場合、隣接
の電極に対しブリッジなどを生じるので、できるだけ薄
くし、必要部以外に溶出しないようにするのが望ましい
。
なお、低融点電極用合金7を形成する方法としては、前
記の他に、搭載基板5上に低融点電極用合金7を設ける
対象の基板電極6のみが露出するマスクを置き、蒸着、
ディッピングなどによって形成することもできる。
記の他に、搭載基板5上に低融点電極用合金7を設ける
対象の基板電極6のみが露出するマスクを置き、蒸着、
ディッピングなどによって形成することもできる。
本実施例においては、第5図のように搭載部品lと搭載
基板5を位置決めしてから、両者を圧着した状態で低融
点電極用合金7が溶融する程度の温度で予備加熱し、低
融点電極用合金7のみを溶融させ、この低融点電極用合
金7を電極用合金4と基板電極60間に介在させる。こ
れによって、搭載部品1と搭載基板5が固定され、外力
が加えられても電極間に位置ずれを生じさせることがな
い。
基板5を位置決めしてから、両者を圧着した状態で低融
点電極用合金7が溶融する程度の温度で予備加熱し、低
融点電極用合金7のみを溶融させ、この低融点電極用合
金7を電極用合金4と基板電極60間に介在させる。こ
れによって、搭載部品1と搭載基板5が固定され、外力
が加えられても電極間に位置ずれを生じさせることがな
い。
〔実施例4〕
第7図は本発明による半導体装置の第4実施例の搭載前
を示す正面図、第8図は第7図の実施例による半導体装
置の搭載後を示す正面図である。
を示す正面図、第8図は第7図の実施例による半導体装
置の搭載後を示す正面図である。
本実施例は、第5図及び第6図に示した実施例が、低融
点電極用合金7を特定した基板電極6に設けていたのに
対し、逆に、電極用合金4側に薄く形成するようにした
ものである。すなわち、搭載部品1側の配線2の全てに
電極用合金4のみを設けるものとし、この内の四隅(あ
るいは対角線上の最も外側の2点)にのみ低融点電極用
合金8を設けるものとしたものである。低融点電極用合
金8の形成方法は、低融点電極用合金7と同様にマスク
を用いて蒸着を行うことにより達成できる。
点電極用合金7を特定した基板電極6に設けていたのに
対し、逆に、電極用合金4側に薄く形成するようにした
ものである。すなわち、搭載部品1側の配線2の全てに
電極用合金4のみを設けるものとし、この内の四隅(あ
るいは対角線上の最も外側の2点)にのみ低融点電極用
合金8を設けるものとしたものである。低融点電極用合
金8の形成方法は、低融点電極用合金7と同様にマスク
を用いて蒸着を行うことにより達成できる。
実装に際しては、第7図のように搭載部品1と搭載基板
5を位置決めしてから、両者を圧着した状態で低融点電
極用合金8が溶融する程度の温度で予備加熱し、低融点
電極用合金7のみを溶融させ、この低融点電極用合金7
を電極用合金4と基板電極6の間に介在させる。これに
よって、搭載部品1と搭載基板5が固定され、外力が加
えられても電極間に位置ずれを生じさせることがない。
5を位置決めしてから、両者を圧着した状態で低融点電
極用合金8が溶融する程度の温度で予備加熱し、低融点
電極用合金7のみを溶融させ、この低融点電極用合金7
を電極用合金4と基板電極6の間に介在させる。これに
よって、搭載部品1と搭載基板5が固定され、外力が加
えられても電極間に位置ずれを生じさせることがない。
低融点電極用合金8を溶融させた後、加熱炉などへ搬入
して電極用合金4を溶融させ、電極用合金4と基板電極
6をはんだ接続する。
して電極用合金4を溶融させ、電極用合金4と基板電極
6をはんだ接続する。
以上本発明によってなされた発明を実施例に基づき具体
的に説明したが、本発明は前記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることは言うまでもない。
的に説明したが、本発明は前記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることは言うまでもない。
例えば、前記各実施例では、低融点の電極用合金3(あ
るいは、低融点電極用合金7、低融点電極用合金8)を
配線2側または基板電極6側のいずれか一方に設けるも
のとしたが、双方に設けるようにしてもよい。
るいは、低融点電極用合金7、低融点電極用合金8)を
配線2側または基板電極6側のいずれか一方に設けるも
のとしたが、双方に設けるようにしてもよい。
また、前記実施例においては、はんだバンプを例に説明
したが、この他、ガルウィング型のリードを有するもの
に対しても適用可能である。
したが、この他、ガルウィング型のリードを有するもの
に対しても適用可能である。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下−11 記の通りである。
って得られる効果を簡単に説明すれば下−11 記の通りである。
すなわち、パッケージから同一平面上に露出するように
電極部が形成され、この電極部が基板側の電極にはんだ
接続される半導体装置であって、前記電極部の少なくと
も1つを低融点の組成にし、あるいは少なくともその接
続部を低融点の組成の電極用合金で覆うようにしたので
、他の電極部を溶融するために加熱炉に搬入する過程で
外力が付与されても、位置づれを生じさせることがない
。
電極部が形成され、この電極部が基板側の電極にはんだ
接続される半導体装置であって、前記電極部の少なくと
も1つを低融点の組成にし、あるいは少なくともその接
続部を低融点の組成の電極用合金で覆うようにしたので
、他の電極部を溶融するために加熱炉に搬入する過程で
外力が付与されても、位置づれを生じさせることがない
。
第1図は本発明による半導体装置の一実施例の搭載前を
示す正面図、 第2図は本発明による半導体装置の搭載後を示す正面図
、 第3図は本発明による半導体装置の第2実施例の搭載前
を示す正面図、 第4図は第3図の実施例による半導体装置の搭載後を示
す正面図、 第5図は本発明による半導体装置の第3実施例の搭載前
を示す正面図、 一1 2一 第6図は第5図の実施例による半導体装置の搭載後を示
す正面図、 第7図は本発明による半導体装置の第4実施例の搭載前
を示す正面図、 第8図は第7図の実施例による半導体装置の搭載後を示
す正面図である。 1・・・搭載部品、2・・・配線、3,7.8・・・低
融点電極用合金、4・・・電極用合金、5・・・搭載基
板、6・・・基板電極。
示す正面図、 第2図は本発明による半導体装置の搭載後を示す正面図
、 第3図は本発明による半導体装置の第2実施例の搭載前
を示す正面図、 第4図は第3図の実施例による半導体装置の搭載後を示
す正面図、 第5図は本発明による半導体装置の第3実施例の搭載前
を示す正面図、 一1 2一 第6図は第5図の実施例による半導体装置の搭載後を示
す正面図、 第7図は本発明による半導体装置の第4実施例の搭載前
を示す正面図、 第8図は第7図の実施例による半導体装置の搭載後を示
す正面図である。 1・・・搭載部品、2・・・配線、3,7.8・・・低
融点電極用合金、4・・・電極用合金、5・・・搭載基
板、6・・・基板電極。
Claims (1)
- 【特許請求の範囲】 1、パッケージから同一平面上に露出するように電極部
が形成され、この電極部が基板側の電極にはんだ接続さ
れる半導体装置であって、前記電極部の少なくとも1つ
を低融点の組成にし、あるいは少なくともその接続部を
低融点の組成の電極用合金で覆うことを特徴とする半導
体装置。 2、パッケージから同一平面上に露出するように電極部
が形成され、この電極部が基板側の電極にはんだ接続さ
れる半導体装置であって、前記基板側電極の内の少なく
とも1つを低融点の電極用合金で覆うことを特徴とする
半導体装置。 3、パッケージから同一平面上に露出するように電極部
が形成され、この電極部が基板側の電極にはんだ接続さ
れる半導体装置であって、前記電極部の内の少なくとも
1つには電極部を設けず、これに対応する基板側電極上
に前記電極部と同一形状で低融点の電極用合金を配設す
ることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012091A JPH03217024A (ja) | 1990-01-22 | 1990-01-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012091A JPH03217024A (ja) | 1990-01-22 | 1990-01-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03217024A true JPH03217024A (ja) | 1991-09-24 |
Family
ID=11795902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012091A Pending JPH03217024A (ja) | 1990-01-22 | 1990-01-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03217024A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6121062A (en) * | 1993-08-13 | 2000-09-19 | Fujitsu Limited | Process of fabricating semiconductor unit employing bumps to bond two components |
JP2007027576A (ja) * | 2005-07-20 | 2007-02-01 | Rohm Co Ltd | 半導体装置 |
JP2008153502A (ja) * | 2006-12-19 | 2008-07-03 | Sony Corp | 発光装置、発光装置の製造方法および画像出力装置 |
JP2012009882A (ja) * | 2011-08-16 | 2012-01-12 | Nec Corp | Lsiパッケージ及びコア入りはんだバンプ並びにlsiパッケージ実装方法 |
JP2014231212A (ja) * | 2013-05-30 | 2014-12-11 | 京セラ株式会社 | サーマルヘッドおよびこれを備えるサーマルプリンタ |
-
1990
- 1990-01-22 JP JP2012091A patent/JPH03217024A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6121062A (en) * | 1993-08-13 | 2000-09-19 | Fujitsu Limited | Process of fabricating semiconductor unit employing bumps to bond two components |
JP2007027576A (ja) * | 2005-07-20 | 2007-02-01 | Rohm Co Ltd | 半導体装置 |
JP2008153502A (ja) * | 2006-12-19 | 2008-07-03 | Sony Corp | 発光装置、発光装置の製造方法および画像出力装置 |
JP2012009882A (ja) * | 2011-08-16 | 2012-01-12 | Nec Corp | Lsiパッケージ及びコア入りはんだバンプ並びにlsiパッケージ実装方法 |
JP2014231212A (ja) * | 2013-05-30 | 2014-12-11 | 京セラ株式会社 | サーマルヘッドおよびこれを備えるサーマルプリンタ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5655703A (en) | Solder hierarchy for chip attachment to substrates | |
US6486411B2 (en) | Semiconductor module having solder bumps and solder portions with different materials and compositions and circuit substrate | |
US6624004B2 (en) | Flip chip interconnected structure and a fabrication method thereof | |
JP3376203B2 (ja) | 半導体装置とその製造方法及びこの半導体装置を用いた実装構造体とその製造方法 | |
EP0678908B1 (en) | Low temperature ternary C4 method | |
JPH03166739A (ja) | 半田付け方法 | |
US5973406A (en) | Electronic device bonding method and electronic circuit apparatus | |
JPH09260428A (ja) | 半導体装置及びその実装方法 | |
JPH06112463A (ja) | 半導体装置及びその実装方法 | |
US6413849B1 (en) | Integrated circuit package with surface mounted pins on an organic substrate and method of fabrication therefor | |
JPH03217024A (ja) | 半導体装置 | |
JPS6349900B2 (ja) | ||
JP2001094002A (ja) | Bga実装方法およびその実装構造 | |
JP2010123676A (ja) | 半導体装置の製造方法、半導体装置 | |
JPH03241755A (ja) | 電子回路装置の製造方法 | |
JPH04233792A (ja) | 電子部品と回路板の接合方法 | |
JPS63152136A (ja) | 半導体チツプの実装方法 | |
JP3383518B2 (ja) | 半田バンプを有する配線基板の製造方法 | |
JPH0371649A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2851779B2 (ja) | 電子部品の実装方法 | |
JP2881088B2 (ja) | 半導体装置の製造方法 | |
JP2615744B2 (ja) | 半田バンプの形成方法 | |
JP2697098B2 (ja) | 部品の実装方法 | |
JPH07183330A (ja) | 半導体素子の配線基板への接続方法 | |
JP2000151086A (ja) | プリント回路ユニット及びその製造方法 |