JP2000323534A - 半導体素子の実装構造及び実装方法 - Google Patents

半導体素子の実装構造及び実装方法

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conductive pattern
tip
protruding electrode
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Masaru Sasaki
大 佐々木
Tatsu Terasaki
達 寺崎
Masuo Kato
益雄 加藤
Masami Tsurumi
正美 鶴見
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Sony Corp
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Abstract

(57)【要約】 【課題】 半導体素子側の突起電極の端面と実装基板の
導電パターンとの間に異物の粒子がかみ込むことを防止
する。 【解決手段】 半導体素子１１０のアルミ電極パッド１
１２に突起電極１１４をボンディングする。この突起電
極１１４の先端部１１４Ａに低荷重によるレベリングを
行い、僅かに平坦化する。一方、プリント配線基板１２
０上には、半導体素子１１０を実装する導電パターン１
２２を設ける。半導体素子１１０の各突起電極１１４と
プリント配線基板１２０の導電パターン１２２とを位置
合せする。半導体素子１１０に荷重をかけてプリント配
線基板１２０に低速で押し付け、また同時に、突起電極
１１４を所定温度に加熱する。これにより、突起電極１
１４の先端部１１４Ａをつぶすように変形させ、突起電
極１１４と導電パターン１２２とを接合する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子に設け
た複数の突起電極を実装基板に設けた導電パターン上に
実装する半導体素子の実装構造及び実装方法に関する。
【０００２】
【従来の技術】従来より、プリント配線基板（実装基
板）に半導体素子をフェースダウン状態で実装する、い
わゆるフリップチップ実装方法が採用されている。この
実装方法では、まず、図９に示すように、半導体素子１
０上に設けたアルミ電極パッド１２に、図示のような端
面１４Ａを有する複数の突起電極１４をボンディングし
ておく。すなわち、半導体素子１０の突起電極１４は、
この突起電極１４を半導体素子１０のアルミ電極パッド
１２にボンディングした後、突起電極１４の先端部を真
鋳等のレベラによりレベリングすることにより、均一な
高さの端面１４Ａを有するものとなっている。このレベ
リングは、例えば、突起電極数×約５０ｇｆの荷重によ
り行う。
【０００３】そして、図１０に示すように、半導体素子
１０の突起電極１４をプリント配線基板２０に設けた導
電パターン２２に位置決めし、半導体素子１０とプリン
ト配線基板２０を突き合わせて、突起電極１４を加圧及
び加熱することにより、突起電極１４と導電パターン２
２とを接合するものである。なお、半導体素子１０と導
電パターン２２の間には、半導体素子１０の接合に先だ
って半導体素子１０に供給配置された熱硬化性樹脂によ
る充填材３０が充填されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、突起電極１４の端面１４Ａ（トップ面）と
配線基板２０のパターン２２との間に樹脂の粒子等がか
み込まれ、信頼性に劣るという問題がある。
【０００５】そこで本発明の目的は、半導体素子側の突
起電極の端面と実装基板の導電パターンとの間に異物の
粒子がかみ込むことのない半導体素子の実装構造及び実
装方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は前記目的を達成
するため、半導体素子に設けた複数の突起電極を実装基
板に設けた導電パターン上に実装する実装構造におい
て、前記半導体素子の各突起電極は、実装前の状態でそ
れぞれ先鋭状に形成された先端部を有し、前記各突起電
極の先端部をレベラによって低荷重で僅かに平坦化した
後、前記各突起電極の先端部を実装基板の導電パターン
上に位置決めして突き当て、前記実装基板と半導体素子
との間に荷重と熱をかけることにより、各突起電極の先
端部を実装基板の導電パターンに低速度で押し付けて、
各突起電極の先端部を徐々に変形させ、各突起電極と実
装基板の導電パターンとを面接触状態で接合するように
したことを特徴とする。
【０００７】また本発明は、半導体素子に設けた複数の
突起電極を実装基板に設けた導電パターン上に実装する
実装方法において、前記半導体素子に設けた電極パッド
上に先鋭状の先端部を有する複数の突起電極を設けるボ
ンディング工程と、前記各突起電極の先端部をレベラに
よって低荷重で僅かに平坦化するレベリング工程と、前
記各突起電極の先端部を実装基板の導電パターン上に位
置決めして突き当てる位置決め工程と、前記実装基板と
半導体素子との間に荷重と熱をかけることにより、各突
起電極の先端部を実装基板の導電パターンに低速度で押
し付けて、各突起電極の先端部を徐々に変形させ、各突
起電極と実装基板の導電パターンとを面接触状態で接合
する実装工程とを有することを特徴とする。
【０００８】本発明による半導体素子の実装構造におい
て、半導体素子の各突起電極は、実装前の状態でそれぞ
れ先鋭状に形成された先端部を有し、各突起電極の先端
部をレベラによって低荷重で僅かに平坦化されている。
そして、この突起電極の先端部を実装基板の導電パター
ン上に位置決めして突き当て、前記実装基板と半導体素
子との間に荷重と熱をかけることにより、各突起電極の
先端部を実装基板の導電パターンに低速度で押し付け
て、各突起電極の先端部を徐々に変形させ、各突起電極
と実装基板の導電パターンとを面接触状態で接合され
る。したがって、各突起電極の先端部は、接合前の状態
では平坦面が小さいため、実装基板の導電パターンに突
き当てた状態では、その間に異物がかみ込みにくい形状
となっている。
【０００９】また、この突起電極の先端部を実装基板の
導電パターンに低速度で押し付けて徐々に変形させるこ
とにより、突起電極の先端部が、この先端部と導電パタ
ーンの間に介在した異物を内側から外側に押し出すよう
に作用し、異物を排除しながら突起電極の先端部と導電
パターンが面接触状態に変形することから、さらに異物
のかみ込みの少ない状態を得ることができる。したがっ
て、突起電極と導電パターンとの良好な接続状態を容易
に得ることができ、製品の信頼性を向上でき、歩留り等
も改善することができる。
【００１０】また本発明による半導体素子の実装方法に
おいて、まず、ボンディング工程では、半導体素子に設
けた電極パッド上に先鋭状の先端部を有する複数の突起
電極を設ける。次に、レベリング工程では、前記各突起
電極の先端部をレベラによって低荷重で僅かに平坦化す
る。この後、位置決め工程では、各突起電極の先端部を
前記実装基板の導電パターン上に位置決めして突き当て
る。この状態で、実装工程で、実装基板と半導体素子と
の間に荷重と熱をかけることにより、各突起電極の先端
部を実装基板の導電パターンに低速度で押し付けて、各
突起電極の先端部を徐々に変形させ、各突起電極と実装
基板の導電パターンとを面接触状態で接合する。したが
って、半導体素子と実装基板とを接合する前の段階では
各突起電極の先端部の平坦面は小さいため、実装基板の
導電パターンに突き当てた状態で、その間に異物がかみ
込みにくい形状となっている。
【００１１】また、この突起電極の先端部を実装基板の
導電パターンに低速度で押し付けて徐々に変形させるこ
とにより、突起電極の先端部が、この先端部と導電パタ
ーンの間に介在した異物を内側から外側に押し出すよう
に作用し、異物を排除しながら突起電極の先端部と導電
パターンが面接触状態に変形することから、さらに異物
のかみ込みの少ない状態を得ることができる。したがっ
て、突起電極と導電パターンとの良好な接続状態を容易
に得ることができ、製品の信頼性を向上でき、歩留り等
も改善することができる。
【００１２】
【発明の実施の形態】以下、本発明による半導体素子の
実装構造及び実装方法の実施の形態について説明する。
本実施の形態は、プリント配線基板（実装基板）に半導
体素子をフェースダウン状態で実装する、いわゆるフリ
ップチップ実装を用いた場合について説明する。図１〜
図７は、本実施の形態による半導体素子の実装構造及び
実装方法を説明する断面図である。
【００１３】まず、本実施の形態による半導体素子の実
装構造について説明する。図１は、突起電極を設けた半
導体素子の例を示している。本例における半導体素子１
１０は、電極面１１０Ａ上に複数のアルミ電極パッド１
１２が形成されており、各アルミ電極パッド１１２に
は、それぞれ突起電極１１４がボンディングされてい
る。この突起電極１１４は、例えば金（Ａｕ）等のよう
に一定の可塑性と加熱溶着性を有する導電材料よりな
り、例えば先鋭な円錐状の先端部１１４Ａを有する。
【００１４】次に、図２は、図１に示す突起電極にレベ
リングを行っている状態を示している。本例では、例え
ば真鋳製のレベラ１３２の平坦面１３２Ａによって各突
起電極１１４の先端部１１４Ａを低荷重により押圧し、
僅かに平坦化されている。なお、この場合の荷重とし
て、例えば、突起電極数×４〜５ｇｆの荷重が好まし
い。これにより、各突起電極１１４の先端部１１４Ａに
は、図３に示すように、小さい平坦面１１４Ｂ（例え
ば、直径５〜１０μｍ程度の円形とする）が形成され
る。このように各突起電極１１４の先端部１１４Ａは、
接合前の状態では平坦面１１４Ｂが小さいため、プリン
ト配線基板１２０の導電パターン１２２に突き当てた状
態では、その間に樹脂粒子等の異物がかみ込みにくい形
状となっている。
【００１５】一方、図４は、本例の半導体素子１１０を
実装するプリント配線基板１２０の例を示している。図
示のように、プリント配線基板１２０上には、半導体素
子１１０を実装する導電パターン１２２が設けられてい
る。また、半導体素子１１０の実装作業に先だって、プ
リント配線基板１２０上には、熱硬化性樹脂等による充
填材（封止材）１３０が配置されている。この充填材１
３０は、半導体素子１１０の突起電極１１４を避ける領
域、すなわち、図４における導電パターン１２２の中間
位置に配置されている。
【００１６】図５〜図７は、半導体素子１１０をフェー
スダウン状態でプリント配線基板１２０に実装する様子
を示している。まず、図５に示すように、半導体素子１
１０の各突起電極１１４とプリント配線基板１２０の導
電パターン１２２とを位置合せして対向配置する。そし
て、半導体素子１１０をプリント配線基板１２０側に移
動し、各突起電極１１４を導電パターン１２２に突き当
てる。この状態で、半導体素子１１０に荷重をかけてプ
リント配線基板１２０側に押し付け、また同時に、突起
電極１１４を所定温度に加熱することにより、図６に示
すように、突起電極１１４の先端部１１４Ａをつぶすよ
うに変形させ、突起電極１１４と導電パターン１２２と
を接合する。
【００１７】この際、突起電極１１４の先端部１１４Ａ
を導電パターン１２２に低速度で押し付けて徐々に変形
させるようにする。この場合の速度として、例えば、
０．１ｍｍ／ｓｅｃ以下の速度とする。図７は、このよ
うな実装作業による突起電極１１４の変形動作を示して
おり、図７（Ａ）が突起電極１１４を導電パターン１２
２に突き当てた状態、図７（Ｂ）が突起電極１１４を押
圧変形させる状態、図７（Ｃ）が突起電極１１４と導電
パターン１２２が接合した状態である。図７に矢線αで
示すように、突起電極１１４の先端部１１４Ａの変形
が、この先端部１１４Ａと導電パターン１２２の間に介
在した樹脂粒子等の異物を内側から外側に押し出すよう
に作用し、異物を排除しながら突起電極１１４の先端部
１１４Ａと導電パターン１２２が面接触状態に変形する
ことから、異物のかみ込みの少ない状態を得ることがで
きる。
【００１８】また、このような突起電極１１４の加圧変
形と同時に、プリント配線基板１２０上に配置した充填
材１３０が半導体素子１１０とプリント配線基板１２０
との間で押しつぶされて周囲に広がり、図６に示すよう
に、半導体素子１１０とプリント配線基板１２０の間に
ほぼ充填した状態で配置される。このような充填材１３
０により、半導体素子１１０とプリント配線基板１２０
の接合面が絶縁状態で封止される。以上のようにして、
本例による半導体素子の実装構造では、突起電極１１４
の先端部１１４Ａと導電パターン１２２が異物のかみ込
みの少ない状態で接合されるため、両者の良好な接続状
態を容易に得ることができ、製品の信頼性を向上でき、
歩留り等も改善することができる。
【００１９】次に、図１〜図７を用いて本実施の形態に
よる半導体素子の実装方法について説明する。まず、図
１は、半導体素子１１０に突起電極１１４をボンディン
グする工程を示している。上述のように半導体素子１１
０には、電極面１１０Ａ上に複数のアルミ電極パッド１
１２が形成されており、各アルミ電極パッド１１２に突
起電極１１４をボンディングする。
【００２０】次に、図２は、図１に示す突起電極１１４
のレベリング工程を示している。上述のように例えば真
鋳製のレベラ１３２によって各突起電極１１４の先端部
１１４Ａを低荷重（例えば、突起電極数×４〜５ｇｆ）
により押圧し、僅かに平坦化することにより、突起電極
１１４の高さを合せる。これにより、突起電極１１４の
先端部１１４Ａには、図３に示すように、平坦面１１４
Ｂ（例えば、直径５〜１０μｍ程度の円形とする）が形
成される。次に、このような突起電極１１４を設けた半
導体素子１１０を図４に示すプリント配線基板１２０の
導電パターン１２２に実装する。なお、プリント配線基
板１２０上には、半導体素子１１０の実装作業に先だっ
て、プリント配線基板１２０上には、熱硬化性樹脂等に
よる充填材（封止材）１３０が配置しておく。
【００２１】図５は、半導体素子１１０をフェースダウ
ン状態でプリント配線基板１２０に位置決めする位置決
め工程を示している。この位置決め工程では、半導体素
子１１０の各突起電極１１４とプリント配線基板１２０
の導電パターン１２２とを位置合せして対向配置する。
そして、半導体素子１１０をプリント配線基板１２０側
に移動し、各突起電極１１４を導電パターン１２２に突
き当てる。図６は、半導体素子１１０に荷重をかけてプ
リント配線基板１２０に実装する工程を示している。こ
の実装工程では、半導体素子１１０に荷重をかけてプリ
ント配線基板１２０側に押し付け、また同時に、突起電
極１１４を所定温度に加熱することにより、突起電極１
１４の先端部１１４Ａをつぶすように変形させ、突起電
極１１４と導電パターン１２２とを接合する。
【００２２】この際、突起電極１１４の先端部１１４Ａ
を導電パターン１２２に低速度で押し付けて徐々に変形
させるようにする。この場合の速度としては、例えば、
０．１ｍｍ／ｓｅｃ以下の速度とする。上述した図７の
矢線αで示すように、突起電極１１４の先端部１１４Ａ
の変形が、この先端部１１４Ａと導電パターン１２２の
間に介在した樹脂粒子等の異物を内側から外側に押し出
すように作用し、異物を排除しながら突起電極１１４の
先端部１１４Ａと導電パターン１２２が面接触状態に変
形することから、異物のかみ込みの少ない状態を得るこ
とができる。
【００２３】また、このような突起電極１１４の加圧変
形と同時に、プリント配線基板１２０上に配置した充填
材１３０が半導体素子１１０とプリント配線基板１２０
との間で押しつぶされて周囲に広がり、図６に示すよう
に、半導体素子１１０とプリント配線基板１２０の間に
ほぼ充填した状態で配置される。このような充填材１３
０により、半導体素子１１０とプリント配線基板１２０
の接合面が絶縁状態で封止される。以上のようにして、
本例による半導体素子の実装構造では、突起電極１１４
の先端部１１４Ａと導電パターン１２２が異物のかみ込
みの少ない状態で接合されるため、両者の良好な接続状
態を容易に得ることができ、製品の信頼性を向上でき、
歩留り等も改善することができる。また、本例では、突
起電極１１４を変形させて導電パターン１２２に接合す
ることから、図８に示すように、プリント配線基板１２
０に反りがある場合でも接続が可能であり、初期接続の
歩留りも良好になる。
【００２４】
【発明の効果】以上説明したように本発明による半導体
素子の実装構造では、半導体素子の各突起電極の先鋭状
の先端部をレベラによって低荷重で僅かに平坦化し、そ
の後、この突起電極の先端部を実装基板の導電パターン
上に位置決めして突き当て、実装基板と半導体素子との
間に荷重と熱をかけることにより、各突起電極の先端部
を実装基板の導電パターンに低速度で押し付けて、各突
起電極の先端部を徐々に変形させ、各突起電極と実装基
板の導電パターンとを面接触状態で接合させた構造を有
する。
【００２５】したがって、各突起電極の先端部は、接合
前の状態では平坦面が小さいため、実装基板の導電パタ
ーンに突き当てた状態では、その間に異物がかみ込みに
くい形状となり、また、この突起電極の先端部を実装基
板の導電パターンに低速度で押し付けて徐々に変形させ
ることにより、突起電極の先端部が、この先端部と導電
パターンの間に介在した異物を内側から外側に押し出す
ように作用し、異物を排除しながら突起電極の先端部と
導電パターンが面接触状態に変形することから、さらに
異物のかみ込みの少ない状態を得ることができるので、
突起電極と導電パターンとの良好な接続状態を容易に得
ることができ、製品の信頼性を向上でき、歩留り等も改
善することができる。
【００２６】また本発明による半導体素子の実装方法で
は、半導体素子の各突起電極の先鋭状の先端部をレベラ
によって低荷重で僅かに平坦化し、その後、この突起電
極の先端部を実装基板の導電パターン上に位置決めして
突き当て、実装基板と半導体素子との間に荷重と熱をか
けることにより、各突起電極の先端部を実装基板の導電
パターンに低速度で押し付けて、各突起電極の先端部を
徐々に変形させ、各突起電極と実装基板の導電パターン
とを面接触状態で接合するようにした。
【００２７】したがって、半導体素子と実装基板とを接
合する前の段階では各突起電極の先端部の平坦面は小さ
いため、実装基板の導電パターンに突き当てた状態で、
その間に異物がかみ込みにくい形状となり、また、この
突起電極の先端部を実装基板の導電パターンに低速度で
押し付けて徐々に変形させることにより、突起電極の先
端部が、この先端部と導電パターンの間に介在した異物
を内側から外側に押し出すように作用し、異物を排除し
ながら突起電極の先端部と導電パターンが面接触状態に
変形することから、さらに異物のかみ込みの少ない状態
を得ることができるので、突起電極と導電パターンとの
良好な接続状態を容易に得ることができ、製品の信頼性
を向上でき、歩留り等も改善することができる。
【図面の簡単な説明】
【図１】本発明による半導体素子の実装構造及び実装方
法に使用する半導体素子の一例を示す断面図である。
【図２】図１に示す半導体素子の突起電極のレベリング
工程を示す断面図である。
【図３】図１に示す半導体素子の突起電極のレベリング
工程後の状態を示す断面図である。
【図４】本発明による半導体素子の実装構造及び実装方
法に使用するプリント配線基板の一例を示す断面図であ
る。
【図５】図１に示す半導体素子と図４に示すプリント配
線基板との位置決め工程を示す断面図である。
【図６】図１に示す半導体素子と図４に示すプリント配
線基板との実装工程を示す断面図である。
【図７】図６に示す実装作業による突起電極の変形動作
を示す断面図である。
【図８】図１に示す半導体素子を反りのあるプリント配
線基板に実装した状態を示す断面図である。
【図９】従来の突起電極を有する半導体素子の一例を示
す断面図である。
【図１０】図９に示す半導体素子をプリント配線基板に
実装した状態を示す断面図である。
【符号の説明】
１１０……半導体素子、１１０Ａ……電極面、１１２…
…アルミ電極パッド、１１４……突起電極、１１４Ａ…
…先端部、１１４Ｂ……平坦面、１２０……プリント配
線基板、１２２……導電パターン、１３０……充填材、
１３２……レベラ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鶴見 正美 愛知県一宮市高田池尻６番地 ソニー一宮 株式会社内 Ｆターム(参考） 5F044 LL11 LL15 QQ02 QQ03 QQ04 QQ05

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子に設けた複数の突起電極を実
    装基板に設けた導電パターン上に実装する実装構造にお
    いて、 前記半導体素子の各突起電極は、実装前の状態でそれぞ
    れ先鋭状に形成された先端部を有し、 前記各突起電極の先端部をレベラによって低荷重で僅か
    に平坦化した後、前記各突起電極の先端部を実装基板の
    導電パターン上に位置決めして突き当て、 前記実装基板と半導体素子との間に荷重と熱をかけるこ
    とにより、各突起電極の先端部を実装基板の導電パター
    ンに低速度で押し付けて、各突起電極の先端部を徐々に
    変形させ、各突起電極と実装基板の導電パターンとを面
    接触状態で接合するようにした、 ことを特徴とする半導体素子の実装構造。
  2. 【請求項２】 前記実装基板上の前記各突起電極を避け
    る位置に充填材を配置し、前記充填材を前記半導体素子
    によって押圧変形させながら、前記各突起電極と実装基
    板の導電パターンとを接合することにより、実装基板と
    半導体素子との間に前記充填材を略充填状態で配置する
    ようにしたことを特徴とする請求項１記載の半導体素子
    の実装構造。
  3. 【請求項３】 前記突起電極は、半導体素子に設けた電
    極パッド上に設けられていることを特徴とする請求項１
    記載の半導体素子の実装構造。
  4. 【請求項４】 半導体素子に設けた複数の突起電極を実
    装基板に設けた導電パターン上に実装する実装方法にお
    いて、 前記半導体素子に設けた電極パッド上に先鋭状の先端部
    を有する複数の突起電極を設けるボンディング工程と、 前記各突起電極の先端部をレベラによって低荷重で僅か
    に平坦化するレベリング工程と、 前記各突起電極の先端部を実装基板の導電パターン上に
    位置決めして突き当てる位置決め工程と、 前記実装基板と半導体素子との間に荷重と熱をかけるこ
    とにより、各突起電極の先端部を実装基板の導電パター
    ンに低速度で押し付けて、各突起電極の先端部を徐々に
    変形させ、各突起電極と実装基板の導電パターンとを面
    接触状態で接合する実装工程と、 を有することを特徴とする半導体素子の実装方法。
  5. 【請求項５】 前記実装基板上の前記各突起電極を避け
    る位置に充填材を配置する工程を有し、 前記実装工程では、前記充填材を前記半導体素子によっ
    て押圧変形させながら、前記各突起電極と実装基板の導
    電パターンとを接合することにより、実装基板と半導体
    素子との間に前記充填材を略充填状態で配置するように
    したことを特徴とする請求項４記載の半導体素子の実装
    方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
JP3700563B2 (ja) * 2000-09-04 2005-09-28 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
JP3918708B2 (ja) * 2002-10-08 2007-05-23 セイコーエプソン株式会社 回路基板及びその製造方法、転写チップ、転写元基板、電気光学装置、電子機器
US8216930B2 (en) 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
WO2005048311A2 (en) 2003-11-10 2005-05-26 Chippac, Inc. Bump-on-lead flip chip interconnection
USRE47600E1 (en) * 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
KR100597993B1 (ko) * 2004-04-08 2006-07-10 주식회사 네패스 반도체 패키지용 범프, 그 범프를 적용한 반도체 패키지 및 제조방법
JP4627632B2 (ja) * 2004-05-17 2011-02-09 Ｏｋｉセミコンダクタ株式会社 半導体装置
US20090014852A1 (en) * 2007-07-11 2009-01-15 Hsin-Hui Lee Flip-Chip Packaging with Stud Bumps
JP2010123817A (ja) * 2008-11-21 2010-06-03 Fujitsu Ltd ワイヤボンディング方法および電子装置とその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3373481A (en) * 1965-06-22 1968-03-19 Sperry Rand Corp Method of electrically interconnecting conductors
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
US5889326A (en) * 1996-02-27 1999-03-30 Nec Corporation Structure for bonding semiconductor device to substrate
US6081997A (en) * 1997-08-14 2000-07-04 Lsi Logic Corporation System and method for packaging an integrated circuit using encapsulant injection

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