TWI757206B - 半導體結構及其製備方法 - Google Patents

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TWI757206B
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康庭慈
丘世仰
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南亞科技股份有限公司
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Abstract

本揭露提供一種半導體結構及其製備方法。該半導體結構包括一第一半導體元件以及一第二半導體元件。該第一半導體元件包括一第一半導體基底，一第一導電墊以及一第二導電墊。該第一導電墊設置在該第一半導體基底上。該第二導電墊設置在該第一導電墊上。該第二半導體元件設置在該第一半導體元件上並且包括該第二半導體基底以及一通孔結構。該通孔結構設置在該第二半導體基底中並且接觸該第二導電墊。該第二導電墊的一化學反應性小於該第一導電墊的該化學反應性。

Description

半導體結構及其製備方法
本申請案主張2020年9月17日申請之美國正式申請案第17/024,344號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體結構及其製備方法。特別是有關於一種使用通孔結構的半導體結構及其製備方法。
隨著半導體產業對更高性能的需求不斷增加，封裝技術已從二維(2D)朝向三維(3D)晶圓封裝發展，以提高積體電路元件中電路之密度以及性能。
在3D晶圓的封裝中，將兩個晶圓接合到導電墊，然後形成矽通孔(TSV)電極以連接第一以及第二晶圓上的導電墊。TSV電極通常包含銅或其他導電材料，是以提供導電墊之間的電連接。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一第一半導體元件以及一第二半導體元件。該第一半導體元件包括一第一半導體基底，一第一導電墊以及一第二導電墊。該第一導電墊設置在該第一半導體基底上。該第二導電墊設置在該第一導電墊上。該第二半導體元件設置在該第一半導體元件上並且包括該第二半導體基底以及一通孔結構。該通孔結構設置在該第二半導體基底中並且接觸該第二導電墊。該第二導電墊的一化學反應性小於該第一導電墊的該化學反應性。
在一些實施例中，該第二導電墊的一厚度小於該第一導電墊的一厚度。
在一些實施例中，該第一導電墊包括銅(Cu)，鋁(Al)，或其組合。
在一些實施例中，該第二導電墊包括鎢(W)，金(Au)，銀(Ag)，或其組合。
在一些實施例中，該第二導電墊的一頂面以及該第一半導體元件的一頂面是實質上共面。
在一些實施例中，該通孔結構是一矽通孔(TSV)。
本揭露另提供一種半導體結構，包括一第一晶片以及一第二晶片。該第一晶片包括一第一半導體基底以及一導電墊。該導電墊設置在該第一半導體基底上。該第二半導體晶片包括一第二半導體基底以及一通孔結構。該通孔結構設置在該第二半導體基底中並且接觸該導電墊；該導電墊的的化學反應性在沿一方向(從該通孔結構到該第一半導體基底)的不同位置而增加。
在一些實施例中，該導電墊包括一第一部分以及一第二部 分，其中該第二部分位於該第一部分以及該通孔結構之間。
在一些實施例中，該第二導電墊的一厚度小於該第一導電墊的一厚度。
在一些實施例中，該第一部分以及該第二部分的製作技術包含不同的金屬材料。
在一些實施例中，該第二部分的一化學反應性小於該第一部分的該化學反應性。
在一些實施例中，該導電墊包括一階梯結構，其中該階梯結構的一階梯高度小於1μm。
在一些實施例中，該通孔結構的一橫寬比(aspect ratio)是小於10：1。
本揭露另提供一種製造半導體結構的製備方法，包括：在一第一半導體元件上形成一第一導電墊；在該第一導電墊上形成一第二導電墊；將該第二半導體元件連接到該第一半導體元件；以及在該第二半導體元件中形成一通孔結構，其中該通孔結構接觸該第二導電墊。該第一導電墊以及第二導電墊的製作技術包含不同的金屬材料。
在一些實施例中，在該第一導電墊上形成該第二導電墊包括：在第一導電墊上形成一介電層，以及在該介電層中形成一開口以曝露該第一導電墊。
在一些實施例中，在該第一導電墊上形成該第二導電墊包括：在該開口中形成該第二導電墊。
在一些實施例中，該製備方法還包括：形成一第一導電墊以及一第二導電墊，以使該第一導電墊以及該第二導電墊中的每一個的化 學反應性在沿一方向(從該通孔結構到該第一半導體元件)的不同位置而增加。
在一些實施例中，該製備方法還包括：形成具有一厚度小於該第一導電墊的一厚度的一第二導電墊。
在一些實施例中，該製備方法還包括：形成在該第一導電墊以及該第二之間的一階梯結構。該階梯結構的一階梯高度小於1μm。
在一些實施例中，該製備方法還包括：形成橫寬比小於10：1的該通孔結構。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:半導體結構
110:第一半導體元件
110a:頂面
111:第一半導體基底
112:第一導電墊
112a:頂面
113:第二導電墊
113a:頂面
114:介電層
115:開口
116:導電層
120:第二半導體元件
121:第二半導體基底
122:通孔結構
123:通孔
130:接合層
300:半導體結構
310:半導體晶片
311:基底
312:金屬墊
320:半導體結構
322:通孔結構
400:半導體結構
400a:半導體結構
400b:半導體結構
400c:半導體結構
400d:半導體結構
410:第一晶片
411:第一半導體基底
412:導電墊
412a:第一部分
412b:第二部分
420:第二晶片
421:第二半導體基底
422:通孔結構
900:半導體結構
900a:半導體結構
900b:半導體結構
910:第一半導體元件
911:第一半導體基底
912:第一導電墊
913:第二導電墊
913a:第二導電墊
913b:第二導電墊
914:介電層
920:第二半導體元件
921:第二半導體基底
922:通孔結構
1300:半導體結構
1310:第一半導體元件
1311:第一半導體基底
1312:第一導電墊
1313:第二導電墊
1320:第二半導體元件
1321:第一導電墊
1322:通孔結構
1322a:導電層
1322b:阻擋層
D:方向
H:階梯高度
H1:階梯高度
H2:階梯高度
S11:步驟
S12:步驟
S13:步驟
S14:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1例示本揭露一些實施例之半導體結構的頂視示意圖。
圖2例示本揭露一些實施例之半導體結構沿圖1中A-A線的剖視示意圖。
圖3例示一種習用之半導體結構的剖視示意圖。
圖4例示本揭露一些實施例之半導體結構的剖視示意圖。
圖5以及圖6例示本揭露一些實施例之半導體結構的剖視示意圖。
圖7以及圖8例示本揭露一些實施例之半導體結構的剖視示意圖。
圖9例示本揭露一些實施例之半導體結構的頂視示意圖。
圖10例示本揭露一些實施例之半導體結構沿圖9中A-A線的剖視示意圖。
圖11以及圖12例示本揭露一些實施例之半導體結構的剖視示意圖。
圖13例示本揭露一些實施例之半導體結構的頂視示意圖。
圖14例示本揭露一些實施例之半導體結構沿圖13中A-A線的剖視示意圖。
圖15例示本揭露一些實施例之半導體結構的製備方法的流程圖。
圖16、圖17、圖18、圖19以及圖20例示本揭露一些實施例之半導體結構沿圖1中A-A線的各個製備階段的剖視示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包括特定特徵、結構或是特性，然而並非每一實施例必須包括該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細 節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
應當理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，為清楚以及簡單起見，圖4到圖8以及圖10到圖14中的相似特徵由相同的參考數字標識。此外，圖4到圖8以及圖10到圖 14中相似元件可以包括類似的材料，因此為了簡潔起見省略了對這些細節的重複描述。
本揭露的半導體結構可以包括在不同位置處具有不同程度的化學反應性的導電墊。舉例來說，該導電墊上部的化學反應性小於該導電墊下部的化學反應性。因此，上部比下部更不容易被氧化並且可以防止導電墊的氧化。因此，可增加導電墊以及通孔結構之間的導電性，進而提升半導體結構的元件穩定性。
另外，可以降低半導體元件中通孔結構的橫寬比。換言之，通孔結構可以在垂直維度上相對較短而在水平維度上較寬。因此，可以增加通孔結構的良率。綜上所述，本揭露的半導體結構相較於習用之半導體結構，可以提高元件的穩定性並且提高良率。下文詳細描述本揭露的半導體結構。
圖1例示本揭露一些實施例之半導體結構100的頂視示意圖，以及圖2例示本揭露一些實施例之半導體結構100的剖視示意圖。參考圖1以及圖2，在一些實施例中，半導體結構100包括第一半導體元件110以及第二半導體元件120。
在一些實施例中，第一半導體元件110可以被稱為第一晶片。第一半導體元件110可以包括邏輯元件，記憶體元件(例如SRAM)，RF元件，輸入/輸出(I/O)元件，系統單晶片(system-on-chip,SOC)元件，系統晶片元件(system-in-chip)，另一種適合類型的元件，或其組合。
在一些實施例中，第一半導體元件110包括第一半導體基底111，第一導電墊112以及第二導電墊113。第一半導體基底111的裂作技術可以包含一半導體材料，包括但不限於塊狀(bulk)矽，一半導體晶 圓，一絕緣體上矽(SOI)基底，或一矽鍺基底。亦可以使用包括III族，IV/族，以及V族元素的其他半導體材料。
在一些實施例中，第一導電墊112設置在第一半導體基底111上。在一些實施例中，第一導電墊112可以是一金屬墊。在一些實施例中，第一導電墊112包括例如是銅(Cu)，鋁(Al)，另一種適合的導電材料，或其組合的導電材料。應當理解，第一半導體基底111上的第一導電墊112的數量不限。
在一些實施例中，第二導電墊113設置在第一導電墊112上。在一些實施例中，第二導電墊113可以是一金屬墊。在一些實施例中，第一導電墊112包括導電材料例如是鎢(W)，金(Au)，銀(Ag)，另一種適合的導電材料，或其組合。應當理解，第一半導體基底111上的第二導電墊113的數量不限。
第一導電墊112以及第二導電墊113的製作技術包含不同的金屬材料。在一些實施例中，第二導電墊113的化學反應性小於第一導電墊112的化學反應性。換言之，第二導電墊113比第一導電墊112更不容易被氧化。
在一些實施例中，第二導電墊113可以做為第一導電墊112的保護層。當第一導電墊112的一頂面藉由形成在其上的一層所曝露時，第一導電墊112可以被氧化。在一些實施例中，第二導電墊113可以保護第一導電墊112不被氧化。換言之，第二導電墊113可減輕第一導電墊112受氧化的影響。
在一些實施例中，第二導電墊113可以用以填充第一導電墊112的頂面112a以及第一半導體元件110的頂面110a之間的間隙的一 層。第一導電墊112的厚度可以在不同的製程期間減小，舉例來說但不限於蝕刻製程，探針製程，或製備期間執行的其他製程。在一些實施例中，第二導電墊113可以用以填充由第一導電墊112的減小部分所造成的空間。換言之，第二導電墊113可以減輕第一導電墊112的減小的影響。
在一些實施例中，第二導電墊113的頂面113a以及第一半導體元件110的頂面110a是實質上共面。第二導電墊113的一厚度可以小於第一導電墊112的一厚度。在一些實施例中，第二導電墊113的該厚度可以小於1μm。
在一些實施例中，可以在第二導電墊113形成之前在第一導電墊112上設置介電層114。在隨後的製程中，在介電層114中形成一開口以曝露第一導電墊112的一部分。第二導電墊113在該開口中形成並且在第一導電墊112上。在一些實施例中，介電層114可以包括介電材料例如是氧化物，氮化物，聚合物，或類似材料。
在一些實施例中，第二半導體元件120可以稱作一第二晶片。第二半導體元件110可以包括邏輯元件，記憶體元件(例如SRAM)，RF元件，輸入/輸出(I/O)元件，系統單晶片(system-on-chip,SOC)元件，系統晶片(system-in-chip)元件，另一種適合類型的元件，或其組合。第一半導體元件110以及第二半導體元件120可以是相同或不同的元件。舉例來說，第一半導體元件110可以是系統單晶片(SOC)元件以及第二半導體元件120可以是一記憶體元件。應當理解，該應用不限於特定類型的元件。
在一些實施例中，第二半導體元件120設置在第一半導體元件110上。在一些實施例中，第二半導體元件120藉由接合層130連接到 第一半導體元件110。第二半導體元件120可以包括第二半導體基底121以及通孔結構122。
第二半導體基底121可以包含一半導體材料，包括但不限於塊狀矽，一半導體晶圓，一絕緣體上矽(SOI)基底，或一矽鍺基底。亦可以使用包括III族，IV族，以及V族元素的其他半導體材料。
在一些實施例中，通孔結構122設置在第二半導體基底121中並且接觸第二導電墊113。通孔結構122的製作技術包含導電材料。在一些實施例中，通孔結構122可以是一基底通孔或一矽通孔(TSV)。通孔結構122可以直接或間接接觸第二導電墊113。第二半導體元件120藉由通孔結構122電連接到第一半導體元件110。應當理解，通孔結構122的形狀以及數量不限。
圖3例示一種習用之半導體結構的剖視示意圖。參考圖3，半導體結構300包括半導體晶片310以及320。半導體晶片310具有在基底311上形成的金屬墊312。半導體晶片320藉由通孔結構322電連接到半導體晶片310。半導體結構300的金屬接墊312是一單層的金屬接墊。第二晶片320的通孔結構322接觸該單層的金屬墊312。
半導體結構300可能有一些問題，如下所述。在製程期間，該單層的金屬墊312可能被過度蝕刻或氧化。舉例來說，當金屬墊312在蝕刻操作期間被過度蝕刻時，金屬墊312的厚度可能由於蝕刻的製程而減小。因此，通孔結構322的橫寬比可能增加。舉例來說，通孔結構322的橫寬比可以高達10：1，這意味著通孔結構322的形狀在垂直方向上較高而在水平方向上較窄。因此，通孔結構322可能難以形成並且通孔結構322的良率會降低。
此外，金屬墊312可能在製造操作期間被氧化。由於金屬墊312的氧化，金屬墊312以及通孔結構322之間的導電性會降低。因此，會降低半導體結構300的元件穩定性。
請往回參考圖1以及圖2，以及圖3中習用之半導體結構300相比，本揭露的半導體結構100包括第一導電墊112以及第二導電墊113。在一些實施例中，第二導電墊113的化學反應性小於第一導電墊112的化學反應性。換言之，第二導電墊113比第一導電墊112更不易氧化，且第二導電墊113可保護第一導電墊112不被氧化。因此，可增加第一導電墊112，第二導電墊113以及通孔結構122之間的導電性，進而提升半導體結構100的元件穩定性。
此外，第二導電墊113可為通孔結構122以及第一導電墊112之間的一中間層。換言之，在蝕刻製程期間，第一導電墊112的厚度減小後，第二導電墊113被提供以連接通孔結構122以及第一導電墊112。因此，通孔結構122的橫寬比小於圖3中半導體結構300的通孔結構322的橫寬比。舉例來說，但不限於，通孔結構122的橫寬比可以低至10：1。在一些實施例中，通孔結構122的橫寬比可以低至8：1。換言之，通孔結構122在垂直方向上較短而在水平方向上較寬。因此，可以增加通孔結構122的良率。
綜上所述，本揭露的半導體結構100相較於圖3中習用之半導體結構300，是可提升元件穩定性及提升良率。
圖4例示本揭露一些實施例之半導體結構的剖視示意圖。半導體結構400包括第一晶片410以及第二晶片420。第一晶片410以及第二晶片420可稱做該第一半導體元件以及該第二半導體元件。在一些實施 例中，第一晶片410以及第二晶片420的實施例類似於圖1以及圖2中之第一半導體元件110以及第二半導體元件120的實施例，為簡潔起見省略其重複描述。
第一晶片410包括第一半導體基底411以及導電墊412。第二晶片420包括第二半導體基底421以及通孔結構422。第一半導體基底411以及第二半導體基底421的半導體材料類似於圖2中之的第一半導體基底111以及第二半導體基底121的半導體材料，為簡潔起見省略其重複描述。通孔結構422類似於圖2中之通孔結構122，為簡潔起見省略其重複描述。
導電墊412是設置在第一半導體基底411上。在一些實施例中，導電墊412的化學反應性在沿通孔結構422往第一半導體基底411的方向D1的不同位置而增加。在一些實施例中，導電墊412可以包括在不同位置具有不同化學反應性的一導電材料。舉例來說，導電材料在通孔結構422附近的部分比在第一半導體基底411附近的部分具有更小的化學活性。
在一些實施例中，導電墊412包括第一部分412a以及第二部分412b。第二部分412b位在第一部分412a以及通孔結構422之間。第二部分412b的化學反應性小於第一部分412a的化學反應性。
第一部分412a以及第二部分412b的製作技術可以包含不同的金屬材料。在一些實施例中，第一部分412a可以包括金屬材料例如是：銅(Cu)，鋁(Al)，另一種適合的導電材料，或其組合。在一些實施例中，第二部分412b可以包括金屬材料例如是：鎢(W)，金(Au)，銀(Ag)，另一種適合的導電材料，或其組合。
如圖4例示，導電墊412具有一階梯結構。在一些實施例中，階梯結構的階梯高度H小於1μm。在一些實施例中，第二部分412b的厚度(或階梯高度H)小於第一部分412a的厚度。此外，第二部分412b的寬度可以小於第一部分412a的寬度。
圖5以及圖6例示本揭露一些實施例之半導體結構400a以及400b的剖視示意圖。如圖5例示，在一些實施例中，第二部分412b的厚度以及第一部分412a的厚度可以是實質上相同。應當理解，第二部分412b的階梯高度H1(或厚度)小於1μm。如圖6例示，在一些實施例中，第二部分412b的厚度可以大於第一部分412a的厚度。應當理解，第二部分412b的階梯高度H2(或厚度)小於1μm。應當理解，第一部分412a以及第二部分412b的相對厚度不限。
圖7以及圖8例示本揭露一些實施例之半導體結構400c以及400d的剖視示意圖。如圖7例示，在一些實施例中，第二部分412b的寬度可以大於第一部分412a的寬度。如圖8例示，在一些實施例中，第二部分412b的寬度以及第一部分412a的寬度可以是實質上相同。換言之，導電墊412可以形成為一非階梯結構。應當理解，第一部分412a以及第二部分412b的相對寬度不限。
請往回參考圖4，如圖1以及圖2例示，相比於圖3中之習用半導體結構300，本揭露的半導體結構400包括導電墊412，其中導電墊412的化學反應性沿從通孔結構422到第一半導體基底411的方向D1的不同位置而增加。換言之，靠近通孔結構422的導電墊412的第二部分412b較不易氧化，因此可保護導電墊412不被氧化。因此，可增加導電墊412以及通孔結構422之間的導電性，進而提升半導體結構400的元件穩定性。
此外，當蝕刻製程期間，導電墊412的厚度減小時，導電墊412的第二部分412b被提供以將通孔結構422連接到導電墊412。因此，通孔結構422的橫寬比小於圖3中半導體結構300的通孔結構322的橫寬比。換言之，通孔結構422在垂直維度上相對較短而在水平維度上較寬。因此，可以增加通孔結構422的良率。
綜上所述，本揭露的半導體結構400相較於圖3中習用之半導體結構300，是可提升元件穩定性及提升良率。
圖9例示本揭露一些實施例之半導體結構900的頂視示意圖，以及圖10例示本揭露一些實施例之半導體結構900沿圖9中A-A線的剖視示意圖。參考圖9以及圖10，在一些實施例中，半導體結構900包括第一半導體元件910以及第二半導體元件920。在一些實施例中，第一半導體元件910以及第二半導體元件920的實施例類似於圖1以及圖2中之第一半導體元件110以及第二半導體元件120的實施例，為簡潔起見省略其重複描述。
第一半導體元件910以及第一半導體元件110的不同之處在於，第一半導體元件910包括多個第一導電墊912以及多個第二導電墊913，而第一半導體元件110包括單個第一導電墊112以及單個第二導電墊113。第二半導體元件920以及第二半導體元件120之間的區別在於第二半導體元件920包括多個通孔結構922，而第二半導體元件120包括單個通孔結構122。應當理解，第一半導體基底911以及第二半導體基底921的半導體材料相似於圖2中的第一半導體基底111以及第二半導體基底121的半導體材料，為簡潔起見省略其重複描述。通孔結構922類似於圖2中之通孔結構122，為簡潔起見省略其重複描述。
應當理解，第一導電墊912，第二導電墊913以及通孔結構922的數量不限。此外，第一導電墊912，第二導電墊913以及導通結構922的數量可相同或不同。圖9以及圖10例示的實施例以兩個第一導電墊912，兩個第二導電墊913以及兩個通孔結構922為一例示。應當理解，在其他實施例中，部分第一導電墊912可以連接至通孔結構922，而無需在其間設置第二導電墊913。
類似於圖2例示實施例，第二導電墊913的化學反應性小於第一導電墊912的化學反應性。換言之，第二導電墊913比第一導電墊912更不容易被氧化。此外，在一些實施例中，第二導電墊913做為填充第一導電墊912以及通孔結構922之間間隙的一層。
圖11以及圖12例示本揭露一些實施例之半導體結構900a以及900b的剖視示意圖。如圖11例示，在一些實施例中，第二導電墊913a的頂面可以低於介電層914的一頂面。換言之，介電層914可覆蓋第二導電墊913a的頂面的一部分。應當理解，介電層914類似於圖2中的介電層114。介電層914可以保護第二導電墊913a不被氧化。
如圖12例示，在一些實施例中，第二導電墊913b的頂面可以高於介電層914的該頂面。換言之，第二導電墊913b可以從介電層914突出。突出的第二導電墊913b可以減小通孔結構922的橫寬比。
應當理解，參考圖4，圖5，圖6，圖7以及圖8中描述的實施例可以適用於參考圖10，圖11以及圖12的實施例，反之亦然。
綜上所述，請往回參考圖10，第二導電墊913比第一導電墊912更不容易被氧化，並且第二導電墊913可以保護第一導電墊912不被氧化。因此，可增加第一導電墊912，第二導電墊913以及通孔結構922之 間的導電性，進而提升半導體結構900的元件穩定性。
另外，通孔結構922的橫寬比小於圖3中半導體結構300的通孔結構322的橫寬比。換言之，通孔結構922在垂直維度上相對較短而在水平維度上較寬。因此，可以增加通孔結構933的良率。
圖13例示本揭露一些實施例之半導體結構1300的頂視示意圖，以及圖14例示本揭露一些實施例之半導體結構1300沿圖13中A-A線的剖視示意圖。參考圖13以及圖14，在一些實施例中，半導體結構1300包括第一半導體元件1310(具有第一半導體基底1311及第一導電墊1312)以及第二半導體元件1320。在一些實施例中，第一半導體元件1310以及第二半導體元件1320的實施例類似於圖1以及圖2中的第一半導體元件110以及第二半導體元件120的實施例，為簡潔起見省略其重複描述。
半導體結構1300以及圖9中半導體結構900不同之處在於第二半導體元件1320的通孔結構1322可以具有導電層1322a以及阻擋層1322b，而通孔結構922則相反僅包括一導電材料。阻擋層1322b設置在導電層1322a上。在一些實施例中，阻擋層1322b的阻擋材料包括氮化鈦，氮化鎢，氮化鉭，氧化銦，鈷，釕，鉭，或其組合。阻擋層1322b覆蓋導電層1322a以保護下面的導電墊(舉例來說第二導電墊1313)，避免電遷移。
應當理解，第一導電墊1312以及第二導電墊1313類似於參考圖10，圖11，圖12例示之第一導電墊以及第二導電墊，為簡潔起見省略其重複描述。應當理解，參考圖4，圖5，圖6，圖7以及圖8中描述的實施例可以適用於參考圖13以及圖14的實施例。
綜上所述，第二導電墊1313比第一導電墊1312更不易氧 化，且第二導電墊1313可保護第一導電墊1312不被氧化。因此，可增加第一導電墊1312，第二導電墊1313以及通孔結構1322之間的導電性，進而提升半導體結構1300的元件穩定性。
另外，通孔結構1322的橫寬比小於圖3例示之半導體結構300的通孔結構322的橫寬比。換言之，通孔結構1322在垂直維度上相對較短而在水平維度上較寬。因此，可以增加通孔結構1322的良率。此外，阻擋層1322b可以保護第二導電墊1313，避免電遷移。
圖15例示本揭露一些實施例之半導體結構100的製備方法10的流程圖。參考圖15，在一些實施例中，製備方法10包括步驟S11到步驟S14。首先，在一第一半導體元件上形成一第一導電墊。對應的步驟係繪示在如圖15所示之製備方法10中的步驟S11。其次，在該第一導電墊上形成一第二導電墊，其中該第一導電墊以及該第二導電墊的製作技術包含不同的金屬材料。對應的步驟係繪示在如圖15所示之製備方法10中的步驟S12。然後，將該第二半導體元件連接到該第一半導體元件。對應的步驟係繪示在如圖15所示之製備方法10中的步驟S13。最後，在該第二半導體元件中形成一通孔結構，其中該通孔結構接觸該第二導電墊。對應的步驟係繪示在如圖15所示之製備方法10中的步驟S14。
圖16、圖17、圖18、圖19以及圖20例示本揭露一些實施例之半導體結構100沿圖1中A-A線的各個製備階段的剖視示意圖。參考圖16以及圖15中的步驟S11，第一導電墊112形成在第一半導體元件110上。第一半導體元件110的實施例描述請參考圖1以及圖2，為簡潔起見省略其重複描述。
在一些實施例中，第一半導體元件110包括第一半導體基 底111以及介電層114。第一半導體基底111可以包含一半導體材料，包括但不限於塊狀(bulk)矽，一半導體晶圓，一絕緣體上矽(SOI)基底，或一矽鍺基底。亦可以使用包括III族，IV族，以及V族元素的其他半導體材料。介電層114可以包括介電材料例如是氧化物，氮化物，聚合物，或類似的材料。
在一些實施例中，在第一導電墊112形成之後，在第一導電墊112上形成介電層114。隨後，在介電層114中形成開口115以曝露第一導電墊112。應當理解，開口115的尺寸以及形狀不受限制。應當理解，在藉由介電層114曝露出第一導電墊112之後，第一導電墊112可以連接到一測試裝置以進行測試操作。
參考圖17，在第一導電墊112以及介電層114上形成導電層116。在一些實施例中，第一導電墊112以及導電層116的製作技術包含不同的金屬材料。
參考圖18以及圖15中的步驟S12，第二導電墊113形成在第二導電墊112上。在一些實施例中，可以藉由平坦化圖16中的導電層116以形成與介電層114共面的第二導電墊113。可以使用化學機械平坦化(CMP)製程平坦化第二導電墊113。如上所述，第一導電墊112以及第二導電墊113的製作技術包含不同的金屬材料。在一些實施例中，第二導電墊113的化學反應性小於第一導電墊112的化學反應性。換言之，第二導電墊113比第一導電墊112更不容易被氧化。
在一些實施例中，第二導電墊113可以做為第一導電墊112的保護層。當第一導電墊112的一頂面藉由形成在其上的一層所曝露時，第一導電墊112可以被氧化。在一些實施例中，第二導電墊113可以保護 第一導電墊112不被氧化。換言之，第二導電墊113可減輕第一導電墊112受氧化的影響。
在一些實施例中，第二導電墊113可以做為填充第一導電墊112的頂面112a以及第一半導體元件110的頂面110a之間的間隙的一層。第一導電墊112的厚度可以在不同的製程期間減小，例如但不限於蝕刻製程，探針製程，或製備期間執行的其他製程。在一些實施例中，第二導電墊113可以填充由第一導電墊112的厚度減小所造成的空間。換言之，第二導電墊113可減輕第一導電墊112厚度減小的影響。
在一些實施例中，第二導電墊113的頂面113a以及第一半導體元件110的頂面110a是實質上共面。第二導電墊113的一厚度可以小於第一導電墊112的一厚度。在一些實施例中，第二導電墊113的該厚度可以小於1μm。
參考圖19以及圖15中的步驟S13，第二半導體元件120連接到第一半導體元件110。第二半導體元件120的實施例描述請參考圖1以及圖2，為簡潔起見省略其重複描述。在一些實施例中，第二半導體元件120藉由接合層130連接到第一半導體元件110。
通孔123可以形成在第二半導體元件120中。在一些實施例中，通孔123的一橫寬比(aspect ratio)是小於10：1。在其他一些實施例中，通孔123的橫寬比可以低至8：1。換言之，通孔123在垂直方向上較短而在水平方向上較寬。
參考圖20以及圖15中的步驟S14，通孔結構122形成在第二半導體元件120中。通孔結構122接觸第二導電墊113。通孔結構122的製作技術包含導電材料。在一些實施例中，通孔結構122可以是一基底通孔 或一矽通孔(TSV)。
應當理解，參考圖4，圖5，圖6，圖7，圖8，圖9，圖10，圖11，圖12，圖13以及圖14中所描述的實施例亦可以基於參考圖15所描述的實施例來實現。
綜上所述，本揭露的半導體結構可包括在不同位置具有不同化學反應性的導電墊。舉例來說，導電墊中的上部(例如，第二導電墊113)的化學反應性小於導電墊中的下部(例如，第一導電墊112)的化學反應性。因此，上部比下部更不容易被氧化並且可以防止第一導電墊的氧化。因此，可增加導電墊以及通孔結構之間的導電性，進而提升半導體結構的元件穩定性。
另外，可以降低半導體元件中通孔結構(例如，第二半導體元件120)的橫寬比。換言之，通孔結構可以在垂直維度上相對較短而在水平維度上較寬。因此，可以增加通孔結構的良率。綜上所述，本揭露的半導體結構相較於習用之半導體結構，可以提高元件的穩定性並且提高良率。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製 程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。
100:半導體結構
110:第一半導體元件
110a:頂面
111:第一半導體基底
112:第一導電墊
112a:頂面
113:第二導電墊
113a:頂面
114:介電層
120:第二半導體元件
121:第二半導體基底
122:通孔結構
130:接合層

Claims (19)

  1. 一種半導體結構，包括：一第一半導體元件，包括：一第一半導體基底；一第一導電墊，設置在該第一半導體基底上；以及一第二導電墊，設置在該第一導電墊上；以及一第二半導體元件，設置在該第一半導體元件上，包括：一第二半導體基底；以及一通孔結構，設置在該第二半導體基底中並且接觸該第二導電墊；其中該第二導電墊的一化學反應性小於該第一導電墊的該化學反應性。
  2. 如請求項1所述之半導體結構，其中該第二導電墊的一厚度小於該第一導電墊的一厚度。
  3. 如請求項1所述之半導體結構，其中該第一導電墊包括銅(Cu)，鋁(Al)，或其組合。
  4. 如請求項3所述之半導體結構，其中該第二導電墊包括鎢(W)，金(Au)，銀(Ag)，或其組合。
  5. 如請求項1所述之半導體結構，其中該第二導電墊的一頂面以及該第一半導體元件的一頂面是實質上共面。
  6. 如請求項1所述之半導體結構，其中該通孔結構是一矽通孔(TSV)。
  7. 一種半導體結構，包括：一第一晶片，包括：一第一半導體基底；以及一導電墊，設置在該第一半導體基底上；以及一第二晶片，包括：一第二基底；以及一通孔結構，設置在該第二半導體基底中並且接觸該導電墊；其中該導電墊的化學反應性在沿一方向(從該通孔結構到該第一半導體基底)的不同位置而增加。
  8. 如請求項7所述之半導體結構，其中該導電墊包括一第一部分以及一第二部分，其中該第二部分位於該第一部分以及該通孔結構之間。
  9. 如請求項8所述之半導體結構，其中該第二部分的一厚度小於該第一部分的一厚度。
  10. 如請求項8所述之半導體結構，其中該第一部分以及該第二部分的製作技術包含不同的金屬材料。
  11. 如請求項8所述之半導體結構，其中該第二部分的一化學反應性小於該第一部分的該化學反應性。
  12. 如請求項7所述之半導體結構，其中該導電墊包括一階梯結構，該階梯結構的一階梯高度小於1μm。
  13. 如請求項7所述之半導體結構，其中該通孔結構的一橫寬比(aspect ratio)是小於10：1。
  14. 一種半導體結構的製備方法，包括：在一第一半導體元件上形成一第一導電墊；在該第一導電墊上形成一第二導電墊；將該第二半導體元件連接到該第一半導體元件；以及在該第二半導體元件中形成一通孔結構，其中該通孔結構接觸該第二導電墊；其中該第一導電墊以及第二導電墊包含不同的金屬材料，該第二導電墊的一化學反應性小於該第一導電墊的該化學反應性；其中該第一導電墊以及第二導電墊的化學反應性在沿一方向的不同位置而增加，該方向係從該通孔結構到該第一半導體基底。
  15. 如請求項14所述之製備方法，其中在該第一導電墊上形成該第二導電墊包括：在第一導電墊上形成一介電層；在該介電層中形成一開口以曝 露該第一導電墊。
  16. 如請求項15所述之製備方法，其中在該第一導電墊上形成該第二導電墊包括：在該開口中形成該第二導電墊。
  17. 如請求項14所述之製備方法，還包括：形成具有一厚度小於該第一導電墊的一厚度的該第二導電墊。
  18. 如請求項14所述之製備方法，還包括：形成該第一導電墊以及該第二導電墊的一階梯結構，其中該階梯結構的一階梯高度是小於1μm。
  19. 如請求項14所述之製備方法，還包括：形成橫寬比小於10：1的一通孔結構。
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