KR100674549B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

실리콘 기판 표면에 형성한 붕소의 확산 영역에, 배리어 메탈층으로서 Ti를 컨택트시키면, 티탄 실리사이드에 붕소가 흡수되어, 컨택트 저항이 저감하는 문제가 있었다. 티탄 실리사이드에 흡수되는 분량을 추가 주입하는 방법도 있지만, 예를 들면 p 채널형으로 소스 영역의 붕소에 추가 주입하면, 확산 공정에서 추가한 분량이 깊게 확산되어, 특성을 열화시키는 문제가 있었다. 본 발명은, 소자 영역 형성 후, 전면에 붕소를 소자 영역의 1할 정도의 도우즈량으로 추가 주입하고, 배리어 메탈층의 합금화 처리에 의해 실리콘 기판 표면 부근에서 활성화시킨다. 이에 의해, 소정의 소자 영역의 농도 프로파일을 유지하고, 표면 부근의 불순물 농도만 향상시킬 수 있다. 따라서, 티탄 실리사이드에 붕소가 흡수되어도, 소자 영역은 소정의 붕소 농도를 유지할 수 있어, 컨택트 저항의 증대를 억제할 수 있다.
소자 영역, 불순물 농도, 컨택트 저항, 붕소 농도

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치를 설명하는 단면도.
도 2는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 반도체 장치를 설명하는 특성도.
도 8은 본 발명의 반도체 장치를 설명하는 특성도.
도 9는 본 발명의 반도체 장치의 측정 방법을 설명하는 개요도.
도 10은 본 발명의 반도체 장치의 측정 방법을 설명하는 개요도.
도 11은 본 발명의 반도체 장치를 설명하는 특성도.
도 12는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 15는 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 16은 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 17은 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 18은 붕소의 추가 주입을 행하는 반도체 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : 실리콘 반도체 기판
2, 22 : 드레인 영역
4, 24 : 채널층
7, 27 : 트렌치
11, 31 : 게이트 산화막
13, 33 : 게이트 전극
14, 34 : 보디 컨택트 영역
15, 35 : 소스 영역
16, 36 : 층간 절연막
17, 37 : 고융점 금속층
18, 38 : 금속 배선층
20 : 소자 영역
100 : 측정 전극
101 : 기판
102 : 절연막
150 : TEG
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 티탄에 붕소가 흡수되는 것에 의한 컨택트 저항의 증가를 억제하여, 특성의 개선을 도모하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 미세화가 진행됨에 따라, 실리콘 기판의 반도체 장치에서는, 배선층 형성 전에 티탄계의 금속(예를 들면, Ti, TiN, TiON, TiW 등)으로 이루어지는 배리어 메탈층을 형성하고 있다.
도 15 내지 도 17을 참조하여, 종래의 반도체 장치의 제조 방법에 대하여 트렌치 구조의 파워 MOSFET를 예로서 도시한다.
도 15에서는, p+형 실리콘 반도체 기판(21)에 p-형의 에피택셜층을 적층하여 드레인 영역(22)을 형성한다. 표면에 산화막(도시 생략)을 형성한 후, 예정된 채널층(24) 부분의 산화막을 에칭한다. 이 산화막을 마스크로 하여 전면에 도우즈량 1.0×1013㎝-2로 붕소를 주입한 후, 확산시켜 n형의 채널층(24)을 형성한다.
계속해서, 트렌치를 형성한다. 전면에 NSG(Non-doped Silicate Glass)의 CVD 산화막에 의한 마스크를 형성하고 실리콘 반도체 기판을 CF계 및 HBr계 가스에 의해 드라이 에칭하여, 채널층(24)을 관통하여 드레인 영역(22)까지 도달하는 트렌치(27)를 형성한다.
도 16에서는, 우선, 더미 산화를 하여 트렌치(27) 내벽과 채널층(24) 표면에 더미 산화막을 형성하여 드라이 에칭시의 에칭 손상을 제거한다. 이 더미 산화로 형성된 더미 산화막과 CVD 산화막을 동시에 불산 등의 산화막 에칭제에 의해 제거하는 것에 의해, 안정된 게이트 산화막을 형성할 수 있다. 또 고온에서 열 산화하는 것에 의해 트렌치(27) 개구부에 라운딩 처리를 하여, 트렌치(27) 개구부에서의 전계 집중을 피하는 효과도 있다. 그 후, 게이트 산화막(31)을 형성한다. 즉, 전면을 열 산화하여 게이트 산화막(31)을 임계값에 따라 예를 들면 두께 수백 Å로 형성한다.
그 후, 전면에 비도핑의 폴리실리콘층을 퇴적하고, 붕소를 고농도로 주입·확산시켜 고도전율화를 도모하고, 전면에 퇴적한 폴리실리콘층을 마스크없이 드라이 에칭하여, 트렌치(27)에 매설한 게이트 전극(33)을 남긴다.
또한, 기판의 전위 안정화를 위한 보디 컨택트 영역(34)과, 소스 영역(35)을 형성한다. 우선 레지스트막에 의한 마스크에 의해 선택적으로 예를 들면 As+ 등의 n+형 불순물을 이온 주입하고, 그 후 레지스트막을 제거한다. 또한, 새로운 레지스트막으로 예정된 소스 영역(35) 및 게이트 전극(33)을 노출하도록 마스크하고, 예를 들면 붕소 등의 p+형 불순물을 이온 주입하고, 레지스트막을 제거한다.
그 후, 전면에, 층간 절연막으로 되는 BPSG(Boron Phosphorus Silicate Glass) 등의 절연막 및 다층막을 CVD법 등의 방법을 이용하여 퇴적하고, 주입되어 있는 n+형 불순물 및 p+형 불순물을 채널층(24) 표면에 확산시켜, 트렌치(27)에 인접하는 p+형의 소스 영역(35)과, 소스 영역(35) 사이의 n+형 보디 컨택트 영역(34)을 형성한다.
또한, 레지스트막을 마스크로 하여 층간 절연막을 에칭하여, 적어도 게이트 전극(33) 상에 층간 절연막(36)을 남김과 함께 금속 배선층(38)과의 컨택트홀 CH를 형성한다. 이에 의해, MOSFET의 소자 영역이 형성된다.
도 17에서는, 우선, 티탄계의 재료(예를 들면 Ti/TiN 등)에 의해 배리어 메탈층으로 되는 고융점 금속층(37)을 형성하고, 그것에 이어, 금속 배선층(38)으로 되는 알루미늄 합금을 전면에 스퍼터한다(예를 들면 특허 문헌1 참조).
<특허 문헌1>
일본 특개2003-151917호 공보
실리콘 기판의 반도체 장치의 금속 배선층으로서는 상술한 바와 같이 알루미늄 합금 등, 알루미늄계의 금속 재료가 일반적으로 이용된다. 그리고 이 경우, 알루미늄 합금에는, 실리콘이 혼입되어 있다.
그러나, 현재에는 소자의 미세화가 진행되어, 각 영역이 보다 미소하게 형성되어 있다. 그 때문에, 스파이크(알루미늄과 실리콘과의 상호 확산)를 억제하기 위해 알루미늄에 혼입된 실리콘의 입괴(실리콘 노듈)가, 컨택트홀 CH에 노출된 소스 영역 또는 보디 컨택트 영역을 막아, 컨택트 불량을 발생시키거나, 기판 전위가 불안정하게 되는 등의 문제가 있었다.
이 때문에, Al 배선층 형성 전에 티탄계의 금속(예를 들면, Ti, TiN, TiON, TiW 등)으로 이루어지는 배리어 메탈층을 형성하고, 접속 홀에서의 Si 노듈의 성장 억제나, Al 배선층과 반도체 기판 표면과의 컨택트 부분에서의 상호 확산을 방지하고 있다.
여기서, 소자 영역은 p형 불순물 확산 영역 및 n형 불순물 확산 영역으로 이루어지고, p형 불순물로서는 붕소(B+)가 일반적으로 채용된다. 그리고 소자 영역에는, 상술한 바와 같이 배리어 메탈층으로서 적어도 Ti를 최하층에 포함하는 금속층을 형성한다. 즉, p형 불순물이 확산된 실리콘층과, 티탄의 화학 반응에 의해 티탄 실리사이드층이 형성되어 있다.
그러나, 이 반응시에 실리콘 기판에 형성되는 소자 영역 내의 붕소 원자가 티탄 실리사이드층에 흡수되어, p형 불순물 확산 영역의 표면 농도가 저하하는 문제가 있었다.
예를 들면, 상기한 바와 같이 p 채널형 MOSFET에서는, 소스 영역은 붕소를 확산시켜 형성한 영역으로서, 티탄 실리사이드에 의해 붕소가 흡수되어, 소스 영역의 표면 농도가 저하하면, 소스 전극으로 되는 배선층과의 접촉 저항이 증가하여, 소자 특성을 열화시킨다.
한편 도시는 생략하였지만, n 채널형의 MOSFET에서는, 소스 영역 사이의 p+형 보디 컨택트 영역에 붕소가 채용된다. 그리고, 보디 컨택트 영역에도 배리어 메탈층이 컨택트되기 때문에, 보디 컨택트 영역 내의 붕소 원자가 티탄 실리사이드층에 흡수된다.
이와 같이, 보디 컨택트 영역의 표면 농도가 저하하면, 기판 전위가 불안정하게 되기 쉽고, 애밸런치 내량의 열화를 야기하는 문제로 된다.
따라서, 흡수되는 분량의 붕소를 추가 주입하여, p+형 영역의 표면 농도의 저하를 방지하는 방법이 채용되고 있다.
예를 들면, 도 18에는, 붕소를 추가 주입하는 공정을 도시한다. 이것은, 도 16에 도시하는 소스 영역을 형성하는 공정에서, 붕소를 추가 주입하는 경우의 단면도이다.
우선, 보디 컨택트 영역으로 되는 n+형 불순물을 이온 주입하여 n+형 불순물 영역(34')을 형성한 후, 레지스트막 PR의 마스크를 형성하고, 소스 영역 형성 예정된 영역에 대하여 소스 영역으로 되는 붕소를 주입 에너지 50KeV, 도우즈량 5×1015㎝-2로 이온 주입하고, p+형 불순물 영역(35')을 형성한다(도 18의 (a)).
계속해서 흡수되는 양을 고려하여 붕소를 추가 주입한다. 즉 불화붕소를 주입 에너지 100KeV, 도우즈량 5×1015㎝-2로 이온 주입한다. 여기서, 소스 영역(35)의 불순물 및 추가 주입하는 불순물은 게이트 절연막(31)을 통하여 주입한다. 또한, 상기한 경우에는 불순물 이온을 표면 부근에 머물게 하기 위해, 질량수가 큰 불화붕소(BF2 +)를 채용하고 있다. 그 때문에, 불화붕소의 이온 주입에서는, 게이트 산화막(31)을 관통하여 Si 기판에 도달하도록 100KeV 정도의 주입 에너지가 필요해진다(도 18의 (b)).
그 후, 전면에, 층간 절연막으로 되는 BPSG(Boron Phosphorus Silicate Glass) 등의 절연막 및 다층막을 CVD법에 의해 퇴적하고, n+형 불순물 영역(34') 및 p+형 불순물 영역(35') 및 추가 주입한 붕소를 확산시켜 보디 컨택트 영역(34) 및 소스 영역(35)을 형성한다.
또한, 금속 배선층과 소스 영역(35) 및 보디 컨택트 영역과의 컨택트홀 CH를 형성하여, 리플로우한다.
즉 이 공정에서는, 붕소의 추가 주입 후에, 층간 절연막의 성막 시의 열 처리(1000℃ 이하, 60분 정도)와 컨택트홀 CH를 형성 후의 열 처리(1000℃ 이하, 30분 정도)의, 2번의 열 처리 공정을 행하고 있다. 이 때문에, 소스 영역(35)은 추가 주입한 붕소의 영향으로, 소정의 소스 영역(35) 깊이보다도 트렌치(27) 바닥부 방향으로 깊게 들어간다(도 18의 (c)).
이와 같이 소스 영역(35)이 확대되면, 트렌치(27)를 따라 형성되는 채널 영역이 짧아져, 단채널 효과에 의해 IDSS 누설의 증가나 VDSS의 열화를 야기하는 문제가 있었다.
또한, n 채널형의 경우에는, 보디 컨택트 영역(34) 형성의 이온 주입시에, 붕소의 추가 주입을 행한다. 조건은, 상기의 p 채널형 소스 영역(35)인 경우와 마찬가지이다. 그러나 이 경우에도, BPSG막의 성막 및 컨택트홀 CH 형성 후의 리플 로우를 행하기 때문에, 2번의 열 처리 공정에 의해 깊게 확산되어, 보디 컨택트 영역(34)의 표면 농도로서는 그다지 증가하지 않고, 티탄 실리사이드에 흡수됨으로써, 보디 컨택트 영역(34)의 표면 농도가 저하하는 것을 알았다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로서, 첫째, 반도체 기판 표면에 p형 불순물 확산 영역 및 n형 불순물 확산 영역으로 이루어지는 소자 영역을 형성하고, 접속 홀을 통하여 적어도 상기 p형 불순물 확산 영역에 접하는 고융점 금속층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 소자 영역 형성 후, 상기 접속 홀에 p형 불순물을 주입하고, 상기 고융점 금속층을 형성하는 것에 의해 해결하는 것이다.
둘째, 반도체 기판 상에 드레인 영역, 게이트 전극, 소스 영역, 보디 컨택트 영역을 형성하여 소자 영역을 형성하고, 해당 소자 영역 상에 금속 배선층과의 접속 홀을 갖는 층간 절연막을 형성하는 공정과, 상기 접속 홀에 p형 불순물을 주입하는 공정과, 상기 접속 홀을 통하여 적어도 상기 소스 영역 및 보디 컨택트 영역에 컨택트하는 고융점 금속층을 형성하는 공정과, 상기 고융점 금속층 상에 금속 배선층을 형성하는 공정을 구비하는 것에 의해 해결하는 것이다.
셋째, 반도체 기판 상에 p형의 드레인 영역을 형성하고, 해당 드레인 영역 표면에 n형의 채널층을 형성하며, 해당 채널층과 절연막을 개재하여 접하는 게이트 전극을 형성하는 공정과, 상기 채널층 표면에 p형의 소스 영역 및 n형의 보디 컨택트 영역을 형성하여 소자 영역을 형성하고, 해당 소자 영역 상에 금속 배선층과의 접속 홀을 갖는 층간 절연막을 형성하는 공정과, 상기 접속 홀에 p형 불순물을 주입하는 공정과, 상기 접속 홀을 통하여 상기 소스 영역 및 보디 컨택트 영역에 컨택트하는 고융점 금속층을 형성하는 공정과, 상기 고융점 금속층 상에, 금속 배선층을 형성하는 공정을 구비하는 것에 의해 해결하는 것이다.
넷째, 반도체 기판 상에 n형의 드레인 영역을 형성하고, 해당 드레인 영역 표면에 p형의 채널층을 형성하고, 해당 채널층과 절연막을 개재하여 접하는 게이트 전극을 형성하는 공정과, 상기 채널층 표면에 n형의 소스 영역 및 p형의 보디 컨택트 영역을 형성하여 소자 영역을 형성하고, 해당 소자 영역 상에 금속 배선층과의 접속 홀을 갖는 층간 절연막을 형성하는 공정과, 상기 접속 홀에 p형 불순물을 주입하는 공정과, 상기 접속 홀을 통하여 상기 보디 컨택트 영역 및 소스 영역에 컨택트하는 고융점 금속층을 형성하는 공정과, 상기 고융점 금속층 상에, 금속 배선층을 형성하는 공정을 구비하는 것에 의해 해결하는 것이다.
또한, 상기 고융점 금속층은, 티탄을 포함하는 것을 특징으로 하는 것이다.
또한, 상기 p형 불순물은 붕소인 것을 특징으로 하는 것이다.
또한, 상기 p형 불순물은, 상기 소스 영역의 불순물 농도의 10분의 1 정도의 도우즈량으로 주입하는 것을 특징으로 하는 것이다.
또한, 상기 p형 불순물은, 상기 보디 컨택트 영역의 불순물 농도의 10분의 1 정도의 도우즈량으로 주입하는 것을 특징으로 하는 것이다.
또한, 상기 p형 불순물은, 상기 기판 표면으로부터 1000Å 정도 이하의 얕은 영역에 해당 불순물의 농도 프로파일의 피크가 위치하도록 이온 주입되는 것을 특 징으로 하는 것이다.
또한, 상기 p형 불순물은, 4×1014㎝-2∼1×1015㎝-2 정도의 도우즈량으로 주입하는 것을 특징으로 하는 것이다.
<실시예>
본 발명의 실시예를, 도 1 내지 도 14를 참조하여 상세히 설명한다.
우선, 본 발명의 제1 실시예를 p 채널형의 트렌치 구조의 MOSFET를 예로 들어 도 1 내지 도 8을 참조하여 설명한다.
도 1에는, 본 발명의 트렌치형 MOSFET의 구조를 도시한다. p+형의 실리콘 반도체 기판(1) 상에 p-형의 에피택셜층으로 이루어지는 드레인 영역(2)을 형성하고, 그 표면에 n형의 채널층(4)을 형성한다.
트렌치(7)는, 채널층(4)을 관통하여, 드레인 영역(2)까지 도달하여 형성되고, 트렌치(7)의 내벽을 게이트 산화막(11)으로 피막하고, 트렌치(7)에 충전된 폴리실리콘으로 이루어지는 게이트 전극(13)을 형성한다.
트렌치(7)에 인접한 채널층(4) 표면에는 p+형의 소스 영역(15)이 형성되고, 인접하는 2개의 셀의 소스 영역(15) 사이의 채널층(4) 표면에는 n+형의 보디 컨택트 영역(14)이 배치된다. 또한 게이트 전극(13)에 인가시에는 소스 영역(15)으로부터 트렌치(7)를 따라 채널 영역(도시 생략)이 형성된다. 게이트 전극(13) 상에는 층간 절연막(16)으로 피복한다. 층간 절연막(16) 사이는 금속 배선층(18)과의 컨택 트홀 CH로 되고, 노출된 소스 영역(15) 및 보디 컨택트 영역(14)에는 배리어 메탈층으로 되는 고융점 금속층(17)이 컨택트되고, 고융점 금속층(17) 상에는 알루미늄 합금 등에 의한 금속 배선층(18)을 형성한다.
도 2 내지 도 6에는, 상기의 MOSFET의 제조 방법을 도시한다. 본 발명의 트렌치형 파워 MOSFET의 제조 방법은, 반도체 기판 상에 드레인 영역, 게이트 전극, 소스 영역, 보디 컨택트 영역을 형성하여 소자 영역을 형성하고, 해당 소자 영역 상에 금속 배선층과의 접속 홀을 갖는 층간 절연막을 형성하는 공정과, 상기 접속 홀에 p형 불순물을 주입하는 공정과, 상기 접속 홀을 통하여 소스 및 보디 컨택트 영역에 컨택트하는 고융점 금속층을 형성하는 공정과, 고융점 금속층 상에 금속 배선층을 형성하는 공정으로 구성된다.
제1 공정(도 2, 도 3 참조) : 반도체 기판 상에 드레인 영역, 게이트 전극, 소스 영역, 보디 컨택트 영역을 형성하여 소자 영역을 형성하고, 소자 영역 상에 금속 배선층과의 접속 홀을 갖는 층간 절연막을 형성하는 공정.
우선, p+형 실리콘 반도체 기판(1)에 p-형의 에피택셜층을 적층 등을 행하여 드레인 영역(2)을 형성한다. 표면에 산화막(도시 생략)을 형성한 후, 예정된 채널층(4) 부분의 산화막을 에칭한다. 이 산화막을 마스크로 하여 전면에 도우즈량 1.0×1013㎝-2로 예를 들면 P(인)를 주입한 후, 확산시켜 n형의 채널층(4)을 형성한다.
이어서 트렌치를 형성한다. 전면에 CVD법에 의해 NSG(Non-doped Silicate Glass)의 CVD 산화막(도시 생략)을 생성하고, 레지스트막에 의한 마스크를 트렌치 개구부로 되는 부분을 제외하여 형성하고, CVD 산화막을 드라이 에칭하여 부분적으로 제거하여, 채널 영역(4)이 노출된 트렌치 개구부를 형성한다.
또한, CVD 산화막을 마스크로 하여 트렌치 개구부의 실리콘 반도체 기판을 CF계 및 HBr계 가스에 의해 드라이 에칭하여, 채널층(4)을 관통하여 드레인 영역(2)까지 달하는 트렌치(7)를 형성한다(도 2의 (a)).
계속해서, 더미 산화를 하여 트렌치(7) 내벽과 채널층(4) 표면에 더미 산화막(도시 생략)을 형성하여 드라이 에칭 시의 에칭 손상을 제거한다. 이 더미 산화로 형성된 더미 산화막과 마스크로 된 CVD 산화막을 동시에 불산 등의 산화막 에칭제에 의해 제거하는 것에 의해, 안정된 게이트 산화막을 형성할 수 있다. 또 고온에서 열 산화하는 것에 의해 트렌치(7) 개구부에 라운딩 처리를 행하여, 트렌치(7) 개구부에서의 전계 집중을 피하는 효과도 있다. 그 후, 게이트 산화막(11)을 형성한다. 즉, 전면을 열 산화하여 게이트 산화막(11)을 임계값에 따라 예를 들면 두께 약 수백 Å로 형성한다(도 2의 (b)).
또한, 전면에 비도핑의 폴리실리콘층을 퇴적하고, 예를 들면 붕소를 고농도로 주입·확산시켜 고도전율화를 도모하고, 전면에 퇴적한 폴리실리콘층을 마스크없이 드라이 에칭하여, 트렌치(7)에 매설한 게이트 전극(13)을 형성한다(도 2의 (c)).
그 후, 도 3과 같이, 기판의 전위 안정화를 위한 보디 컨택트 영역(14)과, 소스 영역(15)을 형성한다. 즉, 레지스트막에 의한 마스크에 의해 선택적으로 As+ 등의 n+형 불순물을 도우즈량 1015㎝-2대 정도로 이온 주입하여, n+ 형 불순물 영역(14')을 형성한 후, 레지스트막을 제거한다(도 3의 (a)).
또한, 새로운 레지스트막으로 예정된 소스 영역(15) 및 게이트 전극(13)을 노출하도록 마스크하고, 붕소를 주입 에너지 50KeV, 도우즈량 5×1015㎝-2 정도로 이온 주입하여, p+형 불순물 영역(15')을 형성한다(도 3의 (b)).
그 후, 전면에, 층간 절연막으로 되는 BPSG(Boron Phosphorus Silicate Glass) 등의 절연막 및 다층막을 CVD법에 의해 퇴적한다. 이 성막 시의 열 처리(1000℃ 이하, 60분 정도)에 의해, n+형 불순물 영역(14') 및 p+형 불순물 영역(15')을 확산시켜 트렌치(7)에 인접하는 채널층(4) 표면의 소스 영역(15)과, 소스 영역(15) 사이에 위치하는 보디 컨택트 영역(14)을 형성한다. 이에 의해 소자 영역(20)이 형성된다.
또, 본 실시예에서는 n+형 불순물 영역(14') 형성 후, p+형 불순물 영역(15')을 형성하고 있지만, p+형 불순물 영역(15')을 형성 후, n+형 불순물 영역(14')을 형성해도 된다.
그 후, 레지스트막을 마스크로 하여 층간 절연막을 에칭하고, 적어도 게이트 전극(13) 상에 층간 절연막(16)을 남김과 함께, 소스 영역(15) 및 보디 컨택트 영 역(14)이 노출된 컨택트홀 CH를 형성한다. 소스 영역(15) 및 보디 컨택트 영역(14)은 컨택트홀 CH를 통하여, 후속 공정에서 형성되는 금속 배선층과 접속한다(도 3의 (c)).
제2 공정(도 4 참조) : 접속 홀에 p형 불순물을 주입하는 공정.
마스크를 형성하지 않고, 전면에 예를 들면 불화붕소(BF2 +)를 이온 주입한다. 게이트 전극 상은 층간 절연막(16)이 형성되어 있으므로, 실제로는 컨택트홀 CH가 형성되어 있는 소스 영역(15) 및 보디 컨택트 영역(14) 표면에 불화붕소가 이온 주입된다.
이 때 불화붕소는 소스 영역(15) 형성시의 붕소 농도의 1할 정도로 한다. 구체적으로 설명하면, 도우즈량 4×1014㎝-2∼1×1015㎝-2이 적합하고, 본 실시예에서는 7×1014㎝-2 정도의 도우즈량을 채용했다.
또한, 불화붕소의 주입 깊이는, 노출된 소스 영역(15), 즉 기판(1) 표면으로부터 1000Å 정도 이하(예를 들면 기판 표면으로부터 300Å 정도)의 얕은 영역에, 붕소의 농도 프로파일의 피크가 위치하는 조건에서 이온 주입한다. 구체적으로 설명하면, 주입 에너지는 40KeV 정도로 한다.
본 실시예에서는, 추가의 이온 주입시에 소스 영역(15)은 노출되어 있고, 도 15의 경우와 같이 게이트 산화막이 없다. 즉, 40KeV 정도의 주입 에너지이면 소스 영역(15)의 표면 부근(예를 들면 표면으로부터 300Å 정도까지의 깊이)에 붕소의 농도 프로파일의 피크가 위치하도록, 주입할 수 있다. 종래에는 게이트 산화막을 통과시키기 위해 100KeV 정도의 주입 에너지가 필요하였지만, 본 실시예에서는 주입 에너지가 낮으므로, 안정적으로 소정의 영역에 주입할 수 있다.
여기서, 본 실시예에서는 추가 주입의 불순물로서 불화붕소를 채용하고 있지만, 이것에 한하지 않고 붕소(B)이어도 된다. 붕소는 불화붕소와 비교하여 질량이 작기 때문에, 그 경우에는, 주입 에너지를 10KeV 정도로 하여, 소스 영역(15)의 표면 부근에 머물도록 한다.
그 후, 1000℃ 이하에서 30분 정도의 열 처리에 의해 컨택트홀 CH 형성 후의 리플로우를 행한다. 또한 이 리플로우에 의해 추가 주입의 붕소를 확산시킨다.
한편, 마스크를 형성하지 않기 때문에 보디 컨택트 영역(14) 표면에도 불화붕소가 주입·확산된다. 그러나, 보디 컨택트 영역(14)은 주입량이 1015㎝-2대 정도로 고농도이기 때문에, 이온 주입된 붕소는 거의 영향이 미치지 않는다. 또한, 붕소의 주입에 의해, 비록 토탈의 n형 불순물 농도가 약간 저하했다고 해도, n형 영역의 컨택트 저항은, 알루미늄과 접촉하는 경우보다도 티탄계의 금속층과 접촉하는 경우가 더 낮아지는 특성을 가지므로 문제는 없다.
제3 공정(도 5 참조) : 접속 홀을 통하여, 적어도 소스 영역 및 보디 컨택트 영역에 컨택트하는 고융점 금속층을 형성하는 공정.
층간 절연막(16) 이외의 부분은 실리콘 기판이 노출되어 있고, 금속 배선층(18)으로 되는 알루미늄 합금을 스퍼터하면 알루미늄 합금 속에 포함시키는 실리콘의 입괴(실리콘 노듈)가, 미세한 영역인 보디 컨택트 영역(14) 또는 소스 영역(15) 을 막는 경우가 있다. 이 실리콘 노듈을 억제하고, 또한 스파이크라고 하는 금속과 실리콘 기판과의 상호 확산을 방지하기 위해, 금속 배선층(18) 형성 전에, 티탄계의 재료에 의한 배리어 메탈층을 형성한다.
전면에, 티탄을 스퍼터링하여, 두께 500∼1000Å 정도의 티탄 및 질화 티탄의 적층막(17)을 형성한다. 이 고융점 금속층(17)은, 컨택트홀 CH에 노출된 소스 영역(15) 및 보디 컨택트 영역(14)에 컨택트한다. 고융점 금속층(17)은 그 후, 400℃ 내지 500℃ 정도의 열 처리를 행하여 티탄 실리사이드막을 형성한다.
또한, 질소 분위기 속에서 RTA(Rapid Thermal Anneal)를 행하여, 질화 티탄을 형성해도 된다.
이와 같이 본 실시예에서는, 추가 주입한 붕소는 컨택트홀 CH 형성 후의 리플로우에 의해 확산되고, 그 후 계속해서 고융점 금속층(17)이 형성된다. 즉, 추가 주입한 붕소의 확산 후에 컨택트홀 CH의 리플로우를 행하였던 도 15에 도시하는 경우와 비교하여, 추가 주입한 붕소의 확산 후의 열 처리량이 적어진다.
이에 의해, 추가 주입의 붕소는 소스 영역보다 깊게 확산하지는 않으며, 소스 영역(15) 표면의 불순물 농도는 고농도로 유지되고 있다. 따라서, 소스 영역(15)과 컨택트한 티탄 실리사이드막에 붕소가 흡수되어도, 소정의 소스 영역(15)의 표면 농도를 유지할 수 있다.
제4 공정(도 6 참조) : 고융점 금속층 상에 금속 배선층을 형성하는 공정.
전면에 예를 들면 알루미늄 합금을 5000Å 정도의 막 두께로 스퍼터한다. 그 후, 금속과 실리콘 표면을 안정시키기 위해, 합금화 열 처리를 행한다. 이 열 처리는, 수소 함유 가스 내에서, 300∼500℃(예를 들면 400℃ 정도)의 온도에서 30분 정도로 행하여, 금속막 내의 결정 변형을 제거하여, 계면을 안정화시킨다.
그 후 소정의 형상으로 패터닝하여, 고융점 금속층(17) 상에 금속 배선층(18)을 형성한다.
또한 도시는 하지 않았지만, 패시베이션막으로 되는 SiN 등을 형성한다. 그 후 또한, 손상 제거를 위해 300∼500℃(예를 들면 400℃)에서 30분 정도의 열 처리를 행한다.
또한, 500℃ 정도까지의 열 처리에서는 불화붕소의 확산의 진행은 거의 없다고 해도 될 정도이므로, 소정의 표면 농도를 유지할 수 있다.
여기서, 도 7을 이용하여, 소스 영역의 농도 프로파일 시뮬레이션을 도시한다. 파선은, 종래 기술(도 13)과 같이, 소스 영역(35) 형성 시에 추가되는 이온 주입을 행하지 않고 주입 에너지 50KeV, 도우즈량 5×1015㎝-2로 소스 영역을 형성한 경우이다. 실선은, 도 15와 같이 소스 영역(35)의 붕소를 상기의 경우와 동일 조건에서 주입한 후, 주입 에너지 100KeV, 도우즈량 5×1015㎝-2로 붕소의 추가 주입 및 확산을 행하고, 컨택트홀 CH 형성 후의 리플로우를 행하는 경우이다. 또한 굵은 선은, 본 실시예와 같이 소스 영역(15)을 상기의 경우와 동일 조건에서 형성한 후, 주입 에너지 40KeV, 도우즈량 5×1014㎝-2로 추가의 붕소 주입을 행하여, 컨택트홀 CH 형성의 리플로우에 의해 붕소를 확산시키는 경우이다. 또한 Y 축은 붕소 농도, X 축은 확산 깊이를 나타낸다.
도 7의 그래프에서, 도 15에 도시하는 추가의 붕소 주입에서는, 추가 주입 후에 소스 영역의 확산 공정 및 컨택트홀 형성 후의 리플로우 공정이 있기 때문에, 실선과 같이 소스 영역이 기판 방향으로 확대된다.
그러나, 본 실시예에 따르면, 깊이 방향의 농도 프로파일은, 도 13에 도시하는 소스 영역을 단독으로 형성한 경우(파선)와 거의 일치하여, 얕은 농도 프로파일을 유지할 수 있다. 게다가, 소스 영역 표면 부근에만, 그 불순물 농도를 높일 수 있다.
또한, 도 8에는, 도 9의 TEG를 이용했을 때의, 본 실시예에서의 추가의 붕소 주입량과 컨택트 저항값의 의존성을 도시한다. 이것은, 추가의 붕소 주입량을 바꾸어 컨택트 저항값을 측정하여, 그 평균값을 플롯한 그래프이다.
도 8과 같이, 주입량이 적은(4×1014㎝-2보다 적은) 경우, 티탄 실리사이드에 흡수되는 량에 따라갈 수 없어, 소스 영역(15)의 표면 농도를 유지할 수 없기 때문에 컨택트 저항이 높아진다.
한편, 주입량이 너무 많은(1×1015㎝-2 이상) 경우에는, n형 영역인 보디 컨택트 영역(14)의 도전형이 약간 진성의 경향으로 되므로 기판 표면의 불순물 농도의 총합이 저하하고, 결국 컨택트 저항이 높아진다고 추정된다. 또한 특히 포워드 특성에 영향을 미치게 된다.
즉, 본 실시예에 따른 추가의 붕소 주입량은 4×1014㎝-2 이상 1×1015㎝ -2 이 하, 적합하게는 7×1014㎝-2 정도이다.
이 정도이면, 보디 컨택트 영역의 표면 농도에도 영향을 주지는 않는다.
도 9는, 도 8의 컨택트 저항을 측정한 TEG150의 개요도로서, 도 9의 (a)는 평면도이고, 도 9의 (b)는 도 9의 (a)의 X-X선 단면도이다.
도 9의 TEG150은, 실 디바이스의 소자 영역(20)과 마찬가지로, 기판(101)에 소스 영역(15)(과 동일한 농도의 n형 불순물 영역)을 형성하고, 그 중앙부에 보디 컨택트 영역(14)(과 동일한 농도의 p형 영역)을 형성한 패턴으로서, 절연막(102)에 형성된 컨택트홀 CH를 통하여 측정용 전극(100)이 컨택트되고 있다.
또한 도 10도, 도 9와 마찬가지로 TEG150의 개요도로서, 도 10의 (a)는 평면도, 도 10의 (b)는 도 10의 (a)의 Y-Y선 단면도이다.
도 9의 TEG150에서는 보디 영역(14)과 소스 영역(15)을 복합시킨 TEG이다. 즉, 보디 컨택트 영역(14)이 소스 영역(15)의 일부에 중첩되어 확산 형성되어 있고, 소스 영역(15)의 불순물과 보디 컨택트 영역(14)의 불순물이 혼재하는 상태에서 컨택트 저항을 측정하고 있다.
따라서 도 10과 같이 소스 영역(15)(과 동일한 농도의 n형 영역), 및 보디 컨택트 영역(14)(과 동일한 농도의 p형 영역)만으로 컨택트 저항을 측정하는 TEG150을 형성하고, 이것에 의한 측정도 행하였다.
이 결과를, 도 11에 도시한다. 도 11의 (a)는 보디 컨택트 영역(14)의 컨택트 저항과 붕소 주입량의 관계를 나타내고, 도 11의 (b)는 소스 영역(15)의 컨택트 저항과 붕소 주입량의 관계이다. 또한, 파선은 외삽법에 의한 추정값이다.
도 11의 (a)와 같이, 보디 컨택트 영역(14)은, 붕소 주입량이 7×1014㎝-2 정도 이상으로 되면, 컨택트 저항이 증가한다. 이것은 상술한 바와 같이, n형 영역인 보디 컨택트 영역(14)의 도전형이 약간 진성의 경향으로 되므로 기판 표면의 불순물 농도의 총합이 저하하고, 컨택트 저항이 높아지는 것을 나타내고 있다.
또한, 도 11의 (b)와 같이, 소스 영역(15)은, 붕소 주입량이 7×1014㎝-2 정도 이상으로 되면, 컨택트 저항이 저하한다.
즉 도 11에 따르면, 붕소 주입량으로서 4×1014㎝-2∼1×1015㎝-2 정도가 바람직하며, 7×1014㎝-2 정도가 적합하다고 할 수 있다.
이어서, 도 12 내지 도 14를 참조하여 본 발명의 제2 실시예로서, n 채널형 MOSFET인 경우를 설명한다. 또한, 제1 공정은, 제1 실시예와 도전형이 반대로 되었을 뿐이므로, 상세 설명은 생략한다.
제1 공정(도 12 참조) : n+형의 실리콘 반도체 기판(1) 상에 n-형의 에피택셜층으로 이루어지는 드레인 영역(2)을 형성하고, 그 표면에 p형의 채널층(4)을 형성한다. 채널층(4)을 관통하여, 드레인 영역(2)까지 도달하는 트렌치(7)를 형성하고, 트렌치(7)의 내벽을 게이트 산화막(11)으로 피막하여, 트렌치(7)에 충전된 폴리실리콘으로 이루어지는 게이트 전극(13)을 형성한다.
그 후, 보디 컨택트 영역(14)과, 소스 영역(15)을 형성한다. 즉, 레지스트 막에 의해 예정된 보디 컨택트(14)를 노출하도록 마스크하고, 선택적으로 p+형 불순물을 주입 에너지 50KeV, 도우즈량 5×1015㎝-2 정도로 이온 주입한다. 그 후 레지스트막을 제거한다.
또한, 새로운 레지스트막으로 예정된 소스 영역(15) 및 게이트 전극(13)을 노출하도록 마스크하여, n+형 불순물을 도우즈량 1015㎝-2대, 주입 에너지 50KeV 정도로 이온 주입한다.
그 후, 전면에, 층간 절연막으로 되는 BPSG(Boron Phosphorus Silicate Glass) 등의 절연막 및 다층막을 CVD법에 의해 퇴적한다. 이 성막 시의 열 처리(1000℃ 이하, 60분 정도)에 의해, n+형 불순물 및 p+형 불순물을 확산시켜 트렌치(7)에 인접하는 채널층(4) 표면의 소스 영역(15)과, 소스 영역(15) 사이에 위치하는 보디 컨택트 영역(14)을 형성한다. 이에 의해 소자 영역(20)이 형성된다.
또, 본 실시예에서는 p+형 불순물을 주입 후, n+형 불순물을 주입하고 있지만, n+형 불순물을 주입 후, p+형 불순물을 주입해도 된다.
그 후, 레지스트막을 마스크로 하여 층간 절연막(16)을 에칭하고, 적어도 게이트 전극(13) 상에는 층간 절연막(16)을 남김과 함께, 소스 영역(15) 및 보디 컨택트 영역(14)이 노출된 컨택트홀 CH를 형성한다. 소스 영역(15) 및 보디 컨택트 영역(14)은 컨택트홀 CH를 통하여, 후속 공정에서 형성되는 금속 배선층과 접속한 다.
제2 공정(도 13 참조) : 소자 영역의 금속 배선층과의 접속 홀에 p형 불순물을 주입하는 공정.
마스크를 형성하지 않고, 전면에 불화붕소를 이온 주입한다. 게이트 전극(13) 상에는 층간 절연막(16)이 형성되어 있으므로, 실제로는 소스 영역(15) 및 보디 컨택트 영역(14) 표면에 불화붕소가 이온 주입된다.
이 때 불화붕소는 보디 컨택트 영역(14) 형성시의 붕소 농도의 1할 정도로 한다. 구체적으로 설명하면, 도우즈량 4×1014㎝-2∼1×1015㎝-2 이 적합하고, 본 실시예에서는 7×1014㎝-2 정도의 도우즈량을 채용하였다.
또한, 불화붕소의 주입 깊이는, 노출된 소스 영역(15), 즉 기판(1) 표면으로부터 1000Å 정도 이하(예를 들면 기판 표면으로부터 300Å 정도)의 얕은 영역에, 붕소의 농도 프로파일의 피크가 위치하는 조건에서 이온 주입한다. 구체적으로 설명하면, 주입 에너지는 40KeV 정도로 한다. 또한 불화붕소를 대신하여 붕소를 10KeV 정도의 주입 에너지로 이온 주입해도 된다.
그 후, 1000℃ 이하에서 30분 정도의 열 처리에 의해 컨택트홀 CH 형성 후의 리플로우를 행한다. 또한 이 리플로우에 의해 추가 주입의 붕소를 확산시킨다.
한편, 마스크를 형성하지 않기 때문에 소스 영역(15) 표면에도 불화붕소가 이온 주입된다. 그러나, 소스 영역(15)은 주입량이 1015㎝-2대 정도로 고농도이기 때문에, 이온 주입된 붕소는 거의 영향을 미치지 않는다. 또한, 붕소의 주입에 의 해, 비록 토탈의 n형 불순물 농도가 약간 저하했다고 해도, n형 영역의 컨택트 저항은, 알루미늄과 접촉하는 경우보다도 티탄계의 금속층과 접촉하는 경우가 더 낮아지는 특성을 가지므로 문제는 없다.
제3 공정(도 14 참조) : 접속 홀을 통하여 적어도 소스 영역 및 보디 컨택트 영역에 컨택트하는 고융점 금속층을 형성하는 공정.
층간 절연막(16) 이외의 부분은 실리콘 기판이 노출되어 있으며, 금속 배선층(18)으로 되는 알루미늄 합금을 스퍼터하면 알루미늄 합금 속에 포함시키는 실리콘의 입괴(실리콘 노듈)가, 미세한 영역인 보디 컨택트 영역(14) 또는 소스 영역(15)을 막는 경우가 있다. 이 실리콘 노듈을 억제하고, 또한 스파이크라고 하는 금속과 실리콘 기판과의 상호 확산을 방지하기 위해, 금속 배선층(18) 형성 전에, 티탄계의 재료에 의한 배리어 메탈층을 형성한다.
전면에, 티탄을 스퍼터링하여, 두께 500Å∼1000Å 정도의 티탄 및 질화 티탄의 적층막(17)을 형성한다. 이 고융점 금속층(17)은, 컨택트홀 CH에 노출된 소스 영역(15) 및 보디 컨택트 영역(14)과 컨택트한다. 고융점 금속층(17)은 그 후, 400℃ 내지 500℃ 정도의 열 처리를 행하여 티탄 실리사이드막을 형성한다.
이와 같이 본 실시예에서는, 추가 주입한 붕소는 컨택트홀 CH 형성 후의 리플로우에 의해 확산하고, 그 후 계속해서 고융점 금속층(17)이 형성된다. 즉, 추가 주입한 붕소의 확산 후에 컨택트홀 CH의 리플로우를 행하였던 도 18에 도시하는 경우와 비교하여, 추가 주입한 붕소의 확산 후의 열 처리량이 적어진다.
이에 의해, 보디 컨택트 영역(14) 표면의 불순물 농도는 고농도로 유지되고 있으므로, 보디 컨택트 영역(14)과 컨택트한 티탄 실리사이드막에 붕소가 흡수되어도, 소정의 보디 컨택트 영역(14)의 표면 농도를 유지할 수 있다.
본 실시예에서는 보디 컨택트 영역(24)은, 앞공정에서 소정의 깊이로 형성되어 있고, 추가 주입한 붕소는 보디 컨택트 영역(14) 표면 부근에서 활성화되어 불순물 농도의 향상에 기여하면 충분하다.
또한, 보디 컨택트 영역(14)이 깊게 형성되었다고 해도, p 채널형인 경우와 달리, 단채널 효과에 의한 특성의 열화는 없다. 그러나, 추가 주입한 붕소가 깊게 확산되면, 결국 보디 컨택트 영역(14)의 표면은 높은 불순물 농도를 유지할 수 없어, 티탄 실리사이드의 흡수에 의해 표면의 불순물 농도가 저하하여, 컨택트 저항은 증대한다.
그러나, 본 실시예에 따르면, 보디 컨택트 영역(14)의 표면의 불순물 농도는 고농도로 유지된다. 그리고, 티탄 실리사이드막에 붕소가 흡수되어도, 소정의 보디 컨택트 영역의 표면 농도를 유지할 수 있으므로 애밸런치 내량의 열화를 방지할 수 있다.
제4 공정(도 6 참조) : 고융점 금속층 상에 금속 배선층을 형성한다. 또한, 이 공정도 제1 실시예와 마찬가지이므로, 설명은 생략한다.
또한, 제2 실시예에서의 보디 컨택트 영역의 형성 조건 및 추가되는 붕소 주입의 이온 주입 조건은 제1 실시예와 마찬가지이다. 따라서, 본 실시예의 농도 프로파일 시뮬레이션, 및 컨택트 저항과 추가 주입량의 의존성에 대해서는, 도 7 및 도 8, 도 11과 마찬가지이다.
또한, 상술한 바와 같이, 본 발명의 실시예에서는 파워 MOSFET를 예로 설명했지만, 이것에 한하지 않고, 붕소를 포함하는 불순물 영역과 티탄이 접촉하는 컨택트홀을 갖는 반도체 디바이스에 대해서도 마찬가지로 실시할 수 있다.
본 실시예에서는 소자 영역 형성 후, 티탄 실리사이드에 흡수되는 붕소량에 상당하는 붕소를 추가로 이온 주입·확산시켜, 티탄 실리사이드를 형성한다.
이 때, 층간 절연막의 성막 및 컨택트홀 CH 형성 후에, 추가의 이온 주입을 행하여, 컨택트홀 CH의 리플로우에 의해 추가 주입한 붕소를 확산시킨다. 그 후 계속해서 고융점 금속층(17)이 형성되므로, 추가 주입한 붕소는 확산 후에 받는 열 처리량이 적으므로, 확산의 진행을 억제할 수 있다. 따라서, 티탄 실리사이드에 붕소가 흡수되어도 표면 부근의 붕소의 불순물 농도를 유지할 수 있어, 소자 영역의 농도 프로파일의 변동을 억제할 수 있다.
또한, 소스 영역(15) 및 보디 컨택트 영역(14)이 노출된 상태에서 붕소를 주입할 수 있다. 즉 게이트 산화막을 제거한 상태에서 추가되는 이온 주입을 행하므로, 얕은 영역에의 주입에서도 주입 에너지의 제어가 용이하므로, 표면 부근에 이온을 머물게 할 수 있다.
또한, 마스크를 형성하지 않고 전면에 추가되는 이온 주입을 행할 수 있으므로, 마스크 매수를 증가시키지 않고, 실시할 수 있는 이점을 갖는다.
이에 의해, 예를 들면 p 채널형 MOSFET에서는, 소스 영역의 표면 부근의 불순물 농도가 향상하고, 또한 소스 영역은 얕은 프로파일을 유지할 수 있다. 이에 의해, 단채널 효과에 의한 IDSS 누설 및 VDSS의 열화를 야기하지 않고, 컨택트 저항의 저감을 실현할 수 있다.
한편, n 채널형 MOSFET의 경우에는, 보디 컨택트 영역의 표면 부근의 불순물 농도를 향상할 수 있다. 또한, 추가되는 붕소 주입은 표면 부근에서 활성화되어 깊게 확산하지 않기 때문에, 보디 컨택트 영역의 표면 농도를 유지할 수 있다.
이 때문에, 붕소가 티탄 실리사이드에 흡수되어도 보디 컨택트 영역의 표면 농도가 저하하지 않아, 애밸런치 내량의 열화를 방지하여, 컨택트 저항의 증가를 방지할 수 있다.

Claims (12)

  1. 삭제
  2. 반도체 기판 상에 드레인 영역, 게이트 전극, 소스 영역, 보디 영역을 형성하여 소자 영역을 형성하는 공정과,
    상기 소자 영역 상에 접속 홀(contact hole)을 갖는 층간 절연막을 형성하는 공정과,
    상기 접속 홀을 통하여 상기 소자 영역에 p형 불순물을 주입하는 공정과,
    상기 접속 홀을 통하여, 상기 p형 불순물이 주입된 적어도 상기 소스 영역 및 보디 영역에 컨택트하는 고융점 금속층을 형성하는 공정과,
    상기 고융점 금속층 상에 금속 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 기판 상에 p형의 드레인 영역을 형성하는 공정과,
    상기 드레인 영역 표면에 n형의 채널층을 형성하는 공정과,
    절연막을 통해 상기 채널층과 컨택트하는 게이트 전극을 형성하는 공정과,
    상기 채널층 표면에 p형의 소스 영역 및 n형의 보디 영역을 형성하여 소자 영역을 형성하는 공정과,
    상기 소자 영역 상에 접속 홀을 갖는 층간 절연막을 형성하는 공정과,
    상기 접속 홀을 통하여 상기 소자 영역에 p형 불순물을 주입하는 공정과,
    상기 접속 홀을 통하여, 상기 p형 불순물이 주입된 상기 소스 영역 및 보디 영역에 컨택트하는 고융점 금속층을 형성하는 공정과,
    상기 고융점 금속층 상에 금속 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 기판 상에 n형의 드레인 영역을 형성하는 공정과,
    상기 드레인 영역 표면에 p형의 채널층을 형성하는 공정과,
    절연막을 통하여 상기 채널층과 컨택트하는 게이트 전극을 형성하는 공정과,
    상기 채널층 표면에 n형의 소스 영역 및 p형의 보디 영역을 형성하여 소자 영역을 형성하는 공정과,
    상기 소자 영역 상에 접속 홀을 갖는 층간 절연막을 형성하는 공정과,
    상기 접속 홀을 통하여 상기 소자 영역에 p형 불순물을 주입하는 공정과,
    상기 접속 홀을 통하여 상기 p형 불순물이 주입된 상기 보디 영역 및 소스 영역에 컨택트하는 고융점 금속층을 형성하는 공정과,
    상기 고융점 금속층 상에 금속 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 고융점 금속층은 티탄을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 p형 불순물은 붕소를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제3항에 있어서,
    상기 p형 불순물은, 상기 소스 영역 형성을 위해 필요한 불순물 농도의 10분의 1 정도의 도우즈량으로 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 p형 불순물은, 상기 보디 영역 형성을 위해 필요한 불순물 농도의 10분의 1 정도의 도우즈량으로 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 p형 불순물이 이온 주입되고, 상기 p형 불순물의 농도 프로파일의 피크가 상기 소자 영역의 표면으로부터 1000Å 정도 이내에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 p형 불순물은, 4×1014㎝-2∼1×1015㎝-2 정도의 도우즈량으로 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 소자 영역 형성 공정은, 상기 p형 불순물의 주입 이전에 상기 반도체 기판 내로 주입되는 불순물 이온들을 열적으로 확산하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판 표면 상에 p형 불순물 확산 영역 및 n형 불순물 확산 영역을 포함하는 소자 영역을 형성하는 공정과,
    상기 소자 영역 상에 위치된 층간 절연막에 형성된 접속 홀을 통하여 적어도 상기 p형 불순물 확산 영역에 컨택하는 고융점 금속층을 형성하는 공정을 포함하고,
    상기 소자 영역 형성 이후 그리고 상기 고융점 금속층의 형성에 앞서, p형 불순물을 상기 접속 홀을 통하여 상기 p형 불순물 확산 영역 및 n형 불순물 확산 영역에 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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