CN1627534A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，在半导体衬底(11)上形成栅绝缘膜(12)，在栅绝缘膜上形成薄膜多晶硅膜(13)。然后，通过进行等离子体氮化，向薄膜多晶硅膜(13)中导入氮。接着，在薄膜多晶硅膜(13)上形成多晶硅膜(14)，通过进行等离子体氮化，在多晶硅膜(14)的上部形成深度10nm以下的含氮区(15)。把多晶硅膜(14)构图，形成栅电极(16)。然后，在半导体衬底(11)中形成SD扩展区(17)，在栅电极(16)的侧面上形成侧壁(20)后，在半导体衬底(11)中形成源漏区(21)。在栅绝缘型的P型半导体器件中，确保NBTI特性，通过抑制栅电极中包含的硼的穿越，提高驱动力。

Description

半导体器件及其制造方法
技术领域
本发明涉及P型半导体器件及其制造方法，特别是涉及作为p型杂质，注入硼的栅绝缘型半导体器件及其制造方法。
背景技术
具有MOS(Metal Oxide Semiconductor：金属-氧化物-半导体)晶体管构造的半导体器件中，硅(半导体)的氧化物即氧化硅膜作为栅绝缘膜具有良好的绝缘特性，所以在电子器件中广泛使用。为了该MOS晶体管的高性能化，进行晶体管的栅极长度缩小和栅绝缘膜薄膜化等定标是有效的，近年，该定标加速。
在PMOS晶体管中，在栅电极中包含p型杂质硼。如果在半导体工艺中进行热处理，则硼从栅电极中向栅绝缘膜和硅衬底扩散(硼的穿越现象)。由于硼向周围扩散，晶体管特性变动，该问题在栅绝缘膜的薄膜化正在进行的近年，变得深刻。作为对于该问题的对策，广泛使用形成向栅绝缘膜中导入氮的栅氮氧化膜的方法(氮氧化工艺)。
可是，作为引起PMOS晶体管的特性变动的现象，指出NBTI(NegativeBias Temperature Instability)。NBTI是在高温下，如果对PMOS晶体管的栅电极外加负电压，由于在栅绝缘膜和衬底的界面附近存在的氮，产生正的固定电荷，由于该影响，晶体管特性变动的现象。
这里，参照附图，简单说明作为对于NBTI的对策而使用的等离子体氮化工艺。图7(a)～(d)是表示在以往的MOS晶体管中，对栅绝缘膜进行等离子体氮化工艺的步骤的剖视图。
在以往的步骤中，首先在图7(a)所示的步骤中，在半导体衬底101上形成栅绝缘膜102。接着，在图7(b)所示的步骤中，通过进行等离子体氮化处理，对栅绝缘膜102中导入氮。接着，在图7(c)所示的步骤中，在衬底上堆积多晶硅膜(未图示)后，通过进行光刻和干蚀刻，形成栅电极103。接着，在图7(d)所示的步骤中，把栅电极103作为掩模，进行p型离子的注入，在半导体衬底101中位于栅电极103侧方的部分形成SD(源漏)扩展区104。然后，在栅电极103的侧方形成由L字状的氧化膜105和氮化膜106构成的侧壁107，把栅电极103和侧壁107作为掩模，进行p型离子的注入，在半导体衬底101中位于侧壁107的侧方的区域中形成源漏扩散层108。通过以上的步骤，能制作晶体管。
这里，寿命由等离子体氮化处理生成的晶体管的氮曲线。图8是表示图7(d)的A-A线的氮的SIMS曲线的曲线图。在图8中，用黑圈的集合表示的曲线图表示使用图7(a)～(d)所示的步骤中形成栅绝缘膜时的曲线。而用白圈的集合表示的曲线图表示通过把在包含一氧化氮和氧的气氛下使硅衬底上氮氧化而形成的(NO/O2氮氧化工艺)的氮氧化膜作为栅绝缘膜使用时取得的曲线。
如图8所示。在进行等离子体氮化工艺时，与进行NO/O2氮氧化工艺时相比，氮浓度峰值存在于栅绝缘膜的表面一侧，栅绝缘膜和衬底的界面的氮浓度低。因此，进行等离子体氮化工艺时能抑制氮引起的正的固定电荷导致的NBTI特性恶化。此外，进行等离子体氮化工艺时，栅绝缘膜中的氮浓度峰值为10atoms％，所以能抑制来自栅电极的硼穿越。通过等离子体氮化形成栅绝缘膜的方法能同时抑制栅硼穿越，确保NBTI特性，所以认为今后会广泛使用。
可是，当栅绝缘膜的薄膜化进一步进展时，预想到难以把等离子体氮化的条件最佳化。即如果栅绝缘膜薄膜化，就难以一边抑制栅绝缘膜和衬底的界面的氮化，一边确保能抑制栅硼穿越的氮量。
对于该问题，提出特开2002-289846号公报中描述的对策。该对策在栅绝缘膜上形成含有氮的硼扩散防止膜后，堆积栅电极材料。在该方法中，在PMOS晶体管中把栅绝缘膜薄膜化时，也能同时确保通过硼扩散防止膜对硼穿越的抑制，以及确保NBTI可靠性。
可是，在特开2002-289846号公报中描述的PMOS晶体管中，即使能抑制栅电极中的硼向栅绝缘膜或半导体衬底扩散，也无法抑制硼向设置在栅电极的侧面上的氧化膜侧壁中或设置在栅电极上方的氧化膜扩散。
这里，参照图9(a)、(b)，简单说明硼向栅电极的上方或侧方的扩散。图9(a)、(b)是表示为了形成低电阻的接触，形成硅化物膜的步骤的剖视图。在图9(a)、(b)中，晶体管A表示形成硅化物的晶体管，晶体管B表示不形成硅化物的晶体管。这里，不形成硅化物的晶体管例如作为I/O元件(构成输入输出电路的元件)或模拟元件中的电阻元件使用。
首先，在图9(a)所示的步骤中，通过硅化物保护用氧化膜121覆盖晶体管A、B中的栅电极113、设置在栅电极的侧面上的侧壁118上。在该状态下，进行用于使源漏区117活性化的RTA(红外线急速热处理)。
接着，在图9(b)所示的步骤中，除去硅化物保护用氧化膜121中位于晶体管上的部分，使晶体管A中的栅电极113的上面和侧壁118的上面露出。在该状态下，如果进行硅化物化，则在晶体管A的栅电极113和源漏区117上形成硅化物层122，但是晶体管B上未被硅化物保护用氧化膜121覆盖，所以晶体管B的栅电极113和源漏区117上不变为硅化物。
在进行以上的步骤时，在图9(a)中进行RTA处理，栅电极113中的硼向硅化物保护用氧化膜121或侧壁118扩散，所以栅电极113中的硼浓度下降。因此，引起栅电极113的耗尽，产生驱动力恶化。
发明内容
鉴于所述，本发明的目的在于：提供在确保NBTI特性的同时，通过抑制栅电极中包含的硼的穿越，能提高驱动力的半导体器件及其制造方法。
本发明的半导体器件，包括以下元件，该元件具有：半导体层；设置在所述半导体层上的绝缘膜；设置在所述绝缘膜上，包含p型杂质的导体膜；设置在所述导体膜的上方和侧方的表面部中的至少一部分上，包含氮的第一含氮区。
须指出的是，在该元件(第一元件)的侧方设置：设置在所述半导体层的一部分上，并且具有由与所述绝缘膜相同的膜形成的栅绝缘膜、由与所述导体膜相同的膜形成的栅电极的元件(第二元件)。在第二元件的栅电极上方和侧方的表面部中至少一部分上，在与形成所述第一元件的第一含氮区同时，导入氮。
当象以上那样设置第一元件和第二元件时，在第二元件中的栅电极的最表面部存在氮。据此，当进行高温的热处理时，栅电极中包含的p型杂质向上方和侧方扩散，能防止栅电极的硼浓度下降。因此，难以发生栅电极的耗尽，不会发生驱动力的下降。
在所述绝缘膜和所述导体膜之间存在包含氮的导体膜即第二含氮区，这时，在栅绝缘膜和半导体层的界面附近存在的氮量减少，所以即使栅绝缘膜的薄层化进行，也能防止氮引起的NBTI特性的恶化。
所述第一含氮区中，优选从所述导体膜的上面或侧面开始的深度设定为10nm以下的范围内。通过使用等离子体氮化法，就能实现像这样在浅的区域中导入氮。通过在浅的区域中局部包含氮，能更有效地防止p型杂质的扩散，并且能把栅绝缘膜中的其他区域的特性保持良好。
在所述导体膜的侧面上设置侧壁；在所述半导体层中位于所述导体膜的下方的部分上设置包含p型杂质的第一杂质扩散层；在所述半导体层中位于所述侧壁的下方的部分上设置包含比所述第一杂质扩散层浓度还高的p型杂质的第二杂质扩散层。
在所述第二杂质扩散层上设置包含氮的第三含氮区，这时，能防止第二杂质扩散层中包含的p型杂质向上方扩散。
在所述导体膜的侧面和上面中的至少一部分上设置氮氧化膜。
所述p型杂质是硼时，通过对半导体器件应用本发明，能取得更好的效果。
所述元件中包含的氮的峰值浓度为5atoms％以上20atoms％以下。
所述导体膜是多晶硅、非晶硅、包含锗的多晶硅和包含锗的非晶硅中的任意一个。须指出的是，当包含锗时，能提高栅电极的p型杂质的活性率，能谋求半导体器件的高驱动力化。
所述绝缘膜是栅绝缘膜，所述导体膜是栅电极。作为这样的半导体器件具体例子，有时第一元件是I/O元件(输入输出用元件)，第二元件构成逻辑电路。这时，对I/O元件和逻辑电路部导入氮后，在逻辑电路部的栅电极的上部形成硅化物层，而在I/O元件的导体膜上部常常不形成硅化物层。为了只在一个晶片上的一方元件上形成硅化物层，在用氧化膜等覆盖不形成硅化物层的一方元件的状态下，生成硅化物。这里，为了形成硅化物层，需要高温的热处理，以往，不形成硅化物层一方的元件中包含的硼扩散到氧化膜中。可是，在本发明的半导体器件中，设置有含氮区，所以能抑制栅电极中包含的硼扩散。
此外，作为I/O元件的其他例子，在DRAM混载逻辑工艺中，第一元件是DRAM，第二元件是逻辑电路。除了它们，本发明也能应用于具有为了实现高速动作而形成硅化物层的区域、为了确保对高电压的耐性而不形成硅化物层的区域的半导体器件。
所述元件可以是电阻元件。具体而言，所述第一元件是电阻元件，在半导体层中的其他区域中设置实际工作的第二元件。这时，对电阻元件和实际工作的元件导入氮后，在实际工作的元件的栅电极上部形成硅化物层，而在电阻元件的导体膜上部常常不形成硅化物层。这里，即使进行用于形成硅化物层的热处理，在本发明的半导体器件中设置有含氮区，所以能抑制硼的扩散。
本发明的第一半导体器件的制造方法包括：在半导体层上形成栅绝缘膜的步骤(a)；在所述步骤(a)后，在所述栅绝缘膜的上方形成导体膜的步骤(b)；在所述步骤(b)后，通过向所述导体膜的上部导入氮，形成第一含氮区的步骤(c)；在所述步骤(c)后，通过对所述导体膜构图，形成栅电极的步骤(d)；在所述步骤(d)后，把所述栅电极作为掩模，向所述半导体层导入p型杂质，在所述半导体层中位于所述栅电极的下方的区域中形成第一杂质层的步骤(e)。另外，可以在该步骤(e)中向栅电极导入p型杂质，也可以预先导入。
这时，在栅电极的最表面部存在氮。据此，即使进行高温的热处理时，栅电极中包含的p型杂质向上方和侧方扩散，也能防止栅电极的硼下降。因此，难以产生栅电极的耗尽，能取得高驱动力的半导体器件。
另外，本发明的方法还可以包括：在所述步骤(e)后，在所述栅电极的侧面上形成侧壁的步骤(f)；把所述侧壁作为掩模，通过对所述半导体层导入p型杂质，在所述半导体层中位于所述侧壁的下方的部分中形成第二杂质层的步骤(g)。
在所述步骤(a)后，所述步骤(b)之前，在所述栅绝缘膜上形成薄膜导体层，对所述薄膜导体层导入氮，形成第二含氮区的步骤(h)；在所述步骤(b)中，在所述第二含氮区上形成所述导体膜。这时，能减少栅绝缘膜和半导体层的界面中包含的氮量，所以能取得氮引起的NBTI特性恶化难以发生的半导体器件。
还可以包括：在所述步骤(d)后，所述步骤(e)之前，形成覆盖所述栅电极的侧面上的氮氧化膜的步骤(i)。
在所述步骤(i)中，在所述半导体层上形成覆盖所述栅电极的氧化膜，对所述氧化膜导入氮，形成所述氮氧化膜后，除去所述氮氧化膜中至少位于所述半导体层上的部分。
在所述步骤(i)中，在所述半导体层上形成覆盖所述栅电极的氧化膜，除去所述氧化膜中至少位于所述半导体层上的部分后，对所述氧化膜导入氮，形成所述氮氧化膜。
本发明的第二半导体器件的制造方法，包括：在半导体层上形成栅绝缘膜的步骤(a)；在所述步骤(a)后，在所述栅绝缘膜的上方形成导体膜的步骤(b)；在所述步骤(b)后，对所述导体膜构图，形成栅电极的步骤(c)；在所述步骤(c)后，对所述栅电极的上方和侧方的表面部中的至少一部分导入氮，形成第一含氮区的步骤(d)；在所述步骤(d)后，把所述栅电极作为掩模，对所述半导体层导入p型杂质，在所述半导体层中位于所述栅电极的下方的区域中形成第一杂质层的步骤(e)。
这时，在栅电极的最表面部存在氮。据此，即使进行高温的热处理时，栅电极中包含的p型杂质向上方和侧方扩散，也能防止栅电极的硼浓度下降。因此，难以产生栅电极的耗尽，能取得高驱动力的半导体器件。
还包括：在所述步骤(e)后，在所述栅电极的侧面上形成侧壁的步骤(f)；把所述侧壁作为掩模，对所述半导体层导入p型杂质，在所述半导体层中位于所述侧壁的下方的部分中形成第二杂质层的步骤(g)。
还包括：在所述步骤(a)后，所述步骤(b)之前，在所述栅绝缘膜上形成薄膜导体层，对所述薄膜导体层导入氮，形成第二含氮区的步骤(h)；在所述步骤(b)中，在所述第二含氮区上形成所述导体膜。这时，能减少栅绝缘膜和半导体层的界面中包含的氮量，所以能取得氮引起的NBTI特性恶化难以发生的半导体器件。
在所述步骤(d)中，可以在用抗蚀剂覆盖所述半导体层上的状态下，导入所述氮。这时，存在即使用强能量导入氮，也不会把氮导入到半导体层的深的区域的优点。
在所述步骤(d)中，在所述半导体层的上部形成第三含氮区。这时，能防止半导体层中包含的p型杂质向上方扩散。
本发明的第三半导体器件的制造方法，包括：在半导体层上形成栅绝缘膜的步骤(a)；在所述步骤(a)后，在所述栅绝缘膜的上方形成导体膜的步骤(b)；在所述步骤(b)后，通过对所述导体膜构图，形成栅电极的步骤(c)；在所述步骤(c)后，以所述栅电极为掩模，对所述半导体层导入p型杂质，在所述半导体层中位于所述栅电极的下方的区域中形成第一杂质层的步骤(d)；在所述步骤(d)后，在所述栅电极的侧面上形成侧壁的步骤(e)；把所述侧壁作为掩模，对所述半导体层导入p型杂质，在所述半导体层中位于所述侧壁的下方的部分中形成第二杂质层的步骤(f)；在所述步骤(f)后，通过从所述半导体层的上方供给氮，在所述栅电极的上部和所述半导体层的所述第二杂质层的上部形成含氮区的步骤(g)。
这时，在栅电极的最表面部存在氮。据此，即使进行高温的热处理时，栅电极中包含的p型杂质向上方和侧方扩散，也能防止栅电极的硼浓度下降。因此，难以产生栅电极的耗尽，能取得高驱动力的半导体器件。
在所述步骤(a)后，所述步骤(b)之前，还可以包括在所述栅绝缘膜上形成薄膜导体层，对所述薄膜导体层导入氮的步骤(h)；在所述步骤(b)中，在所述薄膜导体层上形成所述导体膜。这时，能减少栅绝缘膜和半导体层的界面中包含的氮量，所以能取得氮引起的NBTI特性恶化难以发生的半导体器件。
在本发明的半导体器件中，因为能防止栅电极的硼浓度下降，所以能防止栅电极发生耗尽而引起的驱动力的下降。此外，能进一步减少栅绝缘膜和半导体衬底的界面附近存在的氮量，所以即使栅绝缘膜进行薄膜化，也能防止氮引起的NBTI特性恶化发生。
附图说明
图1(a)～(e)是表示本发明实施例1的半导体器件制造方法的剖视图。
图2(a)～(f)是表示本发明实施例2的半导体器件制造方法的剖视图。
图3(a)～(f)是表示本发明实施例3的半导体器件制造方法的剖视图。
图4(a)～(f)是表示本发明实施例4的半导体器件制造方法的剖视图。
图5(a)～(f)是表示本发明实施例5的半导体器件制造方法的剖视图。
图6(a)～(f)是表示本发明实施例6的半导体器件制造方法的剖视图。
图7(a)～(d)是表示在以往的MOS晶体管中，对栅绝缘膜进行等离子体氮化工艺的步骤的剖视图。
图8是表示图7(d)的A-A线的氮的SIMS曲线的曲线图。
图9(a)、(b)是表示为了形成低电阻接触，形成硅化物层的步骤的剖视图。
图中：11-半导体衬底；12-栅绝缘膜；13-薄膜多晶硅膜；14-多晶硅膜；15-含氮区；16-栅电极；16-源漏扩散层；17-SD扩展区；18-氧化膜；19-氮化膜；20-侧壁；21-源漏扩散层；25-含氮区；26-氮扩散区；27-抗蚀剂；28-含氮区；29-含氮区；30-氮扩散区；31-含氮区；32-薄膜氧化膜/含氮薄膜氧化膜；33-薄膜氧化膜；34-含氮区；35-氮扩散区。
具体实施方式
下面，参照附图说明本发明实施例1。图1(a)～(e)是表示本发明实施例1的半导体器件制造方法的剖视图。
在本实施例的半导体器件的制造方法中，首先在图1(a)所示的步骤中，在半导体衬底11上形成厚度2.0nm的栅绝缘膜12。然后在栅绝缘膜12上堆积厚度10nm的薄膜多晶硅膜13，通过进行等离子体氮化处理(压力：950mT(126Pa)，温度400℃，时间：20秒)，对薄膜多晶硅膜13中导入氮。这时，通过等离子体氮化处理导入氮，能使氮的峰值浓度来到薄膜多晶硅膜13中上面附近的位置。
接着，在图1(b)所示的步骤中，在薄膜多晶硅膜13上堆积厚度150nm的多晶硅膜14后，通过进行等离子体氮化处理(压力：500mT(67Pa)，温度400℃，时间：20秒)，在从多晶硅膜14的上面到约5nm的深度的区域形成含氮区15。
接着，在图1(c)所示的步骤中，通过进行光刻技术和干蚀刻技术，对多晶硅膜14构图，形成栅电极16。这时，也同时对薄膜多晶硅膜13构图。据此，在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区。这里，与栅电极16区别，作为薄膜多晶硅膜13，但是该薄膜多晶硅膜13作为栅电极一部分起作用。
接着，图1(d)所示的步骤中，通过从衬底的上方注入硼(能量：0.5KeV，掺杂量：4×1014cm-2)，在半导体衬底11中位于栅电极16的侧方的部分形成SD扩展区17。同时对栅电极16也注入硼。
接着，在图1(e)所示的步骤中，在栅电极16的侧面上形成由截面形状为L字状的氧化膜18和位于氧化膜18上的氮化膜19构成的侧壁20。然后，通过从衬底的上方注入硼(能量：3KeV，掺杂量：4×1015cm-2)，在半导体衬底11中位于侧壁20的侧方的部分形成源漏扩散层21。然后，继续用于形成低电阻接触的硅化物膜的形成和布线步骤，但是该步骤自身与以往同样，所以省略图示和说明。
在本实施例的半导体器件中，在栅电极16中的最上部形成存在氮的含氮区15。通过含氮区15，能防止栅电极16中包含的硼向栅电极16的上方扩散，栅电极16的硼浓度下降。例如，在用硅化物保护用氧化膜覆盖栅电极16而形成的状态下，进行活性化RTA处理时，通过含氮区15抑制硼的扩散，所以硼不会从栅电极16向硅化物保护用氧化膜扩散。因此，难以发生栅电极16的耗尽，不会发生驱动力的下降。
而在栅绝缘膜12上形成薄膜多晶硅膜13后，通过等离子体氮化导入氮。据此，能进一步减少栅绝缘膜12和半导体衬底11的界面附近存在的氮量。据此，即使栅绝缘膜12进行薄膜化，也能防止氮引起的NBTI特性恶化发生。并且，在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区，所以能抑制硼从栅电极16向栅绝缘膜12以及半导体衬底11扩散。
须指出的是，在上述说明中，作为薄膜多晶硅膜13和多晶硅膜14的材料，使用多晶硅，但是作为替代，可以使用非晶硅。此外，作为栅电极16，通过使用添加锗的膜，能提高栅电极16内的硼的活性率，能谋求器件的高驱动力。
此外，由多晶硅膜14形成栅电极16前，对多晶硅膜14可以进行用于改善栅极耗尽的硼注入。
此外，可以通过离子注入进行对多晶硅膜14上部的氮导入。此外，在通过构图形成栅电极16后，在形成SD扩展区17前，可以在栅电极16的侧面上形成称作偏置间隔件的厚度10nm左右的氧化膜。这时，能调整减少栅电极16和SD扩展区17之间的重叠量，所以延迟时间的缩短和短沟道效应的改善成为可能。
(实施例2)
以下，参照附图进行说明本发明实施例2。图2(a)～(f)是表示本发明实施例2的半导体器件制造方法的剖视图。
在本实施例的半导体器件制造方法中，首先在图2(a)所示的步骤中，在半导体衬底11上形成2.0nm的栅绝缘膜12。然后，在栅绝缘膜12上堆积厚度10nm的薄膜多晶硅膜13，通过进行等离子体氮化处理(压力：950mT(126Pa)，温度400℃，时间：20秒)，对薄膜多晶硅膜13中导入氮。这时，通过等离子体氮化处理导入氮，能使氮的峰值浓度来到薄膜多晶硅膜13中上面附近的位置。
接着，在图2(b)所示的步骤中，在薄膜多晶硅膜13上堆积厚度150nm的多晶硅膜14。
接着，在图2(c)所示的步骤中，通过进行光刻技术和干蚀刻技术，对多晶硅膜14构图，形成栅电极16。这时，薄膜多晶硅膜13也同时构图。据此，在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区。这里，与栅电极16区别，作为薄膜多晶硅膜13，但是该薄膜多晶硅膜13作为栅电极一部分起作用。
接着，在图2(d)所示的步骤中，把栅电极16作为掩模，注入硼(能量：0.5KeV，掺杂量：4×1014cm-2)，在半导体衬底11中位于栅电极16的侧方的部分形成SD扩展区17。同时对栅电极16也注入硼。
接着，在图2(e)所示的步骤中，在栅电极16的侧面上形成由截面形状为L字状的氧化膜18和位于氧化膜18上的氮化膜19构成的侧壁20。然后，通过从衬底的上方注入硼(能量：3KeV，掺杂量：3×1015cm-2)，在半导体衬底11中位于侧壁20的侧方的部分形成源漏扩散层21。
接着，在图2(f)所示的步骤中，通过进行等离子体氮化处理(压力：500mT(67Pa)，温度：400℃，时间：20秒)，在从栅电极16的上面到约5nm的深度的区域形成含氮区25。同时，在半导体衬底11的表面部中位于侧壁20的侧方的部分中也形成深度3nm的氮扩散层26。然后，继续用于形成低电阻接触的硅化物膜的形成和布线步骤，但是该步骤自身与以往同样，所以省略图示和说明。
在本实施例的半导体器件中，在栅电极16的最上部形成存在氮的含氮区25。通过含氮区25，能防止栅电极16中包含的硼向栅电极16的上方扩散，栅电极16的硼浓度下降。例如，在用硅化物保护用氧化膜覆盖栅电极16而形成的状态下，进行活性化RTA处理时，通过含氮区25抑制硼的扩散，所以硼不会从栅电极16向硅化物保护用氧化膜扩散。因此，难以发生栅电极16的耗尽，不会发生驱动力的下降。此外，与实施例1相比，在栅电极16的上部形成含氮区25的步骤在后，所以通过工艺的途中的热处理，能减少氮的扩散。据此，能使氮存在于更局部的区域中，所以能提高硼的扩散防止能力。
而在栅绝缘膜12上形成薄膜多晶硅膜13后，通过等离子体氮化导入氮。据此，能进一步减少存在于栅绝缘膜12和半导体衬底11的界面附近的氮量。据此，即使栅绝缘膜12进行薄膜化，也能防止氮引起的NBTI恶化发生。并且在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区，所以能抑制硼从栅电极16向栅绝缘膜12以及半导体衬底11扩散。
此外，通过在半导体衬底11的表面部形成氮扩散区26，能防止源漏扩散层21内的硼向上方扩散。例如在用硅化物保护用氧化膜覆盖源漏扩散层21而形成的状态下，进行活性化RTA处理时，通过含氮区26抑制硼的扩散，所以硼不会从源漏扩散层21向硅化物保护用氧化膜扩散。据此，能抑制源漏扩散层21的杂质浓度下降引起的驱动力下降。
须指出的是，在上述说明中，作为薄膜多晶硅膜13和多晶硅膜14的材料，使用多晶硅，但是作为替代，可以使用非晶硅。此外，作为栅电极16，通过使用添加锗的膜，能提高栅电极16内的硼的活性率，能谋求器件的高驱动力。
此外，由多晶硅膜14形成栅电极16前，对多晶硅膜14可以进行用于改善栅极耗尽的硼注入。
此外，可以通过离子注入进行对栅电极16上部的氮导入。
此外，在通过构图形成栅电极16后，在形成SD扩展区17前，可以在栅电极16的侧面上形成称作偏置间隔件的厚度10nm左右的氧化膜。这时，能调整减少栅电极16和SD扩展区17之间的重叠量，所以延迟时间的缩短和短沟道效应的改善成为可能。
(实施例3)
下面，参照附图说明本发明实施例3。图3(a)～(f)是表示本发明实施例3的半导体器件制造方法的剖视图。
在本实施例的半导体器件的制造方法中，首先，在图3(a)所示的步骤中，在半导体衬底11上形成厚度2.0nm的栅绝缘膜12。然后，在栅绝缘膜12上堆积厚度10nm的薄膜多晶硅膜13，通过进行等离子体氮化处理(压力：950mT(126Pa)，温度400℃，时间：20秒)，对薄膜多晶硅膜13中导入氮。这时，通过等离子体氮化处理导入氮，能使氮的峰值浓度来到薄膜多晶硅膜13中上面附近的位置。
接着，在图3(b)所示的步骤中，在薄膜多晶硅膜13上堆积厚度150nm的多晶硅膜14。
接着，在图3(c)所示的步骤中，通过进行光刻技术和干蚀刻技术，对多晶硅膜14构图，形成栅电极16。这时，也同时对薄膜多晶硅膜13构图。据此，在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区。这里，与栅电极16区别，作为薄膜多晶硅膜13，但是该薄膜多晶硅膜13作为栅电极一部分起作用。
接着，图3(d)所示的步骤中，在半导体衬底11上形成栅电极16中的上部露出程度的厚度的抗蚀剂27。例如在衬底上的全面形成抗蚀剂后，对抗蚀剂全面进行全面深蚀刻(etch-back)，直到栅电极16中的上部露出。然后，通过进行等离子体氮化处理(压力：500mT(67Pa)，温度：150℃，时间：20秒)，在栅电极16中露出的部分上形成厚度约3nm的含氮区28。即在栅电极16中的最上部、侧面部中位于途中的深度的位置的部分形成厚度3nm的含氮区28。
接着，在图3(e)所示的步骤中，除去抗蚀剂27后，把栅电极16作为掩模，注入硼(能量：0.5KeV，掺杂量：4×1014cm-2)，在半导体衬底11中位于栅电极16的侧方的部分形成SD扩展区17。同时对栅电极16也注入硼。
接着，在图3(f)所示的步骤中，在栅电极16的侧面上形成由截面形状为L字状的氧化膜18和位于氧化膜18上的氮化膜19构成的侧壁20。然后，通过从衬底的上方注入硼(能量：3KeV，掺杂量：3×1015cm-2)，在半导体衬底11中位于侧壁20的侧方的部分形成源漏扩散层21。然后，继续用于形成低电阻接触的硅化物膜的形成和布线步骤，但是该步骤自身与以往同样，所以省略图示和说明。
在本实施例中，在用抗蚀剂27覆盖栅电极16的下部和半导体衬底11上的状态下，在栅电极16的上部和侧面部形成含氮区28。通过该含氮区28，能防止栅电极16中包含的硼向栅电极16的上方或侧方扩散，栅电极16的硼浓度下降。例如，在用硅化物保护用氧化膜覆盖栅电极16而形成的状态下，进行活性化RTA处理时，通过含氮区28抑制硼的扩散，所以硼不会从栅电极16向硅化物保护用氧化膜扩散。因此，难以发生栅电极16的耗尽，不会发生驱动力的下降。
而在栅绝缘膜12上形成薄膜多晶硅膜13后，通过等离子体氮化导入氮。据此，能进一步减少栅绝缘膜12和半导体衬底11的界面附近存在的氮量。据此，即使栅绝缘膜12进行薄膜化，也能防止氮引起的NBTI特性恶化发生。在通过抗蚀剂27覆盖栅电极16的下部和半导体衬底11上的状态下，导入含氮区28用的氮，所以对栅绝缘膜12和半导体衬底11的界面附近不导入氮。据此，能防止NTBI特性的恶化。并且，在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区，所以能抑制硼从栅电极16向栅绝缘膜12以及半导体衬底11扩散。
须指出的是，在上述的说明中，作为薄膜多晶硅膜13和多晶硅膜14的材料，使用多晶硅，但是作为替代，可以使用非晶硅。此外，作为栅电极16，通过使用添加锗的膜，能提高栅电极16内的硼的活性率，能谋求器件的高驱动力。
此外，从多晶硅膜14形成栅电极16前，对多晶硅膜14可以进行用于改善栅极耗尽的硼注入。
此外，可以通过离子注入进行对栅电极16上部的氮导入。这里，在本实施例中，用抗蚀剂覆盖半导体衬底11上的状态下，对栅电极16的上部导入氮。因此，即使以强的能量进行离子注入，通过抗蚀剂的注入阻止能力，氮不会导入半导体衬底11中。
此外，在通过构图形成栅电极16后，在形成SD扩展区17前，可以在栅电极16的侧面上形成称作偏置间隔件的厚度10nm左右的氧化膜。这时，能调整减少栅电极16和SD扩展区17之间的重叠量，所以延迟时间的缩短和短沟道效应的改善成为可能。
(实施例4)
下面，参照附图说明本发明实施例4。图4(a)～(f)是表示本发明实施例4的半导体器件制造方法的剖视图。
在本实施例的半导体器件的制造方法中，首先，在图4(a)所示的步骤中，在半导体衬底11上形成厚度2.0nm的栅绝缘膜12。然后，在栅绝缘膜12上堆积厚度10nm的薄膜多晶硅膜13，通过进行等离子体氮化处理(压力：950mT(126Pa)，温度400℃，时间：20秒)，对薄膜多晶硅膜13中导入氮。这时，通过等离子体氮化处理导入氮，能使氮的峰值浓度来到薄膜多晶硅膜13中上面附近的位置。
接着，在图4(b)所示的步骤中，在薄膜多晶硅膜13上堆积厚度150nm的多晶硅膜14。
接着，在图4(c)所示的步骤中，通过进行光刻技术和干蚀刻技术，对多晶硅膜14构图，形成栅电极16。这时，也同时对薄膜多晶硅膜13构图。据此，在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区。这里，与栅电极16区别，作为薄膜多晶硅膜13，但是该薄膜多晶硅膜13作为栅电极一部分起作用。
接着，图4(d)所示的步骤中，通过进行等离子体氮化处理(压力：500mT(67Pa)，温度：150℃，时间：20秒)，在栅电极16的最上部和侧面部形成厚度约3nm的含氮区29。同样，在半导体衬底11中位于栅电极16的侧方的区域中形成深度2nm的氮扩散区30。
接着，在图4(e)所示的步骤中，把栅电极16作为掩模，注入硼(能量：0.5KeV，掺杂量：4×1014cm-2)，在半导体衬底11中位于栅电极16侧方的部分中形成SD扩展区17。同时，对栅电极16也注入硼。
接着，在图4(f)所示的步骤中，在栅电极16的侧面上形成由截面形状为L字状的氧化膜18和位于氧化膜18上的氮化膜19构成的侧壁20。然后，通过从衬底的上方注入硼(能量：3KeV，掺杂量：3×1015cm-2)，在半导体衬底11中位于侧壁20的侧方的部分形成源漏扩散层21。然后，继续用于形成低电阻接触的硅化物膜的形成和布线步骤，但是该步骤自身与以往同样，所以省略图示和说明。
在本实施例中在栅电极16的上部和侧面部的表面部形成含氮区29。通过该含氮区29，能防止栅电极16中包含的硼向栅电极16的上方或侧方扩散，栅电极16的硼浓度下降。例如，在用硅化物保护用氧化膜覆盖栅电极16而形成的状态下，进行活性化RTA处理时，通过含氮区29抑制硼的扩散，所以硼不会从栅电极16向硅化物保护用氧化膜扩散。因此，难以发生栅电极16的耗尽，不会发生驱动力的下降。
而在栅绝缘膜12上形成薄膜多晶硅膜13后，通过等离子体氮化导入氮。据此，能进一步减少栅绝缘膜12和半导体衬底11的界面附近存在的氮量。据此，即使栅绝缘膜12进行薄膜化，也能防止氮引起的NBTI特性恶化发生。并且在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区，所以能抑制硼从栅电极16向栅绝缘膜12以及半导体衬底11扩散。
此外，通过在半导体衬底11的表面部形成氮扩散区30，能防止源漏扩散层21内的硼向上方扩散。例如，在用硅化物保护用氧化膜覆盖源漏扩散层21而形成的状态下，进行活性化RTA处理时，通过含氮区30抑制硼的扩散，所以硼不会从源漏扩散层21向硅化物保护用氧化膜扩散。
须指出的是，在上述说明中，作为薄膜多晶硅膜13和多晶硅膜14的材料，使用多晶硅，但是作为替代，可以使用非晶硅。此外，作为栅电极16，通过使用添加锗的膜，能提高栅电极16内的硼的活性率，能谋求器件的高驱动力。
此外，由多晶硅膜14形成栅电极16前，对多晶硅膜14可以进行用于改善栅极耗尽的硼注入。
此外，可以通过离子注入进行对栅电极16上部的氮导入。
此外，在通过构图形成栅电极16后，在形成SD扩展区17前，可以在栅电极16的侧面上形成称作偏置间隔件的厚度10nm左右的氧化膜。这时，能调整减少栅电极16和SD扩展区17之间的重叠量，所以延迟时间的缩短和短沟道效应的改善成为可能。
(实施例5)
以下，参照附图进行说明本发明实施例5。图5(a)～(f)是表示本发明实施例5的半导体器件制造方法的剖视图。
在本实施例的半导体器件制造方法中，首先在图5(a)所示的步骤中，在半导体衬底11上形成2.0nm的栅绝缘膜12。然后，在栅绝缘膜12上堆积厚度10nm的薄膜多晶硅膜13，通过进行等离子体氮化处理(压力：950mT(126Pa)，温度400℃，时间：20秒)，对薄膜多晶硅膜13中导入氮。这时，通过等离子体氮化处理导入氮，能使氮的峰值浓度来到薄膜多晶硅膜13中上面附近的位置。然后，在薄膜多晶硅膜13上堆积厚度150nm的多晶硅膜14后，通过进行等离子体氮化处理(压力：500mT(67Pa)，温度：400℃，时间：20秒)，在从多晶硅膜14的上面到约5nm深度的区域中形成含氮区31。
接着，在图5(b)所示的步骤中，通过进行光刻技术和干蚀刻技术，对多晶硅膜14构图，形成栅电极16。这时，也同时对薄膜多晶硅膜13构图。据此，在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区。这里，与栅电极16区别，作为薄膜多晶硅膜13，但是该薄膜多晶硅膜13作为栅电极一部分起作用。
接着，在图5(c)所示的步骤中，形成覆盖半导体衬底11上和栅电极16的侧面以及上面上的厚度3nm的薄膜氧化膜32。然后，通过进行等离子体氮化处理(压力：500mT(67Pa)，温度：400℃，时间：20秒)，向薄膜氧化膜32中导入氮。
接着，图5(d)所示的步骤中，通过干蚀刻技术，除去含氮薄膜氧化膜32中位于栅电极16的上面上和半导体衬底11的上面上的部分，只在栅电极16的侧面上残留含氮薄膜氧化膜32。须指出的是，在本步骤中，之所以除去半导体衬底11的上面上的含氮薄膜氧化膜32是因为在以后形成SD扩展区17的步骤(图5(e)所示的步骤)中，无损失地进行极低能量的硼注入。即如果在半导体衬底11上存在氧化膜，则对半导体衬底11内无法充分进行硼的注入，所以在注入前，除去氧化膜即含氮薄膜氧化膜32。
接着，在图5(e)所示的步骤中，把栅电极16作为掩模，注入硼(能量：0.5KeV，掺杂量：4×1014cm-2)，在半导体衬底11中位于栅电极16侧方的部分中形成SD扩展区17。此时，含氮薄膜氧化膜32也作为硼注入的掩模起作用。
接着，在图5(f)所示的步骤中，在栅电极16的侧面上形成由截面形状为L字状的氧化膜18和位于氧化膜18上的氮化膜19构成的侧壁20。然后，通过从衬底的上方注入硼(能量：3KeV，掺杂量：3×1015cm-2)，在半导体衬底11中位于侧壁20的侧方的部分形成源漏扩散层21。然后，继续用于形成低电阻接触的硅化物膜的形成和布线步骤，但是该步骤自身与以往同样，所以省略图示和说明。
在本实施例的半导体器件中，在栅电极16的最上部形成存在氮的含氮区31，在栅电极16的侧面上形成含氮薄膜氧化膜32。通过该含氮区31和含氮薄膜氧化膜32，能防止栅电极16中包含的硼向栅电极16的上方或侧方扩散，栅电极16的硼浓度下降。例如，在用硅化物保护用氧化膜覆盖栅电极16而形成的状态下，进行活性化RTA处理时，通过含氮区31抑制硼的扩散，所以硼不会从栅电极16向硅化物保护用氧化膜扩散。通过含氮薄膜氧化膜32，硼也不会从栅电极16向L字状的氧化膜18扩散。因此，难以发生栅电极16的耗尽，不会发生驱动力的下降。
而在栅绝缘膜12上形成薄膜多晶硅膜13后，通过等离子体氮化导入氮。据此，能进一步减少栅绝缘膜12和半导体衬底11的界面附近存在的氮量。据此，即使栅绝缘膜12进行薄膜化，也能防止氮引起的NBTI特性恶化发生。并且在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区，所以能抑制硼从栅电极16向栅绝缘膜12以及半导体衬底11扩散。
须指出的是，在上述说明中，作为薄膜多晶硅膜13和多晶硅膜14的材料，使用多晶硅，但是作为替代，可以使用非晶硅。此外，作为栅电极16，通过使用添加锗的膜，能提高栅电极16内的硼的活性率，能谋求器件的高驱动力。
此外，由多晶硅膜14形成栅电极16前，对多晶硅膜14可以进行用于改善栅极耗尽的硼注入。
此外，可以通过离子注入进行对多晶硅膜14上部的氮导入。此外，在通过构图形成栅电极16后，在形成SD扩展区17前，可以在栅电极16的侧面上形成称作偏置间隔件的厚度10nm左右的氧化膜。这时，能调整减少栅电极16和SD扩展区17之间的重叠量，所以延迟时间的缩短和短沟道效应的改善成为可能。
(实施例6)
以下，参照附图进行说明本发明实施例6。图6(a)～(f)是表示本发明实施例6的半导体器件制造方法的剖视图。
在本实施例的半导体器件制造方法中，首先在图6(a)所示的步骤中，在半导体衬底11上形成厚度2.0nm的栅绝缘膜12。然后，在栅绝缘膜12上堆积厚度10nm的薄膜多晶硅膜13，通过进行等离子体氮化处理(压力：950mT(126Pa)，温度400℃，时间：20秒)，对薄膜多晶硅膜13中导入氮。这时，通过等离子体氮化处理导入氮，能使氮的峰值浓度来到薄膜多晶硅膜13中上面附近的位置。
接着，在图6(b)所示的步骤中，在薄膜多晶硅膜13上堆积厚度150nm的多晶硅膜(未图示)。然后，通过进行光刻技术和干蚀刻技术，对多晶硅膜构图，形成栅电极16。这时，也同时对薄膜多晶硅膜13构图。据此，在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区。这里，与栅电极16区别，作为薄膜多晶硅膜13，但是该薄膜多晶硅膜13作为栅电极一部分起作用。
接着，在图6(c)所示的步骤中，形成覆盖半导体衬底11上和栅电极16的侧面以及上面上的厚度3nm的薄膜氧化膜(未图示)。然后，通过干蚀刻技术，除去薄膜氧化膜中位于栅电极16的上面上和半导体衬底11的上面上的部分，在栅电极16的侧面上残留薄膜氧化膜33A。须指出的是，在本步骤中，之所以除去半导体衬底11的上面上的薄膜氧化膜，是因为在以后形成SD扩展区17的步骤(图6(e)所示的步骤)中，无损失地进行极低能量的硼注入。即如果在半导体衬底11上存在氧化膜，则对半导体衬底11内无法充分进行硼的注入，所以在注入前，除去氧化膜即薄膜氧化膜。此外，在本步骤中，在形成薄膜氧化膜后，进行干蚀刻之前，进行等离子体氮化处理，向薄膜氧化膜中导入氮。
接着，在图6(d)所示的步骤中，进行等离子体氮化处理(压力：500mT(67Pa)，温度400℃，时间：20秒)。据此，在栅电极16的上面部形成含氮区34，在薄膜氧化膜33A中导入氮，形成含氮薄膜氧化膜33，在半导体衬底11中位于栅电极16侧方的部分形成氮扩散区35。
接着，在图6(e)所示的步骤中，把栅电极16作为掩模，注入硼(能量：0.5KeV，掺杂量：4×1014cm-2)，在半导体衬底11中位于栅电极16的侧方的部分形成SD扩展区17。
接着，在图6(f)所示的步骤中，在栅电极16的侧面上形成由截面形状为L字状的氧化膜18和位于氧化膜18上的氮化膜19构成的侧壁20。然后，通过从衬底的上方注入硼(能量：3KeV，掺杂量：3×1015cm-2)，在半导体衬底11中位于侧壁20的侧方的部分形成源漏扩散层21。然后，继续用于形成低电阻接触的硅化物膜的形成和布线步骤，但是该步骤自身与以往同样，所以省略图示和说明。
在本实施例中，在栅电极16的最上部形成存在氮的含氮区34，在栅电极16的侧面上形成含氮薄膜氧化膜33。通过含氮区34和含氮薄膜氧化膜33，能防止栅电极16中包含的硼向栅电极16的上方或侧方扩散，栅电极16的硼浓度下降。例如，在用硅化物保护用氧化膜覆盖栅电极16而形成的状态下，进行活性化RTA处理时，通过含氮区34，硼不会从栅电极16向硅化物保护用氧化膜扩散。通过含氮薄膜氧化膜33，硼也不会从栅电极16向L字状的氧化膜18扩散。因此，难以发生栅电极16的耗尽，不会发生驱动力的下降。
而在栅绝缘膜12上形成薄膜多晶硅膜13后，通过等离子体氮化导入氮。据此，能进一步减少栅绝缘膜12和半导体衬底11的界面附近存在的氮量。据此，即使栅绝缘膜12进行薄膜化，也能防止氮引起的NBTI特性恶化发生。并且在栅绝缘膜12和栅电极16之间形成向薄膜多晶硅膜13导入氮而形成的含氮区，所以能抑制硼从栅电极16向栅绝缘膜12以及半导体衬底11扩散。
此外，通过在半导体衬底11的表面部形成氮扩散区35，能防止源漏扩散层21内的硼向上方扩散。例如，在用硅化物保护用氧化膜覆盖源漏扩散层21而形成的状态下，进行活性化RTA处理时，通过氮扩散区35，硼不会从源漏扩散层21向硅化物保护用氧化膜扩散。据此，能抑制源漏扩散层21的杂质浓度下降引起的驱动力下降。
须指出的是，在上述说明中，作为薄膜多晶硅膜13和多晶硅膜14的材料，使用多晶硅，但是作为替代，可以使用非晶硅。此外，作为栅电极16，通过使用添加锗的膜，能提高栅电极16内的硼的活性率，能谋求器件的高驱动力。
此外，由多晶硅膜14形成栅电极16前，对多晶硅膜14可以进行用于改善栅极耗尽的硼注入。
此外，可以通过离子注入进行对栅电极16上部的氮导入。
此外，在通过构图形成栅电极16后，在形成SD扩展区17前，可以在栅电极16的侧面上形成称作偏置间隔件的厚度10nm左右的氧化膜。这时，能调整减少栅电极16和SD扩展区17之间的重叠量，所以延迟时间的缩短和短沟道效应的改善成为可能。
如上所述，本发明能应用于使用硼等p型杂质的栅绝缘型的半导体器件及其制造方法中，能防止驱动力的下降，并且能确保NBTI特性，从而在产业上的可利用性高。

Claims (24)

1.一种半导体器件，包括下述元件，即所述元件具有：
半导体层；
设置在所述半导体层上的绝缘膜；
设置在所述绝缘膜上，包含p型杂质的导体膜；
设置在所述导体膜的上方和侧方的表面部中的至少一部分上，包含氮的第一含氮区。
2.根据权利要求1所述的半导体器件，其中：
在所述绝缘膜和所述导体膜之间存在包含氮的导体膜即第二含氮区。
3.根据权利要求1所述的半导体器件，其中：
所述第一含氮区，从所述导体膜的上面或侧面开始的深度设定为10nm以下的范围内。
4.根据权利要求1所述的半导体器件，其中：
在所述导体膜的侧面上设置侧壁；
在所述半导体层中位于所述导体膜的下侧方的部分上设置包含p型杂质的第一杂质扩散层；
在所述半导体层中位于所述侧壁的下侧方的部分上设置包含浓度比所述第一含氮区还高的p型杂质的第二杂质扩散层。
5.根据权利要求1所述的半导体器件，其中：
在所述第二杂质扩散层上设置包含氮的第三含氮区。
6.根据权利要求1所述的半导体器件，其中：
在所述导体膜的侧面和上面中的至少一部分上设置氮氧化膜。
7.根据权利要求1所述的半导体器件，其中：
所述p型杂质是硼。
8.根据权利要求1所述的半导体器件，其中：
所述元件中包含的氮的峰值浓度为5atoms％以上20atoms％以下。
9.根据权利要求1所述的半导体器件，其中：
所述导体膜是多晶硅、非晶硅、包含锗的多晶硅和包含锗的非晶硅中的任意一个。
10.根据权利要求1所述的半导体器件，其中：
所述绝缘膜是栅绝缘膜；
所述导体膜是栅电极。
11.根据权利要求1所述的半导体器件，其中：
所述元件是电阻元件。
12.一种半导体器件的制造方法，包括：
在半导体层上形成栅绝缘膜的步骤(a)；
在所述步骤(a)后，在所述栅绝缘膜的上方形成导体膜的步骤(b)；
在所述步骤(b)后，通过向所述导体膜的上部导入氮，形成第一含氮区的步骤(c)；
在所述步骤(c)后，通过对所述导体膜构图，形成栅电极的步骤(d)；
在所述步骤(d)后，把所述栅电极作为掩模，向所述半导体层导入p型杂质，在所述半导体层中位于所述栅电极的下侧方的区域中形成第一杂质层的步骤(e)。
13.根据权利要求12所述的半导体器件的制造方法，其中还包括：
在所述步骤(e)后，在所述栅电极的侧面上形成侧壁的步骤(f)；
把所述侧壁作为掩模，通过对所述半导体层导入p型杂质，在所述半导体层中位于所述侧壁的下侧方的部分中形成第二杂质层的步骤(g)。
14.根据权利要求12所述的半导体器件的制造方法，其中还包括：
在所述步骤(a)后，所述步骤(b)之前，在所述栅绝缘膜上形成薄膜导体层，对所述薄膜导体层导入氮，形成第二含氮区的步骤(h)；
在所述步骤(b)中，在所述第二含氮区上形成所述导体膜。
15.根据权利要求12所述的半导体器件的制造方法，其中还包括：
在所述步骤(d)后，所述步骤(e)之前，形成覆盖所述栅电极的侧面上的氮氧化膜的步骤(i)。
16.根据权利要求15所述的半导体器件的制造方法，其中：
在所述步骤(i)中，在所述半导体层上形成覆盖所述栅电极的氧化膜，对所述氧化膜导入氮，形成所述氮氧化膜后，除去所述氮氧化膜中至少位于所述半导体层上的部分。
17.根据权利要求15所述的半导体器件的制造方法，其中：
在所述步骤(i)中，在所述半导体层上形成覆盖所述栅电极的氧化膜，除去所述氧化膜中至少位于所述半导体层上的部分后，对所述氧化膜导入氮，形成所述氮氧化膜。
18.一种半导体器件的制造方法，包括：
在半导体层上形成栅绝缘膜的步骤(a)；
在所述步骤(a)后，在所述栅绝缘膜的上方形成导体膜的步骤(b)；
在所述步骤(b)后，对所述导体膜构图，形成栅电极的步骤(c)；
在所述步骤(c)后，对所述栅电极的上方和侧方的表面部中的至少一部分导入氮，形成第一含氮区的步骤(d)；
在所述步骤(d)后，把所述栅电极作为掩模，对所述半导体层导入p型杂质，在所述半导体层中位于所述栅电极的下侧方的区域中形成第一杂质层的步骤(e)。
19.根据权利要求18所述的半导体器件的制造方法，其中还包括：
在所述步骤(e)后，在所述栅电极的侧面上形成侧壁的步骤(f)；
把所述侧壁作为掩模，对所述半导体层导入p型杂质，在所述半导体层中位于所述侧壁的下方的部分中形成第二杂质层的步骤(g)。
20.根据权利要求18所述的半导体器件的制造方法，其中还包括：
在所述步骤(a)后，所述步骤(b)之前，在所述栅绝缘膜上形成薄膜导体层，对所述薄膜导体层导入氮，形成第二含氮区的步骤(h)；
在所述步骤(b)中，在所述第二含氮区上形成所述导体膜。
21.根据权利要求18所述的半导体器件的制造方法，其中：
在所述步骤(d)中，在用抗蚀剂覆盖所述半导体层上的状态下，导入所述氮。
22.根据权利要求18所述的半导体器件的制造方法，其中：
在所述步骤(d)中，在所述半导体层的上部形成第三含氮区。
23.一种半导体器件的制造方法，包括：
在半导体层上形成栅绝缘膜的步骤(a)；
在所述步骤(a)后，在所述栅绝缘膜的上方形成导体膜的步骤(b)；
在所述步骤(b)后，通过对所述导体膜构图，形成栅电极的步骤(c)；
在所述步骤(c)后，以所述栅电极为掩模，对所述半导体层导入p型杂质，在所述半导体层中位于所述栅电极的下侧方的区域中形成第一杂质层的步骤(d)；
在所述步骤(d)后，在所述栅电极的侧面上形成侧壁的步骤(e)；
把所述侧壁作为掩模，对所述半导体层导入p型杂质，在所述半导体层中位于所述侧壁的下方的部分中形成第二杂质层的步骤(f)；
在所述步骤(f)后，通过从所述半导体层的上方供给氮，在所述栅电极的上部和所述半导体层的所述第二杂质层的上部形成含氮区的步骤(g)。
24.根据权利要求23所述的半导体器件的制造方法，其中还包括：
在所述步骤(a)后，所述步骤(b)之前，在所述栅绝缘膜上形成薄膜导体层，对所述薄膜导体层导入氮的步骤(h)；
在所述步骤(b)中，在所述薄膜导体层上形成所述导体膜。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130073673A (ko) * 2011-12-23 2013-07-03 에스케이하이닉스 주식회사 폴리게이트를 갖는 반도체소자 및 그 제조방법
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JP6218423B2 (ja) * 2013-04-25 2017-10-25 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
TWI713117B (zh) * 2017-01-05 2020-12-11 聯華電子股份有限公司 製作金屬閘極結構的方法
US11164954B2 (en) * 2019-06-10 2021-11-02 Globalfoundries U.S. Inc. Gate capping layers of semiconductor devices

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144071A (en) * 1998-09-03 2000-11-07 Advanced Micro Devices, Inc. Ultrathin silicon nitride containing sidewall spacers for improved transistor performance
JP2002198526A (ja) * 2000-12-27 2002-07-12 Fujitsu Ltd 半導体装置の製造方法

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