TWI286364B - Semiconductor structure for isolating integrated circuits of various operation voltages - Google Patents

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TWI286364B TW094131532A TW94131532A TWI286364B TW I286364 B TWI286364 B TW I286364B TW 094131532 A TW094131532 A TW 094131532A TW 94131532 A TW94131532 A TW 94131532A TW I286364 B TWI286364 B TW I286364B
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Tzu-Chiang Sung
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Description

1286364 九、發明說明 【發明所屬之技術領域】
本申請案主張西元2004年11月29曰申請之美國臨時 專利申請案編號第60/63 1,301號的權益，其題目為“隔離不 同操作電壓之積體電路的半導體結構（SEMICONDUCTOR STRUCTURE FOR ISOLATING INTEGRATED CIRCUITS ^ OF VARIOUS OPERATION VOLTAGES)，、 本發明是有關於一種半導體設計，且特別是有關於一種 • 隔離不同操作電壓之元件的半導體結構。 【先前技術】 系統晶片（System On Chip ; SOC)可包括許多在不同電 壓程度下操作之電路區域。舉例而言，液晶顯示器之驅動裝 置可包括各種電路區域，分別在低電壓（1.8V或2·5ν)、中 間電壓（3.3V或5V)以及高電壓（30V或40V)下操作。一元件 之操作電壓可影響其鄰近且在不同電壓下操作之元件。舉例 • 而言，金氧半導（MOS)電晶體之啟始電壓VT經常會受到主 體上之電壓的影響。主體效應可在二元件之主體終端之間產 生電壓差，其中此二元件在不同之電壓程度下操作。隨著主 體上之電壓的變化，閘極下方之反向層（Inversion Layer)中 之電子密度會隨之改變，轉而進一步改變啟始電壓ντ。 主體上之電壓主要係設在半導體晶片之背面。然而，亦 會引發其他慢性影響。其中一個例子為晶片内之橫向電流效 應。電流可從未與晶片之其餘部分完全隔離的電路構件脫 1286364 4此電流可橫向行進於晶片之下方基材中。跨越電阻之電 -曰弓丨發電壓降。因此，當晶片之背面可能受到金屬化時， 主動電路構件下面之下方基材中的所有橫向點的電壓將不 。目同。如此-來’縱使是具有相同設計科技之電路構件，仍 可具有不同之主體電壓。在單一電路型態中，由於主體效應 的緣故’因此需要隔離。此外’設計在不同電壓下操作之電 路通常設計在不同主體電壓下操作。因此，具有不同操作電 堡之電路不能放在相同半導體晶片上，除非這些電路已適當 地與基材偏壓電壓的影響隔離。若無隔離，當在不同電壓下 操作之元件的空乏區朝彼此擴展時，亦可能會穿孔過不同元 件之間。對多重操作電壓之積體電路而言，適當的隔離設計 是重要的。 種典型且傳統之隔離結構可能在積體電路晶片上佔 據相當大之佈局區域。在具有各種操作電壓之區域的電路 中，用以作為隔離結構之區域大幅地增加。對更小巧之積體 ， 電路^又计的常恶需求而言，這樣傳統之隔離結構明顯不能令 人滿意。 因此，在半導體設計之技藝中，需要一種更小巧之結構 來隔離各種操作電壓之元件。 【發明内容】 本發明之目的就是在提供一種半導體結構，用以隔離具 有至少一第一井之第一電路區以及具有至少一第二井之第 二電路區，其中第一電路區與第二電路區在不同電壓程度下 7 1286364 細作。在本發明之-實施例中，此半導體結構包 位於一半導體基材上，並環繞第—電路區與第二電路區。二 =式隔離層接連地擴展穿過半導體基材中之第—電路區盘 電路區，其中此埋入式隔離層與隔離環交接，因而將第 m電路區與半導體基材之背面偏壓予以隔離。離子 :益隔離層將第一電路區中之第-井以及第二電路區中之 工：：與隔：環以及埋入式隔離層分開，藉以防止穿孔通過 弟井以及第一井與埋入式隔離層之間。 然而，本發明之結構與操作方法及其附加之目的 點，將可從下列之特殊實施例並輔以所附圖示中獲得較佳了 解0 【實施方式】 弟1圖係緣示傳絲车道撫^ _ 得、、死牛導體疋件100之剖面圖，1中半導 體元件100包括隔離結構，用以隔離位於同-半導體基材 各種操作電壓^件。^這些^件並未與背面偏壓 適虽隔離，元件之操作電壓合旦 至θ衫響在不同電壓下操作之鄰 近元件，因此需要這樣的隰齙 _ 的隔離、、、σ構。其中一個影響包括使金 氧•半導電晶體之啟始電懕V太丄 - 一 4壓％產生不受歡迎之偏移。 隔離結構包括位於p型丰 I千導體基材11〇中之N型埋入 層102與106。隔離結構更包 得尺匕枯兩個分離之N型隔離環112 與124，其中N型隔鏟援 衣112與124分別與分離之n型埋 入層1 0 2與1 〇 6交特，而八口丨田 刀別界疋出低電壓電路區！ 〇4以及
中間電壓電路區1〇8。可將N J將N型通道金氧半導電晶體之p+ 1286364 型井接觸114設置在p型井116上。可將p型通道金氧半 導電晶體之N+型井接觸118設置在N型井120上。P型井 Π6與N型井12〇形成在p型磊晶層ι21上。n型隔離環 112與正電壓電源連接，並垂直延伸至n型埋入層ι〇2，因 而產生低電壓電路區1〇4中之元件的隔離N型杯。可將N i通道金氧半導電晶體之p+型井接觸126設置在p型井128 上。可將P型通道金氧半導電晶體之N+型井接觸13〇設置 在N型井丨32上。以如同低電壓電路區1〇4之方式，將中 間電壓電路區108建構在p型磊晶層122上。N型隔離環 124與正電壓電源連接，並垂直延伸至n型埋入層ι〇6，因 而產生中間電壓電路區丨〇8中之元件的隔離n型杯。p型隔 離環134更進一步分隔並環繞住低電壓電路區1〇4與中間電 壓電路區108，其中p型隔離環134垂直延伸至整個ic晶 片所共有之P型半導體基材型隔離環134、n型隔 離環112與124、以及N型埋入層102與106確保了低電壓 電路區104與中間電壓電路區108之間彼此受到適當隔離。 N型隔離環112連接於2·5ν電源，且p型半導體基材 no則接地。因此，2·5ν之偏壓出現在橫跨1^型埋入層1〇2 與Ρ型半導體基材110之間的接面，以及橫跨在Ν型隔離 環112與ρ型隔離環丨3 4之間的接面。相似地，ν型隔離環 124連接於5V電源，Ρ型半導體基材110接地。因此，5ν 之偏壓出現在橫跨Ν型埋入層106與Ρ型半導體基材11〇 之間的接面，以及橫跨在Ν型隔離環124與Ρ型隔離環134 之間的接面。這些受到偏壓之接面與低電壓電路區1〇4中之 1286364 P型井116及N型井120，以及中間電壓電路區108中之P 型井128及N型井132之間的距離相同。而可將低電壓電 路區104以及中間電壓電路區1〇8中之元件與背面偏壓適當 隔離。因此，這些元件之啟始電壓偏移的問題可獲得排除。 、雖然傳統隔離結構可適當地隔離低電壓電路區104與 中間電壓電路區108,但此傳統隔離結構佔據了過大之佈局 面積。如同以上所述，傳統隔離結構使用了三個結構單元， 即N型隔離環112、P型隔離環134以及N型隔離環124來 ® 橫向隔離低電壓電路區104與中間電壓電路區1〇8。因此， 迫切需要一種更小巧之隔離結構。 此外，無法僅藉由移除橫向位於低電壓電路區1 〇4與中 間電壓電路區1 08間之部分隔離結構的方式，輕易地使半導 體元件變得更小巧。傳統上，製作N型埋入層102與106 時係利用熱處理製程將植入之離子驅入p型半導體基材i j 〇 中。沉積初始蠢晶層於半導體基材11〇上之N型埋入層1〇2 與106上方。在沉積製程之高溫期間，會將半導體基材i i 〇 ® 中之P型摻質驅入初始磊晶層中。這就是所謂的“自動摻雜 (Auto-doping)”製程。利用離子植入與熱處理製程來製作N 型隔離環112與124以及P型隔離環134,其中熱處理製程 可驅動植入之離子使其深入初始蟲晶層中，因而形成P型 磊晶層12 1與122。因為P型摻質係“自動地，，掺雜至p型 蠢晶層12 1與122中，因此其摻質密度相對較低。若移除低 電壓電路區104與中間電壓電路區108間之部分隔離結構， 由於P型遙晶層121與122的低換質密度，將會造成穿孔 1286364 通過P型井116、N型井120、P型井128、N型井132以及 N型埋入層i〇2與i〇6之間。 第2圖係繪示依照本發明一較佳實施例的一種半導體 元件結構200之剖面圖，其中此半導體元件結構2〇〇包括隔 離結構，用以隔離在相同p型半導體基材21〇上之各種操 作電壓的元件，但佔據較少之佈局面積。在不同電壓下操作 之第電壓電路區204以及第二電壓電路區2〇8相似於第i 圖所不之電壓電路區。隔離結構包括位於第一電壓電路區 204之N型埋入層202以及位於第二電壓電路區2〇8之N 型埋入層2〇6。N型埋入層206與N型埋入層2〇2呈連續， 並延伸牙過第一電壓電路區2〇4與第二電壓電路區2〇8。^ 型隔離環212垂直延伸至埋入層2〇2與2〇6並與之交 接:隔離牆2U，例如N型井，位於第一電壓電路區2〇4 與第二電壓電路區208之間，並垂直延伸至埋入層2〇2 /、 0且與之乂接。隔離環212之左翼與隔離牆 提供了第-電壓電路區204 _N型杯。在第一電壓電路 品 中可將N型通道金氧半導電晶體之P +型井接觸214 e又在P型井2!1 2上。可將p型通道金氧半導電晶體之糾型 井接觸218 w又在N型井220上。N型隔離環212之右翼與 隔離牆211提供了第二電壓電路區2〇8隔離n型杯。n型 1 衣212之右翼與隔離牆211提供了第二電壓電路區208 2 隔離N型杯。在第二電壓電路區2〇”，可將N型通道金 氧半導電晶體之P +型井接觸226設在p型井⑵上。可將 P型通道金氧半導電晶體之N+型井接觸23〇設在N型井 1286364 上。如此一來，僅有N型隔離牆211之一線介於第一電壓 電路區204與第二電壓電路區208之間，取代第1圖所出現 之二條界線。因此，可省下相當大之佈局面積。
第一電壓電路區2〇4與第二電壓電路區2〇8為防護環 234 ’例如p型隔離環，所圍繞但並不為其所分隔。防護環 234垂直延伸至整個ic晶片共有之p型半導體基材21〇， 並與之交接。防護環234、N型隔離環212、隔離牆211以 及N型埋入層202與2〇6確保各電路區彼此隔離且與背面 偏壓隔離。N型隔離環212連接於正電源，因而使N型隔 離環212相對於其鄰近結構產生一偏壓。舉例而言，介於N 型隔離環212與P型半導體基材21〇之間的25^^偏壓橫跨 在N型埋入層202與p型半導體基材21〇之間的接面，並 橫跨在N型隔離環212與防護環234之間的接面。相似地， 介於N型隔離環212與P型半導體基材21〇之間的2 5¥偏 壓橫跨在N型埋入層2〇6與p型半導體基材21〇之間的接 面。值得注意的一點，N型埋入層2〇2與N型埋入層 維持連續性。如此可將第一電壓電路區2 〇 4和第二電壓電路 區208與背面偏壓適當隔離。因此，兩電路區之金氧半導電 晶體之偏移啟始電壓實質上可完全不受背面偏壓所造成之 不受歡迎之電性作用的影響。 將分開P型井216及N型井22〇與N型隔離環212 N型埋入層202之隔離層221以離子強化，藉以提供相對於 第1圖之P型蠢晶㉟121之摻質離子密度較高之摻質密产、 同樣地，將分開p型井22qn型井232與_隔離環 12 1286364 及N型埋入層2G6之隔離層222以離子強化，藉以提供相 ^於第丨圖之P型蟲晶^ 122之掺f離子密度較高之換質 密度。經離子強化之隔離層221與222之摻質密度的範圍建 議介於lxl〇12原子/平方公分至5χ1〇"原子/平方公分。這地 經離子強化之隔離層221與222可防止穿孔 路…第二電壓電路區2。" Ν,埋入丄= 與Ρ型井216、Ν型井220、Ρ型井228以及㈣ 2之 間。 有許多方式來了解經離子強化之隔離層221與222之摻 質密度的建議範圍。在本實施例中，經離子強化之隔離層 22 1與222係先利用沉積方式形成磊晶層於ρ型半導體基材 2^0上之Ν型埋入層加與挪上方。進行百萬赫級（高能 夏)之離子植入製程，以將經離子強化之隔離層221與222 的摻質密度調整至所需之適當程度。舉例而言，可在i〇MeV 至3._eV之能量下，將ρ型離子植入經離子強化之隔離層 221與222巾。在一替代例子，可利用_連串之步驟，包括 初始離子植入與熱處理，來獲得經離子強化之隔離層221 與222㈣質密度。此一替代例子類似於形成“驅入 (Drive-in)井之製私，其中驅入井例如有N型隔離環212、 隔離牆211以及防護環234。 在本發明之另-實施例中’可省略隔離牆211，而經離 子強化之隔離層221與222則成為_連續層。此實施例可使 第一電壓電路區204與第二電壓電路區2〇8具有更小之佈 局0 13 1286364 第3圖係繪示一種半導體元件結構3〇〇之剖面圖，其中 此半導體元件結構300包括隔離結構，用以隔離在相同p 型半導體基材310上之各種操作電壓的元件，但佔據較少之 佈局面積。在不同電壓下操作之第一電壓電路區3〇4以及第 二電壓電路區308相似於第i圖所示之電壓電路區。隔離結 構包括N型埋入層302橫跨第一電壓電路區3〇4與第二電 壓電路區308。N型隔離環312垂直延伸至N型埋入層3〇2 並與之父接。如此提供了第一電壓電路區3〇4與第二電壓電 路區3 08隔離N型杯。在第一電壓電路區3〇4中，可將N 型通道金氧半導電晶體之P +型井接觸314設在p型井3i6 可將P型通道金氧半導電晶體之N+型井接觸318設在 N3L井320上。在第二電壓電路區3〇8中，可將N型通道 金氧半導電晶體之P +型井接觸326設在p型井328上。可 將P型通道金氧半導電晶體之N+型井接觸33〇設在N型井 3 32上。因此，半導體元件結構3〇〇可更小型化。 第一電壓電路區3 04與第二電壓電路區3〇8為防護環 3 34，例如p型隔離環，所圍繞。防護環垂直延伸至整 個1C晶片共有之P型半導體基材31〇，並與之交接。防護 環334、N型隔離環312以及埋入層3〇2確保各電路區 與背面偏壓隔離。N型隔離環3 12連接於正電源，因而使N 型隔離環3 12相對於其鄰近結構產生一偏壓。舉例而言，介 於N型隔離環312與p型半導體基材之間的2·5ν偏壓 仏跨在Ν型埋入層3 02與Ρ型半導體基材31〇之間的接面， 並橫跨在Ν型隔離環312與防護環334之間的接面。如此 14 1286364 可將第一電壓電路區304和$_ 適當隔離。因此，兩電路巴之；電路區308與背面偏壓 金虱+導電晶體之偏移啟始電 &貝負上可疋全不文背面 用的影響。 斤&成之不受歡迎之電性作 隔離層321與隔離層322 Λ ^ 1 A； π XT „ 风連績層。將分開P型 井316及N型井32〇與 主 夕隐施麻I隔離％ 312及N型埋入層302 之離層321以離子強化，蕤 9 長1供相對於第1圖之P型 麻日日層121之摻質離子密度較 沒軚冋之摻質密度。將分開P型 井328及N型井332盘雜眩她- 、離隔離％ 312及N型埋入層 3〇6之隔離層322以離子強
强化错以棱供相對於第1圖之P 里蟲晶層122之換皙離早兹挣#古 一 貨離子⑴度較回之摻質密度。經離子強化 之隔離層321 $ 322之摻f㈣的範圍建議介於_12原 子/平方a刀至5xlG 4原子/平方公分。經離子強化之隔離層 321或322可防止穿孔通過第一電壓電路區3〇4與第二電壓 電路區308巾N型埋入層302與p型井316、N型井32〇、 P型井328以及N型井332之間。 有許多方式來了解經離子強化之隔離層321之摻質密 度的建議範圍。在本實施例中，經離子強化之隔離層321 係先利用沉積方式形成磊晶層於p型半導體基材31〇上之N 型埋入層302上方。進行百萬赫級（高能量）之離子植入製 程’以將經離子強化之隔離層321的摻質密度調整至所需之 適當程度。舉例而言，可在l.OMeV至3.0MeV之能量下， 將P型離子植入經離子強化之隔離層32丨中。在一替代例 子’可利用一連串之步驟，包括初始離子植入與熱處理，來 15 1286364 獲得經離子強化之隔離層321的摻質密度。此一替代例子 似於形成“驅入(Drive-in)，，彳之製程，其中驅入井例、 N型隔離環312以及防護環334。 上述所提出之實施例係建立在P型基材上。铁而，亦 可使用N型基材並㈣相同於上述之方式來實施本發明’。、 舉例而言，可將半導體元件結構㈣之各部分予以倒轉 使隔離環與經離子強化之隔離層具有相反之電性。同樣地 隔離環/埋人層與半導體基材也應該為相反電性。可了解到 的-點是，熟習此項技藝者可輕易地執行此實施例。 上述提供了許多不同之實施例或實施本發明之不同特 ，的實施例。組成與製程之特殊實施例之描述係有助於閣明 本發明。當然，這些僅是實施例子，而非用以限制本發明， ^發明之之保護制當視後附之Μ專利範圍所界定者為 、雖」本發明已以—或多個特殊例子說明且描述如上，缺 將本發明限定在所述之細節上，因為在不脫離： 結構…。因此，庫可二:太圍：當可作各種之潤飾與 如後附之申請專利範圍^^與者本發^範圍相符之方式’ 專利範圍。 1疋者廣泛地推論後附之申請 【圖式簡單說明】 的隔^構圖係繪不傳統用以隔離各種操作電壓之電路區域 16 1286364 離各L?係緣示依照本發明一較佳實施例的， 離各種刼作電壓之電路區域的隔離結構。 隔離L3/係緣示依照本發明另-較佳實施例的-赛 ^離各種㈣電壓之電路區域的隔離結構。 以隔 用以
主要元件符號說明】 100 半導體元件 104 低電壓電路區 108 中間電壓電路區 112 N型隔離環 116 P型井 120 N型井 122 P型磊晶層 126 P+型井接觸 130 N+型井接觸 134 P型隔離環 202 N型埋入層 206 N型埋入層 210 p型半導體基材 212 N型隔離環 216 p型井 220 N型井 222 隔離層 228 ： :p型井 102 N型埋入層 106 N型埋入層 110 半導體基材 114 p +型井接觸 118 N+型井接觸 121 P型磊晶層 124 N型隔離環 128 P型井 132 N型井 200 半導體元件結構 204 第一電壓電路區 208 第二電壓電路區 211 隔離牆 214 P+型井接觸 218 N+型井接觸 221 隔離層 226 P +型井接觸 230 N+型井接觸 17 1286364
232 : N型井 300 :半導體元件結構 304 ·•第一電壓電路區 308 :第二電壓電路區 3 12 : N型隔離環 316 : P型井 320 : N型井 322 :隔離層 328 : P型井 332 : N型井 234 :防護環 302 : N型埋入層 306 : N型埋入層 310: P型半導體基材 314 : P +型井接觸 318 : N+型井接觸 321 :隔離層 326 : P +型井接觸 330 : N+型井接觸 334 :防護環 18

Claims (1)

1286364 ’ 吟細雨资影正替換i 十、申請專利範圍 — ---------—J 1. 一種半導體結構，用以隔離在不同電壓下操作之一第 一一電路區與一第二電路區，其中該半導體結構至少包括： v 隔離環’位於一半導體基材上，並圍繞該第一電路區 : 與該第二電路區； ^埋入隔離層，連續地延伸穿過該半導體基材中之該第 _ 電路區與該第二電路區，其中該埋入隔離層與該隔離環交 =丄藉以將該第一電路區及該第二電路區與該半導體基材之 一背面偏壓隔離；以及 經離子強化隔離層’將位於該第一電路區及該第二電 路區中之複數個元件與該隔離環及該埋入隔離層分開。 2·如申請專利範圍第1項所述之半導體結構，其中該經 離子強化隔離層在一植入能量介於l 〇Mev至3.0MeV下，植 入有複數個離子。 3.如申請專利範圍第1項所述之半導體結構，其中該經 離子強化隔離層之一離子密度介於1x1012原子/平方公分至5 X1014原子/平方公分之間。 4·如申請專利範圍第1項所述之半導體結構，其中該經 離子強化隔離層之極性相反於該隔離環以及該埋入隔離層之 極性。 19 1286364 4月丨細修(要)正替換頁 5·如申請專利範圍第1項所述之半導體結構，其中該半 導體基材之極性相反於該隔離環以及該埋入隔離層之極性。 6·如申請專利範圍第1項所述之半導體結構，其中該隔 離環與一正電源連接。 7·如申請專利範圍第丨項所述之半導體結構，更至少包 括一隔離牆位於該第一電路區與該第二電路區之間，且與該 埋入隔離層交接。 8·如申請專利範圍第1項所述之半導體結構，更至少包 括—防護環圍繞該隔離環。 9. 少包括 種半導體結構，用以隔離在不同電壓下操作之一第 電路區與一第二電路區，其中該第一電路區具有至少一第 井忒第二電路區具有至少一第二井，且該半導體結構至 :隔離環，位於一半導體基材上，並圍繞該第一電路區 與该第二電路區；以及 該埋入隔離層與該隔離環交 一 埋入隔離層，連續地延伸穿過該半導體基材中之該第 電路區與該第二電路區，其中 接；以及 路區之該第一井 、、工離子強化隔離層，將位於該第一電 20 1286364 1W細I細修 及該第二電路區之該第二井與該隔離環 之間 開’藉以防止穿孔穿過該第一井及該第二井與該二= 10.如申請專利範圍第9項所述之半導體結構，其组 離子強化隔離層在-植入能量介於識〜至3撕ev 3 入有複數個離子。 ’植 H·如申請專利範圍第9項所述之半導體結構，兑中該經 離子強化隔離層之一離子密度介於lxl〇12原子/平方公分 xl〇14原子/平方公分之間。 12.如申請專利範圍第9項所述之半導體結構，其中該經 離子強化隔離層之極性相反於該隔離環以及該埋入隔離層之 極性。 13·如申請專利範圍第9項所述之半導體結構，其中該半 導體基材之極性相反於該隔離環以及該埋入隔離層之極性。 14·如申請專利範圍第9項所述之半導體結構，更至少包 括一隔離牆位於該第一電路區與該第二電路區之間，且與該 埋入隔離層交接。 1 5·如申睛專利範圍第9項所述之半導體結構，更至少包 21 1286364 括一防護環圍繞該隔離環。 16· —種半導體結構，用以隔離在不同電壓下操作之一第 一電路區與一第二電路區，其中該半導體結構至少包括： 一第一隔離環，圍繞該第一電路區，且位於一半導體基 材上； 一第二隔離環，圍繞該第二電路區，且位於一半導體基 材上，其中該第一隔離環與該第二隔離環共用一隔離牆； 一埋入隔離層，連續地延伸穿過該半導體基材中之該第 一電路區與該第二電路區，其中該埋入隔離層與該第一隔離 環及該第二隔離環交接； 一第一經離子強化隔離層，將位於該第一電路區中之複 數個元件與該第一隔離環及該埋入隔離層分開；以及 一第一經離子強化隔離層，將位於該第二電路區中之複 數個元件與該第二隔離環及該埋入隔離層分開，其中該第一 經離子強化隔離層與該第二經離子強化隔離層之一離子密度 介於lxl〇u原子/平方公分至5x10m原子/平方公分之間，藉 以將該第一電路區及該第二電路區與該半導體基材之一背面 偏壓隔離。 卜17.如申請專利範圍第16項所述之半導體結構，其中該 第一經離子強化隔離層與該第二經離子強化隔離層在一植入 能量介於l.OMeV至3.0MeV下，植入有複數個離子。 22 1286364 fVf《月丨於 Η 啥(受it#換頁· I 1 8·如申請專利範圍第16項所述之半導體結構，其中該 第一經離子強化隔離層與該第二經離子強化隔離層之極性相 反於該第一隔離環、該第二隔離環以及該埋入隔離層之極性。 • 19·如申請專利範圍第16項所述之半導體結構，其中該 _ ^ 半導體基材之極性相反於該第一隔離環、該第二隔離環以及 • 該埋入隔離層之極性。 • 20.如申請專利範圍第16項所述之半導體結構，更至少 包括一防護環圍繞該第一隔離環及該第二隔離環。
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