JPH11260909A - デカップリング・キャパシタンスを有する半導体デバイスおよびその製造方法 - Google Patents
デカップリング・キャパシタンスを有する半導体デバイスおよびその製造方法Info
- Publication number
- JPH11260909A JPH11260909A JP11017139A JP1713999A JPH11260909A JP H11260909 A JPH11260909 A JP H11260909A JP 11017139 A JP11017139 A JP 11017139A JP 1713999 A JP1713999 A JP 1713999A JP H11260909 A JPH11260909 A JP H11260909A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- well
- circuit region
- region
- injection layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 238000002513 implantation Methods 0.000 claims abstract description 9
- 238000002347 injection Methods 0.000 claims description 50
- 239000007924 injection Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 22
- 239000007943 implant Substances 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 abstract description 8
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000013459 approach Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 デカップリング・キャパシタンスを有する半
導体デバイスとその製造方法を提供すること。 【解決手段】 半導体デバイスは、絶縁層上に第１のデ
バイス層を有する第１の回路領域と、第１の回路に隣接
してウェル上に第２のデバイス層を有する第２の回路領
域とを有する。第１の回路領域の絶縁層の下に注入層を
注入し、それが第２の回路領域のウェルに接続される。
導体デバイスとその製造方法を提供すること。 【解決手段】 半導体デバイスは、絶縁層上に第１のデ
バイス層を有する第１の回路領域と、第１の回路に隣接
してウェル上に第２のデバイス層を有する第２の回路領
域とを有する。第１の回路領域の絶縁層の下に注入層を
注入し、それが第２の回路領域のウェルに接続される。
Description
【０００１】
【発明の属する技術分野】本発明は概して半導体デバイ
スに関し、さらに詳細には半導体デバイスにおけるデカ
ップリング・キャパシタンスに関する。
スに関し、さらに詳細には半導体デバイスにおけるデカ
ップリング・キャパシタンスに関する。
【０００２】
【従来の技術】シリコン・オン・インシュレータ（ＳＯ
Ｉ）ＣＭＯＳ技術は、低い接合容量などの要因のために
従来のバルク基板ＣＭＯＳ技術よりも高い性能を提供す
る。ＳＯＩ技術において、より低い接合容量は能動回路
をバルク基板から誘電的に分離することによって得られ
る。
Ｉ）ＣＭＯＳ技術は、低い接合容量などの要因のために
従来のバルク基板ＣＭＯＳ技術よりも高い性能を提供す
る。ＳＯＩ技術において、より低い接合容量は能動回路
をバルク基板から誘電的に分離することによって得られ
る。
【０００３】しかしながら、ＳＯＩ技術にはバルク基板
技術に比べていくつかの不利な点がある。バルク基板技
術においては通常、主としてＮウェルとＰ型基板の接合
容量のために電源Ｖｄｄからアースまでの高いチップ・
デカップリング・キャパシタンスが存在する。高いチッ
プ・デカップリング・キャパシタンスは、静電放電（Ｅ
ＳＤ）保護と、チップ上の高いスイッチング・ノイズか
らの保護をもたらす。あいにく、ＳＯＩ上の入出力（Ｉ
／Ｏ）デバイスのＥＳＤ保護レベルは、高めのダイオー
ド抵抗と、不十分な熱伝導と、電源Ｖｄｄからアースへ
の非常に低いオンチップ・デカップリング・キャパシタ
ンスのために下がる。さらに、低いオンチップ・デカッ
プリング・キャパシタンスのためにチップおよび入出力
スイッチング・ノイズが高くなる。広い面積を占める薄
い酸化物キャパシタを用いない場合は、ＳＯＩ技術にお
けるチップは、ノイズ抑圧のためのデカップリング・キ
ャパシタンスが非常に小さい。
技術に比べていくつかの不利な点がある。バルク基板技
術においては通常、主としてＮウェルとＰ型基板の接合
容量のために電源Ｖｄｄからアースまでの高いチップ・
デカップリング・キャパシタンスが存在する。高いチッ
プ・デカップリング・キャパシタンスは、静電放電（Ｅ
ＳＤ）保護と、チップ上の高いスイッチング・ノイズか
らの保護をもたらす。あいにく、ＳＯＩ上の入出力（Ｉ
／Ｏ）デバイスのＥＳＤ保護レベルは、高めのダイオー
ド抵抗と、不十分な熱伝導と、電源Ｖｄｄからアースへ
の非常に低いオンチップ・デカップリング・キャパシタ
ンスのために下がる。さらに、低いオンチップ・デカッ
プリング・キャパシタンスのためにチップおよび入出力
スイッチング・ノイズが高くなる。広い面積を占める薄
い酸化物キャパシタを用いない場合は、ＳＯＩ技術にお
けるチップは、ノイズ抑圧のためのデカップリング・キ
ャパシタンスが非常に小さい。
【０００４】ＳＯＩデバイスの一般的な製造方法は、酸
素原子をバルク基板デバイスに注入して、埋込み酸化物
層を形成するものである。この方法は、ＳＩＭＯＸ（注
入酸素による分離）として知られている。ＳＯＩ技術に
おけるＥＳＤ保護レベル向上のためのいくつかの手法が
ＳＩＭＯＸについて提案されている。その１つは、酸化
物層をエッチングによって除去して、バルク基板上に入
出力トランジスタを構築できるようにすることを開示し
ている。この手法は、ＥＳＤの向上を実証したものの、
精密で費用のかかる加工および加工制御（例えば、異な
るウェハ形状の上に回路をエッチングし形成する）を必
要とする。もう１つの手法では、バルク基板内にＥＳＤ
回路領域を保持するため、酸素注入中にブロック・マス
クを使用する。この手法では、高性能の回路（ＳＯＩ）
と許容できるＥＳＤ保護（バルク基板）の両方を提供す
るＳＩＭＯＸウェハが得られる。あいにく、この手法は
大きなオンチップ・デカップリング・キャパシタなしで
はノイズ抑制と適切なＥＳＤ作動に不充分である。
素原子をバルク基板デバイスに注入して、埋込み酸化物
層を形成するものである。この方法は、ＳＩＭＯＸ（注
入酸素による分離）として知られている。ＳＯＩ技術に
おけるＥＳＤ保護レベル向上のためのいくつかの手法が
ＳＩＭＯＸについて提案されている。その１つは、酸化
物層をエッチングによって除去して、バルク基板上に入
出力トランジスタを構築できるようにすることを開示し
ている。この手法は、ＥＳＤの向上を実証したものの、
精密で費用のかかる加工および加工制御（例えば、異な
るウェハ形状の上に回路をエッチングし形成する）を必
要とする。もう１つの手法では、バルク基板内にＥＳＤ
回路領域を保持するため、酸素注入中にブロック・マス
クを使用する。この手法では、高性能の回路（ＳＯＩ）
と許容できるＥＳＤ保護（バルク基板）の両方を提供す
るＳＩＭＯＸウェハが得られる。あいにく、この手法は
大きなオンチップ・デカップリング・キャパシタなしで
はノイズ抑制と適切なＥＳＤ作動に不充分である。
【０００５】
【発明が解決しようとする課題】従って、上述の欠点の
ない、半導体デバイスのデカップリング・キャパシタン
スおよびそれを製作する方法を提供することが本発明の
目的である。
ない、半導体デバイスのデカップリング・キャパシタン
スおよびそれを製作する方法を提供することが本発明の
目的である。
【０００６】
【課題を解決するための手段】本発明の利点は、絶縁層
上に第１のデバイス層を有する第１の回路領域と、ウェ
ハ上に第２のデバイス層を有する第１の回路に隣接した
第２の回路領域とを有する半導体デバイスによって実現
される。注入層を第１の回路領域の絶縁層の下に注入
し、これは、第２の回路領域のウェルに接続し、高い接
合キャパシタンスを形成し、それによって半導体デバイ
スの許容されるデカップリング・キャパシタンスを実現
する。
上に第１のデバイス層を有する第１の回路領域と、ウェ
ハ上に第２のデバイス層を有する第１の回路に隣接した
第２の回路領域とを有する半導体デバイスによって実現
される。注入層を第１の回路領域の絶縁層の下に注入
し、これは、第２の回路領域のウェルに接続し、高い接
合キャパシタンスを形成し、それによって半導体デバイ
スの許容されるデカップリング・キャパシタンスを実現
する。
【０００７】
【発明の実施の形態】図１を参照すると、本発明による
集積回路１０のための半導体構造が非常に簡略化した形
で示されている。この例において、シリコン・オン・イ
ンシュレータ（ＳＯＩ）構造の第１の回路領域は、分離
酸化物層２２と、第１のデバイス層２４と、分離層２０
と、本発明の一実施形態に従って分離酸化物層２２の下
に注入された第１の極性型の高ドーズ注入層２５とを備
える。第２の回路領域（例えば、バルク・デバイス領
域）は第１の回路領域に隣接しており、バルク領域３０
と、第１の極性型のウェル３２および３４と、領域３６
および３８および４２を有する第２のデバイス領域と、
第１および第２の極性型の領域４４と、分離層２０を備
える。どちらの回路領域も第２の極性型の基板５０間に
位置し、第１の回路領域はチップのほとんどを覆ってい
る。第２の回路領域は１つだけ示してあるが、単一の半
導体基板上に複数のこのような領域が使用されることが
あり、それぞれがその後のデバイスの能動領域を画定す
ることを理解されたい。より大きいキャパシタンスが望
まれる場合、あるいは基板ウェハ自体がＰエピタキシャ
ル層を上面に有するＰ＋ウェハである場合には、非エピ
タキシャル技術において日常的に使用される１ＭＶエネ
ルギーのイオン注入などによって形成した、注入層２５
の下に第２の極性型のドーパント４０を使用することも
できる。
集積回路１０のための半導体構造が非常に簡略化した形
で示されている。この例において、シリコン・オン・イ
ンシュレータ（ＳＯＩ）構造の第１の回路領域は、分離
酸化物層２２と、第１のデバイス層２４と、分離層２０
と、本発明の一実施形態に従って分離酸化物層２２の下
に注入された第１の極性型の高ドーズ注入層２５とを備
える。第２の回路領域（例えば、バルク・デバイス領
域）は第１の回路領域に隣接しており、バルク領域３０
と、第１の極性型のウェル３２および３４と、領域３６
および３８および４２を有する第２のデバイス領域と、
第１および第２の極性型の領域４４と、分離層２０を備
える。どちらの回路領域も第２の極性型の基板５０間に
位置し、第１の回路領域はチップのほとんどを覆ってい
る。第２の回路領域は１つだけ示してあるが、単一の半
導体基板上に複数のこのような領域が使用されることが
あり、それぞれがその後のデバイスの能動領域を画定す
ることを理解されたい。より大きいキャパシタンスが望
まれる場合、あるいは基板ウェハ自体がＰエピタキシャ
ル層を上面に有するＰ＋ウェハである場合には、非エピ
タキシャル技術において日常的に使用される１ＭＶエネ
ルギーのイオン注入などによって形成した、注入層２５
の下に第２の極性型のドーパント４０を使用することも
できる。
【０００８】図２を参照すると、入出力ＥＳＤデバイス
１１０が、本発明に組み込むことのできる例示的デバイ
スとして示されている。対応する極性型の領域を伴うＰ
型基板１５０が図２に示されているが、Ｎ型基板または
ドーピングによって形成されたＰ−領域を伴うＮ型基板
等も、対応する領域を加え集積回路１１０の変更を加え
て使用することもできる。入出力ＥＳＤデバイス１１０
は、入出力パッド６０がＰ＋領域１３８とＮ＋領域１４
４に接続しており、Ｎ＋領域１３６がＶｄｄに接続して
第１のダイオードを形成し、Ｐ＋領域１４２が接地して
第２のダイオードを形成している半導体基板から形成さ
れる。１つの入出力ＥＳＤデバイスまたは類似のデバイ
スは、適正な性能を得るために適当な結線および変更を
加えたＮ型基板から形成することもできる。前述のよう
に、Ｎ型注入層の下の任意選択のＰ型ドーパント１４０
（またはＮ型基板の場合、Ｐ型注入層の下のＮ型ドーパ
ント）はより大きな容量が望まれる場合にも使用するこ
とができる。
１１０が、本発明に組み込むことのできる例示的デバイ
スとして示されている。対応する極性型の領域を伴うＰ
型基板１５０が図２に示されているが、Ｎ型基板または
ドーピングによって形成されたＰ−領域を伴うＮ型基板
等も、対応する領域を加え集積回路１１０の変更を加え
て使用することもできる。入出力ＥＳＤデバイス１１０
は、入出力パッド６０がＰ＋領域１３８とＮ＋領域１４
４に接続しており、Ｎ＋領域１３６がＶｄｄに接続して
第１のダイオードを形成し、Ｐ＋領域１４２が接地して
第２のダイオードを形成している半導体基板から形成さ
れる。１つの入出力ＥＳＤデバイスまたは類似のデバイ
スは、適正な性能を得るために適当な結線および変更を
加えたＮ型基板から形成することもできる。前述のよう
に、Ｎ型注入層の下の任意選択のＰ型ドーパント１４０
（またはＮ型基板の場合、Ｐ型注入層の下のＮ型ドーパ
ント）はより大きな容量が望まれる場合にも使用するこ
とができる。
【０００９】図２を見るとわかるように、高い接合容量
がこの時、Ｖｄｄからアースまで形成される。Ｖｄｄは
Ｎ＋領域１３６と結合しているＮウェル１３２を介して
Ｎ型注入層１２５に結合している。Ｐ型バルク領域１３
０はＰ＋領域１４２を介して接地している。Ｐ型ドーパ
ント１４０は付加容量としても使用できる。もう１つの
選択肢は軽くドープされたエピタキシアル層（この例で
はＰ−）＋を有する縮退的にドープした（この例ではＰ
＋）ウェハを使用するものであり、高い容量と低い抵抗
の両方を提供する。後続の図に示すように、本発明の利
点の１つはＳＩＭＯＸプロセスで一般的に用いるマスク
以外の余分なマスクを使用せずに、Ｖｄｄからアースへ
の高い接合容量を付加できることである。
がこの時、Ｖｄｄからアースまで形成される。Ｖｄｄは
Ｎ＋領域１３６と結合しているＮウェル１３２を介して
Ｎ型注入層１２５に結合している。Ｐ型バルク領域１３
０はＰ＋領域１４２を介して接地している。Ｐ型ドーパ
ント１４０は付加容量としても使用できる。もう１つの
選択肢は軽くドープされたエピタキシアル層（この例で
はＰ−）＋を有する縮退的にドープした（この例ではＰ
＋）ウェハを使用するものであり、高い容量と低い抵抗
の両方を提供する。後続の図に示すように、本発明の利
点の１つはＳＩＭＯＸプロセスで一般的に用いるマスク
以外の余分なマスクを使用せずに、Ｖｄｄからアースへ
の高い接合容量を付加できることである。
【００１０】図３から図６を参照して、本発明の好まし
い実施形態の製造について論じる。図３に示すようにノ
ンクリティカル・マスク７０を使用して、図１に記述し
た第２の極性型の基板５０の第２の回路領域（バルク領
域）を画定する。図４に示すように、次に酸素と第１の
極性型のドーパント注入７５が基板５０にほぼ同時に適
用されて、分離酸化物層２２と分離酸化物層２２の下に
埋め込まれた第１の極性型の注入層２５を形成する。こ
の分離酸化物層２２のアニール温度は比較的高い（大体
１２００〜１３００℃）ため図５に示すように、注入層
２５は外方拡張（すなわち、注入境界を越えて拡散）す
る。したがって、図６に示すように後続の標準的なＳＯ
Ｉおよびバルク範囲の形成の後、注入層２５はバルク範
囲領域の第１の極性型のウェル３２および３４に接続す
る。
い実施形態の製造について論じる。図３に示すようにノ
ンクリティカル・マスク７０を使用して、図１に記述し
た第２の極性型の基板５０の第２の回路領域（バルク領
域）を画定する。図４に示すように、次に酸素と第１の
極性型のドーパント注入７５が基板５０にほぼ同時に適
用されて、分離酸化物層２２と分離酸化物層２２の下に
埋め込まれた第１の極性型の注入層２５を形成する。こ
の分離酸化物層２２のアニール温度は比較的高い（大体
１２００〜１３００℃）ため図５に示すように、注入層
２５は外方拡張（すなわち、注入境界を越えて拡散）す
る。したがって、図６に示すように後続の標準的なＳＯ
Ｉおよびバルク範囲の形成の後、注入層２５はバルク範
囲領域の第１の極性型のウェル３２および３４に接続す
る。
【００１１】このようにして、本発明は、分離酸化物の
下の注入層の注入により、Ｖｄｄからアースへのデカッ
プリング容量を提供する。さらに、注入は余分なマスク
を必要とせず分離酸化物の形成と同時に行われる。第２
の注入（Ｐ＋またはＮ＋ドーパントなど）も付加容量の
ために使用することができる。
下の注入層の注入により、Ｖｄｄからアースへのデカッ
プリング容量を提供する。さらに、注入は余分なマスク
を必要とせず分離酸化物の形成と同時に行われる。第２
の注入（Ｐ＋またはＮ＋ドーパントなど）も付加容量の
ために使用することができる。
【００１２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１３】（１）分離層上に第１のデバイス層を有す
る第１の回路領域と、第１の極性型のウェル上に第２の
デバイス層を有する前記第１の回路領域に隣接した第２
の回路領域と、前記分離層の下に注入され、前記ウェル
に接続された、第１の極性型の注入層とを備える装置。 （２）前記ウェルがＮウェルであり、前記注入層がＮ型
注入層である、上記（１）に記載の装置。 （３）前記ウェルがＰウェルであり、前記注入層がＰ型
注入層である、上記（１）に記載の装置。 （４）さらに、前記Ｎ型注入層の下に注入されたＰ型注
入層を含む、上記（２）に記載の装置。 （５）さらに、前記Ｐ型注入層の下に注入されたＮ型注
入層を含む、上記（３）に記載の装置。 （６）ａ）マスクにより基板上の第１の回路領域と第２
の回路領域を画定するステップと、 ｂ）前記第１の回路領域内に分離層を注入するステップ
と、 ｃ）前記第１の回路領域内の前記分離層の下に注入層を
注入するステップと、 ｄ）前記第２の回路領域内に前記注入層と電気的に結合
したウェルを形成するステップとを含む、 基板を有する半導体デバイス内にデカップリング・キャ
パシタンスを展開する方法。 （７）ステップｂ）およびｃ）が実質的に同時に行われ
る、上記（６）に記載の方法。 （８）前記ウェルがＮウェルであり、前記注入層がＮ型
注入層である、上記（６）に記載の方法。 （９）前記ウェルがＰウェルであり、前記注入層がＰ型
注入層である、上記（６）に記載の方法。 （１０）さらに、 ｅ）前記第１の回路領域内の分離層上に第１のデバイス
層を形成するステップと、 ｆ）前記第２の回路領域内の前記ウェル上に第２のデバ
イス層を形成するステップを含む、 上記（６）に記載の方法。 （１１）さらにステップｃ）とステップｄ）の間に、前
記分離層のアニールのために前記第１の回路領域を加熱
し、それによって前記注入層が注入後に拡散するステッ
プを含む、上記（６）に記載の方法。 （１２）前記注入層が前記ウェルに接続している、上記
（６）に記載の方法。 （１３）さらに、 ｇ）前記第１の回路領域内の前記注入層の下に第２の注
入層を注入するステップを含む、前記上記（６）に記載
の方法。 （１４）基板と、前記基板内に形成された第１のデバイ
スの下に分離層を、また前記分離層の下に注入層を有す
る前記基板内の第１の回路領域と、前記第１の回路領域
に隣接し、内部に第２のデバイスが形成されたウェルを
有する前記基板内の第２の回路領域とを含む半導体デバ
イスであって、前記注入層が前記ウェハと電気的に結合
されている半導体デバイス。 （１５）前記ウェルがＮウェルであり、前記注入層がＮ
型注入層である、上記（１４）に記載のデバイス。 （１６）前記ウェルがＰウェルであり、前記注入層がＰ
型注入層である、上記（１４）に記載のデバイス。 （１７）さらに、前記Ｎ型注入層の下に注入されたＰ型
注入層を備える、上記（１５）に記載のデバイス。 （１８）さらに、前記Ｐ型注入層の下に注入されたＮ型
注入層を備える、上記（１６）に記載の装置。 （１９）ＳＯＩデバイス領域に隣接したバルク・デバイ
ス領域を有する装置において、前記バルク・デバイス領
域の下のウェルに接続された前記ＳＯＩデバイス領域内
の分離層の下の注入層を含む改良型の装置。 （２０）前記ウェルがＮウェルであり、前記注入層がＮ
型注入層である、上記（１９）に記載の装置。 （２１）前記ウェルがＰウェルであり、前記注入層がＰ
型注入層である、上記（１９）に記載の装置。
る第１の回路領域と、第１の極性型のウェル上に第２の
デバイス層を有する前記第１の回路領域に隣接した第２
の回路領域と、前記分離層の下に注入され、前記ウェル
に接続された、第１の極性型の注入層とを備える装置。 （２）前記ウェルがＮウェルであり、前記注入層がＮ型
注入層である、上記（１）に記載の装置。 （３）前記ウェルがＰウェルであり、前記注入層がＰ型
注入層である、上記（１）に記載の装置。 （４）さらに、前記Ｎ型注入層の下に注入されたＰ型注
入層を含む、上記（２）に記載の装置。 （５）さらに、前記Ｐ型注入層の下に注入されたＮ型注
入層を含む、上記（３）に記載の装置。 （６）ａ）マスクにより基板上の第１の回路領域と第２
の回路領域を画定するステップと、 ｂ）前記第１の回路領域内に分離層を注入するステップ
と、 ｃ）前記第１の回路領域内の前記分離層の下に注入層を
注入するステップと、 ｄ）前記第２の回路領域内に前記注入層と電気的に結合
したウェルを形成するステップとを含む、 基板を有する半導体デバイス内にデカップリング・キャ
パシタンスを展開する方法。 （７）ステップｂ）およびｃ）が実質的に同時に行われ
る、上記（６）に記載の方法。 （８）前記ウェルがＮウェルであり、前記注入層がＮ型
注入層である、上記（６）に記載の方法。 （９）前記ウェルがＰウェルであり、前記注入層がＰ型
注入層である、上記（６）に記載の方法。 （１０）さらに、 ｅ）前記第１の回路領域内の分離層上に第１のデバイス
層を形成するステップと、 ｆ）前記第２の回路領域内の前記ウェル上に第２のデバ
イス層を形成するステップを含む、 上記（６）に記載の方法。 （１１）さらにステップｃ）とステップｄ）の間に、前
記分離層のアニールのために前記第１の回路領域を加熱
し、それによって前記注入層が注入後に拡散するステッ
プを含む、上記（６）に記載の方法。 （１２）前記注入層が前記ウェルに接続している、上記
（６）に記載の方法。 （１３）さらに、 ｇ）前記第１の回路領域内の前記注入層の下に第２の注
入層を注入するステップを含む、前記上記（６）に記載
の方法。 （１４）基板と、前記基板内に形成された第１のデバイ
スの下に分離層を、また前記分離層の下に注入層を有す
る前記基板内の第１の回路領域と、前記第１の回路領域
に隣接し、内部に第２のデバイスが形成されたウェルを
有する前記基板内の第２の回路領域とを含む半導体デバ
イスであって、前記注入層が前記ウェハと電気的に結合
されている半導体デバイス。 （１５）前記ウェルがＮウェルであり、前記注入層がＮ
型注入層である、上記（１４）に記載のデバイス。 （１６）前記ウェルがＰウェルであり、前記注入層がＰ
型注入層である、上記（１４）に記載のデバイス。 （１７）さらに、前記Ｎ型注入層の下に注入されたＰ型
注入層を備える、上記（１５）に記載のデバイス。 （１８）さらに、前記Ｐ型注入層の下に注入されたＮ型
注入層を備える、上記（１６）に記載の装置。 （１９）ＳＯＩデバイス領域に隣接したバルク・デバイ
ス領域を有する装置において、前記バルク・デバイス領
域の下のウェルに接続された前記ＳＯＩデバイス領域内
の分離層の下の注入層を含む改良型の装置。 （２０）前記ウェルがＮウェルであり、前記注入層がＮ
型注入層である、上記（１９）に記載の装置。 （２１）前記ウェルがＰウェルであり、前記注入層がＰ
型注入層である、上記（１９）に記載の装置。
【図１】本発明の好ましい実施形態に基づく半導体構造
の簡略化した図である。
の簡略化した図である。
【図２】図１の構造と共に使用されるデバイスの一例を
示す図である。
示す図である。
【図３】本発明の好ましい実施形態に基づく図１の半導
体構造の製造順序を示す断面図である。
体構造の製造順序を示す断面図である。
【図４】本発明の好ましい実施形態に基づく図１の半導
体構造の製造順序を示す断面図である。
体構造の製造順序を示す断面図である。
【図５】本発明の好ましい実施形態に基づく図１の半導
体構造の製造順序を示す断面図である。
体構造の製造順序を示す断面図である。
【図６】本発明の好ましい実施形態に基づく図１の半導
体構造の製造順序を示す断面図である。
体構造の製造順序を示す断面図である。
１０ 集積回路 ２０ 分離層 ２２ 分離酸化物層 ２５ 注入層 ３０ バルク領域 ３２ ウェル ３４ ウェル ３６ 領域 ３８ 領域 ４０ ドーパント ４２ 領域 ４４ 領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミン・ホー・トン アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ロスト・ネーシ ョン・ロード 160
Claims (15)
- 【請求項１】分離層上に第１のデバイス層を有する第１
の回路領域と、 第１の極性型のウェル上に第２のデバイス層を有する前
記第１の回路領域に隣接した第２の回路領域と、 前記分離層の下に注入され、前記ウェルに接続された、
第１の極性型の注入層とを備える装置。 - 【請求項２】前記ウェルがＮウェルであり、前記注入層
がＮ型注入層である、請求項１に記載の装置。 - 【請求項３】前記ウェルがＰウェルであり、前記注入層
がＰ型注入層である、請求項１に記載の装置。 - 【請求項４】さらに、前記Ｎ型注入層の下に注入された
Ｐ型注入層を含む、請求項２に記載の装置。 - 【請求項５】さらに、前記Ｐ型注入層の下に注入された
Ｎ型注入層を含む、請求項３に記載の装置。 - 【請求項６】ａ）マスクにより基板上の第１の回路領域
と第２の回路領域を画定するステップと、 ｂ）前記第１の回路領域内に分離層を注入するステップ
と、 ｃ）前記第１の回路領域内の前記分離層の下に注入層を
注入するステップと、 ｄ）前記第２の回路領域内に前記注入層と電気的に結合
したウェルを形成するステップとを含む、 基板を有する半導体デバイス内にデカップリング・キャ
パシタンスを展開する方法。 - 【請求項７】ステップｂ）およびｃ）が実質的に同時に
行われる、請求項６に記載の方法。 - 【請求項８】前記ウェルがＮウェルであり、前記注入層
がＮ型注入層である、請求項６に記載の方法。 - 【請求項９】前記ウェルがＰウェルであり、前記注入層
がＰ型注入層である、請求項６に記載の方法。 - 【請求項１０】さらに、 ｅ）前記第１の回路領域内の分離層上に第１のデバイス
層を形成するステップと、 ｆ）前記第２の回路領域内の前記ウェル上に第２のデバ
イス層を形成するステップを含む、 請求項６に記載の方法。 - 【請求項１１】さらにステップｃ）とステップｄ）の間
に、前記分離層のアニールのために前記第１の回路領域
を加熱し、それによって前記注入層が注入後に拡散する
ステップを含む、請求項６に記載の方法。 - 【請求項１２】前記注入層が前記ウェルに接続してい
る、請求項６に記載の方法。 - 【請求項１３】さらに、 ｇ）前記第１の回路領域内の前記注入層の下に第２の注
入層を注入するステップを含む、前記請求項６に記載の
方法。 - 【請求項１４】基板と、 前記基板内に形成された第１のデバイスの下に分離層
を、また前記分離層の下に注入層を有する前記基板内の
第１の回路領域と、 前記第１の回路領域に隣接し、内部に第２のデバイスが
形成されたウェルを有する前記基板内の第２の回路領域
とを含む半導体デバイスであって、 前記注入層が前記ウェハと電気的に結合されている半導
体デバイス。 - 【請求項１５】ＳＯＩデバイス領域に隣接したバルク・
デバイス領域を有する装置において、 前記バルク・デバイス領域の下のウェルに接続された前
記ＳＯＩデバイス領域内の分離層の下の注入層を含む改
良型の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/016026 | 1998-01-30 | ||
| US09/016,026 US6191451B1 (en) | 1998-01-30 | 1998-01-30 | Semiconductor device with decoupling capacitance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11260909A true JPH11260909A (ja) | 1999-09-24 |
| JP3254431B2 JP3254431B2 (ja) | 2002-02-04 |
Family
ID=21774977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01713999A Expired - Fee Related JP3254431B2 (ja) | 1998-01-30 | 1999-01-26 | デカップリング・キャパシタンスを有する半導体デバイスおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6191451B1 (ja) |
| JP (1) | JP3254431B2 (ja) |
| KR (1) | KR100329895B1 (ja) |
| SG (1) | SG72919A1 (ja) |
| TW (1) | TW412835B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037254A (ja) * | 2001-05-22 | 2003-02-07 | Samsung Electronics Co Ltd | エッチング阻止膜を有するｓｏｉ基板、その製造方法、その上に製作されたｓｏｉ集積回路及びそれを用いてｓｏｉ集積回路を製作する方法 |
| KR100437617B1 (ko) * | 2002-05-03 | 2004-06-30 | 주식회사 하이닉스반도체 | 반도체 소자의 디커플링 캐피시터 형성방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191451B1 (en) * | 1998-01-30 | 2001-02-20 | International Business Machines Corporation | Semiconductor device with decoupling capacitance |
| US6649978B2 (en) * | 2001-06-19 | 2003-11-18 | Koninklijke Philips Electronics N.V. | Semiconductor module having multiple semiconductor chips |
| JP3631464B2 (ja) * | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 半導体装置 |
| US6630714B2 (en) * | 2001-12-27 | 2003-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device formed in semiconductor layer arranged on substrate with one of insulating film and cavity interposed between the substrate and the semiconductor layer |
| JP2004207271A (ja) * | 2002-12-20 | 2004-07-22 | Nec Electronics Corp | Ｓｏｉ基板及び半導体集積回路装置 |
| US7247534B2 (en) | 2003-11-19 | 2007-07-24 | International Business Machines Corporation | Silicon device on Si:C-OI and SGOI and method of manufacture |
| TWI233688B (en) * | 2004-08-30 | 2005-06-01 | Ind Tech Res Inst | Diode structure with low substrate leakage current and applications thereof |
| US7775791B2 (en) * | 2008-02-25 | 2010-08-17 | General Electric Company | Method and apparatus for staged combustion of air and fuel |
| US9006827B2 (en) * | 2011-11-09 | 2015-04-14 | International Business Machines Corporation | Radiation hardened memory cell and design structures |
| US9601607B2 (en) * | 2013-11-27 | 2017-03-21 | Qualcomm Incorporated | Dual mode transistor |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754314A (en) * | 1984-01-24 | 1988-06-28 | Texas Instruments Incorporated | Split-level CMOS |
| JPS62179143A (ja) | 1986-01-31 | 1987-08-06 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP3019430B2 (ja) | 1991-01-21 | 2000-03-13 | ソニー株式会社 | 半導体集積回路装置 |
| JP3141486B2 (ja) | 1992-01-27 | 2001-03-05 | ソニー株式会社 | 半導体装置 |
| US5525533A (en) | 1993-06-03 | 1996-06-11 | United Technologies Corporation | Method of making a low voltage coefficient capacitor |
| US5430318A (en) * | 1993-06-14 | 1995-07-04 | Sharp Microelectronics Technology, Inc. | BiCMOS SOI structure having vertical BJT and method of fabricating same |
| JPH07254706A (ja) * | 1993-11-29 | 1995-10-03 | Texas Instr Inc <Ti> | 高電圧デバイス構造およびその製造方法 |
| US5489792A (en) * | 1994-04-07 | 1996-02-06 | Regents Of The University Of California | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility |
| US5489547A (en) * | 1994-05-23 | 1996-02-06 | Texas Instruments Incorporated | Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient |
| US5399507A (en) * | 1994-06-27 | 1995-03-21 | Motorola, Inc. | Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications |
| JP2806286B2 (ja) * | 1995-02-07 | 1998-09-30 | 日本電気株式会社 | 半導体装置 |
| US5606188A (en) | 1995-04-26 | 1997-02-25 | International Business Machines Corporation | Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory |
| US5525531A (en) | 1995-06-05 | 1996-06-11 | International Business Machines Corporation | SOI DRAM with field-shield isolation |
| JPH0945912A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| JP3143592B2 (ja) * | 1995-09-14 | 2001-03-07 | キヤノン株式会社 | 表示装置 |
| JPH09115999A (ja) * | 1995-10-23 | 1997-05-02 | Denso Corp | 半導体集積回路装置 |
| JP3376204B2 (ja) * | 1996-02-15 | 2003-02-10 | 株式会社東芝 | 半導体装置 |
| US6191451B1 (en) * | 1998-01-30 | 2001-02-20 | International Business Machines Corporation | Semiconductor device with decoupling capacitance |
| US6020614A (en) * | 1998-03-25 | 2000-02-01 | Worley; Eugene Robert | Method of reducing substrate noise coupling in mixed signal integrated circuits |
-
1998
- 1998-01-30 US US09/016,026 patent/US6191451B1/en not_active Expired - Fee Related
-
1999
- 1999-01-26 SG SG1999000172A patent/SG72919A1/en unknown
- 1999-01-26 JP JP01713999A patent/JP3254431B2/ja not_active Expired - Fee Related
- 1999-01-27 TW TW088101226A patent/TW412835B/zh not_active IP Right Cessation
- 1999-01-29 KR KR1019990002838A patent/KR100329895B1/ko not_active IP Right Cessation
-
2000
- 2000-08-09 US US09/634,970 patent/US6365484B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037254A (ja) * | 2001-05-22 | 2003-02-07 | Samsung Electronics Co Ltd | エッチング阻止膜を有するｓｏｉ基板、その製造方法、その上に製作されたｓｏｉ集積回路及びそれを用いてｓｏｉ集積回路を製作する方法 |
| KR100437617B1 (ko) * | 2002-05-03 | 2004-06-30 | 주식회사 하이닉스반도체 | 반도체 소자의 디커플링 캐피시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3254431B2 (ja) | 2002-02-04 |
| US6365484B1 (en) | 2002-04-02 |
| KR19990068200A (ko) | 1999-08-25 |
| KR100329895B1 (ko) | 2002-03-22 |
| TW412835B (en) | 2000-11-21 |
| US6191451B1 (en) | 2001-02-20 |
| SG72919A1 (en) | 2000-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2974211B2 (ja) | Ｓｏｉ半導体デバイス | |
| US6445044B2 (en) | Apparatus improving latchup immunity in a dual-polysilicon gate | |
| US5024965A (en) | Manufacturing high speed low leakage radiation hardened CMOS/SOI devices | |
| US8815654B2 (en) | Vertical current controlled silicon on insulator (SOI) device such as a silicon controlled rectifier and method of forming vertical SOI current controlled devices | |
| KR100456526B1 (ko) | 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법 | |
| US5994759A (en) | Semiconductor-on-insulator structure with reduced parasitic capacitance | |
| KR100562539B1 (ko) | 벌크 씨모스 구조와 양립 가능한 에스오아이 구조 | |
| JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
| US8299533B2 (en) | Vertical NPNP structure in a triple well CMOS process | |
| JP2002324905A (ja) | ボディ・コンタクトを有する集積回路の形成方法 | |
| JPH0567787A (ja) | Ｓｏｉ電界効果トランジスタ | |
| JPH09213811A (ja) | 電子回路を静電放電による破壊から保護するための装置、方法およびシステム | |
| JP3090081B2 (ja) | 半導体装置 | |
| JP3254431B2 (ja) | デカップリング・キャパシタンスを有する半導体デバイスおよびその製造方法 | |
| US20040146701A1 (en) | Semiconductor substrate having SOI structure and manufacturing method and semiconductor device thereof | |
| KR20000031195A (ko) | 정전방전 보호 특성을 개선한 에스오아이 반도체 소자 및 그 제조방법 | |
| US20100190316A1 (en) | Method of selective oxygen implantation to dielectricallly isolate semiconductor devices using no extra masks | |
| JPH1167895A (ja) | 半導体素子の隔離構造及び隔離方法並びにその隔離構造を利用した半導体素子及びその製造方法 | |
| JPH11251450A (ja) | 静電気放電保護を有する完全空乏型ｓｉｍｏｘ ｃｍｏｓの製造方法 | |
| JPH1098114A (ja) | 半導体装置及びその製造方法 | |
| JP2914000B2 (ja) | 半導体装置の製造方法 | |
| JPS62136867A (ja) | 半導体装置 | |
| KR100618789B1 (ko) | 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 | |
| JPH01223769A (ja) | 半導体装置の製造方法 | |
| KR100289838B1 (ko) | 정전방전회로를 포함하는 반도체장치 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |