JP2001244422A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 低電圧回路部と高電圧回路部の高耐圧分離
を、該高電圧回路部と低電圧回路部とを接続する配線電
極が配置される領域においても実現できるようにする。 【解決手段】 半導体基板１０のドレインコンタクト領
域２１の周囲には、ソース領域２２との間にチャネル領
域２３が形成されるように島状で且つＮ型の延長ドレイ
ン領域２４が設けられている。延長ドレイン領域２４の
周縁部近傍には、延長ドレイン領域２４と逆方向バイア
ス電圧が印加されるＰ型の第１の埋め込み領域２５が設
けられている。高電圧回路部１１は、半導体基板１０に
おける延長ドレイン領域２４に対するソース領域２２と
反対側の領域に延長ドレイン領域２４と間隔をおいて設
けられている。素子形成領域３４の上部で且つその周縁
部近傍の領域には、素子形成領域３４と逆方向バイアス
電圧が印加される環状で且つＰ型の第２の埋め込み領域
３５が設けられている。
を、該高電圧回路部と低電圧回路部とを接続する配線電
極が配置される領域においても実現できるようにする。 【解決手段】 半導体基板１０のドレインコンタクト領
域２１の周囲には、ソース領域２２との間にチャネル領
域２３が形成されるように島状で且つＮ型の延長ドレイ
ン領域２４が設けられている。延長ドレイン領域２４の
周縁部近傍には、延長ドレイン領域２４と逆方向バイア
ス電圧が印加されるＰ型の第１の埋め込み領域２５が設
けられている。高電圧回路部１１は、半導体基板１０に
おける延長ドレイン領域２４に対するソース領域２２と
反対側の領域に延長ドレイン領域２４と間隔をおいて設
けられている。素子形成領域３４の上部で且つその周縁
部近傍の領域には、素子形成領域３４と逆方向バイアス
電圧が印加される環状で且つＰ型の第２の埋め込み領域
３５が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、蛍光灯器具やモー
タ等の各種負荷装置の制御を行なう高耐圧半導体装置に
関し、特に、高電圧回路と低電圧回路との境界領域にお
ける高電圧の絶縁性を確保すると共に、この境界領域を
またぐ配線部分における絶縁性を確保できる半導体装置
に関する。
タ等の各種負荷装置の制御を行なう高耐圧半導体装置に
関し、特に、高電圧回路と低電圧回路との境界領域にお
ける高電圧の絶縁性を確保すると共に、この境界領域を
またぐ配線部分における絶縁性を確保できる半導体装置
に関する。
【０００２】
【従来の技術】従来、蛍光灯器具等の負荷装置を駆動す
る回路としてインバータ回路が用いられている。
る回路としてインバータ回路が用いられている。
【０００３】以下、従来のインバータ回路について図面
を参照しながら説明する。
を参照しながら説明する。
【０００４】図１０は従来のインバータ回路の概略構成
を示している。図１０に示すように、インバータ回路
は、例えば、直列接続された第１の高耐圧ＭＯＳＦＥＴ
１０１及び第２の高耐圧ＭＯＳＦＥＴ１０２からなるス
イッチデバイスと、該第１及び第２の高耐圧ＭＯＳＦＥ
Ｔ１０１、１０２を駆動するドライバ回路１０３とを有
している。
を示している。図１０に示すように、インバータ回路
は、例えば、直列接続された第１の高耐圧ＭＯＳＦＥＴ
１０１及び第２の高耐圧ＭＯＳＦＥＴ１０２からなるス
イッチデバイスと、該第１及び第２の高耐圧ＭＯＳＦＥ
Ｔ１０１、１０２を駆動するドライバ回路１０３とを有
している。
【０００５】第１の高耐圧ＭＯＳＦＥＴ１０１のドレイ
ンは、電圧が１００Ｖ〜７００Ｖ程度の高電位の電源線
と接続され、第２の高耐圧ＭＯＳＦＥＴ１０２のソース
は接地され、出力端子である共通接続部１０４は負荷回
路１０５と接続されている。
ンは、電圧が１００Ｖ〜７００Ｖ程度の高電位の電源線
と接続され、第２の高耐圧ＭＯＳＦＥＴ１０２のソース
は接地され、出力端子である共通接続部１０４は負荷回
路１０５と接続されている。
【０００６】ドライバ回路１０３は、例えば、通常の基
準電位の１００Ｖ〜７００Ｖに対して電源電位が１２０
Ｖ〜７２０Ｖで動作する高電圧回路部１０６と、例え
ば、電源電位が２０Ｖ以下で動作する低電圧回路部１０
７により構成されている。この場合、高電圧回路部１０
６の実質的な動作電圧は２０Ｖ程度である。
準電位の１００Ｖ〜７００Ｖに対して電源電位が１２０
Ｖ〜７２０Ｖで動作する高電圧回路部１０６と、例え
ば、電源電位が２０Ｖ以下で動作する低電圧回路部１０
７により構成されている。この場合、高電圧回路部１０
６の実質的な動作電圧は２０Ｖ程度である。
【０００７】低電圧回路１０７は外部からの入力信号を
受け、低電圧回路部１０７と高電圧回路１０６との間で
高電圧信号が含まれる信号を配線電極１０８を介して送
受する。さらに、高電圧回路部１０６及び低電圧回路部
１０７は各出力値を第１及び第２の高耐圧ＭＯＳＦＥＴ
１０１、１０２のゲートにそれぞれ伝達する。
受け、低電圧回路部１０７と高電圧回路１０６との間で
高電圧信号が含まれる信号を配線電極１０８を介して送
受する。さらに、高電圧回路部１０６及び低電圧回路部
１０７は各出力値を第１及び第２の高耐圧ＭＯＳＦＥＴ
１０１、１０２のゲートにそれぞれ伝達する。
【０００８】ここで、ドライバ回路１０３は高電圧回路
部１０６と低電圧回路部１０７とが一の半導体基板上に
集積化された回路を使用する場合が多い。
部１０６と低電圧回路部１０７とが一の半導体基板上に
集積化された回路を使用する場合が多い。
【０００９】従って、このように一の半導体基板に設け
られた高電圧回路部１０６及び低電圧回路部１０７は、
高電圧回路部１０６と低電圧回路部１０７との間で全定
格オフセット電圧に耐える程度に十分な絶縁性を確保す
る必要がある。また、高電圧信号を伝達する配線電極１
０８は、比較的電圧が低い半導体基板と交差するため、
配線電極１０８が設けられた領域においても高電圧回路
部１０６と低電圧回路部１０７との間で十分な絶縁性が
必要となる。
られた高電圧回路部１０６及び低電圧回路部１０７は、
高電圧回路部１０６と低電圧回路部１０７との間で全定
格オフセット電圧に耐える程度に十分な絶縁性を確保す
る必要がある。また、高電圧信号を伝達する配線電極１
０８は、比較的電圧が低い半導体基板と交差するため、
配線電極１０８が設けられた領域においても高電圧回路
部１０６と低電圧回路部１０７との間で十分な絶縁性が
必要となる。
【００１０】この絶縁性を確保する第１の従来例とし
て、主面に比較的膜厚が大きいＮ- 型エピタキシャル層
と該エピタキシャル層を貫通する素子分離用のＰ+ 型分
離層とが形成されたＰ- 型半導体基板が用いられる。し
かしながら、この方法によると、基板の製造が高コスト
となる。その上、エピタキシャル層の膜厚が厚くなると
素子分離のためのＰ+ 型分離層に対しても、より深く拡
散するように該Ｐ+ 型分離層の濃度を高くする必要があ
る。このとき、Ｐ+ 型分離層の濃度を高くすると該Ｐ+
型分離層とＮ- 型エピタキシャル層との間の絶縁耐圧が
低下する。さらに、Ｐ+ 型分離層は深さ方向だけでなく
主面方向にも大きく拡散するため、チップ全体の面積に
対して分離領域の面積の割合が大きくなって集積化に不
利となる。また、図１０に示す配線電極１０８が高電圧
回路部１０６と低電圧回路部１０７とを接続するため、
Ｐ+ 型分離層上を配線電極１０８が酸化絶縁膜を介して
形成されると、高電圧分離のために、該Ｐ+ 型分離層に
影響を与えない程度の厚い絶縁膜が必要となる。このよ
うに、製造コスト、装置の高耐圧化及び回路部の高集積
化の観点から、半導体基板にエピタキシャル層及びＰＮ
分離を設ける方法は好ましくない。
て、主面に比較的膜厚が大きいＮ- 型エピタキシャル層
と該エピタキシャル層を貫通する素子分離用のＰ+ 型分
離層とが形成されたＰ- 型半導体基板が用いられる。し
かしながら、この方法によると、基板の製造が高コスト
となる。その上、エピタキシャル層の膜厚が厚くなると
素子分離のためのＰ+ 型分離層に対しても、より深く拡
散するように該Ｐ+ 型分離層の濃度を高くする必要があ
る。このとき、Ｐ+ 型分離層の濃度を高くすると該Ｐ+
型分離層とＮ- 型エピタキシャル層との間の絶縁耐圧が
低下する。さらに、Ｐ+ 型分離層は深さ方向だけでなく
主面方向にも大きく拡散するため、チップ全体の面積に
対して分離領域の面積の割合が大きくなって集積化に不
利となる。また、図１０に示す配線電極１０８が高電圧
回路部１０６と低電圧回路部１０７とを接続するため、
Ｐ+ 型分離層上を配線電極１０８が酸化絶縁膜を介して
形成されると、高電圧分離のために、該Ｐ+ 型分離層に
影響を与えない程度の厚い絶縁膜が必要となる。このよ
うに、製造コスト、装置の高耐圧化及び回路部の高集積
化の観点から、半導体基板にエピタキシャル層及びＰＮ
分離を設ける方法は好ましくない。
【００１１】これに代わる第２の従来例として、特開平
第１１−１４５３１３号公報には第１の従来例に係るＰ
Ｎ分離を用いない方法が提案されている。
第１１−１４５３１３号公報には第１の従来例に係るＰ
Ｎ分離を用いない方法が提案されている。
【００１２】図１１は前記の公報に開示された半導体装
置の部分的な断面構成を示している。図１１に示すよう
に、第２の従来例に係る高耐圧絶縁手段は、Ｐ- 型の半
導体基板１１１上に形成された島状のＮ- 型領域１１２
と、該Ｎ- 型領域１１２の上部で且つ周縁部に環状に形
成され、Ｎ- 型領域１１２と逆方向バイアス電圧が印加
されるＰ型領域１１３とを有している。さらに、Ｎ- 型
領域１１２に高電圧が印加される際の、Ｎ- 型領域１１
２における空乏層の半導体基板１１１への広がりを抑制
するため、Ｎ- 型領域１１２の外周部には環状のＰ+ 型
のソース領域１１４が形成されている。半導体基板１１
１上における、Ｎ- 型領域１１２とソース領域１１４と
の間にはゲート酸化膜１１５を介してゲート電極１１６
が形成され、該ゲート電極１１６を含む構成は、全体と
して、横型ＮチャネルＭＯＳＦＥＴと同等の構成であ
る。
置の部分的な断面構成を示している。図１１に示すよう
に、第２の従来例に係る高耐圧絶縁手段は、Ｐ- 型の半
導体基板１１１上に形成された島状のＮ- 型領域１１２
と、該Ｎ- 型領域１１２の上部で且つ周縁部に環状に形
成され、Ｎ- 型領域１１２と逆方向バイアス電圧が印加
されるＰ型領域１１３とを有している。さらに、Ｎ- 型
領域１１２に高電圧が印加される際の、Ｎ- 型領域１１
２における空乏層の半導体基板１１１への広がりを抑制
するため、Ｎ- 型領域１１２の外周部には環状のＰ+ 型
のソース領域１１４が形成されている。半導体基板１１
１上における、Ｎ- 型領域１１２とソース領域１１４と
の間にはゲート酸化膜１１５を介してゲート電極１１６
が形成され、該ゲート電極１１６を含む構成は、全体と
して、横型ＮチャネルＭＯＳＦＥＴと同等の構成であ
る。
【００１３】Ｎ- 型領域１１２内には高電圧回路部１２
０となる回路素子が形成されており、動作時に高電圧回
路部１２０には高電圧が印加される。このとき、Ｐ型領
域１１３、ソース領域１１４及びゲート電極１１６が接
地されることにより、高電圧回路部１２０と、ソース領
域１１４の外側に形成される低電圧回路部１２１及び半
導体基板１１１との絶縁分離が行なわれる。
０となる回路素子が形成されており、動作時に高電圧回
路部１２０には高電圧が印加される。このとき、Ｐ型領
域１１３、ソース領域１１４及びゲート電極１１６が接
地されることにより、高電圧回路部１２０と、ソース領
域１１４の外側に形成される低電圧回路部１２１及び半
導体基板１１１との絶縁分離が行なわれる。
【００１４】
【発明が解決しようとする課題】しかしながら、前記第
２の従来例に係る半導体装置は、図１１に示す分離構造
によって高電圧回路部１２０と低電圧回路部１２１との
絶縁分離は可能ではあるが、半導体基板１１１上におけ
る、高電圧回路部１２０と低電圧回路部１２１とを接続
するための高電圧信号を伝達する配線電極が形成される
領域においては、図１１の分離構造を実現できないとい
う問題がある。
２の従来例に係る半導体装置は、図１１に示す分離構造
によって高電圧回路部１２０と低電圧回路部１２１との
絶縁分離は可能ではあるが、半導体基板１１１上におけ
る、高電圧回路部１２０と低電圧回路部１２１とを接続
するための高電圧信号を伝達する配線電極が形成される
領域においては、図１１の分離構造を実現できないとい
う問題がある。
【００１５】本発明は、前記従来の問題を解決し、半導
体装置における低電圧回路部と高電圧回路部の高耐圧分
離を、これら高電圧回路部と低電圧回路部とを接続する
配線電極が配置される領域においても実現できるように
することを目的とする。
体装置における低電圧回路部と高電圧回路部の高耐圧分
離を、これら高電圧回路部と低電圧回路部とを接続する
配線電極が配置される領域においても実現できるように
することを目的とする。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体装置は、Ｐ型の半導体基
板に設けられた島状の第１のＮ型領域と、半導体基板に
おける第１のＮ型領域の周縁部の近傍に設けられ、第１
のＮ型領域に対して逆方向バイアス電圧が印加される環
状の第１のＰ型領域と、半導体基板に第１のＮ型領域と
間隔をおいて設けられた島状の第２のＮ型領域と、半導
体基板における第２のＮ型領域の周縁部の近傍に設けら
れ、第２のＮ型領域に対して逆方向バイアス電圧が印加
される環状の第２のＰ型領域とを備えている。
め、本発明に係る第１の半導体装置は、Ｐ型の半導体基
板に設けられた島状の第１のＮ型領域と、半導体基板に
おける第１のＮ型領域の周縁部の近傍に設けられ、第１
のＮ型領域に対して逆方向バイアス電圧が印加される環
状の第１のＰ型領域と、半導体基板に第１のＮ型領域と
間隔をおいて設けられた島状の第２のＮ型領域と、半導
体基板における第２のＮ型領域の周縁部の近傍に設けら
れ、第２のＮ型領域に対して逆方向バイアス電圧が印加
される環状の第２のＰ型領域とを備えている。
【００１７】第１の半導体装置によると、例えば、第１
のＮ型領域内に低電圧回路部の高耐圧素子を形成し、第
２のＮ型領域内に高電圧回路素子を形成し、第１及び第
２のＮ型領域に高電圧を印加して逆バイアスとなるよう
に電圧を印加すると、第１のＮ型領域と該第１のＮ型領
域の周縁部の近傍に設けられた第１のＰ型領域との間の
ＰＮ接合と、第１のＮ型領域とＰ型半導体基板との間の
ＰＮ接合とにおいて空乏層が基板の深さ方向に広がる。
さらに、第２のＮ型領域と該第２のＮ型領域の周縁部の
近傍に設けられた第２のＰ型領域との間のＰＮ接合と、
第２のＮ型領域とＰ型半導体基板との間のＰＮ接合にお
いても空乏層が基板の深さ方向に広がる。このため、第
１のＮ型領域と半導体基板との間のＰＮ接合、及び第２
のＮ型領域と半導体基板との間のＰＮ接合により形成さ
れる空乏層同士が基板面に対して平行な方向にも広が
り、この空乏層同士がつながることにより高耐圧を実現
できる。また、この構成により、半導体基板上における
第１のＮ型領域及び第２のＮ型領域を交差するように高
電圧信号を含む信号を伝達する配線電極（導電部材）を
設けた場合であっても高耐圧の絶縁分離が可能となる。
のＮ型領域内に低電圧回路部の高耐圧素子を形成し、第
２のＮ型領域内に高電圧回路素子を形成し、第１及び第
２のＮ型領域に高電圧を印加して逆バイアスとなるよう
に電圧を印加すると、第１のＮ型領域と該第１のＮ型領
域の周縁部の近傍に設けられた第１のＰ型領域との間の
ＰＮ接合と、第１のＮ型領域とＰ型半導体基板との間の
ＰＮ接合とにおいて空乏層が基板の深さ方向に広がる。
さらに、第２のＮ型領域と該第２のＮ型領域の周縁部の
近傍に設けられた第２のＰ型領域との間のＰＮ接合と、
第２のＮ型領域とＰ型半導体基板との間のＰＮ接合にお
いても空乏層が基板の深さ方向に広がる。このため、第
１のＮ型領域と半導体基板との間のＰＮ接合、及び第２
のＮ型領域と半導体基板との間のＰＮ接合により形成さ
れる空乏層同士が基板面に対して平行な方向にも広が
り、この空乏層同士がつながることにより高耐圧を実現
できる。また、この構成により、半導体基板上における
第１のＮ型領域及び第２のＮ型領域を交差するように高
電圧信号を含む信号を伝達する配線電極（導電部材）を
設けた場合であっても高耐圧の絶縁分離が可能となる。
【００１８】第１の半導体装置において、第１のＮ型領
域及び第２のＮ型領域は、動作電圧が印加されることに
より、互いの空乏層が半導体基板の内部において十分に
延びた状態で接するように設けられていることが好まし
い。
域及び第２のＮ型領域は、動作電圧が印加されることに
より、互いの空乏層が半導体基板の内部において十分に
延びた状態で接するように設けられていることが好まし
い。
【００１９】第１の半導体装置が、第１のＮ型領域及び
第２のＮ型領域の上に絶縁膜を介して設けられ、該第１
のＮ型領域及び第２のＮ型領域に対して相対的に高い電
圧を含む信号を伝達する導電部材をさらに備えているこ
とが好ましい。このようにすると、高電圧回路部と低電
圧回路部とを接続する配線電極が配置される領域におい
ても高耐圧の絶縁分離を実現できる。
第２のＮ型領域の上に絶縁膜を介して設けられ、該第１
のＮ型領域及び第２のＮ型領域に対して相対的に高い電
圧を含む信号を伝達する導電部材をさらに備えているこ
とが好ましい。このようにすると、高電圧回路部と低電
圧回路部とを接続する配線電極が配置される領域におい
ても高耐圧の絶縁分離を実現できる。
【００２０】本発明に係る第２の半導体装置は、Ｎ型の
半導体基板に設けられた島状の第１のＰ型領域と、半導
体基板における第１のＰ型領域の周縁部の近傍に設けら
れ、第１のＰ型領域に対して逆方向バイアス電圧が印加
される環状の第１のＮ型領域と、半導体基板に第１のＰ
型領域と間隔をおいて設けられた島状の第２のＰ型領域
と、半導体基板における第２のＰ型領域の周縁部の近傍
に設けられ、第２のＰ型領域に対して逆方向バイアス電
圧が印加される環状の第２のＮ型領域とを備えている。
半導体基板に設けられた島状の第１のＰ型領域と、半導
体基板における第１のＰ型領域の周縁部の近傍に設けら
れ、第１のＰ型領域に対して逆方向バイアス電圧が印加
される環状の第１のＮ型領域と、半導体基板に第１のＰ
型領域と間隔をおいて設けられた島状の第２のＰ型領域
と、半導体基板における第２のＰ型領域の周縁部の近傍
に設けられ、第２のＰ型領域に対して逆方向バイアス電
圧が印加される環状の第２のＮ型領域とを備えている。
【００２１】第２の半導体装置は、第１の半導体装置に
おける半導体基板及び各半導体領域の導電型がそれぞれ
反転した構成であり、従って、第１のＰ型領域とＮ型半
導体基板との間のＰＮ接合、及び第２のＰ型領域とＮ型
半導体基板との間のＰＮ接合により形成される空乏層同
士が基板面に対して平行な方向にも広がって、空乏層同
士がつながることにより高耐圧を実現できる。
おける半導体基板及び各半導体領域の導電型がそれぞれ
反転した構成であり、従って、第１のＰ型領域とＮ型半
導体基板との間のＰＮ接合、及び第２のＰ型領域とＮ型
半導体基板との間のＰＮ接合により形成される空乏層同
士が基板面に対して平行な方向にも広がって、空乏層同
士がつながることにより高耐圧を実現できる。
【００２２】第２の半導体装置において、第１のＰ型領
域及び第２のＰ型領域は、動作電圧が印加されることに
より、互いの空乏層が半導体基板の内部において十分に
延びた状態で接するように設けられていることが好まし
い。
域及び第２のＰ型領域は、動作電圧が印加されることに
より、互いの空乏層が半導体基板の内部において十分に
延びた状態で接するように設けられていることが好まし
い。
【００２３】第２の半導体装置が、第１のＰ型領域及び
第２のＰ型領域の上に絶縁膜を介して設けられ、該第１
のＰ型領域及び第２のＰ型領域に対して相対的に低い電
圧を含む信号を伝達する導電部材をさらに備えているこ
とが好ましい。
第２のＰ型領域の上に絶縁膜を介して設けられ、該第１
のＰ型領域及び第２のＰ型領域に対して相対的に低い電
圧を含む信号を伝達する導電部材をさらに備えているこ
とが好ましい。
【００２４】本発明に係る第３の半導体装置は、第１導
電型の半導体基板に互いに間隔をおいて設けられた第２
導電型のソース領域及び第２導電型のドレインコンタク
ト領域と、半導体基板に、ドレインコンタクト領域を囲
むと共にソース領域との間にチャネル領域が形成される
ようにソース領域と間隔をおいて設けられた第２導電型
の延長ドレイン領域と、半導体基板における延長ドレイ
ン領域の周縁部の近傍に環状に設けられ、延長ドレイン
領域と逆方向バイアス電圧が印加される第１導電型の埋
め込み領域と、チャネル領域の上に絶縁膜を介して設け
られたゲート電極と、半導体基板における延長ドレイン
領域に対してソース領域と反対側の領域に、延長ドレイ
ン領域と間隔をおいて設けられた第２導電型の素子形成
領域と、半導体基板における素子形成領域の周縁部の近
傍に環状に設けられ、素子形成領域と逆方向バイアス電
圧が印加される第１導電型の他の埋め込み領域と、延長
ドレイン領域及び素子形成領域の上に絶縁膜を介して設
けられ該延長ドレイン領域及び素子形成領域に対して信
号を伝達する導電部材とを備えている。
電型の半導体基板に互いに間隔をおいて設けられた第２
導電型のソース領域及び第２導電型のドレインコンタク
ト領域と、半導体基板に、ドレインコンタクト領域を囲
むと共にソース領域との間にチャネル領域が形成される
ようにソース領域と間隔をおいて設けられた第２導電型
の延長ドレイン領域と、半導体基板における延長ドレイ
ン領域の周縁部の近傍に環状に設けられ、延長ドレイン
領域と逆方向バイアス電圧が印加される第１導電型の埋
め込み領域と、チャネル領域の上に絶縁膜を介して設け
られたゲート電極と、半導体基板における延長ドレイン
領域に対してソース領域と反対側の領域に、延長ドレイ
ン領域と間隔をおいて設けられた第２導電型の素子形成
領域と、半導体基板における素子形成領域の周縁部の近
傍に環状に設けられ、素子形成領域と逆方向バイアス電
圧が印加される第１導電型の他の埋め込み領域と、延長
ドレイン領域及び素子形成領域の上に絶縁膜を介して設
けられ該延長ドレイン領域及び素子形成領域に対して信
号を伝達する導電部材とを備えている。
【００２５】第３の半導体装置によると、第１導電型の
半導体基板にゲート電極と第２導電型のソース領域及び
延長ドレイン領域とから構成されるＭＩＳＦＥＴをレベ
ルシフトＦＥＴとすると、延長ドレイン領域の周縁部の
近傍には、延長ドレイン領域と逆方向バイアス電圧が印
加される環状の第１導電型の埋め込み領域が設けられて
いるため、延長ドレイン領域と該延長ドレイン領域の周
縁部の近傍に設けられた埋め込み領域との間のＰＮ接合
と、延長ドレイン領域と半導体基板との間のＰＮ接合と
において空乏層が基板の深さ方向に広がる。さらに、延
長ドレイン領域と間隔をおいて設けられ、周縁部の近傍
に素子形成領域と逆方向バイアス電圧が印加される環状
の第１導電型の他の埋め込み領域が設けられた第２導電
型の素子形成領域を有するため、第２導電型の素子形成
領域と第１導電型の半導体基板との間のＰＮ接合により
形成される空乏層と、延長ドレイン領域により形成され
る空乏層とがつながることにより高耐圧が実現されて、
レベルシフトＦＥＴと素子形成領域とにおける基板電位
の高耐圧の絶縁が可能となる。その結果、基準電位を基
板電位とする高耐圧のレベルシフトＦＥＴと、該ＦＥＴ
と素子形成領域内の回路部とを互いに接続する配線電極
とを一の半導体基板に形成できるようになる。
半導体基板にゲート電極と第２導電型のソース領域及び
延長ドレイン領域とから構成されるＭＩＳＦＥＴをレベ
ルシフトＦＥＴとすると、延長ドレイン領域の周縁部の
近傍には、延長ドレイン領域と逆方向バイアス電圧が印
加される環状の第１導電型の埋め込み領域が設けられて
いるため、延長ドレイン領域と該延長ドレイン領域の周
縁部の近傍に設けられた埋め込み領域との間のＰＮ接合
と、延長ドレイン領域と半導体基板との間のＰＮ接合と
において空乏層が基板の深さ方向に広がる。さらに、延
長ドレイン領域と間隔をおいて設けられ、周縁部の近傍
に素子形成領域と逆方向バイアス電圧が印加される環状
の第１導電型の他の埋め込み領域が設けられた第２導電
型の素子形成領域を有するため、第２導電型の素子形成
領域と第１導電型の半導体基板との間のＰＮ接合により
形成される空乏層と、延長ドレイン領域により形成され
る空乏層とがつながることにより高耐圧が実現されて、
レベルシフトＦＥＴと素子形成領域とにおける基板電位
の高耐圧の絶縁が可能となる。その結果、基準電位を基
板電位とする高耐圧のレベルシフトＦＥＴと、該ＦＥＴ
と素子形成領域内の回路部とを互いに接続する配線電極
とを一の半導体基板に形成できるようになる。
【００２６】第３の半導体装置において、素子形成領域
における第２の埋め込み領域の内側には、比較的低耐圧
の回路素子が形成されていることが好ましい。
における第２の埋め込み領域の内側には、比較的低耐圧
の回路素子が形成されていることが好ましい。
【００２７】この場合に、ドレインコンタクト領域と回
路素子とが、導電部材により電気的に接続されているこ
とが好ましい。さらに、半導体基板における、ソース領
域、チャネル領域及び延長ドレイン領域、並びに素子形
成領域を除く領域には他の回路素子が形成されているこ
とが好ましい。また、この場合に、素子形成領域の回路
素子における動作基準電位が、ドレインコンタクト領域
及び他の回路素子における動作基準電位よりも高く設定
されていることが好ましい。
路素子とが、導電部材により電気的に接続されているこ
とが好ましい。さらに、半導体基板における、ソース領
域、チャネル領域及び延長ドレイン領域、並びに素子形
成領域を除く領域には他の回路素子が形成されているこ
とが好ましい。また、この場合に、素子形成領域の回路
素子における動作基準電位が、ドレインコンタクト領域
及び他の回路素子における動作基準電位よりも高く設定
されていることが好ましい。
【００２８】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００２９】図１は本発明の第１の実施形態に係る半導
体装置の概略構成であって、図１０に示す従来のインバ
ータ回路におけるドライバ回路１０３の一部を構成する
半導体装置を示している。図１に示すように、半導体基
板１０上には、例えば、基準電位を１００Ｖ〜７００Ｖ
とし且つ制御電圧が１２０Ｖ〜７２０Ｖで動作する高電
圧回路部１１と、独立したＰ型ウェル領域又はＮ型ウェ
ル領域に形成され、例えば動作電圧が２０Ｖ以下の低電
圧の制御電圧で動作すると共に他の回路部のＭＯＳＦＥ
Ｔのゲートに制御信号を出力する低電圧回路部１２と、
ゲートが低電圧回路部１２の出力を受けることにより制
御され、ドレイン電極１３ａが高電圧回路部１１と接続
され、該高電圧回路部１１の動作電圧レベルを規制する
レベルシフト用の高耐圧ＭＯＳＦＥＴ１３とが形成され
ている。ここで、図示はしていないが、高電圧回路部１
１及び低電圧回路部１２は、低耐圧のバイポーラトラン
ジスタ又はＭＯＳＦＥＴからなる少なくとも１つの回路
素子を含んでいる。
体装置の概略構成であって、図１０に示す従来のインバ
ータ回路におけるドライバ回路１０３の一部を構成する
半導体装置を示している。図１に示すように、半導体基
板１０上には、例えば、基準電位を１００Ｖ〜７００Ｖ
とし且つ制御電圧が１２０Ｖ〜７２０Ｖで動作する高電
圧回路部１１と、独立したＰ型ウェル領域又はＮ型ウェ
ル領域に形成され、例えば動作電圧が２０Ｖ以下の低電
圧の制御電圧で動作すると共に他の回路部のＭＯＳＦＥ
Ｔのゲートに制御信号を出力する低電圧回路部１２と、
ゲートが低電圧回路部１２の出力を受けることにより制
御され、ドレイン電極１３ａが高電圧回路部１１と接続
され、該高電圧回路部１１の動作電圧レベルを規制する
レベルシフト用の高耐圧ＭＯＳＦＥＴ１３とが形成され
ている。ここで、図示はしていないが、高電圧回路部１
１及び低電圧回路部１２は、低耐圧のバイポーラトラン
ジスタ又はＭＯＳＦＥＴからなる少なくとも１つの回路
素子を含んでいる。
【００３０】図２及び図３は本実施形態に係る半導体装
置であって、図２は平面構成を示し、図３は図２のIII
−III線における断面構成を示している。図２及び図３
において、図１に示す構成要素と同一の構成要素には同
一の符号を付している。図２及び図３に示すように、例
えばＰ型シリコンからなる半導体基板１０には、島状に
形成されたＮチャネル高耐圧ＭＯＳＦＥＴ１３と、島状
に形成された高電圧回路部１１とが形成され、これら高
耐圧ＭＯＳＦＥＴ１３と高電圧回路部１１とは、高耐圧
ＭＯＳＦＥＴ１３のドレイン電極１３ａにより電気的に
接続されている。
置であって、図２は平面構成を示し、図３は図２のIII
−III線における断面構成を示している。図２及び図３
において、図１に示す構成要素と同一の構成要素には同
一の符号を付している。図２及び図３に示すように、例
えばＰ型シリコンからなる半導体基板１０には、島状に
形成されたＮチャネル高耐圧ＭＯＳＦＥＴ１３と、島状
に形成された高電圧回路部１１とが形成され、これら高
耐圧ＭＯＳＦＥＴ１３と高電圧回路部１１とは、高耐圧
ＭＯＳＦＥＴ１３のドレイン電極１３ａにより電気的に
接続されている。
【００３１】高耐圧ＭＯＳＦＥＴ１３は、半導体基板１
０の上部にそれぞれ形成され、島状で且つＮ型のドレイ
ンコンタクト領域２１と、該ドレインコンタクト領域２
１におけるドレイン電極１３ａが交差する一側辺部を除
く他の三方の側辺部に該側辺部に沿うように間隔をおい
て弧状に形成されたソース領域２２とを有している。な
お、高耐圧ＭＯＳＦＥＴ１３の構造については特開平第
４−１０７８７７号公報に開示されている。
０の上部にそれぞれ形成され、島状で且つＮ型のドレイ
ンコンタクト領域２１と、該ドレインコンタクト領域２
１におけるドレイン電極１３ａが交差する一側辺部を除
く他の三方の側辺部に該側辺部に沿うように間隔をおい
て弧状に形成されたソース領域２２とを有している。な
お、高耐圧ＭＯＳＦＥＴ１３の構造については特開平第
４−１０７８７７号公報に開示されている。
【００３２】半導体基板１０におけるドレインコンタク
ト領域２１の周囲及び下側の領域には、ソース領域２２
との間にチャネル領域２３が形成されるように該ソース
領域２２と間隔をおいて島状で且つＮ型の延長ドレイン
領域２４が設けられている。
ト領域２１の周囲及び下側の領域には、ソース領域２２
との間にチャネル領域２３が形成されるように該ソース
領域２２と間隔をおいて島状で且つＮ型の延長ドレイン
領域２４が設けられている。
【００３３】半導体基板１０における延長ドレイン領域
２４の上部で且つ周縁部近傍の領域には、延長ドレイン
領域２４と逆方向バイアス電圧が印加される環状で且つ
Ｐ型の第１の埋め込み領域２５が設けられている。
２４の上部で且つ周縁部近傍の領域には、延長ドレイン
領域２４と逆方向バイアス電圧が印加される環状で且つ
Ｐ型の第１の埋め込み領域２５が設けられている。
【００３４】半導体基板１０の主面上におけるチャネル
領域２３の上方の領域には、シリコン酸化膜からなる絶
縁膜２６を介して第１のゲート電極２７が形成されてい
る。これにより、高耐圧ＭＯＳＦＥＴ１３は、横型Ｎチ
ャネルＭＯＳＦＥＴを構成する。
領域２３の上方の領域には、シリコン酸化膜からなる絶
縁膜２６を介して第１のゲート電極２７が形成されてい
る。これにより、高耐圧ＭＯＳＦＥＴ１３は、横型Ｎチ
ャネルＭＯＳＦＥＴを構成する。
【００３５】半導体基板１０におけるソース領域２２に
対して延長ドレイン領域２４の反対側の領域には、ソー
ス領域２２と沿うように接触する高濃度のＰ型の第１の
基板コンタクト領域２８が設けられている。
対して延長ドレイン領域２４の反対側の領域には、ソー
ス領域２２と沿うように接触する高濃度のＰ型の第１の
基板コンタクト領域２８が設けられている。
【００３６】半導体基板１０におけるソース領域２２、
第１の基板コンタクト領域２８及びチャネル領域２３の
それぞれの下側の領域には各領域を覆うように、Ｐ型の
アンチパンチスルー領域２９が形成されている。これに
より、高耐圧ＭＯＳＦＥＴ１３は、その動作時に延長ド
レイン領域２４からソース領域２２側へ広がる空乏層の
広がり具合が抑制されてその耐圧が向上する。
第１の基板コンタクト領域２８及びチャネル領域２３の
それぞれの下側の領域には各領域を覆うように、Ｐ型の
アンチパンチスルー領域２９が形成されている。これに
より、高耐圧ＭＯＳＦＥＴ１３は、その動作時に延長ド
レイン領域２４からソース領域２２側へ広がる空乏層の
広がり具合が抑制されてその耐圧が向上する。
【００３７】絶縁膜２６上のソース領域２２及び第１の
基板コンタクト領域２８の上側の領域には、該ソース領
域２２及び第１の基板コンタクト領域２８と複数のコン
タクトによって接触するソース電極３０が設けられてい
る。
基板コンタクト領域２８の上側の領域には、該ソース領
域２２及び第１の基板コンタクト領域２８と複数のコン
タクトによって接触するソース電極３０が設けられてい
る。
【００３８】高電圧回路部１１は、半導体基板１０にお
ける高耐圧ＭＯＳＦＥＴ１３の延長ドレイン領域２４に
対するソース領域２２と反対側の領域に、延長ドレイン
領域２４と間隔をおいて設けられており、島状で且つＮ
型の素子形成領域３４と対応する。素子形成領域３４の
上部で且つその周縁部近傍の領域には、素子形成領域３
４と逆方向バイアス電圧が印加される環状で且つＰ型の
第２の埋め込み領域３５が設けられている。ここで、高
電圧回路部１１の回路素子は第２の埋め込み領域３５の
内側の領域に形成され、ドレイン電極１３ａからの信号
を受けるように該ドレイン電極１３ａと接続されてい
る。
ける高耐圧ＭＯＳＦＥＴ１３の延長ドレイン領域２４に
対するソース領域２２と反対側の領域に、延長ドレイン
領域２４と間隔をおいて設けられており、島状で且つＮ
型の素子形成領域３４と対応する。素子形成領域３４の
上部で且つその周縁部近傍の領域には、素子形成領域３
４と逆方向バイアス電圧が印加される環状で且つＰ型の
第２の埋め込み領域３５が設けられている。ここで、高
電圧回路部１１の回路素子は第２の埋め込み領域３５の
内側の領域に形成され、ドレイン電極１３ａからの信号
を受けるように該ドレイン電極１３ａと接続されてい
る。
【００３９】素子形成領域３４におけるドレイン電極１
３ａが交差する一側辺部を除く他の三方の側辺部には、
該側辺部に沿うように間隔をおき、弧状で且つ高濃度の
Ｐ型の第２の基板コンタクト領域３８が設けられてい
る。この第２の基板コンタクト領域３８は、素子形成領
域３４に対して高電圧が印加されたときに半導体基板１
０の空乏層の基板面に平行な方向の広がりを抑える機能
を有している。
３ａが交差する一側辺部を除く他の三方の側辺部には、
該側辺部に沿うように間隔をおき、弧状で且つ高濃度の
Ｐ型の第２の基板コンタクト領域３８が設けられてい
る。この第２の基板コンタクト領域３８は、素子形成領
域３４に対して高電圧が印加されたときに半導体基板１
０の空乏層の基板面に平行な方向の広がりを抑える機能
を有している。
【００４０】半導体基板１０の主面上における素子形成
領域３４と第２の基板コンタクト領域３８との間の上方
の領域には、絶縁膜２６を介して第２のゲート電極３７
が形成されている。また、絶縁膜２６上の第２の基板コ
ンタクト領域３８の上側の領域には、該第２の基板コン
タクト領域３８と複数のコンタクトによって接触する基
板電位電極４０が設けられている。
領域３４と第２の基板コンタクト領域３８との間の上方
の領域には、絶縁膜２６を介して第２のゲート電極３７
が形成されている。また、絶縁膜２６上の第２の基板コ
ンタクト領域３８の上側の領域には、該第２の基板コン
タクト領域３８と複数のコンタクトによって接触する基
板電位電極４０が設けられている。
【００４１】以下、前記のように構成された半導体装置
の動的な絶縁分離方法を説明する。
の動的な絶縁分離方法を説明する。
【００４２】まず、高電圧回路部１１と低電圧回路部１
２とは、図１１に示した第２の従来例と同一の方法によ
り絶縁分離を行なう。すなわち、動作時には、高電圧回
路部１１に高電圧を印加し、第２の埋め込み領域３５、
第２のゲート電極３７及び第２の基板コンタクト領域３
８をそれぞれ接地することにより、高電圧回路部１１
と、低電圧回路部１２及び半導体基板１０とが絶縁分離
される。
２とは、図１１に示した第２の従来例と同一の方法によ
り絶縁分離を行なう。すなわち、動作時には、高電圧回
路部１１に高電圧を印加し、第２の埋め込み領域３５、
第２のゲート電極３７及び第２の基板コンタクト領域３
８をそれぞれ接地することにより、高電圧回路部１１
と、低電圧回路部１２及び半導体基板１０とが絶縁分離
される。
【００４３】さらに、本実施形態の特徴として、高耐圧
ＭＯＳＦＥＴ１３におけるＮ型の延長ドレイン領域２４
はドレイン電極１３ａにより高電圧が印加され、Ｐ型の
第１の埋め込み領域２５は半導体基板１０と接続され、
該半導体基板１０は接地されている。従って、延長ドレ
イン領域２４と第１の埋め込み領域２５とは、逆方向の
電圧（逆バイアス）が印加される。従って、この逆バイ
アスにより、延長ドレイン領域２４と第１の埋め込み領
域２５との接合部、及び半導体基板１０と延長ドレイン
領域２４との接合部において各空乏層が半導体基板１０
の深さ方向に大きく広がる。この深さ方向に大きく広が
る空乏層により、７００Ｖ〜１０００Ｖ程度の高耐圧の
ＦＥＴを実現できる。
ＭＯＳＦＥＴ１３におけるＮ型の延長ドレイン領域２４
はドレイン電極１３ａにより高電圧が印加され、Ｐ型の
第１の埋め込み領域２５は半導体基板１０と接続され、
該半導体基板１０は接地されている。従って、延長ドレ
イン領域２４と第１の埋め込み領域２５とは、逆方向の
電圧（逆バイアス）が印加される。従って、この逆バイ
アスにより、延長ドレイン領域２４と第１の埋め込み領
域２５との接合部、及び半導体基板１０と延長ドレイン
領域２４との接合部において各空乏層が半導体基板１０
の深さ方向に大きく広がる。この深さ方向に大きく広が
る空乏層により、７００Ｖ〜１０００Ｖ程度の高耐圧の
ＦＥＴを実現できる。
【００４４】また、高耐圧ＭＯＳＦＥＴ１３の延長ドレ
イン領域２４と高電圧回路部１１の素子形成領域３４と
の間においては、延長ドレイン領域２４及び第１の埋め
込み領域２５の間のＰＮ接合と、延長ドレイン領域２４
及び半導体基板１０の間のＰＮ接合と、素子形成領域３
４及び第２の埋め込み領域３５の間のＰＮ接合と、素子
形成領域３４及び半導体基板１０の間のＰＮ接合により
形成される各空乏層が、半導体基板１０の基板面に対し
て垂直な方向にも平行な方向にも広がる。その結果、各
空乏層同士が互いにつながることにより、延長ドレイン
領域２４と高電圧回路部１１と半導体基板１０との互い
の絶縁分離として１０００Ｖ程度の高耐圧が実現され
る。
イン領域２４と高電圧回路部１１の素子形成領域３４と
の間においては、延長ドレイン領域２４及び第１の埋め
込み領域２５の間のＰＮ接合と、延長ドレイン領域２４
及び半導体基板１０の間のＰＮ接合と、素子形成領域３
４及び第２の埋め込み領域３５の間のＰＮ接合と、素子
形成領域３４及び半導体基板１０の間のＰＮ接合により
形成される各空乏層が、半導体基板１０の基板面に対し
て垂直な方向にも平行な方向にも広がる。その結果、各
空乏層同士が互いにつながることにより、延長ドレイン
領域２４と高電圧回路部１１と半導体基板１０との互い
の絶縁分離として１０００Ｖ程度の高耐圧が実現され
る。
【００４５】以上説明したように、本実施形態による
と、図１に示すインバータ回路のドライバ回路内のレベ
ルシフト用の高耐圧ＭＯＳＦＥＴ１３、高電圧回路部１
１及び低電圧回路部１２を一の半導体基板１０に形成で
きる。
と、図１に示すインバータ回路のドライバ回路内のレベ
ルシフト用の高耐圧ＭＯＳＦＥＴ１３、高電圧回路部１
１及び低電圧回路部１２を一の半導体基板１０に形成で
きる。
【００４６】また、製造時に、半導体基板に対してＰＮ
分離構造を設ける必要がないため、工程数の削減が可能
となると共に、高電圧回路部１１において高機能化及び
高集積化が可能となる。
分離構造を設ける必要がないため、工程数の削減が可能
となると共に、高電圧回路部１１において高機能化及び
高集積化が可能となる。
【００４７】なお、低電圧回路部１２は、半導体基板１
０上における高耐圧ＭＯＳＦＥＴ１３及び素子形成領域
１１以外の領域に設けられていればよい。
０上における高耐圧ＭＯＳＦＥＴ１３及び素子形成領域
１１以外の領域に設けられていればよい。
【００４８】また、素子形成領域３４における延長ドレ
イン領域２４と対向しない周辺部には、第２の基板コン
タクト領域３８が設けられているため、素子形成領域３
４と半導体基板１０と間のＰＮ接合により形成される空
乏層が基板面方向に広がり難くなるので、低電圧回路部
１２を第２の基板コンタクト領域３８の近傍に設けても
空乏層による影響はない。
イン領域２４と対向しない周辺部には、第２の基板コン
タクト領域３８が設けられているため、素子形成領域３
４と半導体基板１０と間のＰＮ接合により形成される空
乏層が基板面方向に広がり難くなるので、低電圧回路部
１２を第２の基板コンタクト領域３８の近傍に設けても
空乏層による影響はない。
【００４９】また、高耐圧ＭＯＳＦＥＴ１３の延長ドレ
イン領域２４と、高電圧回路部１１の素子形成領域３４
とは、最大電圧が印加された場合に絶縁耐圧が十分に得
られる程度に空乏層が延びた状態で、空乏層同士が接触
する間隔とする。すなわち、両者の間隔が小さ過ぎる
と、空乏層同士はつながるものの、十分な耐圧を得るこ
とができない。
イン領域２４と、高電圧回路部１１の素子形成領域３４
とは、最大電圧が印加された場合に絶縁耐圧が十分に得
られる程度に空乏層が延びた状態で、空乏層同士が接触
する間隔とする。すなわち、両者の間隔が小さ過ぎる
と、空乏層同士はつながるものの、十分な耐圧を得るこ
とができない。
【００５０】一例として、半導体基板１０におけるＰ型
不純物の表面濃度を約２×１０14ｃｍ-3とし、延長ドレ
イン領域２４及び素子形成領域３４におけるＮ型不純物
の表面濃度を約１×１０16ｃｍ-3とし、第１及び第２の
埋め込み領域２５、３５のＰ型不純物の表面濃度を約２
×１０16ｃｍ-3以上とすると、延長ドレイン領域２４と
素子形成領域３４との間隔は少なくとも３０μｍ程度と
するのが好ましい。
不純物の表面濃度を約２×１０14ｃｍ-3とし、延長ドレ
イン領域２４及び素子形成領域３４におけるＮ型不純物
の表面濃度を約１×１０16ｃｍ-3とし、第１及び第２の
埋め込み領域２５、３５のＰ型不純物の表面濃度を約２
×１０16ｃｍ-3以上とすると、延長ドレイン領域２４と
素子形成領域３４との間隔は少なくとも３０μｍ程度と
するのが好ましい。
【００５１】（第１の実施形態の第１変形例）以下、本
発明の第１の実施形態の第１変形例に係る半導体装置に
ついて図面を参照しながら説明する。
発明の第１の実施形態の第１変形例に係る半導体装置に
ついて図面を参照しながら説明する。
【００５２】図４は本実施形態の第１変形例に係る半導
体装置の断面構成を示している。図４において、図３に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。図４に示すように、図３に示
す半導体装置との相違点は、半導体基板１０における、
高耐圧ＭＯＳＦＥＴ１３の延長ドレイン領域２４と高電
圧回路部１１の素子形成領域３４との間の領域に、Ｐ型
の第３の埋め込み領域４１が形成されていることであ
る。
体装置の断面構成を示している。図４において、図３に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。図４に示すように、図３に示
す半導体装置との相違点は、半導体基板１０における、
高耐圧ＭＯＳＦＥＴ１３の延長ドレイン領域２４と高電
圧回路部１１の素子形成領域３４との間の領域に、Ｐ型
の第３の埋め込み領域４１が形成されていることであ
る。
【００５３】本変形例においては、延長ドレイン領域２
４及び素子形成領域３４の間隔を例えば７０μｍ以上と
し、第３の埋め込み領域４１におけるＰ型不純物の表面
濃度を例えば約２×１０16ｃｍ-3以下とすることが好ま
しい。第３の埋め込み領域４１の濃度が高すぎると、延
長ドレイン領域２４及び素子形成領域３４からそれぞれ
延びる空乏層が基板面方向に延び難くなるため空乏層同
士がつながらず、その結果、所望の絶縁耐圧を得られな
くなる。
４及び素子形成領域３４の間隔を例えば７０μｍ以上と
し、第３の埋め込み領域４１におけるＰ型不純物の表面
濃度を例えば約２×１０16ｃｍ-3以下とすることが好ま
しい。第３の埋め込み領域４１の濃度が高すぎると、延
長ドレイン領域２４及び素子形成領域３４からそれぞれ
延びる空乏層が基板面方向に延び難くなるため空乏層同
士がつながらず、その結果、所望の絶縁耐圧を得られな
くなる。
【００５４】（第１の実施形態の第２変形例）以下、本
発明の第１の実施形態の第２変形例に係る半導体装置に
ついて図面を参照しながら説明する。
発明の第１の実施形態の第２変形例に係る半導体装置に
ついて図面を参照しながら説明する。
【００５５】図５は本実施形態の第２変形例に係る半導
体装置の断面構成を示している。図５において、図３に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。図５に示すように、図３に示
す半導体装置との相違点は、第１の実施形態に係る第１
の埋め込み領域２５が半導体基板１０の上面から露出し
ているのに対し、本変形例に係る第１の埋め込み領域２
５Ａの上面が延長ドレイン領域２４に覆われるように埋
め込まれていることである。同様に、本変形例に係る第
２の埋め込み領域３５Ａも、その上面が素子形成領域３
４に覆われるように埋め込まれている。
体装置の断面構成を示している。図５において、図３に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。図５に示すように、図３に示
す半導体装置との相違点は、第１の実施形態に係る第１
の埋め込み領域２５が半導体基板１０の上面から露出し
ているのに対し、本変形例に係る第１の埋め込み領域２
５Ａの上面が延長ドレイン領域２４に覆われるように埋
め込まれていることである。同様に、本変形例に係る第
２の埋め込み領域３５Ａも、その上面が素子形成領域３
４に覆われるように埋め込まれている。
【００５６】このようにすると、製造工程において、第
１の埋め込み領域２５Ａ及び第２の埋め込み領域３５Ａ
が基板面から露出していないため、それぞれの上面に酸
化膜等が形成されなくなるので、所望のキャリア密度を
得やすくなる。
１の埋め込み領域２５Ａ及び第２の埋め込み領域３５Ａ
が基板面から露出していないため、それぞれの上面に酸
化膜等が形成されなくなるので、所望のキャリア密度を
得やすくなる。
【００５７】その上、第１の埋め込み領域２５Ａを延長
ドレイン領域２４に完全に埋め込むことにより、高耐圧
ＭＯＳＦＥＴ１３の単位面積当たりのオン抵抗を低減で
きるようになる。
ドレイン領域２４に完全に埋め込むことにより、高耐圧
ＭＯＳＦＥＴ１３の単位面積当たりのオン抵抗を低減で
きるようになる。
【００５８】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００５９】図６は本発明に係る半導体装置の概略構成
であって、図１０に示す従来のインバータ回路における
ドライバ回路１０３の一部を構成する半導体装置を示し
ている。図６に示すように、半導体基板５０上には、低
電圧回路部５１と、該低電圧回路部５１の動作電圧を規
制するレベルダウンシフト用の高耐圧ＭＯＳＦＥＴ５２
とが形成されている。高耐圧ＭＯＳＦＥＴ５２は、例え
ば、ソースが１２５Ｖ〜７２５Ｖの高電位を受け、ゲー
トが制御信号を受け、ドレイン電極５２ａが出力端子及
び低電圧回路部５１と接続されている。ここで、低電圧
回路部５１には、図示はしていないが、低耐圧のバイポ
ーラトランジスタ又はＭＯＳＦＥＴからなる少なくとも
１つの回路素子が形成されている。
であって、図１０に示す従来のインバータ回路における
ドライバ回路１０３の一部を構成する半導体装置を示し
ている。図６に示すように、半導体基板５０上には、低
電圧回路部５１と、該低電圧回路部５１の動作電圧を規
制するレベルダウンシフト用の高耐圧ＭＯＳＦＥＴ５２
とが形成されている。高耐圧ＭＯＳＦＥＴ５２は、例え
ば、ソースが１２５Ｖ〜７２５Ｖの高電位を受け、ゲー
トが制御信号を受け、ドレイン電極５２ａが出力端子及
び低電圧回路部５１と接続されている。ここで、低電圧
回路部５１には、図示はしていないが、低耐圧のバイポ
ーラトランジスタ又はＭＯＳＦＥＴからなる少なくとも
１つの回路素子が形成されている。
【００６０】図７は本実施形態に係る半導体装置の断面
構成を示している。図７において、図６に示す構成要素
と同一の構成要素には同一の符号を付している。
構成を示している。図７において、図６に示す構成要素
と同一の構成要素には同一の符号を付している。
【００６１】図７に示すように、例えばＮ型シリコンか
らなる半導体基板５０には、島状に形成されたＰチャネ
ル高耐圧ＭＯＳＦＥＴ５２と島状に形成された低電圧回
路部５１とが形成され、これら高耐圧ＭＯＳＦＥＴ５２
と低電圧回路部５１とは、高耐圧ＭＯＳＦＥＴ５２のド
レイン電極５２ａにより電気的に接続されている。
らなる半導体基板５０には、島状に形成されたＰチャネ
ル高耐圧ＭＯＳＦＥＴ５２と島状に形成された低電圧回
路部５１とが形成され、これら高耐圧ＭＯＳＦＥＴ５２
と低電圧回路部５１とは、高耐圧ＭＯＳＦＥＴ５２のド
レイン電極５２ａにより電気的に接続されている。
【００６２】高耐圧ＭＯＳＦＥＴ５２は、半導体基板５
０の上部にそれぞれ形成され、島状で且つＰ型のドレイ
ンコンタクト領域６１と、該ドレインコンタクト領域６
１におけるドレイン電極５２ａが交差する一側辺部を除
く他の三方の側辺部に該側辺部に沿うように間隔をおい
て弧状に形成されたソース領域６２とを有している。
０の上部にそれぞれ形成され、島状で且つＰ型のドレイ
ンコンタクト領域６１と、該ドレインコンタクト領域６
１におけるドレイン電極５２ａが交差する一側辺部を除
く他の三方の側辺部に該側辺部に沿うように間隔をおい
て弧状に形成されたソース領域６２とを有している。
【００６３】半導体基板５０におけるドレインコンタク
ト領域６１の周囲及び下側の領域には、ソース領域６２
との間にチャネル領域６３が形成されるように該ソース
領域６２と間隔をおいて島状で且つＰ型の延長ドレイン
領域６４が形成されている。
ト領域６１の周囲及び下側の領域には、ソース領域６２
との間にチャネル領域６３が形成されるように該ソース
領域６２と間隔をおいて島状で且つＰ型の延長ドレイン
領域６４が形成されている。
【００６４】半導体基板５０における延長ドレイン領域
６４の上部で且つ周縁部近傍の領域には、延長ドレイン
領域６４と逆方向バイアス電圧が印加される環状で且つ
Ｎ型の第１の埋め込み領域６５が設けられている。
６４の上部で且つ周縁部近傍の領域には、延長ドレイン
領域６４と逆方向バイアス電圧が印加される環状で且つ
Ｎ型の第１の埋め込み領域６５が設けられている。
【００６５】半導体基板５０の主面上におけるチャネル
領域６３の上方には、シリコン酸化膜からなる絶縁膜６
６を介してゲート電極６７が形成されている。
領域６３の上方には、シリコン酸化膜からなる絶縁膜６
６を介してゲート電極６７が形成されている。
【００６６】半導体基板５０におけるソース領域６２に
対して延長ドレイン領域６４の反対側の領域には、ソー
ス領域６２と沿うように接触する高濃度のＮ型の基板コ
ンタクト領域６８が設けられている。
対して延長ドレイン領域６４の反対側の領域には、ソー
ス領域６２と沿うように接触する高濃度のＮ型の基板コ
ンタクト領域６８が設けられている。
【００６７】半導体基板５０におけるソース領域６２、
基板コンタクト領域６８及びチャネル領域６３のそれぞ
れの下側の領域には各領域を覆うように、Ｐ型のアンチ
パンチスルー領域６９が形成されている。これにより、
高耐圧ＭＯＳＦＥＴ５２は、その動作時に延長ドレイン
領域６４からソース領域６２側へ広がる空乏層の広がり
具合が抑制されてその耐圧の向上を図っている。
基板コンタクト領域６８及びチャネル領域６３のそれぞ
れの下側の領域には各領域を覆うように、Ｐ型のアンチ
パンチスルー領域６９が形成されている。これにより、
高耐圧ＭＯＳＦＥＴ５２は、その動作時に延長ドレイン
領域６４からソース領域６２側へ広がる空乏層の広がり
具合が抑制されてその耐圧の向上を図っている。
【００６８】絶縁膜６６上のソース領域６２及び基板コ
ンタクト領域６８の上側の領域には、該ソース領域６２
及び基板コンタクト領域６８と複数のコンタクトによっ
て接触するソース電極７０が設けられている。
ンタクト領域６８の上側の領域には、該ソース領域６２
及び基板コンタクト領域６８と複数のコンタクトによっ
て接触するソース電極７０が設けられている。
【００６９】低電圧回路部５１は、半導体基板５０にお
ける高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４に
対するソース領域６２と反対側の領域に、延長ドレイン
領域６４と間隔をおいて設けられており、島状で且つｎ
型の素子形成領域７４と対応する。素子形成領域７４の
上部で且つその周縁部近傍の領域には、素子形成領域７
４と逆方向バイアス電圧が印加される環状で且つＮ型の
第２の埋め込み領域７５が設けられている。ここで、低
電圧回路部５１の回路素子は第２の埋め込み領域７５の
内側の領域に形成され、ドレイン電極５２ａからの信号
を受けるように該ドレイン電極５２ａと接続されてい
る。
ける高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４に
対するソース領域６２と反対側の領域に、延長ドレイン
領域６４と間隔をおいて設けられており、島状で且つｎ
型の素子形成領域７４と対応する。素子形成領域７４の
上部で且つその周縁部近傍の領域には、素子形成領域７
４と逆方向バイアス電圧が印加される環状で且つＮ型の
第２の埋め込み領域７５が設けられている。ここで、低
電圧回路部５１の回路素子は第２の埋め込み領域７５の
内側の領域に形成され、ドレイン電極５２ａからの信号
を受けるように該ドレイン電極５２ａと接続されてい
る。
【００７０】以下、前記のように構成された半導体装置
の動的な絶縁分離方法を説明する。
の動的な絶縁分離方法を説明する。
【００７１】まず、高耐圧ＭＯＳＦＥＴ５２のＮ型の第
１の埋め込み領域６５は半導体基板５０と接続され、該
半導体基板５０は、例えば１２５Ｖ〜７２５Ｖの高電位
と接続されている。その結果、高耐圧ＭＯＳＦＥＴ５２
におけるＰ型の延長ドレイン領域６４にドレイン電極５
２ａを通して比較的低い電圧が印加された場合に、延長
ドレイン領域６４と第１の埋め込み領域６５とは、いわ
ゆる逆バイアスとなる。従って、この逆バイアスによ
り、延長ドレイン領域６４と第１の埋め込み領域６５と
の接合部、及び半導体基板５０と延長ドレイン領域６４
との接合部において各空乏層が半導体基板５０の深さ方
向に大きく広がる。この深さ方向に大きく広がる空乏層
により、７００Ｖ〜１０００Ｖ程度の高耐圧のＦＥＴを
実現できる。
１の埋め込み領域６５は半導体基板５０と接続され、該
半導体基板５０は、例えば１２５Ｖ〜７２５Ｖの高電位
と接続されている。その結果、高耐圧ＭＯＳＦＥＴ５２
におけるＰ型の延長ドレイン領域６４にドレイン電極５
２ａを通して比較的低い電圧が印加された場合に、延長
ドレイン領域６４と第１の埋め込み領域６５とは、いわ
ゆる逆バイアスとなる。従って、この逆バイアスによ
り、延長ドレイン領域６４と第１の埋め込み領域６５と
の接合部、及び半導体基板５０と延長ドレイン領域６４
との接合部において各空乏層が半導体基板５０の深さ方
向に大きく広がる。この深さ方向に大きく広がる空乏層
により、７００Ｖ〜１０００Ｖ程度の高耐圧のＦＥＴを
実現できる。
【００７２】また、高耐圧ＭＯＳＦＥＴ５２の延長ドレ
イン領域６４と低電圧回路部５１の素子形成領域７４と
の間においては、延長ドレイン領域６４及び第１の埋め
込み領域６５の間のＰＮ接合と、延長ドレイン領域６４
及び半導体基板５０の間のＰＮ接合と、素子形成領域７
４及び第２の埋め込み領域７５の間のＰＮ接合と、素子
形成領域７４及び半導体基板５０の間のＰＮ接合により
形成される各空乏層が、半導体基板５０の基板面に対し
て垂直な方向にも平行な方向にも広がる。その結果、各
空乏層同士が互いにつながることにより、延長ドレイン
領域６４と低電圧回路部５１と半導体基板５０の絶縁分
離として１０００Ｖ程度の高耐圧が実現される。
イン領域６４と低電圧回路部５１の素子形成領域７４と
の間においては、延長ドレイン領域６４及び第１の埋め
込み領域６５の間のＰＮ接合と、延長ドレイン領域６４
及び半導体基板５０の間のＰＮ接合と、素子形成領域７
４及び第２の埋め込み領域７５の間のＰＮ接合と、素子
形成領域７４及び半導体基板５０の間のＰＮ接合により
形成される各空乏層が、半導体基板５０の基板面に対し
て垂直な方向にも平行な方向にも広がる。その結果、各
空乏層同士が互いにつながることにより、延長ドレイン
領域６４と低電圧回路部５１と半導体基板５０の絶縁分
離として１０００Ｖ程度の高耐圧が実現される。
【００７３】従って、Ｐチャネル高耐圧ＭＯＳＦＥＴ５
２と低電圧回路５１とレベルダウンシフト信号伝達用の
ドレイン電極５２ａとを一の半導体基板５０に形成でき
る。
２と低電圧回路５１とレベルダウンシフト信号伝達用の
ドレイン電極５２ａとを一の半導体基板５０に形成でき
る。
【００７４】（第２の実施形態の第１変形例）以下、本
発明の第２の実施形態の第１変形例に係る半導体装置に
ついて図面を参照しながら説明する。
発明の第２の実施形態の第１変形例に係る半導体装置に
ついて図面を参照しながら説明する。
【００７５】図８は本実施形態の第１変形例に係る半導
体装置の断面構成を示している。図８において、図７に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。図８に示すように、図７に示
す半導体装置との相違点は、半導体基板５０における、
高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４と低電
圧回路部５１の素子形成領域７４との間の領域に、Ｎ型
の第３の埋め込み領域８１が形成されていることであ
る。
体装置の断面構成を示している。図８において、図７に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。図８に示すように、図７に示
す半導体装置との相違点は、半導体基板５０における、
高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４と低電
圧回路部５１の素子形成領域７４との間の領域に、Ｎ型
の第３の埋め込み領域８１が形成されていることであ
る。
【００７６】本変形例においても、第３の埋め込み領域
８１の不純物濃度が高すぎると、延長ドレイン領域６４
及び素子形成領域７４からそれぞれ延びる空乏層同士が
つながり難くなるため、第３の埋め込み領域８１の不純
物濃度を、延長ドレイン領域６４及び素子形成領域７４
の不純物濃度よりも低くする必要がある。
８１の不純物濃度が高すぎると、延長ドレイン領域６４
及び素子形成領域７４からそれぞれ延びる空乏層同士が
つながり難くなるため、第３の埋め込み領域８１の不純
物濃度を、延長ドレイン領域６４及び素子形成領域７４
の不純物濃度よりも低くする必要がある。
【００７７】（第２の実施形態の第２変形例）以下、本
発明の第２の実施形態の第２変形例に係る半導体装置に
ついて図面を参照しながら説明する。
発明の第２の実施形態の第２変形例に係る半導体装置に
ついて図面を参照しながら説明する。
【００７８】図９は本実施形態の第２変形例に係る半導
体装置の断面構成を示している。図９において、図７に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。図９に示すように、図７に示
す半導体装置との相違点は、第２の実施形態に係る第１
の埋め込み領域６５が半導体基板５０の上面から露出し
ているのに対し、本変形例に係る第１の埋め込み領域６
５Ａの上面が延長ドレイン領域６４に覆われるように埋
め込まれていることである。同様に、本変形例に係る第
２の埋め込み領域７５Ａも、その上面が素子形成領域７
４に覆われるように埋め込まれている。
体装置の断面構成を示している。図９において、図７に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。図９に示すように、図７に示
す半導体装置との相違点は、第２の実施形態に係る第１
の埋め込み領域６５が半導体基板５０の上面から露出し
ているのに対し、本変形例に係る第１の埋め込み領域６
５Ａの上面が延長ドレイン領域６４に覆われるように埋
め込まれていることである。同様に、本変形例に係る第
２の埋め込み領域７５Ａも、その上面が素子形成領域７
４に覆われるように埋め込まれている。
【００７９】このようにすると、製造工程において、第
１の埋め込み領域６５Ａ及び第２の埋め込み領域７５Ａ
が基板面から露出していないため、それぞれの上面に酸
化膜等が形成されなくなるので、所望のキャリア密度を
得やすくなる。
１の埋め込み領域６５Ａ及び第２の埋め込み領域７５Ａ
が基板面から露出していないため、それぞれの上面に酸
化膜等が形成されなくなるので、所望のキャリア密度を
得やすくなる。
【００８０】その上、第１の埋め込み領域６５Ａを延長
ドレイン領域６４に完全に埋め込むことにより、高耐圧
ＭＯＳＦＥＴ５２の単位面積当たりのオン抵抗を低減で
きるようになる。
ドレイン領域６４に完全に埋め込むことにより、高耐圧
ＭＯＳＦＥＴ５２の単位面積当たりのオン抵抗を低減で
きるようになる。
【００８１】
【発明の効果】本発明に係る半導体装置によると、一の
半導体基板に、低電圧回路部、高電圧回路部及び高耐圧
トランジスタを含む回路が形成されている場合に、低電
圧回路部と高電圧回路部との高耐圧分離が動的に可能と
なると共に、半導体基板における高耐圧トランジスタと
接続する配線電極が設けられる領域においても動的に高
耐圧分離を実現できる。
半導体基板に、低電圧回路部、高電圧回路部及び高耐圧
トランジスタを含む回路が形成されている場合に、低電
圧回路部と高電圧回路部との高耐圧分離が動的に可能と
なると共に、半導体基板における高耐圧トランジスタと
接続する配線電極が設けられる領域においても動的に高
耐圧分離を実現できる。
【図１】本発明の第１の実施形態に係る半導体装置を示
す概略的な構成図である。
す概略的な構成図である。
【図２】本発明の第１の実施形態に係る半導体装置を示
す平面構成図である。
す平面構成図である。
【図３】本発明の第１の実施形態に係る半導体装置を示
し、図２のIII−III線における断面構成図である。
し、図２のIII−III線における断面構成図である。
【図４】本発明の第１の実施形態の第１変形例に係る半
導体装置を示す断面構成図である。
導体装置を示す断面構成図である。
【図５】本発明の第１の実施形態の第２変形例に係る半
導体装置を示す断面構成図である。
導体装置を示す断面構成図である。
【図６】本発明の第２の実施形態に係る半導体装置を示
す概略的な構成図である。
す概略的な構成図である。
【図７】本発明の第２の実施形態に係る半導体装置を示
す断面構成図である。
す断面構成図である。
【図８】本発明の第２の実施形態の第１変形例に係る半
導体装置を示す断面構成図である。
導体装置を示す断面構成図である。
【図９】本発明の第２の実施形態の第２変形例に係る半
導体装置を示す断面構成図である。
導体装置を示す断面構成図である。
【図１０】従来のインバータ回路を示す概略的な構成図
である。
である。
【図１１】従来のインバータ回路を示す部分断面図であ
る。
る。
【符号の説明】 １０ 半導体基板 １１ 高電圧回路部 １２ 低電圧回路部 １３ 高耐圧ＭＯＳＦＥＴ １３ａ ドレイン電極（導電部材） ２１ ドレインコンタクト領域 ２２ ソース領域 ２３ チャネル領域 ２４ 延長ドレイン領域（第１のＮ型領域） ２５ 第１の埋め込み領域（第１のＰ型領域） ２５ 第１の埋め込み領域（第１のＰ型領域） ２５Ａ 第１の埋め込み領域（第１のＰ型領域） ２６ 絶縁膜 ２７ 第１のゲート電極 ２８ 第１の基板コンタクト領域 ２９ アンチパンチスルー領域 ３０ ソース電極 ３４ 素子形成領域（第２のＮ型領域） ３５ 第２の埋め込み領域（第２のＰ型領域） ３５Ａ 第２の埋め込み領域（第２のＰ型領域） ３７ 第２のゲート電極 ３８ 第２の基板コンタクト領域 ４０ 基板電位電極 ４１ 第３の埋め込み領域 ５０ 半導体基板 ５１ 低電圧回路部 ５２ 高耐圧ＭＯＳＦＥＴ ５２ａ ドレイン電極 ６１ ドレインコンタクト領域 ６２ ソース領域 ６３ チャネル領域 ６４ 延長ドレイン領域（第１のＰ型領域） ６５ 第１の埋め込み領域（第１のＮ型領域） ６５Ａ 第１の埋め込み領域（第１のＮ型領域） ６６ 絶縁膜 ６７ ゲート電極 ６８ 基板コンタクト領域 ６９ アンチパンチスルー領域 ７０ ソース電極 ７４ 素子形成領域（第２のＰ型領域） ７５ 第２の埋め込み領域（第２のＮ型領域） ７５Ａ 第２の埋め込み領域（第２のＮ型領域）
フロントページの続き Ｆターム(参考） 5F032 AB02 AB05 BA01 BA05 BA08 CA03 CA17 CA24 CA25 5F040 DA18 DB01 DC01 EF18 EK00 EM01 EM02 EM03 5F048 AA04 AA05 AB04 AC06 BC03 BC05 BD04 BE03 BH05
Claims (11)
- 【請求項１】 Ｐ型の半導体基板に設けられた島状の第
１のＮ型領域と、 前記半導体基板における前記第１のＮ型領域の周縁部の
近傍に設けられ、前記第１のＮ型領域に対して逆方向バ
イアス電圧が印加される環状の第１のＰ型領域と、 前記半導体基板に前記第１のＮ型領域と間隔をおいて設
けられた島状の第２のＮ型領域と、 前記半導体基板における前記第２のＮ型領域の周縁部の
近傍に設けられ、前記第２のＮ型領域に対して逆方向バ
イアス電圧が印加される環状の第２のＰ型領域とを備え
ていることを特徴とする半導体装置。 - 【請求項２】 前記第１のＮ型領域及び第２のＮ型領域
は、動作電圧が印加されることにより、互いの空乏層が
前記半導体基板の内部において十分に延びた状態で接す
るように設けられていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記第１のＮ型領域及び第２のＮ型領域
の上に絶縁膜を介して設けられ、該第１のＮ型領域及び
第２のＮ型領域に対して相対的に高い電圧を含む信号を
伝達する導電部材をさらに備えていることを特徴とする
請求項１又は２に記載の半導体装置。 - 【請求項４】 Ｎ型の半導体基板に設けられた島状の第
１のＰ型領域と、 前記半導体基板における前記第１のＰ型領域の周縁部の
近傍に設けられ、前記第１のＰ型領域に対して逆方向バ
イアス電圧が印加される環状の第１のＮ型領域と、 前記半導体基板に前記第１のＰ型領域と間隔をおいて設
けられた島状の第２のＰ型領域と、 前記半導体基板における前記第２のＰ型領域の周縁部の
近傍に設けられ、前記第２のＰ型領域に対して逆方向バ
イアス電圧が印加される環状の第２のＮ型領域とを備え
ていることを特徴とする半導体装置。 - 【請求項５】 前記第１のＰ型領域及び第２のＰ型領域
は、動作電圧が印加されることにより、互いの空乏層が
前記半導体基板の内部において十分に延びた状態で接す
るように設けられていることを特徴とする請求項４に記
載の半導体装置。 - 【請求項６】 前記第１のＰ型領域及び第２のＰ型領域
の上に絶縁膜を介して設けられ、該第１のＰ型領域及び
第２のＰ型領域に対して相対的に低い電圧を含む信号を
伝達する導電部材をさらに備えていることを特徴とする
請求項４又は５に記載の半導体装置。 - 【請求項７】 第１導電型の半導体基板に互いに間隔を
おいて設けられた第２導電型のソース領域及び第２導電
型のドレインコンタクト領域と、 前記半導体基板に、前記ドレインコンタクト領域を囲む
と共に前記ソース領域との間にチャネル領域が形成され
るように前記ソース領域と間隔をおいて設けられた第２
導電型の延長ドレイン領域と、 前記半導体基板における前記延長ドレイン領域の周縁部
の近傍に環状に設けられ、前記延長ドレイン領域と逆方
向バイアス電圧が印加される第１導電型の埋め込み領域
と、 前記チャネル領域の上に絶縁膜を介して設けられたゲー
ト電極と、 前記半導体基板における前記延長ドレイン領域に対して
前記ソース領域と反対側の領域に、前記延長ドレイン領
域と間隔をおいて設けられた第２導電型の素子形成領域
と、 前記半導体基板における前記素子形成領域の周縁部の近
傍に環状に設けられ、前記素子形成領域と逆方向バイア
ス電圧が印加される第１導電型の他の埋め込み領域と、 前記延長ドレイン領域及び素子形成領域の上に絶縁膜を
介して設けられ、前記延長ドレイン領域及び素子形成領
域に対して信号を伝達する導電部材とを備えていること
を特徴とする半導体装置。 - 【請求項８】 前記素子形成領域における前記第２の埋
め込み領域の内側には、比較的低耐圧の回路素子が形成
されていることを特徴とする請求項７に記載の半導体装
置。 - 【請求項９】 前記ドレインコンタクト領域と前記回路
素子とは、前記導電部材により電気的に接続されている
ことを特徴する請求項８に記載の半導体装置。 - 【請求項１０】 前記半導体基板における、前記ソース
領域、チャネル領域及び延長ドレイン領域、並びに前記
素子形成領域を除く領域には他の回路素子が形成されて
いることを特徴とする請求項８に記載の半導体装置。 - 【請求項１１】 前記素子形成領域の回路素子における
動作基準電位は、前記ドレインコンタクト領域及び前記
他の回路素子における動作基準電位よりも高く設定され
ていることを特徴とする請求項１０に記載の半導体装
置。
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|---|---|---|---|
| JP2000055211A JP3719642B2 (ja) | 2000-03-01 | 2000-03-01 | 半導体装置 |
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|---|---|
| JP2001244422A true JP2001244422A (ja) | 2001-09-07 |
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|---|---|---|---|
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|---|---|
| JP (1) | JP3719642B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9012991B2 (en) | 2013-08-05 | 2015-04-21 | Seiko Epson Corporation | Semiconductor device |
| JP2021114527A (ja) * | 2020-01-17 | 2021-08-05 | 三菱電機株式会社 | 半導体装置 |
-
2000
- 2000-03-01 JP JP2000055211A patent/JP3719642B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2021114527A (ja) * | 2020-01-17 | 2021-08-05 | 三菱電機株式会社 | 半導体装置 |
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|---|---|
| JP3719642B2 (ja) | 2005-11-24 |
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