JPH10189950A - 高耐圧集積回路 - Google Patents
高耐圧集積回路Info
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- JPH10189950A JPH10189950A JP8345294A JP34529496A JPH10189950A JP H10189950 A JPH10189950 A JP H10189950A JP 8345294 A JP8345294 A JP 8345294A JP 34529496 A JP34529496 A JP 34529496A JP H10189950 A JPH10189950 A JP H10189950A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】多数の高耐圧素子を有する多ビット出力等の高
耐圧集積回路において、素子ピッチを狭め、チップ面積
を低減し、或いは高集積化を図る。 【解決手段】ｐ基板１上のｎエピタキシャル層２の一部
が接合分離された一つのｎ島状領域５内に、ｎ+ 埋め込
み領域９を共通にした複数のｎ+ 埋め込み領域９に到達
する深さのリング状のｎ+ ウォール領域８を形成し、そ
の内側にｎソース領域７、ｐベース領域６、ｐベース領
域６の表面露出部上にゲート酸化膜１０を介して多結晶
シリコンのゲート電極層１１、ｎソース領域７およびｐ
ベース領域６に接触してソース電極１２、ｎ+ ウォール
領域８に接触してドレイン電極となるウォール電極１３
が設けられて、複数のｎチャネルＭＯＳＦＥＴが形成さ
れる。ウォール電極１３と同電位の高電圧フィールドプ
レート１６を最外周のｎ+ ウォール領域８の最外周の境
界上の絶縁膜上にのみ設ける。
耐圧集積回路において、素子ピッチを狭め、チップ面積
を低減し、或いは高集積化を図る。 【解決手段】ｐ基板１上のｎエピタキシャル層２の一部
が接合分離された一つのｎ島状領域５内に、ｎ+ 埋め込
み領域９を共通にした複数のｎ+ 埋め込み領域９に到達
する深さのリング状のｎ+ ウォール領域８を形成し、そ
の内側にｎソース領域７、ｐベース領域６、ｐベース領
域６の表面露出部上にゲート酸化膜１０を介して多結晶
シリコンのゲート電極層１１、ｎソース領域７およびｐ
ベース領域６に接触してソース電極１２、ｎ+ ウォール
領域８に接触してドレイン電極となるウォール電極１３
が設けられて、複数のｎチャネルＭＯＳＦＥＴが形成さ
れる。ウォール電極１３と同電位の高電圧フィールドプ
レート１６を最外周のｎ+ ウォール領域８の最外周の境
界上の絶縁膜上にのみ設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、プラズマディス
プレイパネルを駆動する集積回路など高耐圧素子を同一
チップ内に複数内蔵した高耐圧集積回路、特にその素子
分離方法に関する。
プレイパネルを駆動する集積回路など高耐圧素子を同一
チップ内に複数内蔵した高耐圧集積回路、特にその素子
分離方法に関する。
【０００２】
【従来の技術】プラズマディスプレイパネルを駆動する
集積回路（以下ＰＤＰ駆動用ＩＣと略す）などは、１０
０Ｖ以上もの高電圧で駆動する高電圧出力回路部と、５
Ｖ程度の電圧で動作するロジック回路部とから構成され
ている。高電圧出力回路部を構成する能動素子には、ｎ
チャネルＭＯＳＦＥＴやｐチャネルＭＯＳＦＥＴがあ
り、受動素子には抵抗等がある。これらの素子により１
ビットの出力回路部が構成され、多ビット出力の場合に
は、各ビット毎に出力回路部が構成されている。
集積回路（以下ＰＤＰ駆動用ＩＣと略す）などは、１０
０Ｖ以上もの高電圧で駆動する高電圧出力回路部と、５
Ｖ程度の電圧で動作するロジック回路部とから構成され
ている。高電圧出力回路部を構成する能動素子には、ｎ
チャネルＭＯＳＦＥＴやｐチャネルＭＯＳＦＥＴがあ
り、受動素子には抵抗等がある。これらの素子により１
ビットの出力回路部が構成され、多ビット出力の場合に
は、各ビット毎に出力回路部が構成されている。
【０００３】１００Ｖ以上もの高耐圧素子の素子分離方
法としては、エピタキシャルウェハを用いてのｐｎ接合
分離構造や自己分離構造などが用いられている。尚、以
下の説明において、ｎ、ｐを冠した領域や層等は、それ
ぞれ電子、正孔を多数キャリアとする領域、層等を意味
している。図３は、ｐｎ接合分離構造の断面図である。
ｐ基板４１上のｎエピタキシャル層４２の一部が、ｐ+
埋め込み領域４３とｐ+ 埋め込み領域４３に到達する深
さのｐアイソレーション領域４４とで他の部分から分離
されてｎ島状領域４５とされる。そこに例えば図に示し
たように、ｐベース領域４６、ｎソース領域４７、ｎ+
埋め込み領域４９およびｎ+ 埋め込み領域４９に到達す
る深さのｎ+ ウォール領域４８が形成され、ｐベース領
域４６の表面露出部上にゲート絶縁膜５０を介してゲー
ト電極層５１、ｐベース領域４６とｎソース領域４７の
表面に接するソース電極５２、ドレインとなるｎ+ ウォ
ール領域４８の表面に接するウォール電極５３が設けら
れてｎチャネルＭＯＳＦＥＴが形成されている。
法としては、エピタキシャルウェハを用いてのｐｎ接合
分離構造や自己分離構造などが用いられている。尚、以
下の説明において、ｎ、ｐを冠した領域や層等は、それ
ぞれ電子、正孔を多数キャリアとする領域、層等を意味
している。図３は、ｐｎ接合分離構造の断面図である。
ｐ基板４１上のｎエピタキシャル層４２の一部が、ｐ+
埋め込み領域４３とｐ+ 埋め込み領域４３に到達する深
さのｐアイソレーション領域４４とで他の部分から分離
されてｎ島状領域４５とされる。そこに例えば図に示し
たように、ｐベース領域４６、ｎソース領域４７、ｎ+
埋め込み領域４９およびｎ+ 埋め込み領域４９に到達す
る深さのｎ+ ウォール領域４８が形成され、ｐベース領
域４６の表面露出部上にゲート絶縁膜５０を介してゲー
ト電極層５１、ｐベース領域４６とｎソース領域４７の
表面に接するソース電極５２、ドレインとなるｎ+ ウォ
ール領域４８の表面に接するウォール電極５３が設けら
れてｎチャネルＭＯＳＦＥＴが形成されている。
【０００４】ｐアイソレーション領域４４上に設けられ
た基板電極５５に０Ｖ、ウォール電極５３に１００Ｖが
印加されて、ｎ島状領域４５とｐ基板４１との間のｐｎ
接合が逆バイアスされ、ｎ+ ウォール領域４８を含む一
つのｎ島状領域４５は、ｐｎ接合分離されている。ｐア
イソレーション領域４４とｎ+ ウォール領域４８との間
は、少なくとも２０μｍ程度離れていなければならな
い。ｎソース領域４７上に設けられたソース電極５２か
ら出力が取り出される。５６は高電圧フィールドプレー
ト、５７は低電圧フィールドプレートでいずれも表面電
界を緩和するためのものである。図示されていないが、
ゲート電極層５１に接触して金属層のゲート電極が設け
られることが多い。
た基板電極５５に０Ｖ、ウォール電極５３に１００Ｖが
印加されて、ｎ島状領域４５とｐ基板４１との間のｐｎ
接合が逆バイアスされ、ｎ+ ウォール領域４８を含む一
つのｎ島状領域４５は、ｐｎ接合分離されている。ｐア
イソレーション領域４４とｎ+ ウォール領域４８との間
は、少なくとも２０μｍ程度離れていなければならな
い。ｎソース領域４７上に設けられたソース電極５２か
ら出力が取り出される。５６は高電圧フィールドプレー
ト、５７は低電圧フィールドプレートでいずれも表面電
界を緩和するためのものである。図示されていないが、
ゲート電極層５１に接触して金属層のゲート電極が設け
られることが多い。
【０００５】この構造で、ｐベース領域４６、ｎエピタ
キシャル層４２およびｐ基板４１からなる寄生トランジ
スタ５８が構成されている。特に、ＰＤＰ駆動用ＩＣの
場合、ある種の動作モードでソース電極５２の電位がド
レイン電極５３の電位より高くなることがあり、その場
合に寄生トランジスタ５８が動作すると問題になるが、
高濃度のｎ+ 埋め込み領域４９を設けることによって、
その寄生トランジスタ５８の寄生電流５９が抑制されて
いる。また、ｐベース領域４６、ｎエピタキシャル層４
２およびｐアイソレーション領域４４からなる寄生トラ
ンジスタもあるが、高濃度のｎ+ ウォール領域４８を設
けることによって、その寄生トランジスタの寄生電流が
抑制されている。
キシャル層４２およびｐ基板４１からなる寄生トランジ
スタ５８が構成されている。特に、ＰＤＰ駆動用ＩＣの
場合、ある種の動作モードでソース電極５２の電位がド
レイン電極５３の電位より高くなることがあり、その場
合に寄生トランジスタ５８が動作すると問題になるが、
高濃度のｎ+ 埋め込み領域４９を設けることによって、
その寄生トランジスタ５８の寄生電流５９が抑制されて
いる。また、ｐベース領域４６、ｎエピタキシャル層４
２およびｐアイソレーション領域４４からなる寄生トラ
ンジスタもあるが、高濃度のｎ+ ウォール領域４８を設
けることによって、その寄生トランジスタの寄生電流が
抑制されている。
【０００６】図４は、自己分離構造の断面図である。ｐ
基板６１の表面層に形成されたｎウェル領域６２内にｐ
ソース領域６７、ｐドレイン領域６６が形成され、その
間のｎウェル領域６２の表面上にゲート絶縁膜７０を介
してゲート電極層７１、ｐソース領域６７表面に接触し
てソース電極７３、ｐドレイン領域６６表面に接触して
ドレイン電極７２が設けられ、ＭＯＳＦＥＴを構成して
いる。ｐ基板６１上に設けられた基板電極７５に０Ｖ、
ｐソース領域６７上に設けられたソース電極７３に１０
０Ｖが印加され、ｐドレイン領域６６上に設けられたド
レイン電極７２から出力が取り出される。６１ａ、６２
ａ、６６ａはそれぞれ高濃度の、ｐ+ 基板コンタクト領
域、ｎ+ ウェルコンタクト領域、ｐ+ ドレインコンタク
ト領域である。
基板６１の表面層に形成されたｎウェル領域６２内にｐ
ソース領域６７、ｐドレイン領域６６が形成され、その
間のｎウェル領域６２の表面上にゲート絶縁膜７０を介
してゲート電極層７１、ｐソース領域６７表面に接触し
てソース電極７３、ｐドレイン領域６６表面に接触して
ドレイン電極７２が設けられ、ＭＯＳＦＥＴを構成して
いる。ｐ基板６１上に設けられた基板電極７５に０Ｖ、
ｐソース領域６７上に設けられたソース電極７３に１０
０Ｖが印加され、ｐドレイン領域６６上に設けられたド
レイン電極７２から出力が取り出される。６１ａ、６２
ａ、６６ａはそれぞれ高濃度の、ｐ+ 基板コンタクト領
域、ｎ+ ウェルコンタクト領域、ｐ+ ドレインコンタク
ト領域である。
【０００７】図４の自己分離構造は製造プロセスコスト
が安くできるが、ｐドレイン領域６６、ｎウェル領域６
２およびｐ基板６１からなる寄生トランジスタ７８を形
成し易く、その寄生電流７９が大きくなる点が欠点であ
る。一方、図３のｐｎ接合分離構造では、製造プロセス
コストが比較的高いが、先に述べたように寄生トランジ
スタ５８はできるが、寄生電流５９が小さい点で優れて
いる。
が安くできるが、ｐドレイン領域６６、ｎウェル領域６
２およびｐ基板６１からなる寄生トランジスタ７８を形
成し易く、その寄生電流７９が大きくなる点が欠点であ
る。一方、図３のｐｎ接合分離構造では、製造プロセス
コストが比較的高いが、先に述べたように寄生トランジ
スタ５８はできるが、寄生電流５９が小さい点で優れて
いる。
【０００８】
【発明が解決しようとする課題】図５は、ＰＤＰ駆動用
ＩＣの例で、多ビットの出力ビットをプッシュプル回路
で構成したものの回路図である。この例では、１００Ｖ
のＶddと０ＶのＶssとの間にｎチャネルＦＥＴが直列接
続されている。出力は、０〜１００Ｖで変化するので、
１００Ｖ以上の高耐圧素子で回路を構成している。
ＩＣの例で、多ビットの出力ビットをプッシュプル回路
で構成したものの回路図である。この例では、１００Ｖ
のＶddと０ＶのＶssとの間にｎチャネルＦＥＴが直列接
続されている。出力は、０〜１００Ｖで変化するので、
１００Ｖ以上の高耐圧素子で回路を構成している。
【０００９】図６は、ｐｎ接合分離構造を用いて図５の
回路を実現した（但し、出力は三個である）集積回路の
高圧側部分の断面図である。個々の半導体素子がｐｎ接
合分離されたｎ島状領域８５ａ、ｂ、ｃ内に形成されて
おり、各々の素子の間は、ｐ + 埋め込み領域８３および
ｐアイソレーション領域８４で分離されている。ｐアイ
ソレーション領域８４とｎ+ ウォール領域８８との間に
は、１００Ｖ以上の高電圧が印加されて素子分離される
ので、高電圧を印加してもブレイクダウンしないような
間隔（例えば２０μｍ以上）が各々の接合分離部に必要
であり、チップ面積の増大を招いていた。
回路を実現した（但し、出力は三個である）集積回路の
高圧側部分の断面図である。個々の半導体素子がｐｎ接
合分離されたｎ島状領域８５ａ、ｂ、ｃ内に形成されて
おり、各々の素子の間は、ｐ + 埋め込み領域８３および
ｐアイソレーション領域８４で分離されている。ｐアイ
ソレーション領域８４とｎ+ ウォール領域８８との間に
は、１００Ｖ以上の高電圧が印加されて素子分離される
ので、高電圧を印加してもブレイクダウンしないような
間隔（例えば２０μｍ以上）が各々の接合分離部に必要
であり、チップ面積の増大を招いていた。
【００１０】更に、多ビット出力において、素子のピッ
チが狭められないため、昨今の狭ピッチ化に対応できな
いなどの問題点があった。以上の問題に鑑み本発明の目
的は、各素子の分離に要する分離部を見極め、ｐｎ接合
分離に必要な分離部の面積を低減することである。さら
に、多ビット出力等の回路において素子ピッチを狭めた
高耐圧集積回路を提供することにある。
チが狭められないため、昨今の狭ピッチ化に対応できな
いなどの問題点があった。以上の問題に鑑み本発明の目
的は、各素子の分離に要する分離部を見極め、ｐｎ接合
分離に必要な分離部の面積を低減することである。さら
に、多ビット出力等の回路において素子ピッチを狭めた
高耐圧集積回路を提供することにある。
【００１１】
【課題を解決するための手段】上記課題解決のため本発
明の高耐圧集積回路は、第一導電型半導体基板上の、第
一導電型半導体基板と連続し、かつその表面に基板電極
が設けられた第一導電型分離領域で全周を囲まれた一つ
の第二導電型島状領域内に、電源を共通にし、互いに独
立に動作する複数の高耐圧ＭＯＳＦＥＴを形成するもの
とする。
明の高耐圧集積回路は、第一導電型半導体基板上の、第
一導電型半導体基板と連続し、かつその表面に基板電極
が設けられた第一導電型分離領域で全周を囲まれた一つ
の第二導電型島状領域内に、電源を共通にし、互いに独
立に動作する複数の高耐圧ＭＯＳＦＥＴを形成するもの
とする。
【００１２】例えば、ＰＤＰ駆動用ＩＣ等のように出力
ビットが多ビットの場合、プッシュプル回路を構成する
素子のうち電源側の素子のドレイン（ｎチャネル型ＭＯ
ＳＦＥＴの場合）またはソース（ｐチャネル型ＭＯＳＦ
ＥＴの場合）は、配線で電源に短絡されている。従って
個々の素子間に、接合分離部を設けてｐｎ接合分離する
必要は無く、電源側の素子全体で一つのｎ型島状領域に
して、ｎ型島状領域全体を電源に短絡してやればよい。
ビットが多ビットの場合、プッシュプル回路を構成する
素子のうち電源側の素子のドレイン（ｎチャネル型ＭＯ
ＳＦＥＴの場合）またはソース（ｐチャネル型ＭＯＳＦ
ＥＴの場合）は、配線で電源に短絡されている。従って
個々の素子間に、接合分離部を設けてｐｎ接合分離する
必要は無く、電源側の素子全体で一つのｎ型島状領域に
して、ｎ型島状領域全体を電源に短絡してやればよい。
【００１３】特に、第二導電型島状領域内の下方に選択
的に形成された高濃度の第二導電型埋め込み領域と、表
面からその前記第二導電型埋め込み領域に到達する深さ
に選択的に形成され、その表面にウォール電極が設けら
れたリング状の第二導電型ウォール領域とを有するもの
とする。そのようにすれば、高濃度の第二導電型埋め込
み領域およびリング状の第二導電型ウォール領域によ
り、寄生トランジスタの動作が抑制される。
的に形成された高濃度の第二導電型埋め込み領域と、表
面からその前記第二導電型埋め込み領域に到達する深さ
に選択的に形成され、その表面にウォール電極が設けら
れたリング状の第二導電型ウォール領域とを有するもの
とする。そのようにすれば、高濃度の第二導電型埋め込
み領域およびリング状の第二導電型ウォール領域によ
り、寄生トランジスタの動作が抑制される。
【００１４】そして、リング状の第二導電型ウォール領
域が、他のリング状の第二導電型ウォール領域と連結さ
れているものとする。そのようにして、第二導電型ウォ
ール領域を両側の素子に共通のものとすることにより、
無駄な面積を無くせる。更に、第二導電型ウォール領域
と対向する第一導電型分離領域と第二導電型島状領域と
の境界の表面上に絶縁膜を介して基板電極と同電位に印
加されるフィールドプレートを有するものとする。
域が、他のリング状の第二導電型ウォール領域と連結さ
れているものとする。そのようにして、第二導電型ウォ
ール領域を両側の素子に共通のものとすることにより、
無駄な面積を無くせる。更に、第二導電型ウォール領域
と対向する第一導電型分離領域と第二導電型島状領域と
の境界の表面上に絶縁膜を介して基板電極と同電位に印
加されるフィールドプレートを有するものとする。
【００１５】そのようにして、第二導電型ウォール領域
と対向する第一導電型分離領域と第二導電型島状領域と
の境界の表面上の電界を緩和する。また、第一導電型分
離領域と対向する第二導電型ウォール領域と第二導電型
島状領域との第一導電型分離領域に近い側の境界の表面
上に絶縁膜を介してウォール電極と同電位に印加される
フィールドプレートを有する有するものとする。
と対向する第一導電型分離領域と第二導電型島状領域と
の境界の表面上の電界を緩和する。また、第一導電型分
離領域と対向する第二導電型ウォール領域と第二導電型
島状領域との第一導電型分離領域に近い側の境界の表面
上に絶縁膜を介してウォール電極と同電位に印加される
フィールドプレートを有する有するものとする。
【００１６】そのようにして、第一導電型分離領域と対
向する第一導電型分離領域と第二導電型島状領域との境
界の表面上の電界を緩和する。
向する第一導電型分離領域と第二導電型島状領域との境
界の表面上の電界を緩和する。
【００１７】
【発明の実施の形態】以下実施例を掲げて本発明の実施
例の形態について説明する。 ［実施例１］図１は、本発明にかかる集積回路の部分断
面図であり、一つのｎ型島状領域に複数の高耐圧ｎチャ
ネルＭＯＳＦＥＴを形成した例である。
例の形態について説明する。 ［実施例１］図１は、本発明にかかる集積回路の部分断
面図であり、一つのｎ型島状領域に複数の高耐圧ｎチャ
ネルＭＯＳＦＥＴを形成した例である。
【００１８】ｐ基板１上に積層されたｎエピタキシャル
層２の一部が、ｐ+ 埋め込み領域３とｐ+ 埋め込み領域
９に到達する深さのｐアイソレーション領域４とで他の
部分から分離されてｎ島状領域５とされる。そこにｎソ
ース領域７、ｐベース領域６、ｎ+ 埋め込み領域９およ
びｎ+ 埋め込み領域９に到達する深さのｎ+ ウォール領
域８が形成され、ｐベース領域６の表面露出部上にゲー
ト酸化膜１０を介して多結晶シリコンのゲート電極層１
１、ｎソース領域７およびｐベース領域６に接触してソ
ース電極１２が設けられている。４ａ、６ａ、８ａはそ
れぞれ電極の接触抵抗を低減するための高濃度のｐアイ
ソレーションコンタクト領域、ｐベースコンタクト領
域、ｎ+ ウォールコンタクト領域である。ｎ+ ウォール
コンタクト領域８ａに接触してドレイン電極となるウォ
ール電極１３が設けられて、複数のｎチャネルＭＯＳＦ
ＥＴが形成されている。ｐアイソレーションコンタクト
領域４ａの表面に接触して基板電極１５が設けられてい
る。図示されていないが、ゲート電極層５１に接触して
金属層のゲート電極が設けられることが多い。
層２の一部が、ｐ+ 埋め込み領域３とｐ+ 埋め込み領域
９に到達する深さのｐアイソレーション領域４とで他の
部分から分離されてｎ島状領域５とされる。そこにｎソ
ース領域７、ｐベース領域６、ｎ+ 埋め込み領域９およ
びｎ+ 埋め込み領域９に到達する深さのｎ+ ウォール領
域８が形成され、ｐベース領域６の表面露出部上にゲー
ト酸化膜１０を介して多結晶シリコンのゲート電極層１
１、ｎソース領域７およびｐベース領域６に接触してソ
ース電極１２が設けられている。４ａ、６ａ、８ａはそ
れぞれ電極の接触抵抗を低減するための高濃度のｐアイ
ソレーションコンタクト領域、ｐベースコンタクト領
域、ｎ+ ウォールコンタクト領域である。ｎ+ ウォール
コンタクト領域８ａに接触してドレイン電極となるウォ
ール電極１３が設けられて、複数のｎチャネルＭＯＳＦ
ＥＴが形成されている。ｐアイソレーションコンタクト
領域４ａの表面に接触して基板電極１５が設けられてい
る。図示されていないが、ゲート電極層５１に接触して
金属層のゲート電極が設けられることが多い。
【００１９】図において、ｐ+ 埋め込み領域３とｐアイ
ソレーション領域４との接続位置（表面からの深さ）
と、ｎ+ 埋め込み領域９とｎ+ ウォール領域８との接続
位置（表面からの深さ）とが少し違っている。ｐ+ 埋め
込み領域３とｎ+ 埋め込み領域９とはいずれもエピタキ
シャル層２の成長前にｐ基板１に導入された不純物が、
エピタキシャル成長およびその後の熱処理により形成さ
れたものであり、ｐアイソレーション領域４とｎ+ ウォ
ール領域８とはいずれも表面からの不純物導入と拡散に
より形成されたものであるが、二つの接合位置の違い
は、導入された不純物の種類や、量、或いは熱処理時間
が異なるためである。例えば、ｐ+ 埋め込み領域３とｐ
アイソレーション領域４との不純物はほう素であり、ｎ
+ 埋め込み領域９の不純物はアンチモン、ｎ+ ウォール
領域８の不純物は燐である。
ソレーション領域４との接続位置（表面からの深さ）
と、ｎ+ 埋め込み領域９とｎ+ ウォール領域８との接続
位置（表面からの深さ）とが少し違っている。ｐ+ 埋め
込み領域３とｎ+ 埋め込み領域９とはいずれもエピタキ
シャル層２の成長前にｐ基板１に導入された不純物が、
エピタキシャル成長およびその後の熱処理により形成さ
れたものであり、ｐアイソレーション領域４とｎ+ ウォ
ール領域８とはいずれも表面からの不純物導入と拡散に
より形成されたものであるが、二つの接合位置の違い
は、導入された不純物の種類や、量、或いは熱処理時間
が異なるためである。例えば、ｐ+ 埋め込み領域３とｐ
アイソレーション領域４との不純物はほう素であり、ｎ
+ 埋め込み領域９の不純物はアンチモン、ｎ+ ウォール
領域８の不純物は燐である。
【００２０】基板電極１５に０Ｖ、ウォール電極１３に
１００Ｖが印加されて、ｎ島状領域５とｐ基板１との間
のｐｎ接合が逆バイアスされ、ｎ+ ウォール領域８層を
含む一つのｎ島状領域５は、ｐｎ接合分離されている。
ｐアイソレーション領域４と対向するｎ+ ウォール領域
８とｎ島状領域５との境界の外側の部分の絶縁膜１４上
には１００Ｖ印加の高電圧フィールドプレート１６が、
また、ｎ+ ウォール領域８と対向するｎ島状領域５とｐ
アイソレーション領域４との接合上の絶縁膜１４上に
は、０Ｖ印加の低電圧フィールドプレート１７が形成さ
れており、それぞれ表面電界を緩和し、高耐圧化に寄与
している。
１００Ｖが印加されて、ｎ島状領域５とｐ基板１との間
のｐｎ接合が逆バイアスされ、ｎ+ ウォール領域８層を
含む一つのｎ島状領域５は、ｐｎ接合分離されている。
ｐアイソレーション領域４と対向するｎ+ ウォール領域
８とｎ島状領域５との境界の外側の部分の絶縁膜１４上
には１００Ｖ印加の高電圧フィールドプレート１６が、
また、ｎ+ ウォール領域８と対向するｎ島状領域５とｐ
アイソレーション領域４との接合上の絶縁膜１４上に
は、０Ｖ印加の低電圧フィールドプレート１７が形成さ
れており、それぞれ表面電界を緩和し、高耐圧化に寄与
している。
【００２１】ｎソース領域７上に設けられたソース電極
１１から出力が取り出される。図６の従来例と比較し
て、素子ごとのｐアイソレーション領域６４は削除さ
れ、共通のｎ+ 埋め込み領域９上に複数の（図１では三
つの）高耐圧ｎチャネルＭＯＳＦＥＴが形成されてい
る。ＰＤＰ駆動用ＩＣ等のように出力ビットが多ビット
の場合、図５に示したようにプッシュプル回路を構成す
る素子のうち電源側の素子のドレイン（ｎチャネル型Ｍ
ＯＳＦＥＴの場合）またはソース（ｐチャネル型ＭＯＳ
ＦＥＴの場合）は、配線で電源に短絡されている。従っ
て本実施例のように個々の素子間に、ｐ型の分離領域を
設けてｐｎ接合分離する必要は無く、電源側の素子全体
で一つのｎ島状領域にして、ｎ島状領域全体を電源に短
絡することができる。
１１から出力が取り出される。図６の従来例と比較し
て、素子ごとのｐアイソレーション領域６４は削除さ
れ、共通のｎ+ 埋め込み領域９上に複数の（図１では三
つの）高耐圧ｎチャネルＭＯＳＦＥＴが形成されてい
る。ＰＤＰ駆動用ＩＣ等のように出力ビットが多ビット
の場合、図５に示したようにプッシュプル回路を構成す
る素子のうち電源側の素子のドレイン（ｎチャネル型Ｍ
ＯＳＦＥＴの場合）またはソース（ｐチャネル型ＭＯＳ
ＦＥＴの場合）は、配線で電源に短絡されている。従っ
て本実施例のように個々の素子間に、ｐ型の分離領域を
設けてｐｎ接合分離する必要は無く、電源側の素子全体
で一つのｎ島状領域にして、ｎ島状領域全体を電源に短
絡することができる。
【００２２】電源側の複数の素子を一つのｎ島状領域内
に形成することによって、従来素子ごとに形成されてい
たｐｎ接合分離領域は、ｎ島状領域の外周部のみの形成
で済むので、素子のピッチやチップ面積が大幅に縮小で
きる。例えば、本実施例においては、素子のピッチを約
２０％縮小することができ、それだけ高集積化ができ
た。
に形成することによって、従来素子ごとに形成されてい
たｐｎ接合分離領域は、ｎ島状領域の外周部のみの形成
で済むので、素子のピッチやチップ面積が大幅に縮小で
きる。例えば、本実施例においては、素子のピッチを約
２０％縮小することができ、それだけ高集積化ができ
た。
【００２３】更に、図６の従来例においては、各素子ご
とにｐアイソレーション領域８４が形成されていたの
で、高電圧フィールドプレート９６および低電圧フィー
ルドプレート９７も一つ一つの素子を囲むように配置さ
れており、複雑な構造と配線接続を取らなければならな
かった。これに対し、本実施例では、高電圧フィールド
プレート１６を、ｐアイソレーション領域４と対向する
ｎ+ ウォール領域８の最外周の境界上に形成するだけで
あり、低電圧フィールドプレート１６を形成するｐアイ
ソレーション領域４も外側にあるだけの簡単な構造のた
め、配線接続も容易である。
とにｐアイソレーション領域８４が形成されていたの
で、高電圧フィールドプレート９６および低電圧フィー
ルドプレート９７も一つ一つの素子を囲むように配置さ
れており、複雑な構造と配線接続を取らなければならな
かった。これに対し、本実施例では、高電圧フィールド
プレート１６を、ｐアイソレーション領域４と対向する
ｎ+ ウォール領域８の最外周の境界上に形成するだけで
あり、低電圧フィールドプレート１６を形成するｐアイ
ソレーション領域４も外側にあるだけの簡単な構造のた
め、配線接続も容易である。
【００２４】ｎ+ 埋め込み領域９を設けることによっ
て、ｐベース領域６、ｎエピタキシャル層２およびｐ基
板１からなる寄生トランジスタの寄生電流は抑制されて
いる。また、ｐベース領域６、ｎエピタキシャル層２お
よびｐアイソレーション領域４からなる寄生トランジス
タについては、素子ごとのｐアイソレーション領域は形
成していないが、ｎ+ 埋め込み領域９に到達する深さの
ｎ+ ウォール領域８が各素子の活性領域（ゲートおよび
ソースが形成されている領域）の間に形成されているの
で、その寄生トランジスタの寄生電流も抑制されてい
る。
て、ｐベース領域６、ｎエピタキシャル層２およびｐ基
板１からなる寄生トランジスタの寄生電流は抑制されて
いる。また、ｐベース領域６、ｎエピタキシャル層２お
よびｐアイソレーション領域４からなる寄生トランジス
タについては、素子ごとのｐアイソレーション領域は形
成していないが、ｎ+ 埋め込み領域９に到達する深さの
ｎ+ ウォール領域８が各素子の活性領域（ゲートおよび
ソースが形成されている領域）の間に形成されているの
で、その寄生トランジスタの寄生電流も抑制されてい
る。
【００２５】以上説明したように、電源側の素子全体で
一つのｎ型島状領域にすることで、従来素子毎に形成さ
れていたｐｎ接合分離領域は、ｎ型島状領域の外周部の
みに形成し、またフィールドプレートも外周部のみに形
成することによって、素子のピッチを狭め、集積回路の
チップ面積が大幅に縮小できて、昨今のＰＤＰ駆動用Ｉ
Ｃなどにおける素子の狭いピッチ化にも対応できる。
一つのｎ型島状領域にすることで、従来素子毎に形成さ
れていたｐｎ接合分離領域は、ｎ型島状領域の外周部の
みに形成し、またフィールドプレートも外周部のみに形
成することによって、素子のピッチを狭め、集積回路の
チップ面積が大幅に縮小できて、昨今のＰＤＰ駆動用Ｉ
Ｃなどにおける素子の狭いピッチ化にも対応できる。
【００２６】［実施例２］図２は、本発明にかかる別の
集積回路の部分断面図であり、一つのｎ型島状領域に複
数の高耐圧ｐチャネルＭＯＳＦＥＴを形成した例であ
る。ｐ基板２１上に積層されたｎエピタキシャル層２２
の一部が、ｐ+ 埋め込み領域２３とｐ+ 埋め込み領域２
３に到達する深さのｐアイソレーション領域２４とで他
の部分から分離されてｎ島状領域２５とされる。ｐ基板
２１とｎエピタキシャル層２２との境界にｎ+ 埋め込み
領域２９、そのｎ+ 埋め込み領域２９に到達する深さの
ｎ+ ウォール領域２８が形成され、ｎ+ ウォール領域２
８の内側に、ｐソース領域２７とそれを包む形でｎエピ
タキシャル層２２より高濃度のｎウェル領域２７ｂ、ｐ
ドレイン領域２６とそれを包む形でｐドレイン領域２６
より低濃度のｐドレインオフセット領域２６ｂが形成さ
れ、ｐソース領域２７とｐドレインオフセット領域２６
ｂとの間のｎエピタキシャル層２１およびｎウェル領域
２７ｂの表面露出部上にゲート酸化膜３０を介して多結
晶シリコンのゲート電極層３１が設けられる。２４ａ、
２８ａはそれぞれ電極の接触抵抗を低減するためのｐ+
アイソレーションコンタクト領域、ｎ+ ウォールコンタ
クト領域である。ｐドレイン領域２６に接触してドレイ
ン電極３２が、ｐソース領域２７およびｎ + ウォールコ
ンタクト領域２８ａの表面に接触してソース電極となる
ウォール電極３３が設けられた構成の、複数のｐチャネ
ルＭＯＳＦＥＴが形成されている。ｐ+ アイソレーショ
ンコンタクト領域２４ａの表面に接触して基板電極３５
が設けられている。
集積回路の部分断面図であり、一つのｎ型島状領域に複
数の高耐圧ｐチャネルＭＯＳＦＥＴを形成した例であ
る。ｐ基板２１上に積層されたｎエピタキシャル層２２
の一部が、ｐ+ 埋め込み領域２３とｐ+ 埋め込み領域２
３に到達する深さのｐアイソレーション領域２４とで他
の部分から分離されてｎ島状領域２５とされる。ｐ基板
２１とｎエピタキシャル層２２との境界にｎ+ 埋め込み
領域２９、そのｎ+ 埋め込み領域２９に到達する深さの
ｎ+ ウォール領域２８が形成され、ｎ+ ウォール領域２
８の内側に、ｐソース領域２７とそれを包む形でｎエピ
タキシャル層２２より高濃度のｎウェル領域２７ｂ、ｐ
ドレイン領域２６とそれを包む形でｐドレイン領域２６
より低濃度のｐドレインオフセット領域２６ｂが形成さ
れ、ｐソース領域２７とｐドレインオフセット領域２６
ｂとの間のｎエピタキシャル層２１およびｎウェル領域
２７ｂの表面露出部上にゲート酸化膜３０を介して多結
晶シリコンのゲート電極層３１が設けられる。２４ａ、
２８ａはそれぞれ電極の接触抵抗を低減するためのｐ+
アイソレーションコンタクト領域、ｎ+ ウォールコンタ
クト領域である。ｐドレイン領域２６に接触してドレイ
ン電極３２が、ｐソース領域２７およびｎ + ウォールコ
ンタクト領域２８ａの表面に接触してソース電極となる
ウォール電極３３が設けられた構成の、複数のｐチャネ
ルＭＯＳＦＥＴが形成されている。ｐ+ アイソレーショ
ンコンタクト領域２４ａの表面に接触して基板電極３５
が設けられている。
【００２７】基板電極３５に０Ｖ、ウォール電極３３に
１００Ｖが印加されて、ｎ島状領域２５とｐ基板２１と
の間のｐｎ接合が逆バイアスされ、ｎ+ ウォール領域２
８層を含む一つのｎ島状領域２５は、ｐｎ接合分離され
ている。ｎ+ ウォール領域２８とｎエピタキシャル層２
２との外側の境界の絶縁膜３４上には１００Ｖ印加の高
電圧フィールドプレート３６が、また、ｎ+ ウォール領
域２８と対向するｎエピタキシャル層２２とｐアイソレ
ーション領域２４との接合上の絶縁膜３４上には０Ｖ印
加の低電圧フィールドプレート３７が形成されており、
それぞれ表面電界を緩和し、高耐圧化している。
１００Ｖが印加されて、ｎ島状領域２５とｐ基板２１と
の間のｐｎ接合が逆バイアスされ、ｎ+ ウォール領域２
８層を含む一つのｎ島状領域２５は、ｐｎ接合分離され
ている。ｎ+ ウォール領域２８とｎエピタキシャル層２
２との外側の境界の絶縁膜３４上には１００Ｖ印加の高
電圧フィールドプレート３６が、また、ｎ+ ウォール領
域２８と対向するｎエピタキシャル層２２とｐアイソレ
ーション領域２４との接合上の絶縁膜３４上には０Ｖ印
加の低電圧フィールドプレート３７が形成されており、
それぞれ表面電界を緩和し、高耐圧化している。
【００２８】ｐ+ ドレイン領域２６上に設けられたドレ
イン電極３２から出力が取り出される。この場合も、ｎ
+ 埋め込み領域２９を設けることによって、ｐ+ ドレイ
ン領域２６（とｐオフセット領域２６ｂ）、ｎエピタキ
シャル層２２およびｐ基板２１からなる寄生トランジス
タの寄生電流は抑制されている。また、ｐ+ ドレイン領
域２６（とｐバッファ領域２６ｂ）、ｎエピタキシャル
層２２およびｐアイソレーション領域２４からなる寄生
トランジスタについては、ｎ+ 埋め込み領域２９に到達
する深さのｎ+ ウォール領域２８が形成されているの
で、その寄生電流も抑制されている。
イン電極３２から出力が取り出される。この場合も、ｎ
+ 埋め込み領域２９を設けることによって、ｐ+ ドレイ
ン領域２６（とｐオフセット領域２６ｂ）、ｎエピタキ
シャル層２２およびｐ基板２１からなる寄生トランジス
タの寄生電流は抑制されている。また、ｐ+ ドレイン領
域２６（とｐバッファ領域２６ｂ）、ｎエピタキシャル
層２２およびｐアイソレーション領域２４からなる寄生
トランジスタについては、ｎ+ 埋め込み領域２９に到達
する深さのｎ+ ウォール領域２８が形成されているの
で、その寄生電流も抑制されている。
【００２９】このようにｐチャネルＭＯＳＦＥＴの場合
も、従来素子ごとに形成されていたｐｎ接合分離部をｎ
島状領域の外周部のみに形成し、その一つのｎ島状領域
内に電源側の複数の素子を形成することができる。また
フィールドプレートも外周部のみに形成することによっ
て、素子のピッチを狭め、集積回路のチップ面積を大幅
に縮小できる。
も、従来素子ごとに形成されていたｐｎ接合分離部をｎ
島状領域の外周部のみに形成し、その一つのｎ島状領域
内に電源側の複数の素子を形成することができる。また
フィールドプレートも外周部のみに形成することによっ
て、素子のピッチを狭め、集積回路のチップ面積を大幅
に縮小できる。
【００３０】以上の実施例と導電型を反転させた構造の
集積回路もあることは勿論である。
集積回路もあることは勿論である。
【００３１】
【発明の効果】以上説明したように本発明によれば、ｐ
ｎ接合分離された一つの第二導電型島状領域内に、電源
を共通にし、互いに独立に動作する複数の高耐圧ＭＯＳ
ＦＥＴを形成することにより、従来素子ごとに形成され
ていた接合分離部は、島状領域の外周部のみの形成で済
むので、チップ面積が大幅に縮小される。更に、素子ご
とのピッチを狭められるので、昨今の狭ピッチ化に対応
でき、高集積化に適した構造の集積回路となる。
ｎ接合分離された一つの第二導電型島状領域内に、電源
を共通にし、互いに独立に動作する複数の高耐圧ＭＯＳ
ＦＥＴを形成することにより、従来素子ごとに形成され
ていた接合分離部は、島状領域の外周部のみの形成で済
むので、チップ面積が大幅に縮小される。更に、素子ご
とのピッチを狭められるので、昨今の狭ピッチ化に対応
でき、高集積化に適した構造の集積回路となる。
【００３２】特に、高濃度の第二導電型埋め込み領域、
リング状の第二導電型ウォール領域を設けることによ
り、寄生トランジスタの動作を防止できる。更に、高電
圧、低電圧フィールドプレートも最外周のみで済むの
で、従来素子間に形成していた分の面積を縮小できるだ
けでなく、フィールドプレートへの配線接続も容易で、
製造が容易になる。
リング状の第二導電型ウォール領域を設けることによ
り、寄生トランジスタの動作を防止できる。更に、高電
圧、低電圧フィールドプレートも最外周のみで済むの
で、従来素子間に形成していた分の面積を縮小できるだ
けでなく、フィールドプレートへの配線接続も容易で、
製造が容易になる。
【図１】本発明の第一の実施例の高耐圧集積回路の部分
断面図
断面図
【図２】本発明の第二の実施例の高耐圧集積回路の部分
断面図
断面図
【図３】ｐｎ接合分離構造の従来の高耐圧集積回路の例
の部分断面図
の部分断面図
【図４】従来の高耐圧集積回路の別の例の部分断面図
【図５】多ビットプッシュプル出力回路の回路図
【図６】図５の多ビットプッシュプル出力回路を実現し
た高耐圧集積回路の例の部分断面図
た高耐圧集積回路の例の部分断面図
１、２１、４１、６１、８１ ｐ基板 ２、２２、４２、８２ ｎエピタキシャル層 ３、２３、４３、８３ ｐ+ 埋め込み領域 ４、２４、４４、８４ ｐアイソレーション領域 ４ａ ｐ+ アイソレーションコンタクト領
域 ５、２５、４５、８５ａ、８５ｂ、８５ｃ ｎ島状領域 ６、４６ ｐベース領域 ６ａ ｐ+ ベースコンタクト領域 ７、４７ ｎソース領域 ８、２８、４８ ｎ+ ウォール領域 ８ａ、２８ａ ｎ+ ウォールコンタクト領域 ９、２９、４９ ｎ+ 埋め込み領域 １０、３０、５０、７０ ゲート絶縁膜 １１、３１、５１、７１ ゲート電極層 １２、５２ ソース電極 １３、３３、５３ ウォール電極 １５、３５、５５、７５ 基板電極 １６、３６、５６、９６ 高電圧フィールドプレート １７、３７、５７、９７ 低電圧フィールドプレート ２６、６６ ｐドレイン領域 ２６ｂ ｐドレインオフセット領域 ２７、６７ ｐソース領域 ２７ｂ ｎウェル領域 ３２、７２ ドレイン電極 ５８、７８ 寄生トランジスタ ５９、７９ 寄生電流 ６１ａ ｐ+ 基板コンタクト領域 ６２ ｎウェル領域 ６２ａ ｎ+ ウェルコンタクト領域 ６６ａ ｐ+ ドレインコンタクト領域 ７３ ソース電極
域 ５、２５、４５、８５ａ、８５ｂ、８５ｃ ｎ島状領域 ６、４６ ｐベース領域 ６ａ ｐ+ ベースコンタクト領域 ７、４７ ｎソース領域 ８、２８、４８ ｎ+ ウォール領域 ８ａ、２８ａ ｎ+ ウォールコンタクト領域 ９、２９、４９ ｎ+ 埋め込み領域 １０、３０、５０、７０ ゲート絶縁膜 １１、３１、５１、７１ ゲート電極層 １２、５２ ソース電極 １３、３３、５３ ウォール電極 １５、３５、５５、７５ 基板電極 １６、３６、５６、９６ 高電圧フィールドプレート １７、３７、５７、９７ 低電圧フィールドプレート ２６、６６ ｐドレイン領域 ２６ｂ ｐドレインオフセット領域 ２７、６７ ｐソース領域 ２７ｂ ｎウェル領域 ３２、７２ ドレイン電極 ５８、７８ 寄生トランジスタ ５９、７９ 寄生電流 ６１ａ ｐ+ 基板コンタクト領域 ６２ ｎウェル領域 ６２ａ ｎ+ ウェルコンタクト領域 ６６ａ ｐ+ ドレインコンタクト領域 ７３ ソース電極
Claims (9)
- 【請求項１】第一導電型半導体基板上の、第一導電型半
導体基板と連続し、かつその表面に基板電極が設けられ
た第一導電型分離領域で全周を囲まれた一つの第二導電
型島状領域内に、電源を共通にした、互いに独立に動作
する複数の高耐圧ＭＯＳＦＥＴを形成することを特徴と
する高耐圧集積回路。 - 【請求項２】第二導電型島状領域内の下方に選択的に形
成された高濃度の第二導電型埋め込み領域と、表面から
その前記第二導電型埋め込み領域に到達する深さに選択
的に形成され、その表面にウォール電極が設けられたリ
ング状の第二導電型ウォール領域とを有することを特徴
とする請求項１記載の高耐圧集積回路。 - 【請求項３】リング状の第二導電型ウォール領域が、他
のリング状の第二導電型ウォール領域と連結されている
ことを特徴とする請求項２記載の高耐圧集積回路。 - 【請求項４】第二導電型ウォール領域に対向する第一導
電型分離領域と第二導電型島状領域との接合の表面上に
絶縁膜を介して基板電極と同電位に印加されるフィール
ドプレートを有することを特徴とする請求項１ないし３
のいずれかに記載の高耐圧集積回路。 - 【請求項５】第一導電型分離領域と対向する第二導電型
ウォール領域と第二導電型島状領域との第一導電型分離
領域に近い側の境界の表面上に絶縁膜を介してウォール
電極と同電位に印加されるフィールドプレートを有する
ことを特徴とする請求項４に記載の高耐圧集積回路。 - 【請求項６】ｐ基板上に堆積されたｎエピタキシャル層
を、ｐ基板と連続したｐ分離領域で、島状に区分したｎ
島状領域に、ｐ基板とｎエピタキシャル層との境界に部
分的に形成された高濃度のｎ+ 埋め込み領域と、表面か
らそのｎ+ 埋め込み領域に達するように形成された複数
のリング状の高濃度のｎ+ ウォール領域と、ｎ+ ウォー
ル領域のリング内のｎ島状領域の表面層に選択的に形成
されたｐベース領域と、ｐベース領域の表面層に形成さ
れたｎソース領域と、ｐベース領域の表面露出部上に絶
縁膜を介して設けられた多結晶シリコンのゲート電極層
と、ｎソース領域とｐベース領域との表面に共通に接触
して設けられたソース電極と、ｎ+ ウォール領域の表面
に接触して設けられたドレイン電極とからなるＭＯＳＦ
ＥＴを形成し、ｐ分離領域の表面上に設けられた基板電
極を有することを特徴とする高耐圧集積回路。 - 【請求項７】ｐ基板上に堆積されたｎエピタキシャル層
を、ｐ基板と連続したｐ分離領域で、島状に区分したｎ
島状領域に、ｐ基板とｎエピタキシャル層との境界に部
分的に形成された高濃度のｎ+ 埋め込み領域と、表面か
らｎ+ 埋め込み領域に達するように形成された複数のリ
ング状の高濃度のｎ+ ウォール領域と、ｎ+ ウォール領
域のリング内のｎ島状領域の表面層に選択的に形成され
たｐオフセット領域と、ｐオフセット領域の表面層に形
成されたｐドレイン領域と、ｎ島状領域の表面層の別の
部分に形成されたｎウェル領域と、ｎウェル領域の表面
層に形成されたｐソース領域と、ｐオフセット領域とｐ
ソース領域とに挟まれたｎウェル領域とｎエピタキシャ
ル層との表面露出部上に絶縁膜を介して設けられた多結
晶シリコンのゲート電極層と、ｐソース領域とｎ+ ウェ
ル領域との表面に共通に接触して設けられたソース電極
と、ｐドレイン領域の表面に接触して設けられたドレイ
ン電極とからなるＭＯＳＦＥＴと、ｎ+ ウォール領域の
表面上に設けられたウォール電極と、ｐ分離領域の表面
上に設けられた基板電極とを有することを特徴とする高
耐圧集積回路。 - 【請求項８】ｎ+ ウォール領域に対向するｐ分離領域と
ｎ島状領域との接合の表面上に絶縁膜を介して基板電極
と同電位に印加されるフィールドプレートを有すること
を特徴とする請求項６記載の高耐圧集積回路。 - 【請求項９】ｐ分離領域に対向するｎ+ ウォール領域の
ｐ分離領域に近い側の境界の表面上に絶縁膜を介してウ
ォール電極と同電位に印加されるフィールドプレートを
有することを特徴とする請求項７に記載の高耐圧集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34529496A JP3198959B2 (ja) | 1996-12-25 | 1996-12-25 | 高耐圧集積回路 |
| US08/997,903 US5973366A (en) | 1996-12-25 | 1997-12-24 | High voltage integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34529496A JP3198959B2 (ja) | 1996-12-25 | 1996-12-25 | 高耐圧集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189950A true JPH10189950A (ja) | 1998-07-21 |
| JP3198959B2 JP3198959B2 (ja) | 2001-08-13 |
Family
ID=18375621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34529496A Expired - Fee Related JP3198959B2 (ja) | 1996-12-25 | 1996-12-25 | 高耐圧集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5973366A (ja) |
| JP (1) | JP3198959B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6124751A (en) * | 1997-06-30 | 2000-09-26 | Stmicroelectronics, Inc. | Boost capacitor for an H-bridge integrated circuit motor controller having matching characteristics with that of the low-side switching devices of the bridge |
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| KR20020033826A (ko) * | 2000-07-28 | 2002-05-07 | 요트.게.아. 롤페즈 | 전자 발광 디스플레이의 주소 지정 |
| FR2830123A1 (fr) * | 2001-09-26 | 2003-03-28 | St Microelectronics Sa | Peripherie haute tension |
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| KR101042148B1 (ko) * | 2004-05-08 | 2011-06-16 | 페어차일드코리아반도체 주식회사 | 기판 순환 전류가 억제되는 전력용 반도체 소자 및 그 제조 방법 |
| US20060220170A1 (en) * | 2005-03-31 | 2006-10-05 | Chih-Feng Huang | High-voltage field effect transistor having isolation structure |
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|---|---|---|---|---|
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| US5128729A (en) * | 1990-11-13 | 1992-07-07 | Motorola, Inc. | Complex opto-isolator with improved stand-off voltage stability |
| US5777362A (en) * | 1995-06-07 | 1998-07-07 | Harris Corporation | High efficiency quasi-vertical DMOS in CMOS or BICMOS process |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
| US7201969B2 (en) | 2002-03-27 | 2007-04-10 | Mitsui Chemicals, Inc. | Pressure-sensitive adhesive film for the surface protection of semiconductor wafers and method for protection of semiconductor wafers with the film |
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