JP5177923B2 - 半導体装置および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能を備えた回路を形成することも可能である。
【０００４】
例えば、液晶表示装置に搭載される液晶モジュールには、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００５】
また、アクティブマトリクス型の液晶モジュールの画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００６】
画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。ＬＤＤ構造はドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。
【０００８】
しかし、従来のＴＦＴにおいて、ＬＤＤ領域を形成した場合、オフ電流値を低減することはできたが、同時にオン電流値も低下していた。
【０００９】
また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。ＧＯＬＤ構造はＬＤＤ構造よりもさらにドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。なお、本明細書では、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なるＴＦＴ構造をＧＯＬＤ構造と呼び、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重ならないＴＦＴ構造をＬＤＤ構造と呼ぶ。
【００１０】
また、ＧＯＬＤ構造はＬＤＤ構造と比べてオン電流値の劣化を防ぐ効果は高いが、その反面、ＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。
【００１１】
また、ＧＯＬＤ構造は、ゲート絶縁膜を介してＬＤＤ領域とゲート電極とが重ねて配置されているため、寄生容量が発生して周波数特性（ｆ特性と呼ばれる）が低くなり、高速動作を妨げていた。
【００１２】
【発明が解決しようとする課題】
従来では、ＬＤＤ構造を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１３】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を増加させることなく、製造コストの低減および歩留まりの向上を実現するＴＦＴ構造を提供することを目的としている。
【００１４】
また、本発明は、液晶表示装置に代表される電気光学装置ならびに半導体装置において、今後のさらなる高精細化(画素数の増大)及び小型化に伴う各表示画素ピッチの微細化を進められるように、ＴＦＴが占める面積を縮小したＴＦＴ構造を提供する。
【００１５】
【課題を解決するための手段】
本発明は、ゲート電極と電気的に接続する電極を層間絶縁膜上に設け、該電極が下方に位置する半導体層と一部重なるように配置することでＴＦＴの動作特性および信頼性を向上させる。また、本発明において、層間絶縁膜上に設ける電極は、ソース電極やドレイン電極と同時に形成することができるので工程数を増加させることなく、製造コストの低減および歩留まりの向上を実現することができる。
【００１６】
本発明において、層間絶縁膜上に設ける電極は、下方に位置する半導体層のうち、ソース領域の一部または前記ドレイン領域の一部と重なるように配置してもよい。
【００１７】
本明細書で開示する発明の構成１は、
ゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域とドレイン領域またはソース領域との間にＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ゲート電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と重なることを特徴とする半導体装置である。
【００１８】
また、本発明において層間絶縁膜上に設ける電極は、下方に位置する半導体層のうち、ＬＤＤ領域の一部と重なるように配置してもよい。
【００１９】
本明細書で開示する発明の構成２は、
ゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、ドレイン領域またはソース領域とを少なくとも備えたＴＦＴを具備した半導体装置において、
前記ゲート電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域との境界または前記チャネル形成領域とソース領域との境界を少なくとも覆うことを特徴とする半導体装置である。
【００２０】
本明細書で開示する発明の構成３は、
ゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域とドレイン領域またはソース領域との間にＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ゲート電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域の一部と重なることを特徴とする半導体装置である。
【００２１】
また、本発明において層間絶縁膜上に設ける電極は、下方に位置する半導体層のうち、ゲート電極と重なるＬＤＤ領域と重なるように配置してもよい。
【００２２】
本明細書で開示する発明の構成４は、
ゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域とドレイン領域またはソース領域との間にＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ゲート電極は、第１の導電層と、前記第１の導電層よりも幅の小さい第２の導電層との積層からなり、
前記チャネル形成領域は、前記第２の導電層と前記第１の導電層および前記ゲート絶縁膜を間に挟んで重なっており、
前記ＬＤＤ領域は、前記第１の導電層の一部とゲート絶縁膜を間に挟んで重なっており、
前記ゲート電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と重なることを特徴とする半導体装置である。
【００２３】
また、上記構成１乃至４のいずれか一において、前記電極は、前記層間絶縁膜を間に挟んで前記ゲート電極の端部と重なってもよい。また、前記電極の端部とゲート電極の端部が一致してもよい。
【００２４】
また、上記構成１乃至４のいずれか一において、前記層間絶縁膜上には、前記ソース領域に達するソース電極と、前記ドレイン領域に達するドレイン電極が設けられ、前記電極と同一層上に形成されている。
【００２５】
また、上記構成１乃至４のいずれか一において、前記電極は、２つに分岐しており、半導体層上で並置されているＴＦＴ構成であってもよい。この場合、層間絶縁膜を誘電体として前記電極とゲート電極とで形成される寄生容量が低減できる。
【００２６】
或いは、上記構成１乃至４のいずれか一において、前記電極は、層間絶縁膜、ゲート電極、及びゲート絶縁膜を間に挟んで前記チャネル形成領域の全部と重なるＴＦＴ構成であってもよい。
【００２７】
或いは、上記構成１乃至４のいずれか一において、前記電極は、層間絶縁膜を間に挟んで前記チャネル形成領域とドレイン領域との間、或いは前記チャネル形成領域とソース領域との間のいずれか一方と重なるＴＦＴ構成であってもよい。
【００２８】
また、本発明においてＴＦＴは、シングルゲート構造であってもよいし、ダブルゲート構造であってもよいし、それ以上のマルチゲート構造であってもよい。
【００２９】
本明細書で開示する発明の構成５は、
複数のゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記複数のゲート電極とそれぞれ重なる複数のチャネル形成領域と、該チャネル形成領域とドレイン領域またはソース領域との間にＬＤＤ領域とを備えたマルチゲート構造のＴＦＴを具備した半導体装置において、
前記複数のゲート電極を覆う層間絶縁膜上に前記複数のゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と重なることを特徴とする半導体装置である。
【００３０】
また、上記構成５において、前記電極は、前記層間絶縁膜を間に挟んで前記複数のチャネル形成領域間の領域とも重なるように配置してもよい。
【００３１】
また、本発明においてＴＦＴは、半導体層の下方にも電極を備えたデュアルゲート構造であってもよい。
【００３２】
本明細書で開示する発明の構成６は、
絶縁表面上に第１の電極と、
前記第１の電極を覆う絶縁膜と、
前記絶縁膜上に前記絶縁膜を間に挟んで前記第１の電極の一部と重なる半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に前記第１の電極と電気的に接続するゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜上に前記ゲート電極と電気的に接続する第２の電極と、
を有し、
前記第２の電極は、前記層間絶縁膜を間に挟んで前記半導体層の一部と重なることを特徴とする半導体装置である。
【００３３】
また、上記構成６において、前記半導体層は、少なくともチャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記第２の電極は、前記層間絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域との境界または前記チャネル形成領域とソース領域との境界を少なくとも覆うことを特徴としている。
【００３４】
或いは、上記構成６において、前記半導体層は、少なくともチャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間にＬＤＤ領域とを有し、前記第２の電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と重なることを特徴としている。
【００３５】
また、本発明は、半導体基板を用い、ＬＯＣＯＳ（Local Oxidation of Silicon）技術により得られる半導体素子においても適用可能である。
【００３６】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【００３７】
（実施の形態１）
本発明の一例を図１に示す。図１（Ａ）は上面図であり、鎖線Ａ−Ａ’で切断した場合の断面図が図１（Ｂ）である。
【００３８】
本発明は、図１に示すようにゲート電極１３と電気的に接続する電極１７を層間絶縁膜１４上に設け、該電極１７の下方に位置する半導体層１１において発生するチャネル形成領域１１ａとＬＤＤ領域１１ｄとの境界付近またはチャネル形成領域１１ａとＬＤＤ領域１１ｅとの境界付近で生じる電界を緩和してホットキャリア注入による劣化を防ぐ。
【００３９】
また、電極１７は、層間絶縁膜１４を間に挟んでＬＤＤ領域１１ｄ、１１ｅと重なっており、ゲート絶縁膜１２を介してゲート電極１３が半導体層１１に与える電界よりも弱いが、ＬＤＤ領域１１ｄ、１１ｅに電界を与える。即ち、本発明は、ＧＯＬＤ構造のＴＦＴと同等の特性を有するＴＦＴを得ることができる。
【００４０】
ただし、本発明において、層間絶縁膜１４の厚さ及び誘電率によって電極１７が半導体層１１に与える電界を考慮して実施者が適宜調節する必要がある。なお、ここでは、ゲート電極１３と重なる箇所のみにゲート絶縁膜１２を設けた構成としたが、半導体層１１を覆うゲート絶縁膜を形成してもよい。この場合、電極１７は、ゲート絶縁膜１２と層間絶縁膜１４とを間に挟んで半導体層の上方に位置しているため、ゲート絶縁膜１２及び層間絶縁膜１４の厚さ及び誘電率によって電極１７が半導体層１１に与える電界を考慮して実施者が適宜調節する必要がある。
【００４１】
なお、ゲート電極１３と電極１７とのコンタクトは、半導体層１１と離れた位置で形成することでＴＦＴが占める面積の増大を抑えることができる。従来のＧＯＬＤ構造では、ゲート電極幅が増加することによってＴＦＴが占める面積が増大していた。
【００４２】
また、電極１７はソース電極１５またはドレイン電極１６と同一の層上に同時に形成することができるため、工程数を増やすことなく図１に示すＴＦＴ構造を得ることができる。
【００４３】
また、図１では、ＬＤＤ領域とソース領域の境界と、電極の端部とがほぼ一致している例を示したが、一致していない他の例を図２に示す。また、図２中、２０は基板、２１ａはチャネル形成領域、２２はゲート絶縁膜、２５はソース領域２１ｃと電気的に接続するソース電極、２６はドレイン領域２１ｂと電気的に接続するドレイン電極である。
【００４４】
図２（Ａ）は上面図であり、図２（Ｂ１）が断面図の一例であり、図２（Ｂ２）も断面図の一例である。また、図２（Ａ）において、上面における電極形状も図１と異なっており、電極２７はコの字の形状としている。なお、この電極２７の形状は、特に限定されず、図１に示した形状としてもよい。
【００４５】
図２（Ｂ１）に示した構造は、ゲート電極２３と電気的に接続する電極２７を層間絶縁膜２４上に設け、層間絶縁膜２４を間に挟んで電極２７がＬＤＤ領域の一部２１ｅ、２１ｇと重なるように配置した例である。なお、ＬＤＤ領域の一部２１ｄ、２１ｆは、層間絶縁膜２４を間に挟んで電極２７と重ならない。
【００４６】
また、電極２７は、層間絶縁膜２４を間に挟んでＬＤＤ領域の一部２１ｅ、２１ｇと重なっており、ゲート絶縁膜２２を介してゲート電極２３が半導体層２１に与える電界よりも弱いが、ＬＤＤ領域の一部２１ｅ、２１ｇに電界を与える。
【００４７】
図２（Ｂ１）に示した構造においても半導体層２１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。
【００４８】
一方、図２（Ｂ２）に示した構造は、図２（Ｂ１）と半導体層２１の各領域の配置が異なっているのみであるため、他の部分の説明は図２（Ｂ１）を参照すればよい。図２（Ｂ２）中、２１ｈはチャネル形成領域である。
【００４９】
図２（Ｂ２）に示した構造は、電極２７が層間絶縁膜２４を間に挟んで重なるＬＤＤ領域２１ｋ、２１ｍおよびソース領域２１ｊまたはドレイン領域２１ｉの一部と重なる例である。なお、本明細書中、ソース領域２１ｊまたはドレイン領域２１ｉは、１×１０20〜１×１０21/cm3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加された領域を指しており、ＬＤＤ領域２１ｋ、２１ｍは、１×１０16〜１×１０20/cm3未満の濃度範囲、好ましくは１×１０18〜１×１０19/cm3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加された領域を指している。
【００５０】
また、図２（Ｂ２）に示した構造において、電極２７は、層間絶縁膜２４を間に挟んでＬＤＤ領域２１ｋ、２１ｍおよびソース領域２１ｊまたはドレイン領域２１ｉの一部と重なっており、ゲート絶縁膜２２を介してゲート電極２３が半導体層２１に与える電界よりも弱いが、２１ｋ、２１ｍおよびソース領域２１ｊまたはドレイン領域２１ｉの一部に電界を与える。
【００５１】
図２（Ｂ２）に示した構造においても半導体層２１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。
【００５２】
また、図１及び図２では、チャネル形成領域の両側にＬＤＤ領域を設けた例を示したが、チャネル形成領域の片側のみに設ける他の例を図３に示す。また、図３において、上面における電極形状も図１と異なっており、電極３７はＬの字の形状としている。
【００５３】
図３（Ａ）は上面図であり、図３（Ｂ）が断面図である。また、図３中、３０は基板、３１ａはチャネル形成領域、３２はゲート絶縁膜、３５はソース領域３１ｃと電気的に接続するソース電極、３６はドレイン領域３１ｂと電気的に接続するドレイン電極である。
【００５４】
図３に示した構造は、ゲート電極３３と電気的に接続する電極３７を層間絶縁膜３４上に設け、層間絶縁膜３４を間に挟んで電極３７がＬＤＤ領域３１ｄの一部と重なるように配置した例である。なお、ＬＤＤ領域の一部は、層間絶縁膜３４を間に挟んで電極３７と重ならない。
【００５５】
また、電極３７は、層間絶縁膜３４を間に挟んでＬＤＤ領域３１ｄの一部と重なっており、ゲート絶縁膜３２を介してゲート電極３３が半導体層３１に与える電界よりも弱いが、ＬＤＤ領域３１ｄの一部に電界を与える。
【００５６】
図３に示した構造においても半導体層３１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。
【００５７】
また、図４（Ａ）に示した本発明のＴＦＴモデルと、図４（Ｂ）に示したＬＤＤ構造のＴＦＴとで活性層表面から５ｎｍ付近での電子温度分布のシミュレーションを行い、比較を行った。
【００５８】
図４（Ａ）及び図４（Ｂ）に示した両方のＴＦＴモデルは、半導体層の膜厚５０ｎｍ、ゲート絶縁膜の膜厚１１０ｎｍであり、ゲート電極（チャネル長方向の長さ６μｍ）とゲート絶縁膜とが重なるチャネル形成領域のサイズは、Ｌ／Ｗ＝６μｍ／１μｍとし、ボロン（Ｂ）が２×１０16／ｃｍ3の濃度で添加されているポリシリコン膜を想定している。また、チャネル形成領域の両側にはリン（Ｐ）が４×１０17／ｃｍ3の濃度で添加されているＬＤＤ領域（チャネル長方向の長さ１．５μｍ）が設けられ、さらに隣接してリン（Ｐ）が５×１０19／ｃｍ3の濃度で添加されているソース領域またはドレイン領域が設けられている。なお、キャリア密度は、上記値がピーク値で、深さ方向に密度が減少しているとする。
【００５９】
図４（Ａ）においては、ゲート電極と同電位の電極を２００ｎｍの膜厚の絶縁物を間に挟んでドレイン領域側のＬＤＤ領域と重なるように設けたモデルである。
【００６０】
図４（Ｃ）は、シミュレーションの結果である。縦軸は、活性層表面から５ｎｍ付近での電子温度を指しており、横軸は、距離Ｘμｍを示している。なお、Ｘ＝１μｍの位置が、チャネル形成領域とＬＤＤ領域の境界であり、Ｘ＝２．５μｍの位置がＬＤＤ領域とドレイン領域の境界である。
【００６１】
図４（Ｃ）中、▲印が図４（Ａ）の構造のシミュレーションでの値であり、■印が図４（Ｂ）のＬＤＤ構造のシミュレーションでの値である。図４（Ａ）に示す本発明の構造のほうが、図４（Ｂ）のＬＤＤ構造よりも電子温度が低く、チャネル形成領域とＬＤＤ領域との境界で発生する電界が緩和されている。このシミュレーション結果からも、本発明の構成は、非常に有用であることが読み取れる。
【００６２】
（実施の形態２）
本発明の一例を図５に示す。図５（Ａ）は上面図であり、図５（Ｂ）が断面図である。
【００６３】
本発明は、図５に示すようにゲート電極５３と電気的に接続する電極５７を層間絶縁膜５４上に設け、該電極５７の下方に位置する半導体層５１において発生するチャネル形成領域５１ａとドレイン領域５１ｂとの境界付近またはチャネル形成領域５１ａとソース領域５１ｂとの境界付近で生じる電界を緩和してホットキャリア注入による劣化を防ぐ。
【００６４】
また、電極５７が半導体層５１に与える電界は、層間絶縁膜５４を間に挟んでいるため、ゲート電極５３が半導体層５１に与える電界よりも弱くなり、ドレイン領域５１ｂと同じ不純物濃度であるものの、層間絶縁膜５４を間に挟んで電極５７と重なるドレイン領域の一部５１αがＬＤＤ領域として機能する。同様に層間絶縁膜５４を間に挟んで電極５７と重なるソース領域の一部５１βもＬＤＤ領域として機能する。即ち、本発明は、ＬＤＤ領域を設けなくともＧＯＬＤ構造のＴＦＴと同等またはそれ以上の特性を有するＴＦＴを得ることができる。従って、従来では複数回のドーピングを行い、マスクを用いてＬＤＤ領域と、ソース領域及びドレイン領域とを選択的に形成していたが、本発明はその工程を行う必要はなく、１回のドーピングでよい。
【００６５】
ただし、本発明において、層間絶縁膜５４の厚さ及び誘電率によって電極５７が半導体層５１に与える電界を考慮して実施者が適宜調節する必要がある。なお、ここでは、ゲート電極５３と重なる箇所のみにゲート絶縁膜５２を設けた構成としたが、半導体層５１を覆うゲート絶縁膜を形成してもよい。この場合、電極５７は、ゲート絶縁膜５２と層間絶縁膜５４とを間に挟んで半導体層の上方に位置しているため、ゲート絶縁膜５２及び層間絶縁膜５４の厚さ及び誘電率によって電極５７が半導体層５１に与える電界を考慮して実施者が適宜調節する必要がある。
【００６６】
なお、ゲート電極５３と電極５７とのコンタクトは、半導体層５１と離れた位置で形成することでＴＦＴが占める面積の増大を抑えることができる。従来のＧＯＬＤ構造では、ゲート電極幅が増加することによってＴＦＴが占める面積が増大していた。
【００６７】
また、電極５７はソース電極５５またはドレイン電極５６と同一の層上に同時に形成することができるため、工程数を増やすことなく図５に示すＴＦＴ構造を得ることができる。
【００６８】
また、図５では、ゲート電極と同電位の電極５７をソース領域及びドレイン領域と重なるように設けたが、層間絶縁膜を間に挟んでドレイン領域の一部のみと重なるように設けてもよい。
【００６９】
（実施の形態３）
本発明の一例を図６に示す。図６（Ａ）は上面図であり、図６（Ｂ）が断面図である。なお、ゲート電極は、２層構造となっており、下層が６３ａ、下層よりも幅の狭い上層が６３ｂである。
【００７０】
図６に示した構造は、ＧＯＬＤ構造であり、ゲート電極６３ａ、６３ｂの一部がゲート絶縁膜を間に挟んでＬＤＤ領域６１ｄ、６１ｅと重なっている。また、このＬＤＤ領域は、ゲート電極の下層６３ａのうち、上層６３ｂと重ならない部分のみを通過させてドーピングを行って自己整合的に形成されている。また、ゲート電極６３ａ、６３ｂと電気的に接続する電極６７を層間絶縁膜６４上に設け、層間絶縁膜６４を間に挟んで電極６７がＬＤＤ領域６１ｄ、６１ｅと重なるように配置した例である。
【００７１】
また、電極６７は、ゲート絶縁膜６２を介してゲート電極６３が半導体層６１に与える電界よりも弱いが、ＬＤＤ領域６１ｄ、６１ｅに電界を与える。
【００７２】
図６に示した構造においても、半導体層６１において発生する電界を緩和してホットキャリア注入による劣化を防ぐことができる。
【００７３】
また、図６中、６０は基板、６１ａはチャネル形成領域、６２はゲート絶縁膜、６５はソース領域６１ｃと電気的に接続するソース電極、６６はドレイン領域６１ｂと電気的に接続するドレイン電極である。
【００７４】
また、本実施の形態は、上記実施の形態１または実施の形態２と自由に組み合わせることが可能である。
【００７５】
（実施の形態４）
本発明の一例を図７に示す。図７（Ａ）は上面図であり、図７（Ｂ）が断面図である。
【００７６】
図７に示した構造は、デュアルゲート構造とよばれる構造であり、基板上にゲート電極７１が形成され、ゲート電極７１を覆う下地絶縁膜７２を形成した後、下地絶縁膜７２上に半導体層７３を設け、該半導体層７３上にゲート絶縁膜７４を設け、ゲート電極７４と電気的に接続するゲート電極７５をゲート絶縁膜７４上に設けている。
【００７７】
さらに、図７に示した構造は、上記構成に加え、ゲート電極７５と電気的に接続する電極７９を層間絶縁膜７６上に設け、層間絶縁膜７６を間に挟んで電極７９がＬＤＤ領域７３ｄ、７３ｅと重なるように配置した例である。
【００７８】
また、電極７９は、ゲート絶縁膜７４を介してゲート電極７１が半導体層７３に与える電界よりも弱いが、ＬＤＤ領域７３ｄ、７３ｅに電界を与える。また、半導体層７３の下方に設けられたゲート電極７１も半導体層７３に電界を与える。
【００７９】
図７に示した構造においても、半導体層７３において発生する電界を緩和してホットキャリア注入による劣化を防ぐことができる。
【００８０】
また、図７中、７０は基板、７３ａはチャネル形成領域、７４はゲート絶縁膜、７７はソース領域７３ｃと電気的に接続するソース電極、７８はドレイン領域７３ｂと電気的に接続するドレイン電極である。
【００８１】
また、図７においては、ゲート電極７１とゲート電極７５とを電気的に接続する例を示したが、ゲート電極７１とゲート電極７５とを電気的に接続せずに、ゲート電極７１を固定電位または接地電位としてもよい。
【００８２】
また、本実施の形態は、上記実施の形態１乃至３のいずれか一と自由に組み合わせることが可能である。
【００８３】
（実施の形態５）
本発明の一例を図８に示す。図８（Ａ）は上面図であり、図８（Ｂ）が断面図である。
【００８４】
図８に示した構造は、ダブルゲート構造とよばれるマルチゲート構造の一例であり、複数のゲート電極がゲート絶縁膜を間に挟んで半導体層８１と重なっている。
【００８５】
図８に示した構造は、ゲート電極８３と電気的に接続する電極８７を層間絶縁膜８４上に設け、層間絶縁膜８４を間に挟んで電極８７がＬＤＤ領域８１ｄ、８１ｅ、８１ｆと重なるように配置した例である。なお、半導体層８１には、ＬＤＤ領域８１ｄとＬＤＤ領域８１ｅの間にチャネル形成領域８１ａと、ＬＤＤ領域８１ｅとＬＤＤ領域８１ｆの間にチャネル形成領域８１ａとが設けられている。
【００８６】
また、電極８７は、層間絶縁膜８４を間に挟んでＬＤＤ領域８１ｄ、８１ｅ、８１ｆと重なっており、ゲート絶縁膜８２を介してゲート電極８３が半導体層８１に与える電界よりも弱いが、ＬＤＤ領域８１ｄ、８１ｅ、８１ｆに電界を与える。
【００８７】
図８に示した構造においても半導体層８１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。
【００８８】
また、図８中、８０は基板、８３ａはチャネル形成領域、８４はゲート絶縁膜、８７はソース領域８３ｃと電気的に接続するソース電極、８８はドレイン領域８３ｂと電気的に接続するドレイン電極である。
【００８９】
また、本実施の形態は、上記実施の形態１乃至４のいずれか一と自由に組み合わせることが可能である。
【００９０】
（実施の形態６）
本発明の一例を図９に示す。図９（Ａ）は上面図であり、図９（Ｂ１）が断面図の一例であり、図９（Ｂ２）も断面図の一例である。
【００９１】
また、図９（Ａ）において、上面における電極形状が図１と異なっており、電極９７は矩形である。なお、この電極９７の形状は、特に限定されない。
【００９２】
また、図９（Ｂ１）において、電極９７は、層間絶縁膜９４を間に挟んでＬＤＤ領域９１ｄ、９１ｅと重なっており、ゲート絶縁膜９２を介してゲート電極９３が半導体層９１に与える電界よりも弱いが、ＬＤＤ領域９１ｄ、９１ｅに電界を与える。即ち、本発明は、ＧＯＬＤ構造のＴＦＴと同等の特性を有するＴＦＴを得ることができる。
【００９３】
図９（Ｂ１）に示した構造においても半導体層９１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。また、図９中、９０は基板、９１ａはチャネル形成領域、９２はゲート絶縁膜、９５はソース領域９１ｃと電気的に接続するソース電極、９６はドレイン領域９１ｂと電気的に接続するドレイン電極である。
【００９４】
一方、図９（Ｂ２）に示した構造は、図９（Ｂ１）と電極９８が設けられている層が異なっているのみであるため、他の部分の説明は図９（Ｂ１）を参照すればよい。
【００９５】
図９（Ｂ２）に示した構造は、電極９８が層間絶縁膜９４上に設けられ、ソース電極９５、ドレイン電極９６が層間絶縁膜９９上に設けられた例である。図９（Ｂ２）の構造とすることにより、図９（Ｂ１）よりも工程数が増加するものの、電極９８とドレイン電極９５（またはソース電極９６）との間隔を狭めることが可能となるのでさらなる微細化が可能となる。
【００９６】
また、本実施の形態は、上記実施の形態１乃至５のいずれか一と自由に組み合わせることが可能である。
【００９７】
（実施の形態７）
本発明の一例を図１０に示す。図１０（Ａ）は上面図であり、図１０（Ｂ）が断面図の一例である。
【００９８】
図１０に示した構造は、層間絶縁膜を平坦化して電極１０７と半導体層１０１との距離を短く調節した例である。
【００９９】
また、図１０に示した構造は、ゲート電極１０３と電気的に接続する電極１０７を表面が平坦な層間絶縁膜１０４上に設け、該電極１０７の下方に位置する半導体層１０１において発生するチャネル形成領域１０１ａとＬＤＤ領域１０１ｄとの境界付近またはチャネル形成領域１０１ａとＬＤＤ領域１０１ｅとの境界付近で生じる電界を緩和してホットキャリア注入による劣化を防ぐ。
【０１００】
また、電極１０７は、平坦な層間絶縁膜１０４を間に挟んでＬＤＤ領域１０１ｄ、１０１ｅと重なっており、ゲート絶縁膜１０２を介してゲート電極１０３が半導体層１０１に与える電界よりも弱いが、ＬＤＤ領域１０１ｄ、１０１ｅに電界を与える。即ち、図１０に示した構造は、ＧＯＬＤ構造のＴＦＴと同等の特性を有するＴＦＴを得ることができる。
【０１０１】
また、図１０に示した構造は、層間絶縁膜を形成した後、平坦化処理を行う。この平坦化処理として、塗布膜（レジスト膜等）を形成した後エッチングなどを行って平坦化するエッチバック法や機械的化学的研磨法（ＣＭＰ法）等を用いればよい。この平坦化処理を行うことによって、電極１０７と半導体層１０１との距離を自由に調節することができる。
【０１０２】
また、平坦化処理を行わなくとも成膜段階で平坦な絶縁膜、例えば塗布法により得られる無機絶縁膜または有機樹脂膜を形成してもよい。
【０１０３】
また、図１０中、１００は基板、１０２はゲート絶縁膜、１０５はソース領域１０１ｃと電気的に接続するソース電極、１０６はドレイン領域３１ｂと電気的に接続するドレイン電極である。
【０１０４】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【０１０５】
（実施例）
［実施例１］
本実施例では、画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に形成したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図１０を用いる。なお、図示しないが、画素部においては、画素電極を有するｎチャネル型ＴＦＴからなる画素ＴＦＴと、保持容量とが設けられている。また、反射型の液晶表示装置を得る場合は、画素電極として光反射率の高い金属膜、代表的にはアルミニウムまたは銀を主成分とする材料膜、またはそれらの積層膜等を用いればよく、透過型の液晶表示装置を得る場合は、透光性を有する導電膜、代表的には、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【０１０６】
まず、上記実施の形態１乃至７のいずれか一のＴＦＴを設けたアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜を形成しラビング処理を行う。なお、本実施例では配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０７】
次いで、対向基板を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極を画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施した。
【０１０８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１０９】
こうして得られた液晶モジュールの構成を図１１の上面図を用いて説明する。
【０１１０】
アクティブマトリクス基板３０１の中央には、画素部３０４が配置されている。画素部３０４の上側には、ソース信号線を駆動するためのソース信号線駆動回路３０２が配置されている。画素部３０４の左右には、ゲート信号線を駆動するためのゲート信号線駆動回路３０３が配置されている。本実施例に示した例では、ゲート信号線駆動回路３０３は画素部に対して左右対称配置としているが、これは片側のみの配置でも良く、液晶モジュールの基板サイズ等を考慮して、設計者が適宜選択すれば良い。ただし、回路の動作信頼性や駆動効率等を考えると、図１１に示した左右対称配置が望ましい。
【０１１１】
各駆動回路への信号の入力は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）３０５から行われる。ＦＰＣ３０５は、基板３０１の所定の場所まで配置された配線に達するように、層間絶縁膜および樹脂膜にコンタクトホールを開口し、接続電極３０９を形成した後、異方性導電膜等を介して圧着される。本実施例においては、接続電極はＩＴＯを用いて形成した。
【０１１２】
駆動回路、画素部の周辺には、基板外周に沿ってシール剤３０７が塗布され、あらかじめアクティブマトリクス基板上に形成されたスペーサ３１０によって一定のギャップ（基板３０１と対向基板３０６との間隔）を保った状態で、対向基板３０６が貼り付けられる。その後、シール剤３０７が塗布されていない部分より液晶素子が注入され、封止剤３０８によって密閉される。以上の工程により、液晶モジュールが完成する。
【０１１３】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１１４】
本実施例では、駆動回路に用いるＴＦＴ、または画素部に用いるＴＦＴとして実施の形態１乃至７のいずれか一に示した電気特性、信頼性ともに高いＴＦＴを用いるため、従来に比べて信頼性の高い液晶表示装置を形成することができる。また、そのような液晶表示装置を表示部として用いることにより高性能な電気器具を得ることができる。
【０１１５】
また、本実施例は、実施の形態１乃至７のいずれとも自由に組みあわせることが可能である。
【０１１６】
［実施例２］
本実施例では透過型の表示装置の一例を示す。
【０１１７】
アクティブマトリクス基板を用い、実施例１に従って液晶モジュールを作製し、バックライト６０４、導光板６０５を設け、カバー６０６で覆えば、図１２にその断面図の一部を示したようなアクティブマトリクス型液晶表示装置が完成する。なお、カバーと液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。また、透過型であるので偏光板６０３は、アクティブマトリクス基板と対向基板の両方に貼り付ける。
【０１１８】
本実施例においても、駆動回路に用いるＴＦＴ、または画素部に用いるＴＦＴとして実施の形態１乃至７のいずれか一に示した電気特性、信頼性ともに高いＴＦＴを用いるため、従来に比べて信頼性の高い液晶表示装置を形成することができる。また、そのような液晶表示装置を表示部として用いることにより高性能な電気器具を得ることができる。
【０１１９】
また、本実施例は、実施の形態１乃至７のいずれとも自由に組みあわせることが可能である。
【０１２０】
［実施例３］
本実施例では、ＥＬ（Electro Luminescence）素子を備えた発光表示装置を作製する例を図１３に示す。
【０１２１】
図１３（Ａ）は、ＥＬモジュールを示す上面図、図１３（Ｂ）は図１３（Ａ）をＡ−Ａ’で切断した断面図である。絶縁表面を有する基板９００（例えば、ガラス基板、結晶化ガラス基板、もしくはプラスチック基板等）に、画素部９０２、ソース側駆動回路９０１、及びゲート側駆動回路９０３を形成する。これらの画素部や駆動回路は、上記実施例に従えば得ることができる。また、９１８はシール材、９１９はＤＬＣ膜であり、画素部および駆動回路部はシール材９１８で覆われ、そのシール材は保護膜９１９で覆われている。さらに、接着材を用いてカバー材９２０で封止されている。熱や外力などによる変形に耐えるためカバー材９２０は基板９００と同じ材質のもの、例えばガラス基板を用いることが望ましく、サンドブラスト法などにより図１３に示す凹部形状（深さ３〜１０μｍ）に加工する。さらに加工して乾燥剤９２１が設置できる凹部（深さ５０〜２００μｍ）を形成することが望ましい。また、多面取りでＥＬモジュールを製造する場合、基板とカバー材とを貼り合わせた後、ＣＯ2レーザー等を用いて端面が一致するように分断してもよい。
【０１２２】
なお、９０８はソース側駆動回路９０１及びゲート側駆動回路９０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０９からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１２３】
次に、断面構造について図１３（Ｂ）を用いて説明する。基板９００上に絶縁膜９１０が設けられ、絶縁膜９１０の上方には画素部９０２、ゲート側駆動回路９０３が形成されており、画素部９０２は電流制御用ＴＦＴ９１１とそのドレインに電気的に接続された画素電極９１２を含む複数の画素により形成される。また、ゲート側駆動回路９０３はｎチャネル型ＴＦＴ９１３とｐチャネル型ＴＦＴ７１４とを組み合わせたＣＭＯＳ回路を用いて形成される。
【０１２４】
これらのＴＦＴ（９１１、９１３、９１４を含む）は、上記実施の形態１乃至７のいずれか一を用いたｎチャネル型ＴＦＴ、上記実施の形態１乃至７のいずれか一を用いたｐチャネル型ＴＦＴに従って作製すればよい。
【０１２５】
なお、ＴＦＴとＥＬ素子の間に設ける絶縁膜としては、アルカリ金属イオンやアルカリ土金属イオン等の不純物イオンの拡散をブロックするだけでなく、積極的にアルカリ金属イオンやアルカリ土金属イオン等の不純物イオンを吸着する材料が好ましく、更には後のプロセス温度に耐えうる材料が適している。これらの条件に合う材料は、一例としてフッ素を多く含んだ窒化シリコン膜が挙げられる。窒化シリコン膜の膜中に含まれるフッ素濃度は、１×１０19／ｃｍ3以上、好ましくは窒化シリコン膜中でのフッ素の組成比を１〜５％とすればよい。窒化シリコン膜中のフッ素がアルカリ金属イオンやアルカリ土金属イオン等と結合し、膜中に吸着される。また、他の例としてアルカリ金属イオンやアルカリ土金属イオン等を吸着するアンチモン（Ｓｂ）化合物、スズ（Ｓｎ）化合物、またはインジウム（Ｉｎ）化合物からなる微粒子を含む有機樹脂膜、例えば、五酸化アンチモン微粒子（Ｓｂ2Ｏ5・ｎＨ2Ｏ）を含む有機樹脂膜も挙げられる。なお、この有機樹脂膜は、平均粒径１０〜２０ｎｍの微粒子が含まれており、光透過性も非常に高い。この五酸化アンチモン微粒子で代表されるアンチモン化合物は、アルカリ金属イオン等の不純物イオンやアルカリ土金属イオンを吸着しやすい。
【０１２６】
画素電極９１２は発光素子（ＥＬ素子）の陽極として機能する。また、画素電極９１２の両端にはバンク９１５が形成され、画素電極９１２上にはＥＬ層９１６および発光素子の陰極９１７が形成される。
【０１２７】
ＥＬ層９１６としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１２８】
陰極９１７は全画素に共通の配線としても機能し、接続配線９０８を経由してＦＰＣ９０９に電気的に接続されている。さらに、画素部９０２及びゲート側駆動回路９０３に含まれる素子は全て陰極９１７、シール材９１８、及び保護膜９１９で覆われている。
【０１２９】
なお、シール材９１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材９１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０１３０】
また、シール材９１８を用いて発光素子を完全に覆った後、すくなくとも図１３に示すようにＤＬＣ膜等からなる保護膜９１９をシール材９１８の表面（露呈面）に設けることが好ましい。また、基板の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープとして用いるテフロン（登録商標）等のテープで外部入力端子部分を覆うことで保護膜が成膜されないようにしてもよい。
【０１３１】
以上のような構造で発光素子をシール材９１８及び保護膜で封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０１３２】
また、画素電極を陰極とし、ＥＬ層と陽極を積層して図１３とは逆方向に発光する構成としてもよい。
【０１３３】
本実施例では、駆動回路に用いるＴＦＴ、または画素部に用いるＴＦＴとして実施の形態１乃至７のいずれか一に示した電気特性、信頼性ともに高いＴＦＴを用いるため、従来の素子に比べて信頼性の高い発光素子を形成することができる。また、そのような発光素子を有する発光装置を表示部として用いることにより高性能な電気器具を得ることができる。
【０１３４】
なお、本実施例は実施の形態１〜７と自由に組み合わせることが可能である。
【０１３５】
［実施例４］
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１３６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４〜図１６に示す。
【０１３７】
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１３８】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１３９】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１４０】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１４１】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１４２】
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０１４３】
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶モジュール２８０８に適用することができる。
【０１４４】
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶モジュール２８０８に適用することができる。
【０１４５】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４６】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４７】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬモジュールでの適用例は図示していない。
【０１４８】
図１６（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。本発明を表示部２９０４に適用することができる。
【０１４９】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１５０】
図１６（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。
【０１５１】
ちなみに図１６（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０１５２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。
【０１５３】
【発明の効果】
本発明により工程数を増加させることなく、ＧＯＬＤ構造と同等の効果を得ることができ、ＴＦＴが占める面積を縮小することができるため、今後のさらなる高精細化(画素数の増大)及び小型化に伴う各表示画素ピッチの微細化を進められる。
【図面の簡単な説明】
【図１】 実施の形態１を示す図。
【図２】 実施の形態１を示す図。
【図３】 実施の形態１を示す図。
【図４】 シミュレーションにおけるモデル図およびシミュレーション結果を示す図。
【図５】 実施の形態２を示す図。
【図６】 実施の形態３を示す図。
【図７】 実施の形態４を示す図。
【図８】 実施の形態５を示す図。
【図９】 実施の形態６を示す図。
【図１０】 実施の形態７を示す図。
【図１１】 ＡＭ−ＬＣＤの外観を示す図。（実施例１）
【図１２】 液晶表示装置の断面図の一例を示す図である。（実施例２）
【図１３】 ＥＬモジュールの上面および断面を示す図である。（実施例３）
【図１４】 電子機器の一例を示す図。
【図１５】 電子機器の一例を示す図。
【図１６】 電子機器の一例を示す図。
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能を備えた回路を形成することも可能である。
【０００４】
例えば、液晶表示装置に搭載される液晶モジュールには、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００５】
また、アクティブマトリクス型の液晶モジュールの画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００６】
画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。ＬＤＤ構造はドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。
【０００８】
しかし、従来のＴＦＴにおいて、ＬＤＤ領域を形成した場合、オフ電流値を低減することはできたが、同時にオン電流値も低下していた。
【０００９】
また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。ＧＯＬＤ構造はＬＤＤ構造よりもさらにドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。なお、本明細書では、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なるＴＦＴ構造をＧＯＬＤ構造と呼び、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重ならないＴＦＴ構造をＬＤＤ構造と呼ぶ。
【００１０】
また、ＧＯＬＤ構造はＬＤＤ構造と比べてオン電流値の劣化を防ぐ効果は高いが、その反面、ＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。
【００１１】
また、ＧＯＬＤ構造は、ゲート絶縁膜を介してＬＤＤ領域とゲート電極とが重ねて配置されているため、寄生容量が発生して周波数特性（ｆ特性と呼ばれる）が低くなり、高速動作を妨げていた。
【００１２】
【発明が解決しようとする課題】
従来では、ＬＤＤ構造を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１３】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を増加させることなく、製造コストの低減および歩留まりの向上を実現するＴＦＴ構造を提供することを目的としている。
【００１４】
また、本発明は、液晶表示装置に代表される電気光学装置ならびに半導体装置において、今後のさらなる高精細化(画素数の増大)及び小型化に伴う各表示画素ピッチの微細化を進められるように、ＴＦＴが占める面積を縮小したＴＦＴ構造を提供する。
【００１５】
【課題を解決するための手段】
本発明は、ゲート電極と電気的に接続する電極を層間絶縁膜上に設け、該電極が下方に位置する半導体層と一部重なるように配置することでＴＦＴの動作特性および信頼性を向上させる。また、本発明において、層間絶縁膜上に設ける電極は、ソース電極やドレイン電極と同時に形成することができるので工程数を増加させることなく、製造コストの低減および歩留まりの向上を実現することができる。
【００１６】
本発明において、層間絶縁膜上に設ける電極は、下方に位置する半導体層のうち、ソース領域の一部または前記ドレイン領域の一部と重なるように配置してもよい。
【００１７】
本明細書で開示する発明の構成１は、
ゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域とドレイン領域またはソース領域との間にＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ゲート電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と重なることを特徴とする半導体装置である。
【００１８】
また、本発明において層間絶縁膜上に設ける電極は、下方に位置する半導体層のうち、ＬＤＤ領域の一部と重なるように配置してもよい。
【００１９】
本明細書で開示する発明の構成２は、
ゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、ドレイン領域またはソース領域とを少なくとも備えたＴＦＴを具備した半導体装置において、
前記ゲート電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域との境界または前記チャネル形成領域とソース領域との境界を少なくとも覆うことを特徴とする半導体装置である。
【００２０】
本明細書で開示する発明の構成３は、
ゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域とドレイン領域またはソース領域との間にＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ゲート電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域の一部と重なることを特徴とする半導体装置である。
【００２１】
また、本発明において層間絶縁膜上に設ける電極は、下方に位置する半導体層のうち、ゲート電極と重なるＬＤＤ領域と重なるように配置してもよい。
【００２２】
本明細書で開示する発明の構成４は、
ゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域とドレイン領域またはソース領域との間にＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ゲート電極は、第１の導電層と、前記第１の導電層よりも幅の小さい第２の導電層との積層からなり、
前記チャネル形成領域は、前記第２の導電層と前記第１の導電層および前記ゲート絶縁膜を間に挟んで重なっており、
前記ＬＤＤ領域は、前記第１の導電層の一部とゲート絶縁膜を間に挟んで重なっており、
前記ゲート電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と重なることを特徴とする半導体装置である。
【００２３】
また、上記構成１乃至４のいずれか一において、前記電極は、前記層間絶縁膜を間に挟んで前記ゲート電極の端部と重なってもよい。また、前記電極の端部とゲート電極の端部が一致してもよい。
【００２４】
また、上記構成１乃至４のいずれか一において、前記層間絶縁膜上には、前記ソース領域に達するソース電極と、前記ドレイン領域に達するドレイン電極が設けられ、前記電極と同一層上に形成されている。
【００２５】
また、上記構成１乃至４のいずれか一において、前記電極は、２つに分岐しており、半導体層上で並置されているＴＦＴ構成であってもよい。この場合、層間絶縁膜を誘電体として前記電極とゲート電極とで形成される寄生容量が低減できる。
【００２６】
或いは、上記構成１乃至４のいずれか一において、前記電極は、層間絶縁膜、ゲート電極、及びゲート絶縁膜を間に挟んで前記チャネル形成領域の全部と重なるＴＦＴ構成であってもよい。
【００２７】
或いは、上記構成１乃至４のいずれか一において、前記電極は、層間絶縁膜を間に挟んで前記チャネル形成領域とドレイン領域との間、或いは前記チャネル形成領域とソース領域との間のいずれか一方と重なるＴＦＴ構成であってもよい。
【００２８】
また、本発明においてＴＦＴは、シングルゲート構造であってもよいし、ダブルゲート構造であってもよいし、それ以上のマルチゲート構造であってもよい。
【００２９】
本明細書で開示する発明の構成５は、
複数のゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記複数のゲート電極とそれぞれ重なる複数のチャネル形成領域と、該チャネル形成領域とドレイン領域またはソース領域との間にＬＤＤ領域とを備えたマルチゲート構造のＴＦＴを具備した半導体装置において、
前記複数のゲート電極を覆う層間絶縁膜上に前記複数のゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と重なることを特徴とする半導体装置である。
【００３０】
また、上記構成５において、前記電極は、前記層間絶縁膜を間に挟んで前記複数のチャネル形成領域間の領域とも重なるように配置してもよい。
【００３１】
また、本発明においてＴＦＴは、半導体層の下方にも電極を備えたデュアルゲート構造であってもよい。
【００３２】
本明細書で開示する発明の構成６は、
絶縁表面上に第１の電極と、
前記第１の電極を覆う絶縁膜と、
前記絶縁膜上に前記絶縁膜を間に挟んで前記第１の電極の一部と重なる半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に前記第１の電極と電気的に接続するゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜上に前記ゲート電極と電気的に接続する第２の電極と、
を有し、
前記第２の電極は、前記層間絶縁膜を間に挟んで前記半導体層の一部と重なることを特徴とする半導体装置である。
【００３３】
また、上記構成６において、前記半導体層は、少なくともチャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記第２の電極は、前記層間絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域との境界または前記チャネル形成領域とソース領域との境界を少なくとも覆うことを特徴としている。
【００３４】
或いは、上記構成６において、前記半導体層は、少なくともチャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間にＬＤＤ領域とを有し、前記第２の電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と重なることを特徴としている。
【００３５】
また、本発明は、半導体基板を用い、ＬＯＣＯＳ（Local Oxidation of Silicon）技術により得られる半導体素子においても適用可能である。
【００３６】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【００３７】
（実施の形態１）
本発明の一例を図１に示す。図１（Ａ）は上面図であり、鎖線Ａ−Ａ’で切断した場合の断面図が図１（Ｂ）である。
【００３８】
本発明は、図１に示すようにゲート電極１３と電気的に接続する電極１７を層間絶縁膜１４上に設け、該電極１７の下方に位置する半導体層１１において発生するチャネル形成領域１１ａとＬＤＤ領域１１ｄとの境界付近またはチャネル形成領域１１ａとＬＤＤ領域１１ｅとの境界付近で生じる電界を緩和してホットキャリア注入による劣化を防ぐ。
【００３９】
また、電極１７は、層間絶縁膜１４を間に挟んでＬＤＤ領域１１ｄ、１１ｅと重なっており、ゲート絶縁膜１２を介してゲート電極１３が半導体層１１に与える電界よりも弱いが、ＬＤＤ領域１１ｄ、１１ｅに電界を与える。即ち、本発明は、ＧＯＬＤ構造のＴＦＴと同等の特性を有するＴＦＴを得ることができる。
【００４０】
ただし、本発明において、層間絶縁膜１４の厚さ及び誘電率によって電極１７が半導体層１１に与える電界を考慮して実施者が適宜調節する必要がある。なお、ここでは、ゲート電極１３と重なる箇所のみにゲート絶縁膜１２を設けた構成としたが、半導体層１１を覆うゲート絶縁膜を形成してもよい。この場合、電極１７は、ゲート絶縁膜１２と層間絶縁膜１４とを間に挟んで半導体層の上方に位置しているため、ゲート絶縁膜１２及び層間絶縁膜１４の厚さ及び誘電率によって電極１７が半導体層１１に与える電界を考慮して実施者が適宜調節する必要がある。
【００４１】
なお、ゲート電極１３と電極１７とのコンタクトは、半導体層１１と離れた位置で形成することでＴＦＴが占める面積の増大を抑えることができる。従来のＧＯＬＤ構造では、ゲート電極幅が増加することによってＴＦＴが占める面積が増大していた。
【００４２】
また、電極１７はソース電極１５またはドレイン電極１６と同一の層上に同時に形成することができるため、工程数を増やすことなく図１に示すＴＦＴ構造を得ることができる。
【００４３】
また、図１では、ＬＤＤ領域とソース領域の境界と、電極の端部とがほぼ一致している例を示したが、一致していない他の例を図２に示す。また、図２中、２０は基板、２１ａはチャネル形成領域、２２はゲート絶縁膜、２５はソース領域２１ｃと電気的に接続するソース電極、２６はドレイン領域２１ｂと電気的に接続するドレイン電極である。
【００４４】
図２（Ａ）は上面図であり、図２（Ｂ１）が断面図の一例であり、図２（Ｂ２）も断面図の一例である。また、図２（Ａ）において、上面における電極形状も図１と異なっており、電極２７はコの字の形状としている。なお、この電極２７の形状は、特に限定されず、図１に示した形状としてもよい。
【００４５】
図２（Ｂ１）に示した構造は、ゲート電極２３と電気的に接続する電極２７を層間絶縁膜２４上に設け、層間絶縁膜２４を間に挟んで電極２７がＬＤＤ領域の一部２１ｅ、２１ｇと重なるように配置した例である。なお、ＬＤＤ領域の一部２１ｄ、２１ｆは、層間絶縁膜２４を間に挟んで電極２７と重ならない。
【００４６】
また、電極２７は、層間絶縁膜２４を間に挟んでＬＤＤ領域の一部２１ｅ、２１ｇと重なっており、ゲート絶縁膜２２を介してゲート電極２３が半導体層２１に与える電界よりも弱いが、ＬＤＤ領域の一部２１ｅ、２１ｇに電界を与える。
【００４７】
図２（Ｂ１）に示した構造においても半導体層２１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。
【００４８】
一方、図２（Ｂ２）に示した構造は、図２（Ｂ１）と半導体層２１の各領域の配置が異なっているのみであるため、他の部分の説明は図２（Ｂ１）を参照すればよい。図２（Ｂ２）中、２１ｈはチャネル形成領域である。
【００４９】
図２（Ｂ２）に示した構造は、電極２７が層間絶縁膜２４を間に挟んで重なるＬＤＤ領域２１ｋ、２１ｍおよびソース領域２１ｊまたはドレイン領域２１ｉの一部と重なる例である。なお、本明細書中、ソース領域２１ｊまたはドレイン領域２１ｉは、１×１０20〜１×１０21/cm3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加された領域を指しており、ＬＤＤ領域２１ｋ、２１ｍは、１×１０16〜１×１０20/cm3未満の濃度範囲、好ましくは１×１０18〜１×１０19/cm3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加された領域を指している。
【００５０】
また、図２（Ｂ２）に示した構造において、電極２７は、層間絶縁膜２４を間に挟んでＬＤＤ領域２１ｋ、２１ｍおよびソース領域２１ｊまたはドレイン領域２１ｉの一部と重なっており、ゲート絶縁膜２２を介してゲート電極２３が半導体層２１に与える電界よりも弱いが、２１ｋ、２１ｍおよびソース領域２１ｊまたはドレイン領域２１ｉの一部に電界を与える。
【００５１】
図２（Ｂ２）に示した構造においても半導体層２１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。
【００５２】
また、図１及び図２では、チャネル形成領域の両側にＬＤＤ領域を設けた例を示したが、チャネル形成領域の片側のみに設ける他の例を図３に示す。また、図３において、上面における電極形状も図１と異なっており、電極３７はＬの字の形状としている。
【００５３】
図３（Ａ）は上面図であり、図３（Ｂ）が断面図である。また、図３中、３０は基板、３１ａはチャネル形成領域、３２はゲート絶縁膜、３５はソース領域３１ｃと電気的に接続するソース電極、３６はドレイン領域３１ｂと電気的に接続するドレイン電極である。
【００５４】
図３に示した構造は、ゲート電極３３と電気的に接続する電極３７を層間絶縁膜３４上に設け、層間絶縁膜３４を間に挟んで電極３７がＬＤＤ領域３１ｄの一部と重なるように配置した例である。なお、ＬＤＤ領域の一部は、層間絶縁膜３４を間に挟んで電極３７と重ならない。
【００５５】
また、電極３７は、層間絶縁膜３４を間に挟んでＬＤＤ領域３１ｄの一部と重なっており、ゲート絶縁膜３２を介してゲート電極３３が半導体層３１に与える電界よりも弱いが、ＬＤＤ領域３１ｄの一部に電界を与える。
【００５６】
図３に示した構造においても半導体層３１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。
【００５７】
また、図４（Ａ）に示した本発明のＴＦＴモデルと、図４（Ｂ）に示したＬＤＤ構造のＴＦＴとで活性層表面から５ｎｍ付近での電子温度分布のシミュレーションを行い、比較を行った。
【００５８】
図４（Ａ）及び図４（Ｂ）に示した両方のＴＦＴモデルは、半導体層の膜厚５０ｎｍ、ゲート絶縁膜の膜厚１１０ｎｍであり、ゲート電極（チャネル長方向の長さ６μｍ）とゲート絶縁膜とが重なるチャネル形成領域のサイズは、Ｌ／Ｗ＝６μｍ／１μｍとし、ボロン（Ｂ）が２×１０16／ｃｍ3の濃度で添加されているポリシリコン膜を想定している。また、チャネル形成領域の両側にはリン（Ｐ）が４×１０17／ｃｍ3の濃度で添加されているＬＤＤ領域（チャネル長方向の長さ１．５μｍ）が設けられ、さらに隣接してリン（Ｐ）が５×１０19／ｃｍ3の濃度で添加されているソース領域またはドレイン領域が設けられている。なお、キャリア密度は、上記値がピーク値で、深さ方向に密度が減少しているとする。
【００５９】
図４（Ａ）においては、ゲート電極と同電位の電極を２００ｎｍの膜厚の絶縁物を間に挟んでドレイン領域側のＬＤＤ領域と重なるように設けたモデルである。
【００６０】
図４（Ｃ）は、シミュレーションの結果である。縦軸は、活性層表面から５ｎｍ付近での電子温度を指しており、横軸は、距離Ｘμｍを示している。なお、Ｘ＝１μｍの位置が、チャネル形成領域とＬＤＤ領域の境界であり、Ｘ＝２．５μｍの位置がＬＤＤ領域とドレイン領域の境界である。
【００６１】
図４（Ｃ）中、▲印が図４（Ａ）の構造のシミュレーションでの値であり、■印が図４（Ｂ）のＬＤＤ構造のシミュレーションでの値である。図４（Ａ）に示す本発明の構造のほうが、図４（Ｂ）のＬＤＤ構造よりも電子温度が低く、チャネル形成領域とＬＤＤ領域との境界で発生する電界が緩和されている。このシミュレーション結果からも、本発明の構成は、非常に有用であることが読み取れる。
【００６２】
（実施の形態２）
本発明の一例を図５に示す。図５（Ａ）は上面図であり、図５（Ｂ）が断面図である。
【００６３】
本発明は、図５に示すようにゲート電極５３と電気的に接続する電極５７を層間絶縁膜５４上に設け、該電極５７の下方に位置する半導体層５１において発生するチャネル形成領域５１ａとドレイン領域５１ｂとの境界付近またはチャネル形成領域５１ａとソース領域５１ｂとの境界付近で生じる電界を緩和してホットキャリア注入による劣化を防ぐ。
【００６４】
また、電極５７が半導体層５１に与える電界は、層間絶縁膜５４を間に挟んでいるため、ゲート電極５３が半導体層５１に与える電界よりも弱くなり、ドレイン領域５１ｂと同じ不純物濃度であるものの、層間絶縁膜５４を間に挟んで電極５７と重なるドレイン領域の一部５１αがＬＤＤ領域として機能する。同様に層間絶縁膜５４を間に挟んで電極５７と重なるソース領域の一部５１βもＬＤＤ領域として機能する。即ち、本発明は、ＬＤＤ領域を設けなくともＧＯＬＤ構造のＴＦＴと同等またはそれ以上の特性を有するＴＦＴを得ることができる。従って、従来では複数回のドーピングを行い、マスクを用いてＬＤＤ領域と、ソース領域及びドレイン領域とを選択的に形成していたが、本発明はその工程を行う必要はなく、１回のドーピングでよい。
【００６５】
ただし、本発明において、層間絶縁膜５４の厚さ及び誘電率によって電極５７が半導体層５１に与える電界を考慮して実施者が適宜調節する必要がある。なお、ここでは、ゲート電極５３と重なる箇所のみにゲート絶縁膜５２を設けた構成としたが、半導体層５１を覆うゲート絶縁膜を形成してもよい。この場合、電極５７は、ゲート絶縁膜５２と層間絶縁膜５４とを間に挟んで半導体層の上方に位置しているため、ゲート絶縁膜５２及び層間絶縁膜５４の厚さ及び誘電率によって電極５７が半導体層５１に与える電界を考慮して実施者が適宜調節する必要がある。
【００６６】
なお、ゲート電極５３と電極５７とのコンタクトは、半導体層５１と離れた位置で形成することでＴＦＴが占める面積の増大を抑えることができる。従来のＧＯＬＤ構造では、ゲート電極幅が増加することによってＴＦＴが占める面積が増大していた。
【００６７】
また、電極５７はソース電極５５またはドレイン電極５６と同一の層上に同時に形成することができるため、工程数を増やすことなく図５に示すＴＦＴ構造を得ることができる。
【００６８】
また、図５では、ゲート電極と同電位の電極５７をソース領域及びドレイン領域と重なるように設けたが、層間絶縁膜を間に挟んでドレイン領域の一部のみと重なるように設けてもよい。
【００６９】
（実施の形態３）
本発明の一例を図６に示す。図６（Ａ）は上面図であり、図６（Ｂ）が断面図である。なお、ゲート電極は、２層構造となっており、下層が６３ａ、下層よりも幅の狭い上層が６３ｂである。
【００７０】
図６に示した構造は、ＧＯＬＤ構造であり、ゲート電極６３ａ、６３ｂの一部がゲート絶縁膜を間に挟んでＬＤＤ領域６１ｄ、６１ｅと重なっている。また、このＬＤＤ領域は、ゲート電極の下層６３ａのうち、上層６３ｂと重ならない部分のみを通過させてドーピングを行って自己整合的に形成されている。また、ゲート電極６３ａ、６３ｂと電気的に接続する電極６７を層間絶縁膜６４上に設け、層間絶縁膜６４を間に挟んで電極６７がＬＤＤ領域６１ｄ、６１ｅと重なるように配置した例である。
【００７１】
また、電極６７は、ゲート絶縁膜６２を介してゲート電極６３が半導体層６１に与える電界よりも弱いが、ＬＤＤ領域６１ｄ、６１ｅに電界を与える。
【００７２】
図６に示した構造においても、半導体層６１において発生する電界を緩和してホットキャリア注入による劣化を防ぐことができる。
【００７３】
また、図６中、６０は基板、６１ａはチャネル形成領域、６２はゲート絶縁膜、６５はソース領域６１ｃと電気的に接続するソース電極、６６はドレイン領域６１ｂと電気的に接続するドレイン電極である。
【００７４】
また、本実施の形態は、上記実施の形態１または実施の形態２と自由に組み合わせることが可能である。
【００７５】
（実施の形態４）
本発明の一例を図７に示す。図７（Ａ）は上面図であり、図７（Ｂ）が断面図である。
【００７６】
図７に示した構造は、デュアルゲート構造とよばれる構造であり、基板上にゲート電極７１が形成され、ゲート電極７１を覆う下地絶縁膜７２を形成した後、下地絶縁膜７２上に半導体層７３を設け、該半導体層７３上にゲート絶縁膜７４を設け、ゲート電極７４と電気的に接続するゲート電極７５をゲート絶縁膜７４上に設けている。
【００７７】
さらに、図７に示した構造は、上記構成に加え、ゲート電極７５と電気的に接続する電極７９を層間絶縁膜７６上に設け、層間絶縁膜７６を間に挟んで電極７９がＬＤＤ領域７３ｄ、７３ｅと重なるように配置した例である。
【００７８】
また、電極７９は、ゲート絶縁膜７４を介してゲート電極７１が半導体層７３に与える電界よりも弱いが、ＬＤＤ領域７３ｄ、７３ｅに電界を与える。また、半導体層７３の下方に設けられたゲート電極７１も半導体層７３に電界を与える。
【００７９】
図７に示した構造においても、半導体層７３において発生する電界を緩和してホットキャリア注入による劣化を防ぐことができる。
【００８０】
また、図７中、７０は基板、７３ａはチャネル形成領域、７４はゲート絶縁膜、７７はソース領域７３ｃと電気的に接続するソース電極、７８はドレイン領域７３ｂと電気的に接続するドレイン電極である。
【００８１】
また、図７においては、ゲート電極７１とゲート電極７５とを電気的に接続する例を示したが、ゲート電極７１とゲート電極７５とを電気的に接続せずに、ゲート電極７１を固定電位または接地電位としてもよい。
【００８２】
また、本実施の形態は、上記実施の形態１乃至３のいずれか一と自由に組み合わせることが可能である。
【００８３】
（実施の形態５）
本発明の一例を図８に示す。図８（Ａ）は上面図であり、図８（Ｂ）が断面図である。
【００８４】
図８に示した構造は、ダブルゲート構造とよばれるマルチゲート構造の一例であり、複数のゲート電極がゲート絶縁膜を間に挟んで半導体層８１と重なっている。
【００８５】
図８に示した構造は、ゲート電極８３と電気的に接続する電極８７を層間絶縁膜８４上に設け、層間絶縁膜８４を間に挟んで電極８７がＬＤＤ領域８１ｄ、８１ｅ、８１ｆと重なるように配置した例である。なお、半導体層８１には、ＬＤＤ領域８１ｄとＬＤＤ領域８１ｅの間にチャネル形成領域８１ａと、ＬＤＤ領域８１ｅとＬＤＤ領域８１ｆの間にチャネル形成領域８１ａとが設けられている。
【００８６】
また、電極８７は、層間絶縁膜８４を間に挟んでＬＤＤ領域８１ｄ、８１ｅ、８１ｆと重なっており、ゲート絶縁膜８２を介してゲート電極８３が半導体層８１に与える電界よりも弱いが、ＬＤＤ領域８１ｄ、８１ｅ、８１ｆに電界を与える。
【００８７】
図８に示した構造においても半導体層８１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。
【００８８】
また、図８中、８０は基板、８３ａはチャネル形成領域、８４はゲート絶縁膜、８７はソース領域８３ｃと電気的に接続するソース電極、８８はドレイン領域８３ｂと電気的に接続するドレイン電極である。
【００８９】
また、本実施の形態は、上記実施の形態１乃至４のいずれか一と自由に組み合わせることが可能である。
【００９０】
（実施の形態６）
本発明の一例を図９に示す。図９（Ａ）は上面図であり、図９（Ｂ１）が断面図の一例であり、図９（Ｂ２）も断面図の一例である。
【００９１】
また、図９（Ａ）において、上面における電極形状が図１と異なっており、電極９７は矩形である。なお、この電極９７の形状は、特に限定されない。
【００９２】
また、図９（Ｂ１）において、電極９７は、層間絶縁膜９４を間に挟んでＬＤＤ領域９１ｄ、９１ｅと重なっており、ゲート絶縁膜９２を介してゲート電極９３が半導体層９１に与える電界よりも弱いが、ＬＤＤ領域９１ｄ、９１ｅに電界を与える。即ち、本発明は、ＧＯＬＤ構造のＴＦＴと同等の特性を有するＴＦＴを得ることができる。
【００９３】
図９（Ｂ１）に示した構造においても半導体層９１において発生する電界を緩和してホットキャリア注入による劣化を防ぐ。また、図９中、９０は基板、９１ａはチャネル形成領域、９２はゲート絶縁膜、９５はソース領域９１ｃと電気的に接続するソース電極、９６はドレイン領域９１ｂと電気的に接続するドレイン電極である。
【００９４】
一方、図９（Ｂ２）に示した構造は、図９（Ｂ１）と電極９８が設けられている層が異なっているのみであるため、他の部分の説明は図９（Ｂ１）を参照すればよい。
【００９５】
図９（Ｂ２）に示した構造は、電極９８が層間絶縁膜９４上に設けられ、ソース電極９５、ドレイン電極９６が層間絶縁膜９９上に設けられた例である。図９（Ｂ２）の構造とすることにより、図９（Ｂ１）よりも工程数が増加するものの、電極９８とドレイン電極９５（またはソース電極９６）との間隔を狭めることが可能となるのでさらなる微細化が可能となる。
【００９６】
また、本実施の形態は、上記実施の形態１乃至５のいずれか一と自由に組み合わせることが可能である。
【００９７】
（実施の形態７）
本発明の一例を図１０に示す。図１０（Ａ）は上面図であり、図１０（Ｂ）が断面図の一例である。
【００９８】
図１０に示した構造は、層間絶縁膜を平坦化して電極１０７と半導体層１０１との距離を短く調節した例である。
【００９９】
また、図１０に示した構造は、ゲート電極１０３と電気的に接続する電極１０７を表面が平坦な層間絶縁膜１０４上に設け、該電極１０７の下方に位置する半導体層１０１において発生するチャネル形成領域１０１ａとＬＤＤ領域１０１ｄとの境界付近またはチャネル形成領域１０１ａとＬＤＤ領域１０１ｅとの境界付近で生じる電界を緩和してホットキャリア注入による劣化を防ぐ。
【０１００】
また、電極１０７は、平坦な層間絶縁膜１０４を間に挟んでＬＤＤ領域１０１ｄ、１０１ｅと重なっており、ゲート絶縁膜１０２を介してゲート電極１０３が半導体層１０１に与える電界よりも弱いが、ＬＤＤ領域１０１ｄ、１０１ｅに電界を与える。即ち、図１０に示した構造は、ＧＯＬＤ構造のＴＦＴと同等の特性を有するＴＦＴを得ることができる。
【０１０１】
また、図１０に示した構造は、層間絶縁膜を形成した後、平坦化処理を行う。この平坦化処理として、塗布膜（レジスト膜等）を形成した後エッチングなどを行って平坦化するエッチバック法や機械的化学的研磨法（ＣＭＰ法）等を用いればよい。この平坦化処理を行うことによって、電極１０７と半導体層１０１との距離を自由に調節することができる。
【０１０２】
また、平坦化処理を行わなくとも成膜段階で平坦な絶縁膜、例えば塗布法により得られる無機絶縁膜または有機樹脂膜を形成してもよい。
【０１０３】
また、図１０中、１００は基板、１０２はゲート絶縁膜、１０５はソース領域１０１ｃと電気的に接続するソース電極、１０６はドレイン領域３１ｂと電気的に接続するドレイン電極である。
【０１０４】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【０１０５】
（実施例）
［実施例１］
本実施例では、画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に形成したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図１０を用いる。なお、図示しないが、画素部においては、画素電極を有するｎチャネル型ＴＦＴからなる画素ＴＦＴと、保持容量とが設けられている。また、反射型の液晶表示装置を得る場合は、画素電極として光反射率の高い金属膜、代表的にはアルミニウムまたは銀を主成分とする材料膜、またはそれらの積層膜等を用いればよく、透過型の液晶表示装置を得る場合は、透光性を有する導電膜、代表的には、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【０１０６】
まず、上記実施の形態１乃至７のいずれか一のＴＦＴを設けたアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜を形成しラビング処理を行う。なお、本実施例では配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０７】
次いで、対向基板を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極を画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施した。
【０１０８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１０９】
こうして得られた液晶モジュールの構成を図１１の上面図を用いて説明する。
【０１１０】
アクティブマトリクス基板３０１の中央には、画素部３０４が配置されている。画素部３０４の上側には、ソース信号線を駆動するためのソース信号線駆動回路３０２が配置されている。画素部３０４の左右には、ゲート信号線を駆動するためのゲート信号線駆動回路３０３が配置されている。本実施例に示した例では、ゲート信号線駆動回路３０３は画素部に対して左右対称配置としているが、これは片側のみの配置でも良く、液晶モジュールの基板サイズ等を考慮して、設計者が適宜選択すれば良い。ただし、回路の動作信頼性や駆動効率等を考えると、図１１に示した左右対称配置が望ましい。
【０１１１】
各駆動回路への信号の入力は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）３０５から行われる。ＦＰＣ３０５は、基板３０１の所定の場所まで配置された配線に達するように、層間絶縁膜および樹脂膜にコンタクトホールを開口し、接続電極３０９を形成した後、異方性導電膜等を介して圧着される。本実施例においては、接続電極はＩＴＯを用いて形成した。
【０１１２】
駆動回路、画素部の周辺には、基板外周に沿ってシール剤３０７が塗布され、あらかじめアクティブマトリクス基板上に形成されたスペーサ３１０によって一定のギャップ（基板３０１と対向基板３０６との間隔）を保った状態で、対向基板３０６が貼り付けられる。その後、シール剤３０７が塗布されていない部分より液晶素子が注入され、封止剤３０８によって密閉される。以上の工程により、液晶モジュールが完成する。
【０１１３】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１１４】
本実施例では、駆動回路に用いるＴＦＴ、または画素部に用いるＴＦＴとして実施の形態１乃至７のいずれか一に示した電気特性、信頼性ともに高いＴＦＴを用いるため、従来に比べて信頼性の高い液晶表示装置を形成することができる。また、そのような液晶表示装置を表示部として用いることにより高性能な電気器具を得ることができる。
【０１１５】
また、本実施例は、実施の形態１乃至７のいずれとも自由に組みあわせることが可能である。
【０１１６】
［実施例２］
本実施例では透過型の表示装置の一例を示す。
【０１１７】
アクティブマトリクス基板を用い、実施例１に従って液晶モジュールを作製し、バックライト６０４、導光板６０５を設け、カバー６０６で覆えば、図１２にその断面図の一部を示したようなアクティブマトリクス型液晶表示装置が完成する。なお、カバーと液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。また、透過型であるので偏光板６０３は、アクティブマトリクス基板と対向基板の両方に貼り付ける。
【０１１８】
本実施例においても、駆動回路に用いるＴＦＴ、または画素部に用いるＴＦＴとして実施の形態１乃至７のいずれか一に示した電気特性、信頼性ともに高いＴＦＴを用いるため、従来に比べて信頼性の高い液晶表示装置を形成することができる。また、そのような液晶表示装置を表示部として用いることにより高性能な電気器具を得ることができる。
【０１１９】
また、本実施例は、実施の形態１乃至７のいずれとも自由に組みあわせることが可能である。
【０１２０】
［実施例３］
本実施例では、ＥＬ（Electro Luminescence）素子を備えた発光表示装置を作製する例を図１３に示す。
【０１２１】
図１３（Ａ）は、ＥＬモジュールを示す上面図、図１３（Ｂ）は図１３（Ａ）をＡ−Ａ’で切断した断面図である。絶縁表面を有する基板９００（例えば、ガラス基板、結晶化ガラス基板、もしくはプラスチック基板等）に、画素部９０２、ソース側駆動回路９０１、及びゲート側駆動回路９０３を形成する。これらの画素部や駆動回路は、上記実施例に従えば得ることができる。また、９１８はシール材、９１９はＤＬＣ膜であり、画素部および駆動回路部はシール材９１８で覆われ、そのシール材は保護膜９１９で覆われている。さらに、接着材を用いてカバー材９２０で封止されている。熱や外力などによる変形に耐えるためカバー材９２０は基板９００と同じ材質のもの、例えばガラス基板を用いることが望ましく、サンドブラスト法などにより図１３に示す凹部形状（深さ３〜１０μｍ）に加工する。さらに加工して乾燥剤９２１が設置できる凹部（深さ５０〜２００μｍ）を形成することが望ましい。また、多面取りでＥＬモジュールを製造する場合、基板とカバー材とを貼り合わせた後、ＣＯ2レーザー等を用いて端面が一致するように分断してもよい。
【０１２２】
なお、９０８はソース側駆動回路９０１及びゲート側駆動回路９０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０９からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１２３】
次に、断面構造について図１３（Ｂ）を用いて説明する。基板９００上に絶縁膜９１０が設けられ、絶縁膜９１０の上方には画素部９０２、ゲート側駆動回路９０３が形成されており、画素部９０２は電流制御用ＴＦＴ９１１とそのドレインに電気的に接続された画素電極９１２を含む複数の画素により形成される。また、ゲート側駆動回路９０３はｎチャネル型ＴＦＴ９１３とｐチャネル型ＴＦＴ７１４とを組み合わせたＣＭＯＳ回路を用いて形成される。
【０１２４】
これらのＴＦＴ（９１１、９１３、９１４を含む）は、上記実施の形態１乃至７のいずれか一を用いたｎチャネル型ＴＦＴ、上記実施の形態１乃至７のいずれか一を用いたｐチャネル型ＴＦＴに従って作製すればよい。
【０１２５】
なお、ＴＦＴとＥＬ素子の間に設ける絶縁膜としては、アルカリ金属イオンやアルカリ土金属イオン等の不純物イオンの拡散をブロックするだけでなく、積極的にアルカリ金属イオンやアルカリ土金属イオン等の不純物イオンを吸着する材料が好ましく、更には後のプロセス温度に耐えうる材料が適している。これらの条件に合う材料は、一例としてフッ素を多く含んだ窒化シリコン膜が挙げられる。窒化シリコン膜の膜中に含まれるフッ素濃度は、１×１０19／ｃｍ3以上、好ましくは窒化シリコン膜中でのフッ素の組成比を１〜５％とすればよい。窒化シリコン膜中のフッ素がアルカリ金属イオンやアルカリ土金属イオン等と結合し、膜中に吸着される。また、他の例としてアルカリ金属イオンやアルカリ土金属イオン等を吸着するアンチモン（Ｓｂ）化合物、スズ（Ｓｎ）化合物、またはインジウム（Ｉｎ）化合物からなる微粒子を含む有機樹脂膜、例えば、五酸化アンチモン微粒子（Ｓｂ2Ｏ5・ｎＨ2Ｏ）を含む有機樹脂膜も挙げられる。なお、この有機樹脂膜は、平均粒径１０〜２０ｎｍの微粒子が含まれており、光透過性も非常に高い。この五酸化アンチモン微粒子で代表されるアンチモン化合物は、アルカリ金属イオン等の不純物イオンやアルカリ土金属イオンを吸着しやすい。
【０１２６】
画素電極９１２は発光素子（ＥＬ素子）の陽極として機能する。また、画素電極９１２の両端にはバンク９１５が形成され、画素電極９１２上にはＥＬ層９１６および発光素子の陰極９１７が形成される。
【０１２７】
ＥＬ層９１６としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１２８】
陰極９１７は全画素に共通の配線としても機能し、接続配線９０８を経由してＦＰＣ９０９に電気的に接続されている。さらに、画素部９０２及びゲート側駆動回路９０３に含まれる素子は全て陰極９１７、シール材９１８、及び保護膜９１９で覆われている。
【０１２９】
なお、シール材９１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材９１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０１３０】
また、シール材９１８を用いて発光素子を完全に覆った後、すくなくとも図１３に示すようにＤＬＣ膜等からなる保護膜９１９をシール材９１８の表面（露呈面）に設けることが好ましい。また、基板の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープとして用いるテフロン（登録商標）等のテープで外部入力端子部分を覆うことで保護膜が成膜されないようにしてもよい。
【０１３１】
以上のような構造で発光素子をシール材９１８及び保護膜で封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０１３２】
また、画素電極を陰極とし、ＥＬ層と陽極を積層して図１３とは逆方向に発光する構成としてもよい。
【０１３３】
本実施例では、駆動回路に用いるＴＦＴ、または画素部に用いるＴＦＴとして実施の形態１乃至７のいずれか一に示した電気特性、信頼性ともに高いＴＦＴを用いるため、従来の素子に比べて信頼性の高い発光素子を形成することができる。また、そのような発光素子を有する発光装置を表示部として用いることにより高性能な電気器具を得ることができる。
【０１３４】
なお、本実施例は実施の形態１〜７と自由に組み合わせることが可能である。
【０１３５】
［実施例４］
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１３６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４〜図１６に示す。
【０１３７】
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１３８】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１３９】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１４０】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１４１】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１４２】
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０１４３】
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶モジュール２８０８に適用することができる。
【０１４４】
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶モジュール２８０８に適用することができる。
【０１４５】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４６】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４７】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬモジュールでの適用例は図示していない。
【０１４８】
図１６（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。本発明を表示部２９０４に適用することができる。
【０１４９】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１５０】
図１６（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。
【０１５１】
ちなみに図１６（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０１５２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。
【０１５３】
【発明の効果】
本発明により工程数を増加させることなく、ＧＯＬＤ構造と同等の効果を得ることができ、ＴＦＴが占める面積を縮小することができるため、今後のさらなる高精細化(画素数の増大)及び小型化に伴う各表示画素ピッチの微細化を進められる。
【図面の簡単な説明】
【図１】 実施の形態１を示す図。
【図２】 実施の形態１を示す図。
【図３】 実施の形態１を示す図。
【図４】 シミュレーションにおけるモデル図およびシミュレーション結果を示す図。
【図５】 実施の形態２を示す図。
【図６】 実施の形態３を示す図。
【図７】 実施の形態４を示す図。
【図８】 実施の形態５を示す図。
【図９】 実施の形態６を示す図。
【図１０】 実施の形態７を示す図。
【図１１】 ＡＭ−ＬＣＤの外観を示す図。（実施例１）
【図１２】 液晶表示装置の断面図の一例を示す図である。（実施例２）
【図１３】 ＥＬモジュールの上面および断面を示す図である。（実施例３）
【図１４】 電子機器の一例を示す図。
【図１５】 電子機器の一例を示す図。
【図１６】 電子機器の一例を示す図。
Claims (8)
- ゲート電極と、
ゲート絶縁膜と、
前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、ドレイン領域と、ソース領域と、前記チャネル形成領域と前記ドレイン領域との間に第１のＬＤＤ領域と、前記チャネル形成領域と前記ソース領域との間に第２のＬＤＤ領域と、を有する半導体膜と、
前記ゲート電極および前記半導体膜を覆う層間絶縁膜と、
前記層間絶縁膜上に、前記ゲート電極と電気的に接続された電極、前記ドレイン領域と電気的に接続されたドレイン電極、および前記ソース領域と電気的に接続されたソース電極と、を有しており、
前記電極、前記ドレイン電極、および前記ソース電極は、同一層上に形成されており、
前記電極は、２つに分岐しており、
分岐した前記電極は、前記ゲート電極上で互いに間をあけて並置されており、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記ゲート電極の端部と部分的に重なり、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記第１及び前記第２のＬＤＤ領域と重なることを特徴とする半導体装置。 - ゲート電極と、
ゲート絶縁膜と、
前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、ドレイン領域と、ソース領域と、を有する半導体膜と、
前記ゲート電極および前記半導体膜を覆う層間絶縁膜と、
前記層間絶縁膜上に、前記ゲート電極と電気的に接続された電極、前記ドレイン領域と電気的に接続されたドレイン電極、および前記ソース領域と電気的に接続されたソース電極と、を有しており、
前記電極、前記ドレイン電極、および前記ソース電極は、同一層上に形成されており、
前記電極は、２つに分岐しており、
分岐した前記電極は、前記ゲート電極上で互いに間をあけて並置されており、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記ゲート電極の端部と部分的に重なり、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記チャネル形成領域と前記ドレイン領域との境界及び前記チャネル形成領域とソース領域との境界と重なり、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記ソース領域の一部及び前記ドレイン領域の一部と重なることを特徴とする半導体装置。 - 第１の導電層と、前記第１の導電層上に前記第１の導電層よりも幅の小さい第２の導電層と、を有するゲート電極と、
ゲート絶縁膜と、
前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、ドレイン領域と、ソース領域と、前記チャネル形成領域と前記ドレイン領域との間に第１のＬＤＤ領域と、前記チャネル形成領域と前記ソース領域との間に第２のＬＤＤ領域と、を有する半導体膜と、
前記ゲート電極および前記半導体膜を覆う層間絶縁膜と、
前記層間絶縁膜上に、前記ゲート電極と電気的に接続された電極、前記ドレイン領域と電気的に接続されたドレイン電極、および前記ソース領域と電気的に接続されたソース電極と、を有しており、
前記電極、前記ドレイン電極、および前記ソース電極は、同一層上に形成されており、
前記第１の導電層の一部は、前記ゲート絶縁膜を間に挟んで前記第１及び前記第２のＬＤＤ領域と重なり、
前記電極は、２つに分岐しており、
分岐した前記電極は、前記ゲート電極上で互いに間をあけて並置されており、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記ゲート電極の端部と部分的に重なり、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記第１及び前記第２のＬＤＤ領域と重なり、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記ソース領域の一部及び前記ドレイン領域の一部と重なることを特徴とする半導体装置。 - 第１のゲート電極と、
前記第１のゲート電極上の第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上で、前記第１のゲート絶縁膜を間に挟んで前記第１のゲート電極と重なるチャネル形成領域と、ドレイン領域と、ソース領域と、前記チャネル形成領域と前記ドレイン領域との間に第１のＬＤＤ領域と、前記チャネル形成領域と前記ソース領域との間に第２のＬＤＤ領域と、を有する半導体膜と、
前記半導体膜上の第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を間に挟んで前記チャネル形成領域と重なる第２のゲート電極と、
前記第２のゲート電極および前記半導体膜を覆う層間絶縁膜と、
前記層間絶縁膜上に、前記第２ゲート電極と電気的に接続された電極、前記ドレイン領域と電気的に接続されたドレイン電極、および前記ソース領域と電気的に接続されたソース電極と、を有しており、
前記電極、前記ドレイン電極、および前記ソース電極は、同一層上に形成されており、
前記電極は、２つに分岐しており、
分岐した前記電極は、前記第１のゲート電極上で互いに間をあけて並置されており、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記第１および第２のゲート電極の端部と部分的に重なり、
分岐した前記電極は、前記層間絶縁膜を間に挟んで、前記第１及び前記第２のＬＤＤ領域と重なることを特徴とする半導体装置。 - 請求項１乃至３のいずれか一において、
前記ゲート電極と分岐した前記電極のコンタクト部は、前記半導体層と重ならないことを特徴とする半導体装置。 - 請求項４において、
前記第２のゲート電極と分岐した前記電極のコンタクト部は、前記半導体層と重ならないことを特徴とする半導体装置。 - 請求項１乃至６のいずれか一において、
前記層間絶縁膜は、平坦な表面を有していることを特徴とする半導体装置。 - 請求項１乃至７のいずれか一に記載の半導体装置を有する電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199012A JP5177923B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体装置および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199012A JP5177923B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体装置および電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003017502A JP2003017502A (ja) | 2003-01-17 |
| JP2003017502A5 JP2003017502A5 (ja) | 2008-07-24 |
| JP5177923B2 true JP5177923B2 (ja) | 2013-04-10 |
Family
ID=19036362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001199012A Expired - Fee Related JP5177923B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5177923B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3991883B2 (ja) * | 2003-02-20 | 2007-10-17 | 日本電気株式会社 | 薄膜トランジスタ基板の製造方法 |
| JP4377640B2 (ja) | 2003-09-19 | 2009-12-02 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| US20120153289A1 (en) * | 2009-09-01 | 2012-06-21 | Sharp Kabushiki Kaisha | Semiconductor device, active matrix substrate, and display device |
| WO2011052382A1 (en) | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP6737620B2 (ja) * | 2016-04-04 | 2020-08-12 | 株式会社ジャパンディスプレイ | 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法 |
| CN109037232B (zh) * | 2017-06-08 | 2019-11-01 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板以及显示装置 |
| JP7333162B2 (ja) * | 2018-03-07 | 2023-08-24 | 株式会社ジャパンディスプレイ | 表示装置 |
| KR102579829B1 (ko) * | 2018-03-22 | 2023-09-18 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 |
| KR20220117971A (ko) * | 2021-02-17 | 2022-08-25 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555576A (ja) * | 1991-08-29 | 1993-03-05 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3173135B2 (ja) * | 1992-06-24 | 2001-06-04 | セイコーエプソン株式会社 | 薄膜半導体装置及びその製造方法 |
| JP3334313B2 (ja) * | 1994-01-19 | 2002-10-15 | 日本電信電話株式会社 | 横形ｍｏｓ電界効果トランジスタ |
| JPH10189954A (ja) * | 1996-12-20 | 1998-07-21 | Sony Corp | 半導体装置 |
| JP4126156B2 (ja) * | 1998-01-30 | 2008-07-30 | 株式会社日立製作所 | 液晶表示装置 |
| JP4159712B2 (ja) * | 1998-11-17 | 2008-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置、アクティブマトリクス型表示装置、液晶表示装置、エレクトロルミネッセンス表示装置、ビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末 |
-
2001
- 2001-06-29 JP JP2001199012A patent/JP5177923B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003017502A (ja) | 2003-01-17 |
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