KR950009977A - 절연막상에 형성된 단결정 반도체막을 갖는 다층구조체 및 그 제조방법 - Google Patents

절연막상에 형성된 단결정 반도체막을 갖는 다층구조체 및 그 제조방법 Download PDF

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Abstract

다층구조체와 그 제조방법 및 상기 다층구조체를 사용해서 제조된 반도체장치와 그 제조방법에 관한 것으로서, 매우 높은 집적밀도를 갖고 고속동작이 가능한 반도체장치를 형성하기 위해, 지지기판, 지지기판상에 적층된 제1의 절연층, 비정질 또는 다결정 반도체로 이루어지는 제1의 반도체층, 제2의 절연층 및 단결정 반도체로 이루어지는 제2의 반도체층을 마련한다.
이러한 장치를 이용하는 것에 의해, 반도체장치의 동작속도를 현저하게 향상시킬 수 있고, 고성능의 반도체장치를 저가로 제조할 수 있으며, 컬렉터저항을 대폭으로 저감해서 반도체장치 및 그것을 사용한 집적회로의 고속동작을 향상시킬 수 있다.

Description

절연막상에 형성된 단결정 반도체막을 갖는 다층구조체 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1의 실시예의 공정도,
제5도는 본 발명의 제4의 실시예의 공정도.

Claims (26)

  1. 지지기판, 상기 지지기판상에 적층된 제1의 절연층, 비정질 또는 다결정 반도체로 이루어지는 제1의 반도체층, 제2의 절연층 및 단결정 반도체로 이루어지는 제2의 반도체층을 포함하는 다층구조체.
  2. 제1항에 있어서, 상기 제1의 반도체층 및 상기 제2의 반도체층은 다른 재료로 이루어지는 다층구조체.
  3. 제2항에 있어서, 상기 제2의 반도체층은 화합물 반도체층인 다층구조체.
  4. 제1항에 있어서, 상기 제1의 반도체층 및 상기 제2의 반도체층은 동일한 재료로 이루어지는 다층구조체.
  5. 제4항에 있어서, 상기 제1의 반도체층은 다결정 실리콘으로 이루어지고, 상기 제2의 반도체층은 단결정 실리콘으로 이루어지는 다층구조체.
  6. 제1항에 있어서, 상기 지지기판은 단결정 실리콘으로 이루어지는 다층구조체.
  7. 제1항에 있어서, 상기 제1의 반도체층의 적어도 일부는 상기 제1의 절연층과는 다른 재료로 이루어지는 절연층에 의해 치환되는 다층구조체.
  8. 적어도 제1의 절연층을 포함하는 막을 지지기판의 주표면상에 형성하는 공정, 적어도 제2의 절연층을 포함하는 막을 단결정 반도체기판의 주표면상에 형성하는 공정, 상기 지지기판과 상기 단결정 반도체기판을 상기 지지기판의 주표면상에 형성된 막과 상기 단결정 반도체기판의 주표면상에 형성된 막이 서로 대향하도록 배치하는 공정, 상기 지지기판의 주표면상에 형성된 막과 상기 단결정 반도체기판의 주표면상에 형성된 막을 서로 직접 접착시키는 공정, 상기 단결정 바도체기판의 두께를 이면측에서 얇게하는 공정을 포함하는 다층구조체의 제조방법.
  9. 제8항에 있어서, 상기 단결정 반도체기판의 두께를 이면측에서 얇게하는 상기 공정은 연삭 및 연마에 의해 실행되는 다층구조체의 제조방법.
  10. 제9항에 있어서, 상기 제1의 절연층은 상기 지지기판의 주표면상에 형성되고, 상기 제2의 절연층과 비정질 또는 다결정 바도체층은 상기 단결정 반도체기판의 주표면상에 적층되어 있는 다층구조체의 제조방법.
  11. 제10항에 있어서, 상기 제1의 절연층과 상기 비정질 또는 다결정 반도체층은 서로 직접 접착되는 다층구조체의 제조방법.
  12. 지지기판을 마련하는 공정, 단결정 반도체기판의 주표면상에 제2의 절연층, 비정질 또는 다결정 반도체층 및 제1의 절연층을 적층시키는 공정 및 상기 지지기판의 주표면상과 상기 제1의 절연층을 서로 직접 접착시키는 공정을 포함하는 다층구조체의 제조방법.
  13. 단결정 반도체기판을 마련하는 공정, 지지기판의 주표면상에 제2의 절연층, 비정질 또는 다결정 반도체층 및 제1의 절연층을 적층시키는 공정과 상기 단결정 반도체기판의 주표면상과 상기 제1의 절연층을 서로 직접 접착시키는 공정을 포함하는 다층구조체의 제조방법.
  14. 단결정 반도체기판, 상기 단결정 반도체기판 표면의 제1의 영역상에 적층되는 절연막, 도전막 및 단결정 반도체막과 상기 단결정 반도체기판 표면의 상기 제1의 영역과는 다른 제2의 영역상에 적층되는 절연막, 도전막 및 단결정 반도체막을 포함하고, 상기 제1의 영역상에 형성된 상기 단결정 반도체막과 상기 제2의 영역상에 형성된 상기 단결정 반도체막상에는각각 서로 다른 반도체장치의 적어도 일부가 형성되는 반도체장치.
  15. 제14항에 있어서, 상기 제1의 영역상에 형성된 상기 단결정 반도체막과 상기 제1의 영역상에 형성된 상기 단결정 반도체막상에는 각각 바이폴라 트랜지스터 및 MOS 트랜지스터의 적어도 일부가 형성되어 있는 반도체장치.
  16. 제14항에 있어서, 상기 제1의 영역은 상기 단결정 반도체막의 표면에서 상기 다층 적층구조체의 표면으로 연장하는 절연막 영역으로 둘러싸여 있는 반도체장치.
  17. 제14항에 있어서, 상기 제1의 영역상에 형성된 상기 도전막은 상기 단결정 반도체막에 형성된 열린구멍부를 거쳐서 상기 단결정 반도체막의 표면상으로 연장하는 반도체장치.
  18. 제14항에 있어서, 상기 제1의 영역과 상기 제2의 영역은 상기 제1의 영역과 상기 제2의 영역 사이에 형성된 두꺼운 절연막에 의해 서로 분리되어 있는 반도체장치.
  19. 제14항에 있어서, 상기 제1의 영역과 상기 제2의 영역상에 적층된 상기 절연막, 상기 도전막 및 상기 단결정 반도체막은 각각 상기 제1의 영역 및 제2의 영역을 연속해서 덮도록 형성되어 있는 반도체장치.
  20. 제14항에 있어서, 상기 MOS 트랜지스터의 게이트전극은 상기 도전막상에 형성된 상기 절연막내에 매립되어 있는 반도체장치.
  21. 제20항에 있어서, 상기 단결정 반도체막의 상기 게이트전극에 대응하는 위치에는 게이트 절연막을 거쳐서 제2의 게이트전극이 형성되어 있는 반도체장치.
  22. 다층적층구조체의 주표면상에 절연막으로 이루어지는 제1의 막, 도전막으로 이루어지는 제2의 막, 단결정 반도체로 이루어지는 제3의 막을 적층시키는 공정, 상기 제3의 막에서 상기 제2의 막을 거쳐서 상기 제1의 막으로 연장하는 소자간 분리영역을 형성하는 공정, 상기 제3의 영역의 원하는 영역상에 트랜지스터의 적어도 일부를 형성하는 공정, 상기 소자간 분리영역으로 둘러싸인 상기 제3의 막의 원하는 부분을 에칭해서 열린구멍부를 형성하고, 상기 열린구멍부를 거쳐서 상기 제2의 막을 에칭해서 상기 소자간 분리영역으로 둘러싸인 상기 제2의 영역을 제거하여 터널을 형성하는 공정, 상기 터널을 도전성 물질로 충진해서 상기 제3의 막과 pn접합을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  23. 제22항에 있어서, 상기 제2의 막을 형성하는 상기 공정과 상기 제3의 막을 형성하는 상기 공정 사이에 절연막으로 이루어지는 제4의 막을 형성하는 공정이 삽입되는 반도체장치의 제조방법.
  24. 제23항에 있어서, 상기 제1의 막, 상기 제2의 막, 상기 제3의 막 및 상기 제4의 막을 적층시키는 상기 공정은 상기 다층구조체상에 상기 제3의 막 및 제4의 막이 서로 적층되는 제2의 구조체를 상기 제2의 막과 상기 제4의 막이 서로 대향해서 밀착되도록 직접 접착시키고, 제2의 다층적층구조체의 두께를 이면측에서 얇게 하는 것에 의해 실행되는 반도체장치의 제조방법.
  25. 다층적층구조체의 주표면상에 절연막으로 이루어지는 제1의 막, 도전막으로 이루어지는 제2의 막, 절연막으로 이루어지는 제4의 막, 절연막으로 이루어지는 제5의 막 및 단결정 반도체로 이루어지는 제3의 막을 적층시키는 공정과 상기 제3의 막내에 도전막으로 이루어지는 게이트전극을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  26. 제25항에 있어서 상기 제1, 제2, 제4, 제5 및 제3의 막을 적층시키는 상기 공정은 상기 다층적층구조체상에 상기 제1, 제2 및 제4의 막을 적층시키는 제1의 구조체와 제1의 기판상에 상기 제3의 및 제5의 막이 서로 적층되는 제2의 구조체를 상기 제4의 막과 상기 제5의 막이 서로 대향해서 밀착되도록 직접 접착시키고, 제2의 다층적층구조체의 두께를 이면측에서 얇게 하는 것에 의해 실행되는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100730669B1 (ko) * 2004-07-30 2007-06-21 세이코 엡슨 가부시키가이샤 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법
KR100750326B1 (ko) * 2000-06-27 2007-08-17 소니 가부시끼 가이샤 반도체 장치의 제조 방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970011972A (ko) * 1995-08-11 1997-03-29 쯔지 하루오 투과형 액정 표시 장치 및 그 제조 방법
JP3027541B2 (ja) * 1995-09-27 2000-04-04 シャープ株式会社 液晶表示装置
JPH0990421A (ja) * 1995-09-27 1997-04-04 Sharp Corp 液晶表示装置およびその製造方法
JP3272212B2 (ja) * 1995-09-29 2002-04-08 シャープ株式会社 透過型液晶表示装置およびその製造方法
US5995178A (en) * 1995-10-16 1999-11-30 Sharp Kabushiki Kaisha Active matrix liquid crystal panel and method for repairing defect therein
JP3187306B2 (ja) * 1995-10-31 2001-07-11 シャープ株式会社 透過型液晶表示装置
JP3205501B2 (ja) * 1996-03-12 2001-09-04 シャープ株式会社 アクティブマトリクス表示装置およびその修正方法
JPH09331049A (ja) * 1996-04-08 1997-12-22 Canon Inc 貼り合わせｓｏｉ基板の作製方法及びｓｏｉ基板
US6383849B1 (en) * 1996-06-29 2002-05-07 Hyundai Electronics Industries Co., Ltd. Semiconductor device and method for fabricating the same
KR100218347B1 (ko) * 1996-12-24 1999-09-01 구본준 반도체기판 및 그 제조방법
US6476445B1 (en) 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
WO2001006546A2 (en) 1999-07-16 2001-01-25 Massachusetts Institute Of Technology Silicon on iii-v semiconductor bonding for monolithic optoelectronic integration
US6984571B1 (en) * 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP2001237249A (ja) * 2000-02-21 2001-08-31 Hitachi Ltd 半導体装置およびその製造方法
US6562666B1 (en) 2000-10-31 2003-05-13 International Business Machines Corporation Integrated circuits with reduced substrate capacitance
US6380589B1 (en) * 2001-01-30 2002-04-30 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) tunneling junction transistor SRAM cell
US20020158245A1 (en) * 2001-04-26 2002-10-31 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing binary metal oxide layers
US7019332B2 (en) * 2001-07-20 2006-03-28 Freescale Semiconductor, Inc. Fabrication of a wavelength locker within a semiconductor structure
US6855992B2 (en) * 2001-07-24 2005-02-15 Motorola Inc. Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same
US6794237B2 (en) * 2001-12-27 2004-09-21 Texas Instruments Incorporated Lateral heterojunction bipolar transistor
US20040079285A1 (en) * 2002-10-24 2004-04-29 Motorola, Inc. Automation of oxide material growth in molecular beam epitaxy systems
US6885065B2 (en) * 2002-11-20 2005-04-26 Freescale Semiconductor, Inc. Ferromagnetic semiconductor structure and method for forming the same
US6963090B2 (en) * 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
JP4457798B2 (ja) * 2004-07-29 2010-04-28 セイコーエプソン株式会社 半導体装置の製造方法
JP4845357B2 (ja) * 2004-08-26 2011-12-28 ラピスセミコンダクタ株式会社 半導体装置とその製造方法
US7358164B2 (en) * 2005-06-16 2008-04-15 International Business Machines Corporation Crystal imprinting methods for fabricating substrates with thin active silicon layers
US7473985B2 (en) * 2005-06-16 2009-01-06 International Business Machines Corporation Hybrid oriented substrates and crystal imprinting methods for forming such hybrid oriented substrates
WO2007032632A1 (en) * 2005-09-13 2007-03-22 Hanvision Co., Ltd. Method of fabricating silicon/dielectric multi-layer semiconductor structures using layer transfer technology and also a three-dimensional multi-layer semiconductor device and stacked layer type image sensor using the same method, and a method of manufacturing a three-dimensional multi- layer semiconductor device and the st
KR100619549B1 (ko) * 2005-09-13 2006-09-01 (주)한비젼 다층 기판을 이용한 이미지 센서의 포토 다이오드 제조방법및 그 콘택방법 및 그 구조
US20080079084A1 (en) * 2006-09-28 2008-04-03 Micron Technology, Inc. Enhanced mobility MOSFET devices
WO2012073558A1 (ja) 2010-11-29 2012-06-07 大日本印刷株式会社 評価用基板、欠陥検査方法及び欠陥検出装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089953A (ja) * 1983-10-22 1985-05-20 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
US4974041A (en) * 1986-08-25 1990-11-27 Hughes Aircraft Company Integrated circuit structure with multiple common planes and method of forming the same
US4875086A (en) * 1987-05-22 1989-10-17 Texas Instruments Incorporated Silicon-on-insulator integrated circuits and method
JPH0469966A (ja) * 1990-07-10 1992-03-05 Hitachi Ltd 半導体集積回路装置
JPH04115572A (ja) * 1990-09-05 1992-04-16 Fujitsu Ltd Ｓｏｉ基板及びその製造方法
JPH04129267A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd 半導体基板およびその製造方法
JPH0824193B2 (ja) * 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
JPH04192359A (ja) * 1990-11-24 1992-07-10 Sharp Corp 半導体装置及びその半導体装置の製造方法
JP3070099B2 (ja) * 1990-12-13 2000-07-24 ソニー株式会社 スタティックｒａｍ
JPH04356929A (ja) * 1991-06-03 1992-12-10 Hitachi Ltd 半導体装置
US5355330A (en) * 1991-08-29 1994-10-11 Hitachi, Ltd. Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode
JPH05198739A (ja) * 1991-09-10 1993-08-06 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100750326B1 (ko) * 2000-06-27 2007-08-17 소니 가부시끼 가이샤 반도체 장치의 제조 방법
KR100730669B1 (ko) * 2004-07-30 2007-06-21 세이코 엡슨 가부시키가이샤 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
KR100372478B1 (ko) 2003-05-09
US5523602A (en) 1996-06-04
JPH07122719A (ja) 1995-05-12
JP3644980B2 (ja) 2005-05-11

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