JPH05182979A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05182979A JPH05182979A JP4000187A JP18792A JPH05182979A JP H05182979 A JPH05182979 A JP H05182979A JP 4000187 A JP4000187 A JP 4000187A JP 18792 A JP18792 A JP 18792A JP H05182979 A JPH05182979 A JP H05182979A
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Abstract
(57)【要約】
【目的】本発明は、絶縁性基板等の上に形成されたバイ
ポーラトランジスタを含む半導体装置に関し、絶縁性基
板等の上に形成されたバイポーラトランジスタを含む、
表面が平坦化され、かつ浮遊容量が低減された半導体装
置を提供することを目的とする。 【構成】基板上の凸形状の一導電型の第１の半導体層４
０と、第１の半導体層４０の側壁に形成された絶縁膜41
ａと、絶縁膜41ａにより第１の半導体層４０と絶縁さ
れ、かつ第１の半導体層４０の周囲の凹部に形成された
反対導電型の第２の半導体層42ａと、第１の半導体層４
０と第２の半導体層42ａとを接続するように形成された
反対導電型の第３の半導体層44ａと、第１の半導体層４
０と接続する第１の電極５０と、第２の半導体層42ａと
接続する第２の電極５１と、第３の半導体層44ａと接続
する第３の電極とを有することを含み構成する。
ポーラトランジスタを含む半導体装置に関し、絶縁性基
板等の上に形成されたバイポーラトランジスタを含む、
表面が平坦化され、かつ浮遊容量が低減された半導体装
置を提供することを目的とする。 【構成】基板上の凸形状の一導電型の第１の半導体層４
０と、第１の半導体層４０の側壁に形成された絶縁膜41
ａと、絶縁膜41ａにより第１の半導体層４０と絶縁さ
れ、かつ第１の半導体層４０の周囲の凹部に形成された
反対導電型の第２の半導体層42ａと、第１の半導体層４
０と第２の半導体層42ａとを接続するように形成された
反対導電型の第３の半導体層44ａと、第１の半導体層４
０と接続する第１の電極５０と、第２の半導体層42ａと
接続する第２の電極５１と、第３の半導体層44ａと接続
する第３の電極とを有することを含み構成する。
Description
【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図６） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例（図１〜図５） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しく言えば、絶縁性基板等の上に形成されたバイポ
ーラトランジスタを含む半導体装置に関する。
に詳しく言えば、絶縁性基板等の上に形成されたバイポ
ーラトランジスタを含む半導体装置に関する。
【０００３】
【従来の技術】図６（ａ），（ｂ）は、従来例の絶縁性
基板上に形成されたバイポーラトランジスタを含む半導
体装置について説明する断面図で、それぞれ異なる構造
を有する。
基板上に形成されたバイポーラトランジスタを含む半導
体装置について説明する断面図で、それぞれ異なる構造
を有する。
【０００４】図６（ａ）において、２は半導体基板１上
の第１の絶縁層、３は第１の絶縁層２上に選択的に形成
された、凸形状を有するコレクタ領域層で、ベースと接
続するコレクタ活性領域層３ａと、このコレクタ活性領
域層３ａと接続し、コレクタ電極と接続するコレクタ引
出し領域層３ｂとから構成される。４は凸形状を有する
コレクタ領域層３の周辺部の凹部に埋められた第２の絶
縁層、５はコレクタ活性領域層３ａと接続する、半導体
層からなるベース層、６はコレクタ活性領域層３ａ上の
ベース層５の上に選択的に形成された第３の絶縁層、７
は第３の絶縁層６上であって、コレクタ活性領域層３ａ
の上方の部分のみ選択的に除去され、かつ別の領域でベ
ース層５と接続する、半導体層からなるベース引出し
層、８は絶縁のためにベース引出し層７等を被覆する第
４の絶縁層、９はコレクタ引出し領域層３ｂ上の第４の
絶縁層８に形成されたコレクタコンタクトホール、１０
はベース引出し層７上の第４の絶縁層８に形成されたベ
ースコンタクトホール、１１はコレクタ活性領域層３ａ
上のべース層５の上の第３の絶縁層６及び第４の絶縁層
８に形成されたエミッタコンタクトホール、１２はエミ
ッタコンタクトホール１１の底部のベース層５と接続す
るエミッタ引出し電極としての半導体層で、ベース層５
との界面にエミッタ接合が形成されている。１３はコレ
クタコンタクトホール９底部のコレクタ引出し領域層２
ｂと接続するコレクタ電極、１４はベースコンタクトホ
ール１０底部のベース引出し層７と接続するベース電
極，１５はエミッタコンタクトホール１１内の半導体層
１２と接続するエミッタ電極である。
の第１の絶縁層、３は第１の絶縁層２上に選択的に形成
された、凸形状を有するコレクタ領域層で、ベースと接
続するコレクタ活性領域層３ａと、このコレクタ活性領
域層３ａと接続し、コレクタ電極と接続するコレクタ引
出し領域層３ｂとから構成される。４は凸形状を有する
コレクタ領域層３の周辺部の凹部に埋められた第２の絶
縁層、５はコレクタ活性領域層３ａと接続する、半導体
層からなるベース層、６はコレクタ活性領域層３ａ上の
ベース層５の上に選択的に形成された第３の絶縁層、７
は第３の絶縁層６上であって、コレクタ活性領域層３ａ
の上方の部分のみ選択的に除去され、かつ別の領域でベ
ース層５と接続する、半導体層からなるベース引出し
層、８は絶縁のためにベース引出し層７等を被覆する第
４の絶縁層、９はコレクタ引出し領域層３ｂ上の第４の
絶縁層８に形成されたコレクタコンタクトホール、１０
はベース引出し層７上の第４の絶縁層８に形成されたベ
ースコンタクトホール、１１はコレクタ活性領域層３ａ
上のべース層５の上の第３の絶縁層６及び第４の絶縁層
８に形成されたエミッタコンタクトホール、１２はエミ
ッタコンタクトホール１１の底部のベース層５と接続す
るエミッタ引出し電極としての半導体層で、ベース層５
との界面にエミッタ接合が形成されている。１３はコレ
クタコンタクトホール９底部のコレクタ引出し領域層２
ｂと接続するコレクタ電極、１４はベースコンタクトホ
ール１０底部のベース引出し層７と接続するベース電
極，１５はエミッタコンタクトホール１１内の半導体層
１２と接続するエミッタ電極である。
【０００５】上記の半導体装置はエミッタコンタクトホ
ール１１の周囲にベース層５及びベース引出し層７を積
層しているので、エミッタコンタクトホール１１が微細
化された場合、エミッタコンタクトホール１１のアスペ
クト比が大きくなる。このため、エミッタ引出し電極と
しての半導体層１２及びエミッタ電極１５を形成する
と、ステップカバレージが悪化するという問題がある。
ール１１の周囲にベース層５及びベース引出し層７を積
層しているので、エミッタコンタクトホール１１が微細
化された場合、エミッタコンタクトホール１１のアスペ
クト比が大きくなる。このため、エミッタ引出し電極と
しての半導体層１２及びエミッタ電極１５を形成する
と、ステップカバレージが悪化するという問題がある。
【０００６】そこで、平坦化を維持する必要がある場
合、図６（ｂ）のような構造のバイポーラトランジスタ
が用いられている。図６（ｂ）において、１７は半導体
基板１６上の第５の絶縁層、１８はこの第５の絶縁層１
７上に選択的に形成された、凸形状を有するコレクタ領
域層で、ベースと接続するコレクタ活性領域層18ａと、
このコレクタ活性領域層18ａと接続し、コレクタ電極と
接続するコレクタ引出し領域層18ｂとから構成される。
１９はコレクタ活性領域層18ａに形成されたベース領域
層、２０は凸形状を有するコレクタ領域層１８の周辺部
の凹部に埋められた第６の絶縁層で、ベース領域層１９
の側部が第６の絶縁層２０に被覆されないように形成さ
れている。２１は第６の絶縁層２０上に形成され、かつ
ベース領域層１９の側部と接続するように形成された、
半導体層からなるベース引出し層で、上記の各層の形成
後の表面は平坦になっている。２２はベース領域層１９
に形成されたエミッタ領域層、２３はベース引出し層２
１，ベース領域層１９及びエミッタ領域層２２を被覆す
る第７の絶縁層、２４，２５は第７の絶縁層２３に形成
されたベースコンタクトホール，エミッタコンタクトホ
ール、２６，２７はベースコンタクトホール２４，エミ
ッタコンタクトホール２５底部のベース引出し層２１，
エミッタ領域層２２に接続するベース電極，エミッタ電
極である。
合、図６（ｂ）のような構造のバイポーラトランジスタ
が用いられている。図６（ｂ）において、１７は半導体
基板１６上の第５の絶縁層、１８はこの第５の絶縁層１
７上に選択的に形成された、凸形状を有するコレクタ領
域層で、ベースと接続するコレクタ活性領域層18ａと、
このコレクタ活性領域層18ａと接続し、コレクタ電極と
接続するコレクタ引出し領域層18ｂとから構成される。
１９はコレクタ活性領域層18ａに形成されたベース領域
層、２０は凸形状を有するコレクタ領域層１８の周辺部
の凹部に埋められた第６の絶縁層で、ベース領域層１９
の側部が第６の絶縁層２０に被覆されないように形成さ
れている。２１は第６の絶縁層２０上に形成され、かつ
ベース領域層１９の側部と接続するように形成された、
半導体層からなるベース引出し層で、上記の各層の形成
後の表面は平坦になっている。２２はベース領域層１９
に形成されたエミッタ領域層、２３はベース引出し層２
１，ベース領域層１９及びエミッタ領域層２２を被覆す
る第７の絶縁層、２４，２５は第７の絶縁層２３に形成
されたベースコンタクトホール，エミッタコンタクトホ
ール、２６，２７はベースコンタクトホール２４，エミ
ッタコンタクトホール２５底部のベース引出し層２１，
エミッタ領域層２２に接続するベース電極，エミッタ電
極である。
【０００７】
【発明が解決しようとする課題】ところで、図６（ｂ）
のバイポーラトランジスタは、ベース領域層１９とベー
ス引出し層２１との接続部19ａでは、接続を確実にする
ためベース引出し層２１からベース領域層１９に高濃度
の導電型不純物が導入されている。
のバイポーラトランジスタは、ベース領域層１９とベー
ス引出し層２１との接続部19ａでは、接続を確実にする
ためベース引出し層２１からベース領域層１９に高濃度
の導電型不純物が導入されている。
【０００８】この場合、図６（ｂ）に示すように、接続
部19ａの部分だけベース領域層１９の面積が大きくな
り、かつ、高濃度であるためベース接合の空乏層が余り
広がらないため、容量が増加するという問題がある。
部19ａの部分だけベース領域層１９の面積が大きくな
り、かつ、高濃度であるためベース接合の空乏層が余り
広がらないため、容量が増加するという問題がある。
【０００９】本発明は、かかる従来技術の問題点に鑑み
て創作されたものであり、絶縁性基板等の上に形成され
たバイポーラトランジスタを含む、表面が平坦化され、
かつ浮遊容量が低減された半導体装置の提供を目的とす
る。
て創作されたものであり、絶縁性基板等の上に形成され
たバイポーラトランジスタを含む、表面が平坦化され、
かつ浮遊容量が低減された半導体装置の提供を目的とす
る。
【００１０】
【課題を解決するための手段】上記課題は、第１に、基
板上に選択的に形成された凸形状の一導電型の第１の半
導体層と、前記第１の半導体層の側壁に形成された前記
第１の半導体層を絶縁する絶縁膜と、前記絶縁膜により
前記第１の半導体層と絶縁され、かつ前記凸形状の第１
の半導体層の周囲の凹部に形成された反対導電型の第２
の半導体層と、前記第１の半導体層と前記第２の半導体
層とを接続するように形成された反対導電型の第３の半
導体層と、前記第１の半導体層と接続する第１の電極
と、前記第２の半導体層と接続する第２の電極と、前記
第３の半導体層と接続する第３の電極とを有することを
特徴とする半導体装置によって達成され、第２に、前記
基板は絶縁基板であることを特徴とする第１の発明に記
載の半導体装置によって達成され、第３に、前記基板は
反対導電型の半導体基板であり、かつ該半導体基板上の
前記第２の半導体層との間には前記絶縁膜が介在してい
ることを特徴とする第１の発明に記載の半導体装置によ
って達成され、第４に、前記第１の半導体層はコレクタ
領域層であり、前記第３の半導体層はベース層であり、
前記第２の半導体層はベース引出し層であり、前記第３
の半導体層と第３の電極との境界部にエミッタ接合が形
成されていることを特徴とする第１，第２又は第３の発
明に記載の半導体装置によって達成される。
板上に選択的に形成された凸形状の一導電型の第１の半
導体層と、前記第１の半導体層の側壁に形成された前記
第１の半導体層を絶縁する絶縁膜と、前記絶縁膜により
前記第１の半導体層と絶縁され、かつ前記凸形状の第１
の半導体層の周囲の凹部に形成された反対導電型の第２
の半導体層と、前記第１の半導体層と前記第２の半導体
層とを接続するように形成された反対導電型の第３の半
導体層と、前記第１の半導体層と接続する第１の電極
と、前記第２の半導体層と接続する第２の電極と、前記
第３の半導体層と接続する第３の電極とを有することを
特徴とする半導体装置によって達成され、第２に、前記
基板は絶縁基板であることを特徴とする第１の発明に記
載の半導体装置によって達成され、第３に、前記基板は
反対導電型の半導体基板であり、かつ該半導体基板上の
前記第２の半導体層との間には前記絶縁膜が介在してい
ることを特徴とする第１の発明に記載の半導体装置によ
って達成され、第４に、前記第１の半導体層はコレクタ
領域層であり、前記第３の半導体層はベース層であり、
前記第２の半導体層はベース引出し層であり、前記第３
の半導体層と第３の電極との境界部にエミッタ接合が形
成されていることを特徴とする第１，第２又は第３の発
明に記載の半導体装置によって達成される。
【００１１】
【作用】本発明の半導体装置によれば、第２の半導体層
からなるベース引出し層が凸部の周辺部の凹部に埋め込
まれて表面が平坦化されており、かつ側部が絶縁された
第１の半導体層からなるコレクタ領域層の上部で第３の
半導体層からなるベース層が接続されている。
からなるベース引出し層が凸部の周辺部の凹部に埋め込
まれて表面が平坦化されており、かつ側部が絶縁された
第１の半導体層からなるコレクタ領域層の上部で第３の
半導体層からなるベース層が接続されている。
【００１２】従って、容量はコレクタ領域層とベース層
との間の動作に必要なベース接合の容量だけとなる。こ
れにより、浮遊容量を増加させることなく、平坦化を図
ることができる。
との間の動作に必要なベース接合の容量だけとなる。こ
れにより、浮遊容量を増加させることなく、平坦化を図
ることができる。
【００１３】
【実施例】図１（ａ）〜（ｄ），図２（ｅ）〜（ｈ），
図３（ｇ）〜（ｉ）は、本発明の第１の実施例のバイポ
ーラトランジスタを含む半導体装置の製造方法について
説明する断面図である。
図３（ｇ）〜（ｉ）は、本発明の第１の実施例のバイポ
ーラトランジスタを含む半導体装置の製造方法について
説明する断面図である。
【００１４】まず、図１（ａ）に示すように、シリコン
からなる第１の半導体基板３２上に膜厚約３μｍのSiO2
膜からなる第１の絶縁層３３が形成された第１の基板
（基板）３１と、ｎ型の第２の半導体基板３６の表面に
１×１０20ｃｍ-3以上の濃度のｎ型不純物のリンの導入
により深さ約0.5 〜１μｍのｎ+ 層３５が形成された第
２の基板３４とを、第２の基板３４のｎ+ 層３５が第１
の基板３１の絶縁層３３と対向するように張り合わせ、
第２の半導体基板３６を研磨又はエッチングにより削
り、厚さ約0.3 μｍの第２の半導体基板３６を残存す
る。
からなる第１の半導体基板３２上に膜厚約３μｍのSiO2
膜からなる第１の絶縁層３３が形成された第１の基板
（基板）３１と、ｎ型の第２の半導体基板３６の表面に
１×１０20ｃｍ-3以上の濃度のｎ型不純物のリンの導入
により深さ約0.5 〜１μｍのｎ+ 層３５が形成された第
２の基板３４とを、第２の基板３４のｎ+ 層３５が第１
の基板３１の絶縁層３３と対向するように張り合わせ、
第２の半導体基板３６を研磨又はエッチングにより削
り、厚さ約0.3 μｍの第２の半導体基板３６を残存す
る。
【００１５】次いで、図１（ｂ）に示すように、第２の
半導体基板３６の厚さ以上の、例えば深さ約0.3 μｍ，
一辺が約0.5 μｍの方形状の凹部３７を選択的に形成す
る。続いて、ｎ+ 層３５に到達するように、図では凹部
３７に対して右側に選択的に、イオン注入によりドーズ
量１×１０15ｃｍ-2以上の濃度でｎ型不純物のリンを導
入し、ｎ+ 領域層３８を形成する。
半導体基板３６の厚さ以上の、例えば深さ約0.3 μｍ，
一辺が約0.5 μｍの方形状の凹部３７を選択的に形成す
る。続いて、ｎ+ 層３５に到達するように、図では凹部
３７に対して右側に選択的に、イオン注入によりドーズ
量１×１０15ｃｍ-2以上の濃度でｎ型不純物のリンを導
入し、ｎ+ 領域層３８を形成する。
【００１６】次に、図１（ｃ）に示すように、凹部３７
を中心として幅約２〜３μｍの領域をレジスト膜６１に
より被覆し、このレジスト膜６１をマスクとしてドライ
エッチングにより第２の半導体基板３６及びｎ+ 層３５
をエッチング・除去する。そして、第２の半導体基板36
ａ，ｎ+ 領域層38ａ及びこれらの下層のｎ+ 層35ａを残
存し、凸部（コレクタ領域層；第１の半導体層）４０を
形成する。なお、第２の半導体基板36ａはコレクタ活性
領域層となり、ｎ+ 領域層38ａ及びｎ+ 層35ａはコレク
タ引出し領域層３９となる次いで、図１（ｄ）に示すよ
うに、膜厚約0.3 μｍのSiO2膜からなる第１の絶縁膜
（絶縁膜）４１と、濃度１×１０20ｃｍ-3以上のｐ型不
純物のボロンが導入された膜厚約0.5 μｍのポリシリコ
ン膜からなる第２の半導体層４２と、膜厚約0.1 μｍの
Si3N4 膜からなる第２の絶縁膜４３とをＣＶＤ法により
順次形成する。
を中心として幅約２〜３μｍの領域をレジスト膜６１に
より被覆し、このレジスト膜６１をマスクとしてドライ
エッチングにより第２の半導体基板３６及びｎ+ 層３５
をエッチング・除去する。そして、第２の半導体基板36
ａ，ｎ+ 領域層38ａ及びこれらの下層のｎ+ 層35ａを残
存し、凸部（コレクタ領域層；第１の半導体層）４０を
形成する。なお、第２の半導体基板36ａはコレクタ活性
領域層となり、ｎ+ 領域層38ａ及びｎ+ 層35ａはコレク
タ引出し領域層３９となる次いで、図１（ｄ）に示すよ
うに、膜厚約0.3 μｍのSiO2膜からなる第１の絶縁膜
（絶縁膜）４１と、濃度１×１０20ｃｍ-3以上のｐ型不
純物のボロンが導入された膜厚約0.5 μｍのポリシリコ
ン膜からなる第２の半導体層４２と、膜厚約0.1 μｍの
Si3N4 膜からなる第２の絶縁膜４３とをＣＶＤ法により
順次形成する。
【００１７】次に、図２（ｅ）に示すように、レジスト
膜６２をマスクとしてドライエッチングガスを用いたド
ライエッチングにより凸部４０及び凸部４０端から所定
の幅の周辺部が表出するように、第３の絶縁膜４３を選
択的に除去する。
膜６２をマスクとしてドライエッチングガスを用いたド
ライエッチングにより凸部４０及び凸部４０端から所定
の幅の周辺部が表出するように、第３の絶縁膜４３を選
択的に除去する。
【００１８】次いで、図２（ｆ）に示すように、凸部４
０上の第２の半導体層４２と第１の絶縁膜４１とを順次
研磨し、凸部４０の側壁に第２の半導体層42ａと第１の
絶縁膜41ａとが残存するように、かつ、凹部３７内に第
１の絶縁膜41ｂを残存する。このとき、残存する第３の
絶縁膜43ａがストッパの働きをする。これにより、ほぼ
平坦な表面の基板が得られる。また、第２の半導体層42
ａはベース引出し層となる。なお、凹部３７と凹部３７
内の第１の絶縁膜41ｂは、後に形成されるベース層の端
部をこの第１の絶縁膜41ｂ上にくるように形成すること
により、後に形成されるベース層の端部であって、ベー
ス層とコレクタ活性領域層36ａとの間のコレクタ接合で
の電界集中を避けるために形成している。
０上の第２の半導体層４２と第１の絶縁膜４１とを順次
研磨し、凸部４０の側壁に第２の半導体層42ａと第１の
絶縁膜41ａとが残存するように、かつ、凹部３７内に第
１の絶縁膜41ｂを残存する。このとき、残存する第３の
絶縁膜43ａがストッパの働きをする。これにより、ほぼ
平坦な表面の基板が得られる。また、第２の半導体層42
ａはベース引出し層となる。なお、凹部３７と凹部３７
内の第１の絶縁膜41ｂは、後に形成されるベース層の端
部をこの第１の絶縁膜41ｂ上にくるように形成すること
により、後に形成されるベース層の端部であって、ベー
ス層とコレクタ活性領域層36ａとの間のコレクタ接合で
の電界集中を避けるために形成している。
【００１９】次に、図２（ｇ）に示すように、基板上に
濃度１×１０20／ｃｍ-3のｐ型不純物のボロンが導入さ
れた膜厚約0.2 μｍのポリシリコン膜からなる第３の半
導体層４４をＣＶＤ法により形成する。
濃度１×１０20／ｃｍ-3のｐ型不純物のボロンが導入さ
れた膜厚約0.2 μｍのポリシリコン膜からなる第３の半
導体層４４をＣＶＤ法により形成する。
【００２０】次いで、図２（ｈ）に示すように、レジス
ト膜６３をマスクとしてドライエッチングにより第３の
半導体層４４を選択的にエッチング・除去し、第２の半
導体層42ａ及びコレクタ領域層４０のコレクタ活性領域
層36ａと接続するように、第３の半導体層44ａを残存す
る。これにより、第３の半導体層44ａはベース層とな
る。
ト膜６３をマスクとしてドライエッチングにより第３の
半導体層４４を選択的にエッチング・除去し、第２の半
導体層42ａ及びコレクタ領域層４０のコレクタ活性領域
層36ａと接続するように、第３の半導体層44ａを残存す
る。これにより、第３の半導体層44ａはベース層とな
る。
【００２１】次に、図３（ｉ）に示すように、基板上に
膜厚約0.8 μｍの第３の絶縁膜４５を形成する。次い
で、図３（ｊ）に示すように、ベース電極を形成すべき
領域の第３の絶縁膜４５をドライエッチング等により選
択的に除去するとともに、コレクタ活性領域層36ａ上方
の第３の絶縁膜４５にエミッタコンタクトホール４８
を、かつコレクタ引出し領域層38ａ上の第３の絶縁膜４
５にコレクタコンタクトホール４６をドライエッチング
等により選択的に形成する。
膜厚約0.8 μｍの第３の絶縁膜４５を形成する。次い
で、図３（ｊ）に示すように、ベース電極を形成すべき
領域の第３の絶縁膜４５をドライエッチング等により選
択的に除去するとともに、コレクタ活性領域層36ａ上方
の第３の絶縁膜４５にエミッタコンタクトホール４８
を、かつコレクタ引出し領域層38ａ上の第３の絶縁膜４
５にコレクタコンタクトホール４６をドライエッチング
等により選択的に形成する。
【００２２】次に、ベース引出し層42ａと接続するベー
ス電極を形成すべき領域の第２の絶縁膜43ａにベースコ
ンタクトホール４７をドライエッチング等により選択的
に形成する。
ス電極を形成すべき領域の第２の絶縁膜43ａにベースコ
ンタクトホール４７をドライエッチング等により選択的
に形成する。
【００２３】次いで、ｎ型のシリコンからなる第４の半
導体層をパターニングしてエミッタコンタクトホール４
８の底部のベース層42ａと接続するエミッタ引出し層４
９を形成する。これにより、エミッタ引出し層４９とベ
ース層44ａとの境界部にエミッタ接合が形成される。な
お、この後、加熱処理を行ってエミッタ引出し層４９か
らｎ型不純物をベース層44ａに拡散し、ｐ型のベース層
44ａ内にｎ型のエミッタ領域層を形成してもよい。
導体層をパターニングしてエミッタコンタクトホール４
８の底部のベース層42ａと接続するエミッタ引出し層４
９を形成する。これにより、エミッタ引出し層４９とベ
ース層44ａとの境界部にエミッタ接合が形成される。な
お、この後、加熱処理を行ってエミッタ引出し層４９か
らｎ型不純物をベース層44ａに拡散し、ｐ型のベース層
44ａ内にｎ型のエミッタ領域層を形成してもよい。
【００２４】次に、コレクタコンタクトホール４６底部
のｎ+ 層38ａ，ベースコンタクトホール４７底部のベー
ス引出し層42ａ及びエミッタコンタクトホール４８内の
エミッタ引出し層４９とそれぞれ接続する、Ａｌ膜から
なるコレクタ電極（第１の電極）５０，ベース電極（第
２の電極）５１及びエミッタ電極５２を形成すると、バ
イポーラトランジスタが完成する。なお、エミッタ電極
５２とエミッタ引出し層４９とが第３の電極を構成す
る。
のｎ+ 層38ａ，ベースコンタクトホール４７底部のベー
ス引出し層42ａ及びエミッタコンタクトホール４８内の
エミッタ引出し層４９とそれぞれ接続する、Ａｌ膜から
なるコレクタ電極（第１の電極）５０，ベース電極（第
２の電極）５１及びエミッタ電極５２を形成すると、バ
イポーラトランジスタが完成する。なお、エミッタ電極
５２とエミッタ引出し層４９とが第３の電極を構成す
る。
【００２５】以上のように、本発明の第１の実施例によ
れば、ベース引出し層42ａが凸部４０の周辺部の凹部に
埋め込まれて表面が平坦化されており、かつコレクタ領
域層としての凸部４０の上層でベース層44ａが接続され
ている。従って、容量はコレクタ活性領域層36ａとベー
ス層44ａとの間の動作に必要なベース接合の容量だけと
なるので、浮遊容量を増加させることなく、平坦化を図
ることができる。
れば、ベース引出し層42ａが凸部４０の周辺部の凹部に
埋め込まれて表面が平坦化されており、かつコレクタ領
域層としての凸部４０の上層でベース層44ａが接続され
ている。従って、容量はコレクタ活性領域層36ａとベー
ス層44ａとの間の動作に必要なベース接合の容量だけと
なるので、浮遊容量を増加させることなく、平坦化を図
ることができる。
【００２６】なお、第１の実施例では選択的に第１の絶
縁膜４１をエッチングして凸部４０の側壁を絶縁してい
るが、図１（ｃ）の工程の後、第２の実施例の図４
（ａ）〜（ｃ）に示すように、第１の絶縁膜５３の異方
性エッチングによりコレクタ領域層としての凸部４０の
側壁に第１の絶縁膜53ａを、また凹部３７内に第１の絶
縁膜53ｂを残存することもできる。この場合、絶縁層３
３上には第１の絶縁膜５３が残存しないが、図４（ｃ）
に示すように、ベース引出し層５４を厚く形成するなり
して平坦化を確保することができる。図中他の符号につ
いては、図１〜図３と同一の符号で示すものは図１〜図
３と同一のものを示す。
縁膜４１をエッチングして凸部４０の側壁を絶縁してい
るが、図１（ｃ）の工程の後、第２の実施例の図４
（ａ）〜（ｃ）に示すように、第１の絶縁膜５３の異方
性エッチングによりコレクタ領域層としての凸部４０の
側壁に第１の絶縁膜53ａを、また凹部３７内に第１の絶
縁膜53ｂを残存することもできる。この場合、絶縁層３
３上には第１の絶縁膜５３が残存しないが、図４（ｃ）
に示すように、ベース引出し層５４を厚く形成するなり
して平坦化を確保することができる。図中他の符号につ
いては、図１〜図３と同一の符号で示すものは図１〜図
３と同一のものを示す。
【００２７】また、第１の実施例では第１の基板３１の
上層部に絶縁層３３を用いているが、第３の実施例の図
５に示すように、基板としてｐ型の半導体基板５５を用
いることもできる。この場合、半導体基板５５とコレク
タ領域層40ａのコレクタ引出し領域層39ａとはｐｎ接合
５６により電気的絶縁が行われ、かつ半導体基板５５と
ベース引出し層42ａとは第１の絶縁膜（絶縁膜）41ａに
より電気的絶縁が行われる。図中他の符号については、
図１〜図３と同一の符号で示すものは図１〜図３と同一
のものを示す。
上層部に絶縁層３３を用いているが、第３の実施例の図
５に示すように、基板としてｐ型の半導体基板５５を用
いることもできる。この場合、半導体基板５５とコレク
タ領域層40ａのコレクタ引出し領域層39ａとはｐｎ接合
５６により電気的絶縁が行われ、かつ半導体基板５５と
ベース引出し層42ａとは第１の絶縁膜（絶縁膜）41ａに
より電気的絶縁が行われる。図中他の符号については、
図１〜図３と同一の符号で示すものは図１〜図３と同一
のものを示す。
【００２８】更に、第１〜第３の実施例では、本発明を
ｎｐｎ型のバイポーラトランジスタに適用しているが、
ｐｎｐ型のバイポーラトランジスタに適用することもで
きる。
ｎｐｎ型のバイポーラトランジスタに適用しているが、
ｐｎｐ型のバイポーラトランジスタに適用することもで
きる。
【００２９】
【発明の効果】以上のように、本発明の半導体装置によ
れば、第２の半導体層からなるベース引出し層が凸部の
周辺部の凹部に埋め込まれて表面が平坦化されており、
かつ側部が絶縁された第１の半導体層からなるコレクタ
領域層の上部で第３の半導体層からなるベース層が接続
されているので、容量はコレクタ領域層とベース層との
間の動作に必要なベース接合の容量だけとなり、従っ
て、浮遊容量を増加させることなく、平坦化を図ること
ができる。
れば、第２の半導体層からなるベース引出し層が凸部の
周辺部の凹部に埋め込まれて表面が平坦化されており、
かつ側部が絶縁された第１の半導体層からなるコレクタ
領域層の上部で第３の半導体層からなるベース層が接続
されているので、容量はコレクタ領域層とベース層との
間の動作に必要なベース接合の容量だけとなり、従っ
て、浮遊容量を増加させることなく、平坦化を図ること
ができる。
【図１】本発明の第１の実施例のバイポーラトランジス
タの製造方法について説明する断面図（その１）であ
る。
タの製造方法について説明する断面図（その１）であ
る。
【図２】本発明の第１の実施例のバイポーラトランジス
タの製造方法について説明する断面図（その２）であ
る。
タの製造方法について説明する断面図（その２）であ
る。
【図３】本発明の第１の実施例のバイポーラトランジス
タの製造方法について説明する断面図（その３）であ
る。
タの製造方法について説明する断面図（その３）であ
る。
【図４】本発明の第２の実施例のバイポーラトランジス
タの製造方法について説明する断面図である。
タの製造方法について説明する断面図である。
【図５】本発明の第３の実施例のバイポーラトランジス
タについて説明する断面図である。
タについて説明する断面図である。
【図６】従来例について説明する断面図である。
３１，５５ 第１の基板、 ３２ 第１の半導体基板、 ３３ 絶縁層、 ３４ 第２の基板、 ３５，35ａ ｎ+ 層、 ３６ 第２の半導体基板、 36ａ コレクタ活性領域層、 ３７ 凹部、 ３８, 38ａ ｎ+ 領域層、 ３９，39ａ コレクタ引出し領域層、 ４０，40ａ 凸部（コレクタ領域層；第１の半導体
層）、 ４１，41ａ，41ｂ，５３，53ａ，53ｂ 第１の絶縁膜
（絶縁膜）、 ４２ 第２の半導体層、 42ａ，５４ ベース引出し層、 ４３，43ａ 第２の絶縁膜、 ４４ 第３の半導体層、 44ａ ベース層、 ４５ 第３の絶縁膜、 ４６ コレクタコンタクトホール、 ４７ ベースコンタクトホール、 ４８ エミッタコンタクトホール、 ４９ エミッタ引出し層、 ５０ コレクタ電極（第１の電極）、 ５１ ベース電極（第２の電極）、 ５２ エミッタ電極、 ６１〜６３ レジスト膜。
層）、 ４１，41ａ，41ｂ，５３，53ａ，53ｂ 第１の絶縁膜
（絶縁膜）、 ４２ 第２の半導体層、 42ａ，５４ ベース引出し層、 ４３，43ａ 第２の絶縁膜、 ４４ 第３の半導体層、 44ａ ベース層、 ４５ 第３の絶縁膜、 ４６ コレクタコンタクトホール、 ４７ ベースコンタクトホール、 ４８ エミッタコンタクトホール、 ４９ エミッタ引出し層、 ５０ コレクタ電極（第１の電極）、 ５１ ベース電極（第２の電極）、 ５２ エミッタ電極、 ６１〜６３ レジスト膜。
Claims (4)
- 【請求項１】 基板上に選択的に形成された凸形状の一
導電型の第１の半導体層と、 前記第１の半導体層の側壁に形成され、前記第１の半導
体層を絶縁する絶縁膜と、 前記絶縁膜により前記第１の半導体層と絶縁され、かつ
前記凸形状の第１の半導体層の周囲の凹部に形成された
反対導電型の第２の半導体層と、 前記第１の半導体層と前記第２の半導体層とを接続する
ように形成された反対導電型の第３の半導体層と、 前記第１の半導体層と接続する第１の電極と、 前記第２の半導体層と接続する第２の電極と、 前記第３の半導体層と接続する第３の電極とを有するこ
とを特徴とする半導体装置。 - 【請求項２】 前記基板は絶縁基板であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記基板は反対導電型の半導体基板であ
り、かつ該半導体基板上の前記第２の半導体層との間に
は前記絶縁膜が介在していることを特徴とする請求項１
記載の半導体装置。 - 【請求項４】 前記第１の半導体層はコレクタ領域層で
あり、前記第３の半導体層はベース層であり、前記第２
の半導体層はベース引出し層であり、前記第３の半導体
層と第３の電極との境界部にエミッタ接合が形成されて
いることを特徴とする請求項１，請求項２又は請求項３
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000187A JPH05182979A (ja) | 1992-01-06 | 1992-01-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000187A JPH05182979A (ja) | 1992-01-06 | 1992-01-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182979A true JPH05182979A (ja) | 1993-07-23 |
Family
ID=11466995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000187A Withdrawn JPH05182979A (ja) | 1992-01-06 | 1992-01-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432104A (en) * | 1993-10-07 | 1995-07-11 | Nec Corporation | Method for fabricating a vertical bipolar transistor with reduced parasitic capacitance between base and collector regions |
-
1992
- 1992-01-06 JP JP4000187A patent/JPH05182979A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432104A (en) * | 1993-10-07 | 1995-07-11 | Nec Corporation | Method for fabricating a vertical bipolar transistor with reduced parasitic capacitance between base and collector regions |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |