KR102261735B1 - 이종접합 트랜지스터 - Google Patents
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Abstract
본 발명의 실시예에 따른 이종접합 트랜지스터는 질화물 반도체층 상에 배치된 콜렉터 전극, 상기 콜렉터 전극과 이격되어 상기 질화물 반도체층 상에 배치된 에미터 전극, 상기 콜렉터 전극과 상기 에미터 전극 사이에 배치된 베이스 전극 및 상기 에미터 전극과 상기 질화물 반도체층 사이로부터 상기 콜렉터 전극과 상기 질화물 반도체층 사이로 연장하는 절연막을 포함할 수 있다.
Description
본 발명은 이종접합 트랜지스터에 관한 것으로, 더욱 상세하게는 전기적 특성이 보다 향상된 이종접합 트랜지스터에 관한 것이다.
질화물 반도체는 직접 천이형 반도체로서, 가시광선에서 자외선까지 다양한 파장 구현이 가능하며, 열적, 화학적 안정성, 포화 전자속도 및 큰 에너지 밴드갭 특성으로 가시광 영역의 발광 소자 및 고출력/고주파용 전자소자 등으로 응용범위가 확대되고 있다. 질화물 반도체의 경우, 격자상수가 일치하는 기판이 없는 관계로 결함들(defects)이 많이 발생하게 되며, 이는 에피층의 특성을 저하시키는 주요한 원인이 되고 있다. 특히, 에피층 내부에 있는 결함들로 인해 잔류 전자농도가 높아지게 되며, 이는 고농도의 p-형 도핑농도와 저저항 에피특성을 얻는데 장애요인이 되고 있다.
이종접합 바이폴라 트랜지스터(HBT: hetro-junction bipolar transistor) 소자는 기존의 단극성 소자인 FET 또는 HEMT 구조에 비하여 임계전압(threshold voltage)의 균일성, 선형성 및 낮은 위상잡음 특성을 나타낸다. HBT 소자의 경우, 응용분야에 따라 n-p-n 또는 p-n-p 접합구조가 사용되는데, 이때 P-형 에피층의 도핑농도, 이동도 및 두께 제어등이 소자 설계에 핵심적인 사항이다. 그러나, 질화물 반도체의 경우 p-형 GaN의 도핑농도와 저저항 특성을 얻기가 어려운 단점을 가진다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 이종접합 트랜지스터를 제공하고자 한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 이종접합 트랜지스터는 질화물 반도체층 상에 배치된 콜렉터 전극, 상기 콜렉터 전극과 이격되어 상기 질화물 반도체층 상에 배치된 에미터 전극, 상기 콜렉터 전극과 상기 에미터 전극 사이에 배치된 베이스 전극 및 상기 에미터 전극과 상기 질화물 반도체층 사이로부터 상기 콜렉터 전극과 상기 질화물 반도체층 사이로 연장하는 절연막을 포함할 수 있다.
상기 절연막은 개구부를 포함하되, 상기 개구부 내에 상기 콜렉터 전극의 일부가 제공될 수 있다.
상기 개구부는 상기 절연막의 폭보다 크거나 동일한 폭을 가질 수 있다.
상기 콜렉터 전극의 일부는 상기 질화물 반도체층과 접촉할 수 있다.
상기 베이스 전극은 상기 콜렉터 전극의 상면 상으로 연장되고, 상기 콜렉터 전극과 상기 에미터 전극 사이에 배치된 상기 베이스 전극의 폭은 상기 콜렉터 전극의 상기 상면 상에 배치된 상기 베이스 전극의 두께보다 작을 수 있다.
상기 베이스 전극의 상면은 상기 에미터 전극의 상면과 동일한 레벨을 가질 수 있다.
상기 절연막은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 콜렉터 전극의 하부는 상기 콜렉터 전극의 상부보다 작은 폭을 가질 수 있다.
상기 콜렉터 전극의 측면은 상기 절연막의 상면에 대해 수직일 수 있다.
본 발명의 실시예에 따른 이종접합 트랜지스터는 질화물 반도체층 상에 배치된 콜렉터 전극, 상기 콜렉터 전극과 이격되어 상기 질화물 반도체층 상에 배치된 에미터 전극, 상기 콜렉터 전극과 상기 에미터 전극 사이의 제 1 부분 및 상기 콜렉터 전극의 상면 상에 배치된 제 2 부분을 포함하는 베이스 전극 및 상기 에미터 전극과 상기 질화물 반도체층 사이 및 상기 베이스 전극과 상기 질화물 반도체층 사이에 개재된 절연막을 포함하되, 상기 베이스 전극의 상기 제 1 부분 및 상기 제 2 부분은 상기 절연막과 수직적으로 중첩할 수 있다.
상기 제 1 부분은 상기 제 2 부분의 두께보다 작은 폭을 가질 수 있다.
상기 콜렉터 전극 상에 배치되며, 상기 콜렉터 전극과 전기적으로 연결된 제 1 금속 전극, 상기 에미터 전극 상에 배치되며, 상기 에미터 전극과 전기적으로 연결된 제 2 금속 전극, 상기 베이스 전극의 상기 제 2 부분 상에 배치되며, 상기 베이스 전극과 전기적으로 연결된 제 3 금속 전극 및 상기 콜랙터 전극과 상기 제 1 금속 전극 사이, 상기 에미터 전극과 상기 제 2 금속 전극 사이 및 상기 베이스 전극과 상기 제 3 금속 전극 사이에 개재된 패시베이션 막을 더 포함할 수 있다.
상기 콜렉터 전극은 상기 질화물 반도체층의 상면으로부터 상기 절연막의 상면 상으로 연장될 수 있다.
본 발명의 실시예에 따르면, 질화물 반도체층과 베이스 전극 사이에 절연막이 제공되며, 절연막이 질화물 반도체층에서 수직 방향으로 전이되는 결정 결함들을 차단하여, 베이스 전극이 결정 결함들로부터 보호될 수 있다. 따라서, 이종접합 트랜지스터의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 이종접합 트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 이종접합 트랜지스터에서 질화물 반도체층의 결정결함들이 수직방향으로 전이되는 모습을 나타낸 단면도이다.
도 3은 본 발명의 실시예에 따른 이종접합 트랜지스터의 전류방향을 나타낸 단면도이다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 이종접합 트랜지스터의 제조 방법을 나타낸 단면도들이다.
도 2는 본 발명의 실시예에 따른 이종접합 트랜지스터에서 질화물 반도체층의 결정결함들이 수직방향으로 전이되는 모습을 나타낸 단면도이다.
도 3은 본 발명의 실시예에 따른 이종접합 트랜지스터의 전류방향을 나타낸 단면도이다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 이종접합 트랜지스터의 제조 방법을 나타낸 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 이종접합 트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 이종접합 트랜지스터에서 질화물 반도체층의 결정 결함들이 수직방향으로 전이되는 모습을 나타낸 단면도이다.
도 1을 참조하면, 기판(100) 상에 차례로 버퍼층(102) 및 질화물 반도체층(104)이 배치될 수 있다. 기판(100)은 절연성을 갖는 고저항성의 기판일 수 있다. 기판(100)은 사파이어(Al2O3), 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 버퍼층(102)은 기판(100)과 질화물 반도체층(104) 사이의 격자 불일치(lattice mismatch) 및 열팽창 계수의 차이에 따른 문제점들을 해결하기 위해 제공될 수 있다. 버퍼층(102)은 GaN 또는 AlN을 포함할 수 있다. 질화물 반도체층(104)은 버퍼층(102)을 씨드로 사용하여 형성된 에피택시얼 막일 수 있다. 질화물 반도체층(104)의 두께는 양호한 결정성을 확보하기 위해 두꺼울 수 있다. 예를 들어, 질화물 반도체층(104)은 1μm 이상의 두께를 가질 수 있다. 질화물 반도체층(104)은 예를 들어, GaN 또는 AlGaN을 포함할 수 있다.
질화물 반도체층(104) 상에 절연막(106)이 배치될 수 있다. 절연막(106)은 개구부(2)를 가질 수 있다. 개구부(2)의 폭(WA1)은 절연막(106)의 폭(WA2)보다 크거나 동일할 수 있다. 개구부(2)의 폭(WA2)은 약 5μm 이상일 수 있다. 절연막(106)은 질화물 반도체층(104) 내의 결정 결함들이 이후에 설명될 베이스 전극(116)에 전이되는 것을 차단하는 차단막 기능을 가질 수 있다. 절연막(106)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
절연막(106)의 일부 상면 및 개구부(2)에 의해 노출된 질화물 반도체층(104)의 상면 상에 콜렉터 전극(110)이 배치될 수 있다. 콜렉터 전극(110)의 하부의 폭(W1)은 콜렉터 전극(110)의 상부의 폭(W2) 보다 작을 수 있다. 일 예로, 콜렉터 전극(110)의 하부는 절연막(106)의 상면 아래에 위치하며 개구부(2) 내에 제공될 수 있고, 콜렉터 전극(110)의 상부는 절연막(106)의 상면 상에 위치하며 개구부(2) 위에 제공될 수 있다. 콜렉터 전극(110)은 질화물 반도체층(104)을 씨드로 사용하여 형성된 에피택시얼 막일 수 있다. 콜렉터 전극(110)은 N형의 도전형을 가질 수 있다. 콜렉터 전극(110)은 예를 들어, GaN 또는 AlGaN을 포함할 수 있다.
절연막(106) 상에 에미터 전극(112)이 배치될 수 있다. 에미터 전극(112)은 절연막(106)의 상면 상에서 콜렉터 전극(110)으로부터 수평적으로 이격될 수 있다. 에미터 전극(112)은 에피택시얼 막일 수 있다. 에미터 전극(112)은 N형의 도전형을 가질 수 있다. 즉, 에미터 전극(112)은 콜렉터 전극(110)과 동일한 도전형을 가질 수 있따. 에미터 전극(112)은 예를 들어, GaN 또는 AlGaN을 포함할 수 있다.
절연막(106) 상에서, 콜렉터 전극(110)과 에미터 전극(112) 사이 및 콜렉터 전극(110)의 가장자리 부분의 상면 상에 베이스 전극(116)이 배치될 수 있다. 베이스 전극(116)은 절연막(106) 상에 배치될 수 있다. 베이스 전극(116)의 측면은 절연막(106)의 상면에 대해 실질적으로 수직일 수 있다. 베이스 전극(116)의 상면은 에미터 전극(112)의 상면과 동일한 레벨에 위치할 수 있다.
베이스 전극(116)은 콜렉터 전극(110)과 에미터 전극(112) 사이에 배치된 제 1 부분(P1) 및 콜렉터 전극(110)의 가장자리 부분의 상면 상에 배치된 제 2 부분(P2)을 포함할 수 있다. 제 2 부분(P2)의 두께(TD1)는 제 1 부분(P1)의 폭(WD1) 보다 클 수 있다. 제 1 부분(P1)의 폭(WD1)은 이종접합 트랜지스터가 고주파 영역에서 동작이 가능하도록 얇게 제공될 수 있다. 예를 들어, 제 1 부분(P1)의 폭(WD1)은 약 10nm 내지 약 100nm일 수 있다. 제 2 부분(P2)의 두께(TD1)는 콜렉터 전극(110)의 제 2 부분(P2) 상에 배치되는 제 3 전극 배선(126)이 제 2 부분(P2) 상에서 충분한 접촉면적 및 저저항을 확보하기 위해 두껍게 제공될 수 있다. 제 1 부분(P1) 및 제 2 부분(P2)은 절연막(106)과 수직적으로 중첩될 수 있다. 다시 말해, 베이스 전극(116)의 모든 부분이 절연막(106)과 수직적으로 중첩될 수 있다.
베이스 전극(116)은 콜렉터 전극(110)을 씨드로 사용하여 형성된 에피택시얼 막일 수 있다. 베이스 전극(116)은 콜렉터 전극(110) 및 에미터 전극(112)과 다른 도전형을 가질 수 있으며, 예를 들어, P형의 도전형을 가질 수 있다. 베이스 전극(116)은 예를 들어, GaN을 포함할 수 있다. 본 발명의 이종접합 트랜지스터는 NPN 바이폴라 트랜지스터일 수 있다. 그러나, 이에 한정하지 않으며, 본 발명의 이종접합 트랜지스터는 PNP 바이폴라 트랜지스터도 가능할 수 있다.
기판(100)과 질화물 반도체층(104) 사이에 버퍼층(102)이 제공되더라도, 질화물 반도체층(104) 내에 결정 결함들(일 예로, 전위들, dislocations; 도 2의 5)이 존재할 수 있다. 이때, 결정 결함들은 질화물 반도체층(104)의 성장과 함께 수직 방향으로 전이되어 질화물 반도체층(104) 상에 배치된 베이스 전극(116)에 영향을 줄 수 있다. 결정 결함들에 의해 질화물 반도체층(104) 내에는 잔류 전자들이 발생되고, 잔류 전자들은 결정 결함들 내에 트랩되는데, 이종접합 트랜지스터의 전류의 증폭도를 결정하는 핵심적인 변수인 베이스 전극(116)의 정공들이 잔류 전자들과 결합하게 되어, 베이스 전극(116)의 정공농도가 낮아지게 되고, 베이스 전극(116)의 저항이 높아질 수 있다. 이에 따라, 이종접합 트랜지스터의 전기적 특성이 나빠지게 된다.
본 발명의 실시예에 따르면, 도 2에 도시된 것과 같이, 절연막(106)이 수직방향으로 전이되는 질화물 반도체층(104) 내의 결정 결함들(5)을 차단하여, 절연막(106)과 수직적으로 중첩되는 베이스 전극(116)이 결정 결함들(5)로부터 보호될 수 있다. 따라서, 이종접합 트랜지스터의 전기적 특성이 향상될 수 있다.
콜렉터 전극(110), 에미터 전극(112) 및 베이스 전극(116)의 상면들 상에 패시베이션 막(130)이 배치될 수 있다. 패시베이션 막(130)은 절연물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다. 콜렉터 전극(110)의 상면 상에 제 1 전극 배선(122)이 배치될 수 있다. 제 1 전극 배선(122)은 패시베이션 막(130)의 제 1 홀(31) 내에 배치되며, 콜렉터 전극(110)과 전기적 및/또는 물리적으로 연결될 수 있다. 에미터 전극(112)의 상면 상에 제 2 전극 배선(124)이 배치될 수 있다. 제 2 전극 배선(124)은 패시베이션 막(130)의 제 2 홀(33) 내에 배치되며, 에미터 전극(112)과 전기적 및/또는 물리적으로 연결될 수 있다. 베이스 전극(116)의 상면 상에 제 3 전극 배선(126)이 배치될 수 있다. 제 3 전극 배선(126)은 제 1 전극 배선(122)과 제 2 전극 배선(124) 사이에 배치될 수 있다. 제 3 전극 배선(126)은 패시베이션 막(130)의 제 3 홀(35) 내에 배치되며, 베이스 전극(116)과 전기적 및/또는 물리적으로 연결될 수 있다. 제 1 내지 제 3 전극 배선들(122, 124, 126)은 예를 들어, Ta, Ti, Al, Ni 및 Pt 중 적어도 하나를 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 이종접합 트랜지스터의 전류방향을 나타낸 단면도이다.
도 3을 참조하면, 이종접합 트랜지스터의 구동 시, 전류는 에미터 전극(112)에서 콜렉터 전극(110)으로, 즉, 수평방향으로 흐를 수 있다. 베이스 전극(116)은 절연막(106)에 의해 질화물 반도체층(104)의 결정 결함들로부터 보호되기 때문에, 전류가 흐르는 동안 결정 결함들을 통해 전류가 누설되는 것을 방지할 수 있다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 이종접합 트랜지스터의 제조 방법을 나타낸 단면도들이다.
도 4a를 참조하면, 기판(100) 상에 버퍼층(102) 및 질화물 반도체층(104)이 형성될 수 있다. 버퍼층(102)은 저온 공정을 이용하여 형성될 수 있다. 버퍼층(102)은 에피택시얼 성장법 또는 금속-유기 화학 증착법(metal-organic chemical vapor deposition; MOCVD)으로 형성될 수 있다. 버퍼층(102)은 예를 들어, GaN 또는 AlN을 포함할 수 있다. 질화물 반도체층(104)은 버퍼층(102)을 씨드로 사용하여, 버퍼층(102) 상에 질화물 반도체막을 성장시켜 형성될 수 있다. 질화물 반도체층(104)은 양호한 결정성을 확보하기 위해 두꺼운 두께를 갖도록 형성될 수 있다. 질화물 반도체층(104)은 예를 들어, GaN 또는 AlGaN을 포함할 수 있다.
질화물 반도체층(104) 상에 절연막(106)이 형성될 수 있다. 절연막(106)은 개구부(2)를 가질 수 있다. 개구부(2)의 폭(WA1; 도 1 참조)은 절연막(106)의 폭(WA2; 도 1 참조)보다 크거나 또는 동일하도록 형성될 수 있다. 왜냐하면, 개구부(2)의 폭이 절연막(106)의 폭보다 작을 경우, 후속 도면에서 설명될 콜렉터 전극(110)을 수평방향으로의 성장시키는데 어려움이 있으며, 이에 따라, 공정시간이 늘어나는 문제점이 발생될 수 있다. 절연막(106)은 예를 들어, 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
도 4b를 참조하면, 개구부(2)에 의해 노출된 질화물 반도체층(104) 상에 콜렉터 전극(110)이 형성될 수 있다. 콜렉터 전극(110)은 개구부(2)를 채우고, 개구부(2)와 인접하는 절연막(106)의 상면 일부를 덮을 수 있다. 일 예로, 콜렉터 전극(110)은 그 단면이 T 형태로 형성될 수 있다. 콜렉터 전극(110)은 개구부(2)에 노출된 질화물 반도체층(104)을 씨드로 사용하여 에피택시얼 성장법으로 형성될 수 있다. 일 예로, 콜렉터 전극(110)이 수직 방향뿐만 아니라 수평 방향으로도 성장될 수 있도록 측면 성장법(epitaxial lateral overgrowth, ELO)이 사용될 수 있다. 콜렉터 전극(110)을 형성하는 동안에, 3-5족 비율(V/III ratio) 및/또는 낮은 성장 압력 등의 공정 조건들을 조절하여 절연막(106)의 상면 상에서 콜렉터 전극(110)의 측면이 절연막(106)의 상면에 대해 실질적으로 수직하게 형성될 수 있다. 콜렉터 전극(110)은 예를 들어, GaN 또는 AlGaN을 포함할 수 있다.
콜렉터 전극(110) 상에 베이스 전극막(12)이 형성될 수 있다. 베이스 전극막(12)은 콜렉터 전극(110)의 측면들 및 상면 상에 형성될 수 있다. 베이스 전극막(12)은 콜렉터 전극(110)을 씨드로 사용하여 에피택시얼 성장법으로 형성될 수 있다. 일 예로, 에피 공정시, 수직방향으로의 베이스 전극막(12)의 성장속도를 수평방향으로의 베이스 전극막(12)의 성장속도보다 2배 이상 빠르게 할 수 있다. 이로써, 콜렉터 전극(110)의 측면 상에 형성된 베이스 전극막(12)의 폭이 콜렉터 전극(110)의 상면 상에 형성된 베이스 전극막(12)의 두께보다 작도록 형성될 수 있다. 베이스 전극막(12)은 예를 들어, GaN 또는 AlGaN을 포함할 수 있다.
베이스 전극막(12)의 측면들 및 상면, 및 절연막(106)의 상면 상에 에미터 전극막(14)이 형성될 수 있다. 에미터 전극막(14)은 베이스 전극막(12)을 씨드로 사용하여 에피택시얼 성장법으로 형성될 수 있다. 에미터 전극막(14)은 예를 들어, GaN 또는 AlGaN을 포함할 수 있다. 에미터 전극막(14) 상에 제 1 마스크 패턴(16)이 형성될 수 있다. 제 1 마스크 패턴(16)은 콜렉터 전극(110)과 수직적으로 중첩되게 형성될 수 있다. 이에 따라, 에미터 전극막(14)의 일부분이 제 1 마스크 패턴(16)에 의해 노출될 수 있다. 제 1 마스크 패턴(16)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 4c를 참조하면, 제 1 마스크 패턴(16)을 식각 마스크로 사용하여, 에미터 전극막(14) 및 베이스 전극막(12)을 패터닝할 수 있다. 에미터 전극막(14)이 패터닝되어, 절연막(106) 상에 에미터 전극(112) 및 베이스 전극막(12)의 상면 상에 잔여 패턴(113)이 형성될 수 있다. 패터닝 공정에 의해, 베이스 전극막(12)의 상부 가장자리 일부가 리세스될 수 있다. 패터닝 공정이 끝난 후에, 제 1 마스크 패턴(16) 및 잔여 패턴(113)은 제거될 수 있다.
도 4d를 참조하면, 에미터 전극(112) 상에 제 2 마스크 패턴(22)이 형성될 수 있다. 제 2 마스크 패턴(22)은 에미터 전극(112)의 상면과 에미터 전극(112)의 상면과 공면을 갖는 베이스 전극막(12)의 가장자리의 상면을 덮을 수 있다. 제 2 마스크 패턴(22)의 상면은 베이스 전극막(12)의 중심부의 상면과 공면을 가질 수 있다. 제 2 마스크 패턴(22)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 4e를 참조하면, 제 2 마스크 패턴(22)을 식각 마스크로 사용하여, 베이스 전극막(12) 및 콜렉터 전극(110)을 패터닝할 수 있다. 베이스 전극막(12)이 패터닝 되어, 콜렉터 전극(110)과 에미터 전극(112) 사이 및 콜렉터 전극(110)과 제 2 마스크 패턴(22) 사이에 베이스 전극(116)이 형성될 수 있다. 패터닝 공정으로, 콜렉터 전극(110)의 상면이 리세스될 수 있다. 패터닝 공정 후에, 제 2 마스크 패턴(22)은 제거될 수 있다.
도 4f를 참조하면, 콜렉터 전극(110), 베이스 전극(116) 및 에미터 전극(112) 상에 패시베이션 막(130)이 형성될 수 있다. 패시베이션 막(130)은 에미터 전극(112)의 상면, 베이스 전극(116)의 상면 및 측면들 및 콜렉터 전극(110)의 상면 및 측면들을 덮는 유전막(미도시)을 형성하고, 유전막에 패터닝 공정을 수행하여 형성될 수 있다. 패시베이션 막(130)은 제 1 홀(31) 및 제 2 홀(33)을 갖도록 형성되며, 제 1 홀(31)은 콜렉터 전극(010)의 일부 상면을 노출시킬 수 있고, 제 2 홀(33)은 에미터 전극(112)의 일부 상면을 노출시킬 수 있다. 패시베이션 막(130)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
다시 도 1을 참조하면, 제 1 홀(31) 내에 제 1 전극 배선(122)이 형성될 수 있고, 제 2 홀(33) 내에 제 2 전극 배선(124)이 형성될 수 있다. 제 1 전극 배선(122) 및 제 2 전극 배선(124)은 패시베이션 막(130) 상에 제 1 및 제 2 홀들(31, 33)을 채우는 금속막(미도시)을 형성한 후에, 금속막에 패터닝 공정을 수행하여 형성될 수 있다. 제 1 전극 배선(122)은 콜렉터 전극(110)과 전기적으로 연결될 수 있고, 제 2 전극 배선(124)은 에미터 전극(112)과 전기적으로 연결될 수 있다. 제 1 전극 배선(122) 및 제 2 전극 배선(124)은 예를 들어, Ti, Ta 및 Al 중 적어도 하나를 포함할 수 있다.
패시베이션 막(130)에 패터닝 공정을 수행하여, 베이스 전극(116)을 노출시키는 제 3 홀(33)을 형성하고, 제 3 홀(33) 내에 제 3 전극 배선(126)이 형성될 수 있다. 제 3 전극 배선(126)은 베이스 전극(116)과 전기적으로 연결될 수 있다. 베이스 전극(116)이 콜렉터 전극(110) 및 에미터 전극(112)과 다른 도전형을 가지기 때문에, 안정적인 오믹 콘택을 위해 제 3 전극 배선(126)은 제 1 및 제 2 전극 배선들(122, 124)과 다른 도전 물질로 형성될 수 있다. 제 3 전극 배선(126)은 예를 들어, Ni 또는 Pt를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (13)
- 질화물 반도체층 상에 배치된 콜렉터 전극;
상기 콜렉터 전극과 이격되어 상기 질화물 반도체층 상에 배치된 에미터 전극;
상기 콜렉터 전극과 상기 에미터 전극 사이에 배치된 베이스 전극; 및
상기 에미터 전극과 상기 질화물 반도체층 사이로부터 상기 콜렉터 전극과 상기 질화물 반도체층 사이로 연장하는 절연막을 포함하되,
상기 콜렉터 전극의 일부는 상기 질화물 반도체층과 접촉하는 이종접합 트랜지스터. - 제 1 항에 있어서,
상기 절연막은 개구부를 포함하되,
상기 개구부 내에 상기 콜렉터 전극의 일부가 제공되는 이종접합 트랜지스터. - 제 2 항에 있어서,
상기 개구부는 상기 절연막의 폭보다 크거나 동일한 폭을 갖는 이종접합 트랜지스터. - 삭제
- 제 1 항에 있어서,
상기 베이스 전극은 상기 콜렉터 전극의 상면 상으로 연장되고,
상기 콜렉터 전극과 상기 에미터 전극 사이에 배치된 상기 베이스 전극의 폭은 상기 콜렉터 전극의 상기 상면 상에 배치된 상기 베이스 전극의 두께보다 작은 이종접합 트랜지스터. - 제 1 항에 있어서,
상기 베이스 전극의 상면은 상기 에미터 전극의 상면과 동일한 레벨을 갖는 이종접합 트랜지스터. - 제 1 항에 있어서,
상기 절연막은 실리콘 산화물 또는 실리콘 질화물을 포함하는 이종접합 트랜지스터. - 제 1 항에 있어서,
상기 콜렉터 전극의 하부는 상기 콜렉터 전극의 상부보다 작은 폭을 갖는 이종접합 트랜지스터. - 제 1 항에 있어서,
상기 콜렉터 전극의 측면은 상기 절연막의 상면에 대해 수직인 이종접합 트랜지스터. - 질화물 반도체층 상에 배치된 콜렉터 전극;
상기 콜렉터 전극과 이격되어 상기 질화물 반도체층 상에 배치된 에미터 전극;
상기 콜렉터 전극과 상기 에미터 전극 사이의 제 1 부분 및 상기 콜렉터 전극의 상면 상에 배치된 제 2 부분을 포함하는 베이스 전극; 및
상기 에미터 전극과 상기 질화물 반도체층 사이 및 상기 베이스 전극과 상기 질화물 반도체층 사이에 개재된 절연막을 포함하되,
상기 베이스 전극의 상기 제 1 부분 및 상기 제 2 부분은 상기 절연막과 수직적으로 중첩하고,
상기 콜렉터 전극은 상기 질화물 반도체층의 상면으로부터 상기 절연막의 상면 상으로 연장되는 이종접합 트랜지스터. - 제 10 항에 있어서,
상기 제 1 부분은 상기 제 2 부분의 두께보다 작은 폭을 갖는 이종접합 트랜지스터. - 제 10 항에 있어서,
상기 콜렉터 전극 상에 배치되며, 상기 콜렉터 전극과 전기적으로 연결된 제 1 금속 전극;
상기 에미터 전극 상에 배치되며, 상기 에미터 전극과 전기적으로 연결된 제 2 금속 전극;
상기 베이스 전극의 상기 제 2 부분 상에 배치되며, 상기 베이스 전극과 전기적으로 연결된 제 3 금속 전극; 및
상기 콜렉터 전극과 상기 제 1 금속 전극 사이, 상기 에미터 전극과 상기 제 2 금속 전극 사이 및 상기 베이스 전극과 상기 제 3 금속 전극 사이에 개재된 패시베이션 막을 더 포함하는 이종접합 트랜지스터.
- 삭제
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| US20010054746A1 (en) * | 1998-05-19 | 2001-12-27 | Takashi Yamada | Lateral bipolar transistor formed on an insulating layer |
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