TWI445182B - 氮化鎵系磊晶結晶、其製造方法以及場效電晶體 - Google Patents

氮化鎵系磊晶結晶、其製造方法以及場效電晶體 Download PDF

Info

Publication number
TWI445182B
TWI445182B TW097104967A TW97104967A TWI445182B TW I445182 B TWI445182 B TW I445182B TW 097104967 A TW097104967 A TW 097104967A TW 97104967 A TW97104967 A TW 97104967A TW I445182 B TWI445182 B TW I445182B
Authority
TW
Taiwan
Prior art keywords
layer
crystal
gallium nitride
buffer layer
gate
Prior art date
Application number
TW097104967A
Other languages
English (en)
Other versions
TW200843122A (en
Inventor
Naohiro Nishikawa
Hiroyuki Sazawa
Masahiko Hata
Original Assignee
Sumitomo Chemical Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co filed Critical Sumitomo Chemical Co
Publication of TW200843122A publication Critical patent/TW200843122A/zh
Application granted granted Critical
Publication of TWI445182B publication Critical patent/TWI445182B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

氮化鎵系磊晶結晶、其製造方法以及場效電晶體
本發明係有關場效電晶體(field effect transister, FET)用之氮化鎵系(以下，有時稱為GaN系)磊晶結晶(epitaxial crystals)及其製造方法、以及使用該磊晶結晶之場效電晶體。(註：epitaxial，有「磊晶」與「外延」之稱呼，本文中稱為「磊晶」)
從材料之能隙(bandgap)大小來看，氮化鎵系場效電晶體係被期待有高耐壓之裝置。然而，實際上尚未實現如所期待之高耐壓化。此理由之一係電洞之抽出有問題。若於電晶體上施加高電場而進行驅動時，則移動電子會衝撞晶格，而產生因此衝撞而生成電子與電洞之所謂的衝撞離子化現象。因此生成之電子迅速地被汲極所吸引，但電洞是較緩慢地只使結晶層內朝源極下部移動，導致電洞會在結晶中滯留、積蓄。若產生此電洞之滯留、積蓄時，則元件活性層之電化學電位會降低，並且大量之電子在元件活性層內移動，而此會有產生引起更進一步之衝撞離子化之傾向，結果發生電流增加之正回饋現象時，不久即會造成裝置損壞。因此，當於電晶體上施加高電壓時，必須控制在不會產生電流增加之正回饋現象之程度，即使能隙大，仍不易實現與此點相對稱之高耐壓化。
為了解決此問題，在例如：日本特開2001-168111號公報、日本特開2004-342810號公報中已揭示將因衝撞 離子化而產生之電洞抽出至元件活性層之外之技術。此先前技術係在GaN系場效電晶體中，因於元件活性層之下部全面，皆已配置經電性接地之p傳導型之GaN系磊晶結晶層，根據此構成，經由已經電性接地之p傳導型半導體結晶層配置於元件活性層下部，而能因衝撞離子化現象等而產生之電洞從元件活性層抽出至外部。
根據上述先前技術，雖能期待一定之電洞抽出效果，但有如下述之問題點。由於一般p傳導型之GaN系結晶層係摻雜高濃度之鎂等而形成，故結晶性差。因此，在此結晶上所磊晶成長之元件活性層，由於繼承p傳導型氮化鎵層之結晶性差，故有移動之電子移動度低之問題、和從閘極之漏電電流大等問題，而難以製作可供實用等級之電晶體。
此外，當一般形成p傳導型氮化鎵層時，由於活性化率不穩定和p傳導型摻雜劑之擴散等，而難以正確地再現良好地控制載體濃度及在其結晶中之分布。因此，於閘極下部也配置p傳導型層之構造的電晶體中，也有易引起臨界電壓(threshold voltage)變動和夾止(pinch-off)不良等問題點。
本發明之目的係提供，能解決先前技術中之上述問題點之氮化鎵系磊晶結晶及其製造方法。本發明之另一目的係提供高耐壓之場效電晶體。
本發明人等經致力研究結果，遂完成本發明。
換言之，本發明係提供下述(1)至(12)。
(1)包括基底基板、與(a)至(e)，且為了將第1緩衝層與p傳導型半導體結晶層電性接續，而於非氮化鎵系之絕緣層的開口部配置由氮化鎵系結晶組成之接續層之場效電晶體用氮化鎵系磊晶結晶；其中，(a)至(e)係：(a)閘層、(b)含有連接閘層之基底基板側界面之通道層之高純度第1緩衝層、(c)配置於第1緩衝層之基底基板側之第2緩衝層、(d)配置於第2緩衝層之基底基板側，且在一部分具有開口部之非氮化鎵系之絕緣層、及(e)配置於絕緣層之基底基板側之p傳導型半導體結晶層。
(2)接續層為p傳導型結晶之如(1)之結晶。
(3)接續層具有朝第1緩衝層延伸之端部，而該端部未延伸超過第1緩衝層之如(1)或(2)之結晶。
(4)接續層為經由朝在非氮化鎵系之絕緣層之開口部露出之p傳導型半導體結晶層上選擇性地成長所形成之結晶層之如(1)至(3)中任一項之結晶。
(5)第1緩衝層之平均位錯密度(dislocation density)，係除了非氮化鎵系之絕緣層之開口部之上部之外，其餘在1×105 /cm以下之如(1)至(4)中任一項之結晶。
(6)第2緩衝層之至少一部分為以配置於開口部上之氮化鎵系結晶作為基點依選擇性橫向成長法所形成之結晶 層之如(1)至(5)中任一項之結晶。
(7)絕緣層是由氧化矽或氮化矽組成之如(1)至(6)中任一項之結晶。
(8)使用前述(1)至(7)中任一項之結晶所形成之場效電晶體，具備有： 形成於閘層之上部之閘極、與配置於閘極之兩側，且已與閘層進行歐姆接續之源極及汲極；且開口部或者形成於開口部上之接續層為配置成面向源極下部、或閘極之源極側端與源極之間之區域；並且p傳導型半導體結晶層為接續於電洞抽出用電極。
(9)第2緩衝層為依橫向成長法所成長之結晶層的如(8)之場效電晶體。
(10)第1緩衝層與前述閘層之界面為以半導體異接合界面所構成之如(8)之場效電晶體。
(11)包括下述步驟(i)至(iv)之氮化鎵系磊晶結晶之製造方法：(i)使p傳導型半導體結晶層磊晶成長於基底基板上之步驟、(ii)於p傳導型半導體結晶層上形成絕緣層之步驟、(iii)於絕緣層上設置開口部之步驟、及(iv)在以絕緣層做為遮罩之開口部，為了將p傳導型 半導體結晶層與第1緩衝層電性接續，而成長接續層之步驟。
(12)進一步包括下述步驟(v)之如(11)之方法：(v)使接續層成長後，以形成於開口部之氮化鎵系結晶作為基點依選擇性橫向成長法於絕緣層上形成結晶層。
根據本發明，為了電洞抽出之p傳導型結晶層，為面向配置於電洞會積蓄、滯留之源極之下層，藉由此試圖將電晶體高耐壓化，並且於受電子之移動特性影響大之閘極至汲極的緩衝層之下部配置有絕緣層，因此能有效防止電晶體之臨界值變動和夾止性惡化。並且，於絕緣層之上層(與基板相反側)係配置依橫向成長法成長之位錯缺陷少之結晶層，且藉由此結晶品質優良之結晶層而形成緩衝層。藉此，進一步提高電子之移動性能，並且能減少閘極電流之漏出。
本發明之氮化鎵系磊晶結晶係包括基底基板、與前述(a)至(e)。在本發明中，於非氮化鎵系之絕緣層的開口部上配置有由氮化鎵系結晶組成之接續層，而將第1緩衝層與p傳導型半導體結晶層電性接續。
接著，參照圖式說明本發明。
第1圖係應用本發明之氮化鎵系磊晶結晶之氮化鎵系場效電晶體(以下，有時稱為GaN系FET)之模式剖面圖。氮化鎵系之場效電晶體100係由基底基板101、緩衝層 102、p傳導型半導體結晶層103、絕緣層104、緩衝層106、緩衝層107、閘層108、接續層105、電極109、110、111、112組成。
(基底基板)
基底基板101係由例如：碳化矽、藍寶石、矽、氮化鎵、砷化鎵等組成之單結晶基板。基底基板101通常為半絕緣性、低電阻p導電性、n導電性，較佳係半絕緣性、低電阻p導電性。基底基板係在市面上已販售有各種尺寸之基板。基底基板101則可使用此種市售品。
(緩衝層)
緩衝層102係成長於基底基板101之上。緩衝層102係為了緩和因成長於基底基板101上之各種半導體結晶層與基底基板101之間的晶格常數而產生之變形、此外為了防止基底基板101中所含之不純物之影響等目的而導入。
緩衝層102例如係由：氮化鋁、氮化鋁鎵、氮化鎵之材料組成。緩衝層102係，只要於基底基板101之上，依MOVPE(Metal Organic Vapor Phase Epitaxy，有機金屬氣相磊晶)法、MBE(Molecular Beam Epitaxy，分子束磊晶)法、HVPE(Hydride Vapor Phase Epitaxy，氫化物氣相磊晶)法等積層此材料而形成即可。緩衝層102係，只要使用適於各成長方法之市售原料成長即可。緩衝層102之厚度通常為300nm至3000nm。
(p傳導型半導體結晶層)
p傳導型半導體結晶層103係成長於緩衝層102之 上。p傳導型半導體結晶層103例如係由：氮化鋁、氮化鋁鎵、氮化鎵之材料組成。p傳導型半導體結晶層103係，只要依MOVPE法、MBE法、HVPE法成長即可。原料係，只要使用適於各成長方法之市售原料即可。成長係，為了得到p傳導型之導電型，而在半導體結晶中摻雜不純物。摻雜劑係只要使用鎂即可。摻雜濃度通常在5×1016 cm-2 至1×1021 cm-2 之範圍，且以在1×1017 cm-2 至1×1020 cm-2 較佳，以在5×1017 cm-2 至1×1019 cm-2 更佳。p傳導型半導體層103之厚度通常在10nm至2000nm，且以在50nm至1500nm較佳，以在100nm至1000nm更佳。
(絕緣層)
絕緣層104係形成於p傳導型半導體結晶層103上。絕緣層104係由電性絕緣材料組成。在絕緣層104設置有窗戶(即開口部104A)。藉由開口部104A，p傳導型半導體結晶層103與絕緣層104之上層部為電性接續。絕緣層104之厚度通常有10nm至3000nm。
如符號105所示之接續層係，為了進行電性接續而配置於開口部104A。接續層係在後詳細說明。考慮到加工之容易度與電晶體之尺寸，開口部104A之寬度通常是100nm至5000nm。
絕緣層104係如同前述，由電性絕緣材料組成，通常為了使電晶體帶有足夠之夾止性與穩定之臨界值特性，而具有足夠之電性絕緣性，且絕緣層104形成後，為了接續層105之成長，而對設置於絕緣層104之開口部104A進 行磊晶成長，故具有可耐其成長溫度之耐熱性，並且，為了在p傳導型半導體結晶層103上使接續層105選擇性地成長，氮化鎵系結晶為由不會在表面析出之材料組成。材料例如係：氮化矽、氧化矽。絕緣層104之形成係，只要依蒸鍍法、濺鍍法、CVD(Chemical Vapor Deposition，化學氣相沉積)法進行即可，且形成係，只要使用適於各成長法之市售原料即可。
(緩衝層)
為了能透過接續層105將絕緣層104之上層側(元件活性層側)之電洞效率良好地抽出至絕緣層104之下層側(基板側)，而於絕緣層104上配置位錯缺陷少之結晶層。於絕緣層104上，設置有依橫向成長法進行磊晶成長所形成之第2緩衝層106。第2緩衝層106係由如i型或p型之氮化鋁鎵、或氮化鎵、氮化銦鋁鎵之材料組成。第2緩衝層106之成長例如係依：MOVPE法、MBE法、HVPE法，從橫向成長容易之觀點來看，以依MOVPE法進行即可。為了得到i型之導電層，則提高純度或添加碳、鐵、錳、鉻等補償元素。為了得到p型之導電型，則摻雜不純物。摻雜劑只要使用鎂即可。第2緩衝層106之膜厚通常是500nm至5000nm，且以700nm至4000nm為佳，以900nm至3000nm較佳。p型、i型之任一情形，皆以第2緩衝層106已空缺化為佳。為了第2緩衝層106之橫向成長，則使用後述之接續層105做為基材(基點)。為了使接續層105適合做為第2緩衝層106之橫向成長基材，較絕緣層104更 上方部位之剖面形狀為按照第1圖所示形成端面(facet)很重要。所謂橫向成長，係指例如：在日本特開平10-312971號公報、日本特開平11-135770號公報中所揭示，在所形成之端面上使結晶朝與基板平行之方向磊晶成長做為基底之手法。只要參照此設定條件即可。形成係，只要經由適當選擇基板溫度、反應爐壓力而進行即可。形成條件係與反應爐之形狀有很大之關連，但基板溫度通常係在1050℃至1250℃，且以在1100℃至1225℃為佳，以在1150℃至1200℃較佳。反應爐壓力通常係在0.5torr至200torr，且以在1torr至100torr為佳，以在5torr至50torr較佳。
於第2緩衝層106上，已形成高純度之第1緩衝層107。第1緩衝層107係含有後述之通道層。第1緩衝層107係由如i型或p型之氮化鋁鎵、或氮化鎵、氮化銦鋁鎵之材料組成。材料係，只要在與底層之第2緩衝層106之間不會產生大的晶格常數差之範圍內適當選擇即可，且以與第2緩衝層106為同一結晶系且相同組成為佳。第1緩衝層107之成長，例如只要依MOVPE法、MBE法、HVPE法進行即可。第1緩衝層107之膜厚通常在50nm至3000nm，且以在70nm至1000nm為佳，以在90nm至500nm較佳。
(閘層)
閘層108係於第1緩衝層107上形成。閘層108係由如i型或n型之氮化鋁鎵、或氮化鋁、氮化銦鋁鎵之材料組成，且電子親和力較第1緩衝層107更小之組成為很重 要。閘層108之厚度係，只要設定在起因於第1緩衝層107與閘層之間的晶格常數差之彈性變形限度內即可，依所設定之組成決定，通常在5nm至50nm。
(通道層)
通道層係形成於第1緩衝層107與閘層108之界面的第1緩衝層107側上。換言之，第1緩衝層107係含有連接閘層108之基底基板側的界面之通道層之高純度層。經由選擇閘層108之組成，而在第1緩衝層107與閘層之間產生晶格常數差。因晶格常數差而產生壓電(piezo)電場，而在第1緩衝層107側感應自由載體(free carrier)。
(接續層)
接續層105係配置於開口部104A。第1圖係顯示配置於開口部104A之接續層105之一種形態，接續層105之配置形態並不侷限於此等。接續層105之基底基板101側之端部係與p傳導型半導体結晶層103電性接續。接續層105之相反側(上層側)之端部係朝第1緩衝層107延伸，但未延伸超過第1緩衝層107。在第1緩衝層107所產生之電洞係能通過接續層105而流入p傳導型半導體結晶層103。電洞係最後透過接續於p傳導型半導體結晶層103之電洞抽出電極112而抽出。接續層105通常係由如氮化鋁、氮化鋁鎵、氮化鎵之材料組成。接續層105係，為了不會對於在第1緩衝層107所產生之電洞產生電壓之阻礙，期望由與p傳導型半導體結晶層103相同之結晶系，且有相同組成之材料組成。接續層105之導電型亦可為i 型、p型、n型中之任一種，但此時也為了不會對於在第1緩衝層107所產生之電洞產生電壓之阻礙，而將其電子濃度設定成較第1緩衝層107之濃度更低。接續層105之厚度也可設定在較絕緣層104更厚之範圍，通常在20nm至10000nm，且以在50nm至5000nm為佳，以在100nm至2000nm較佳。
(電極)
在閘層108上，形成有源極109、汲極110、及閘極111。源極109及汲極110例如係由：Ti/Al之材料組成。閘極111例如係由：Ni/Au之材料組成。符號112係表示電洞抽出電極。電洞抽出電極112係設置於p傳導型半導體結晶層103之露出部分。電洞抽出電極112例如係由：Ni/Au之材料組成。在第1圖中，已將源極109與電洞抽出電極112接續，並且雖是接地，但也可單獨對電洞抽出電極112施加負偏壓(負偏壓電壓)。
符號113係表示為了分離元件之元件分離溝。在第1圖中，為了使說明簡單化，而表示1個場效電晶體100，但也可於場效電晶體製造用之磊晶結晶上形成多個之場效電晶體100，並設置元件分離溝113，使具有上述層構造之多個場效電晶體100以不會互相電性干擾方式形成於磊晶結晶上。
說明關於接續層105、第2緩衝層106及各電極之配置關係。接續層105係配置成面向電晶體之活性區域中之閘極111之源極側端與源極109之間的區域，除此之外的 電晶體之活性區域係期望形成面向第2緩衝層106之配置構成。在第1圖中，為了抽出電洞之p傳導型結晶之接續層105係在電洞積蓄、滯留之源極109之下層配置成面向源極109。藉此，成為能極有效地抽出電洞之結構。藉由此種配置結構，透過接續層105而有效地達成從第1緩衝層107抽出電洞。此外，由於從載體以最高速移動之閘極111之下方至汲極110為止之通道部結晶層，係藉由橫向成長法形成之第2緩衝層106之配置而配置無位錯/位錯少之結晶層，故形成具有更高移動度之電子移動層，而更加提高成為載體之電子移動度。因此，可形成具有高輸出、高頻特性優良等特徵之電晶體。此外，也能期待可以抑制起因於橫向結晶性惡化之閘極漏電電流之增大的效果。並且，因在從受電子之移動特性之影響大之閘極111至汲極110之第1緩衝層107之下部配置有絕緣層104，而有效地抑制朝基板方向之電流漏出，可以有效地防止電晶體之臨界值變動和夾止性之惡化。
說明關於異質接面(heterojunction)場效電晶體(HFET)之實施形態，但本發明係經由改變半導體結晶層之構造，而能適用於具有其他FET構造之MODFET(Modulation Doped Field Effect Transistor，調變摻雜場效電晶體)、MESFET(Metal Semiconductor Field Effect Transistor，金屬半導體場效電晶體)用磊晶結晶基板。
在上述中，根據實施形態之一例說明本發明，但上述所揭示之本發明之實施形態僅為例示，本發明之技術範圍 係不受此等實施形態所限定。本發明之技術性範圍係由申請專利範圍所表示，並且包括與申請專利範圍之記載同等之意義及在其範圍內之所有變形。
(實施例)
藉由實施例進一步詳細說明本發明，但本發明之範圍係並非受限於本實施例。
具有第1圖之構成的氮化鎵系場效電晶體之製造步驟如第2圖所示。
[製作氮化鎵系磊晶結晶]
成長面為(0001)面，將偏角(off-angle)為0.5∘之碳化矽基底基板201安置於成長爐中。在基底基版201上，依MOCVD法，進行成長厚度2000nm之氮化鋁緩衝層202(第2圖之(A))。
將原料氣體更換，使用做為摻雜劑的鎂原料，進行成長厚度500nm、Mg濃度5×1018 cm-2 之摻雜有鎂之p傳導型氮化鎵結晶層203(第2圖之(B))。
冷卻後，從反應爐取出基底基板201。將基底基板201設置於CVD裝置上，在p傳導型氮化鎵結晶層203上，進行成長厚度500nm之氮化矽絕緣層204，而得到基板。從CVD裝置取出基板，將光阻劑旋轉塗布於基板上之後，依光蝕刻(potolithography)法，在光阻劑上形成窗戶。此窗戶係在氮化矽絕緣層204上形成開口部204A時使用，且在p傳導型氮化鎵結晶層203之結晶面(11-20)上形成1000nm寬之平行線狀。窗戶以外之部分係形成20000nm 寬。將因形成窗戶而露出之氮化矽藉由氫氟酸水溶液蝕刻去除，而形成開口部204A(第2圖之(C))。
將所得之基板再次安置於成長爐中，依MOCVD法，進行成長p傳導型氮化鎵接續層205，於較氮化矽絕緣層204更上層形成由(11-22)面組成之端面。
停止供給做為摻雜劑的鎂原料，將基板溫度/反應爐壓力設定於1150℃/100torr使結晶橫向成長，在前述(11-22)面上，進行成長厚度1000nm之i傳導型氮化鎵橫向成長層206(第2圖之(E))。
之後，改變反應爐之壓力及成長溫度，進行成長厚度500nm之i傳導型氮化鎵通道層207。改變原料氣體，而成長鋁組成20%、厚度30nm之i型氮化鋁鎵電子供給層208(第2圖之(G))。按照上述進行，而製作具有如第2圖(F)所示之層構造之場效電晶體用氮化鎵系磊晶結晶。
[製作GaN系FET]
使用氮化鎵系場效電晶體用磊晶結晶，按照下述進行製作如第3圖所示之GaN系FET200。
依光微蝕刻法形成預定之光阻劑開口後，依使用有氯氣之ICP(Inductively Coupled Plasma，感應耦合電漿)蝕刻法，而形成達到基板深度之元件分離溝213。
以同樣手法，將結晶層之一部分蝕刻直達到p傳導型氮化鎵結晶層203，而形成電洞抽出電極212。
以同樣手法，依光微蝕刻法形成預定形狀之光阻劑開口。此時，在下個步驟進行位置校正，使p傳導型氮化鎵 接續層205配置於形成源極209之開口部之下部。
以蒸鍍法將Ti/Al/Ni/Au金屬膜形成厚度為20nm/150nm/25nm/50nm後，依光微蝕刻法加工成預定形狀。
在800℃於氮氣環境中加熱30秒鐘，形成源極209與汲極210。
同樣地依光微蝕刻法形成預定之光阻劑開口，且以蒸鍍法將Ni/Au金屬膜形成厚度25nm/150nm後，依光微蝕刻法加工成預定形狀。
在700℃於氮氣環境中加熱30秒鐘，形成電洞抽出電極212。
同樣地依光微蝕刻法形成預定之光阻劑開口，且以蒸鍍法將Ni/Au金屬膜形成厚度25nm/150nm後，依光微蝕刻法加工成預定形狀而形成閘極211。如此進行而得到第3圖之構造的GaN系FET200。
GaN系FET之源極209-閘極211之間隔為2μm、閘極211-汲極210之間隔為4μm、閘長為1.5μm、閘寬為30μm。
[GaN系FET之評估]
評估GaN系FET之關斷(off)耐壓。將源極接地，在閘極上施加臨界值電壓(在所製作之裝置中係-5.5V)以下之電壓-10V，施加汲極電壓於正方向，以電流值達1mA/mm之電壓作為元件之耐壓。耐壓是440V。此外，施加0V作為閘極電壓，施加30V作為汲極電壓，測定電流密度，電流密度是921mA/mm。
 (產業上之利用可能性)
根據本發明，可提供兼具高損壞耐壓、高電子移動度及低閘極漏電電流之高性能場效電晶體。此外，根據本發明，可再現性良好地生產臨界值經正確地控制之電晶體。
100‧‧‧場效電晶體
101‧‧‧基底基板
102‧‧‧緩衝層
103‧‧‧p傳導型半導體結晶層
104‧‧‧絕緣層
104A,204A‧‧‧開口部
105‧‧‧接續層
106‧‧‧第2緩衝層
107‧‧‧第1緩衝層
108‧‧‧閘層
109,209‧‧‧源極
110,210‧‧‧汲極
111,211‧‧‧閘極
112,212‧‧‧電洞抽出電極
113,213‧‧‧元件分離溝
201‧‧‧碳化矽基底基板
202‧‧‧氮化鋁緩衝層
203‧‧‧p傳導型氮化鎵結晶層
204‧‧‧氮化矽絕緣層
205‧‧‧p傳導型氮化鎵接續層
206‧‧‧i傳導型氮化鎵橫向成長層
207‧‧‧i傳導型氮化鎵通道層
208‧‧‧i傳導型氮化鋁鎵電子供給層
第1圖係為了說明本發明之實施形態之GaN系FET之模式的剖面圖。
第2圖係表示為了說明本發明之實施例之GaN系FET之製作過程。
第3圖係依本發明之GaN系FET之模式的剖面圖。
100‧‧‧場效電晶體
101‧‧‧基底基板
102‧‧‧緩衝層
103‧‧‧p傳導型半導體結晶層
104‧‧‧絕緣層
104A‧‧‧開口部
105‧‧‧接續層
106‧‧‧第2緩衝層
107‧‧‧第1緩衝層
108‧‧‧閘層
109‧‧‧源極
110‧‧‧汲極
111‧‧‧閘極
112‧‧‧電洞抽出電極
113‧‧‧元件分離溝

Claims (11)

  1. 一種場效電晶體用之氮化鎵系磊晶結晶，係包括基底基板、與(a)至(e)，且為了將第1緩衝層與p傳導型半導體結晶層電性接續，而於非氮化鎵系之絕緣層之開口部上配置由氮化鎵系結晶組成之接續層；其中，接續層係p傳導型結晶，(a)至(e)係：(a)閘層、(b)含有連接閘層之基底基板側界面之通道層之高純度第1緩衝層、(c)配置於第1緩衝層之基底基板側之第2緩衝層、(d)配置於第2緩衝層之基底基板側，且在一部分具有開口部之非氮化鎵系之絕緣層、及(e)配置於絕緣層之基底基板側之p傳導型半導體結晶層。
  2. 如申請專利範圍第1項之結晶，其中，接續層係具有朝第1緩衝層延伸之端部，而該端部係未延伸超過第1之緩衝層。
  3. 如申請專利範圍第1項之結晶，其中，接續層係經由朝露出非氮化鎵系之絕緣層之開口部之p傳導型半導體結晶層上選擇性地成長所形成之結晶層。
  4. 如申請專利範圍第1項至第3項中任一項之結晶，其中，第1緩衝層之平均位錯密度，係除了非氮化鎵系之絕緣層的開口部之上部之外，其餘在1×105 /cm以下。
  5. 如申請專利範圍第1項至第3項中任一項之結晶，其 中，第2緩衝層之至少一部分係以配置於開口部之氮化鎵系結晶為基點依選擇性橫向成長法所形成之結晶層。
  6. 如申請專利範圍第1項至第3項中任一項之結晶，其中，絕緣層係由氧化矽或氮化矽組成。
  7. 一種場效電晶體，係使用申請專利範圍第1項至第3項中任一項之結晶所形成，具備有：形成於閘層之上部的閘極、與配置於閘極之兩側，且與閘層進行歐姆接續之源極及汲極；且開口部或者形成於開口部上之接續層，為配置成面向源極下部、或閘極之源極側端與源極之間的區域；並且p傳導型半導體結晶層為接續於電洞抽出用電極。
  8. 如申請專利範圍第7項之場效電晶體，其中，第2緩衝層係依橫向成長法所成長之結晶層。
  9. 如申請專利範圍第7項之場效電晶體，其中，第1緩衝層與前述閘層之界面係由半導體異接合界面所構成。
  10. 一種氮化鎵系磊晶結晶之製造方法，係包括下述步驟(i)至(iv)：(i)使p傳導型半導體結晶層磊晶成長於基底基板上之步驟、(ii)於p傳導型半導體結晶層上形成絕緣層之步驟、(iii)於絕緣層上設置開口部之步驟、及(iv)在以絕緣層做為遮罩之開口部，為了將p傳導 型半導體結晶層與第1緩衝層電性接續，而成長接續層之步驟，其中，接續層係p傳導型結晶。
  11. 如申請專利範圍第10項之方法，其係進一步包括下述步驟(v)：(v)使接續層成長後，以形成於開口部上之氮化鎵系結晶作為基點依選擇性橫向成長法於絕緣層上形成結晶層。
TW097104967A 2007-02-16 2008-02-13 氮化鎵系磊晶結晶、其製造方法以及場效電晶體 TWI445182B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007036625 2007-02-16

Publications (2)

Publication Number Publication Date
TW200843122A TW200843122A (en) 2008-11-01
TWI445182B true TWI445182B (zh) 2014-07-11

Family

ID=39690128

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097104967A TWI445182B (zh) 2007-02-16 2008-02-13 氮化鎵系磊晶結晶、其製造方法以及場效電晶體

Country Status (8)

Country Link
US (1) US8350292B2 (zh)
JP (1) JP5342152B2 (zh)
KR (1) KR20090119849A (zh)
CN (1) CN101611479B (zh)
DE (1) DE112008000410T5 (zh)
GB (1) GB2460197A (zh)
TW (1) TWI445182B (zh)
WO (1) WO2008099901A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101167651B1 (ko) * 2008-10-29 2012-07-20 후지쯔 가부시끼가이샤 화합물 반도체 장치 및 그 제조 방법
JP4677499B2 (ja) * 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
WO2010131451A1 (ja) * 2009-05-11 2010-11-18 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP5564842B2 (ja) 2009-07-10 2014-08-06 サンケン電気株式会社 半導体装置
KR101050228B1 (ko) 2009-09-25 2011-07-19 전자부품연구원 질화물 반도체 소자 및 이의 형성 방법
JP6106951B2 (ja) * 2012-05-23 2017-04-05 富士通株式会社 半導体装置及び半導体装置の製造方法
US9640622B2 (en) 2013-06-28 2017-05-02 Intel Corporation Selective epitaxially grown III-V materials based devices
US9123799B2 (en) * 2013-11-11 2015-09-01 Avogy, Inc. Gallium nitride field effect transistor with buried field plate protected lateral channel
US10032911B2 (en) 2013-12-23 2018-07-24 Intel Corporation Wide band gap transistor on non-native semiconductor substrate
US9660085B2 (en) * 2013-12-23 2017-05-23 Intel Coporation Wide band gap transistors on non-native semiconductor substrates and methods of manufacture thereof
JP2016054250A (ja) * 2014-09-04 2016-04-14 豊田合成株式会社 半導体装置、製造方法、方法
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
US9722065B1 (en) * 2016-02-03 2017-08-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3139445B2 (ja) 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
JPH11135770A (ja) 1997-09-01 1999-05-21 Sumitomo Chem Co Ltd ３−５族化合物半導体とその製造方法および半導体素子
JP3129298B2 (ja) * 1998-11-11 2001-01-29 日本電気株式会社 電界効果トランジスタ及びその製造方法
JP2001168111A (ja) 1999-12-07 2001-06-22 Nippon Telegr & Teleph Corp <Ntt> ＧａＮ電界効果トランジスタ
JP3869662B2 (ja) * 2001-02-02 2007-01-17 三洋電機株式会社 半導体層の形成方法
JP2004014674A (ja) 2002-06-05 2004-01-15 Nippon Telegr & Teleph Corp <Ntt> 半導体構造
JP4746825B2 (ja) 2003-05-15 2011-08-10 富士通株式会社 化合物半導体装置
JP4199599B2 (ja) 2003-06-03 2008-12-17 住友化学株式会社 ３−５族化合物半導体の製造方法
JP4974454B2 (ja) * 2004-11-15 2012-07-11 株式会社豊田中央研究所 半導体装置
JP4446869B2 (ja) 2004-11-24 2010-04-07 トヨタ自動車株式会社 へテロ接合型のｉｉｉ−ｖ族化合物半導体装置とその製造方法
JP4542912B2 (ja) * 2005-02-02 2010-09-15 株式会社東芝 窒素化合物半導体素子

Also Published As

Publication number Publication date
US8350292B2 (en) 2013-01-08
GB2460197A (en) 2009-11-25
GB0915202D0 (en) 2009-10-07
CN101611479A (zh) 2009-12-23
DE112008000410T5 (de) 2009-12-24
CN101611479B (zh) 2012-05-02
GB2460197A8 (en) 2010-04-14
KR20090119849A (ko) 2009-11-20
TW200843122A (en) 2008-11-01
JP5342152B2 (ja) 2013-11-13
WO2008099901A1 (ja) 2008-08-21
US20100117094A1 (en) 2010-05-13
JP2008227478A (ja) 2008-09-25

Similar Documents

Publication Publication Date Title
TWI445182B (zh) 氮化鎵系磊晶結晶、其製造方法以及場效電晶體
US10236178B2 (en) Gallium nitride nanowire based electronics
US9224596B2 (en) Methods of fabricating thick semi-insulating or insulating epitaxial gallium nitride layers
US11699748B2 (en) Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof
TWI464876B (zh) 用於以氮為主之電晶體的帽蓋層和或鈍化層，電晶體結構與其製造方法
JP5208463B2 (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
EP3311414B1 (en) Doped barrier layers in epitaxial group iii nitrides
US7626217B2 (en) Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
JP4786730B2 (ja) 電界効果型トランジスタおよびその製造方法
JP2007165431A (ja) 電界効果型トランジスタおよびその製造方法
JP2008205146A (ja) 化合物半導体装置及びその製造方法
JPWO2005015642A1 (ja) 半導体装置及びその製造方法
US10340376B2 (en) Heterojunction field-effect transistor having germanium-doped source and drain regions
US20190043978A1 (en) Process of forming nitride semiconductor device
KR101943356B1 (ko) 선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법
US11362190B2 (en) Depletion mode high electron mobility field effect transistor (HEMT) semiconductor device having beryllium doped Schottky contact layers
JP2010165783A (ja) 電界効果型トランジスタおよびその製造方法
JP5569321B2 (ja) 半導体装置およびその製造方法
KR102261735B1 (ko) 이종접합 트랜지스터
US20220020870A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP5134797B2 (ja) ＧａＮ系半導体素子及びその製造方法並びにＧａＮ系半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees