JP5128034B2

JP5128034B2 - 半導体装置およびその製造方法

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Publication number: JP5128034B2
Application number: JP2001251436A
Authority: JP
Inventors: 等瑞泉
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2001-08-22
Filing date: 2001-08-22
Publication date: 2013-01-23
Anticipated expiration: 2021-08-22
Also published as: JP2003068747A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、バイポーラ型トランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
図６Ａに従来のバイポーラ型トランジスタ１の断面構成を示す。バイポーラ型トランジスタ１は、半導体基板３，埋込層５，エピタキシャル成長層７、素子分離領域９，ベース領域１１、エミッタ領域１３、コレクタ領域１５、ベース配線１７、エミッタ配線１９、コレクタ配線２１、絶縁膜２３を備えている。エミッタ配線１９はエミッタ配線コンタクト部１９ａにおいてエミッタ領域１３と接し、コレクタ配線２１は、コレクタ配線コンタクト部２１ａにおいてコレクタ領域１５と接する。
【０００３】
図６Ｂは、図６Ａに示すバイポーラ型トランジスタ１のエミッタ領域１３、コレクタ領域１５、エミッタ配線コンタクト部１９ａ、コレクタ配線コンタクト部２１ａに着目した平面図である。
【０００４】
図６Ｂに示すように、コレクタ領域１５に対するコレクタ配線コンタクト部２１ａのマージンｂに比べ、エミッタ領域１３に対するエミッタ配線コンタクト部１９ａのマージンａをかなり大きく取っている。このようにすることで、エミッタ領域１３近傍に生ずるホットキャリアによる悪影響を緩和することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のような従来のバイポーラ型トランジスタ１には、次のような問題点があった。エミッタ領域１３およびコレクタ領域１５を形成する工程や、配線を形成する工程でパターンのずれが生ずると、図７Ａに示すように、マージンａを大きく取っているエミッタ側では、エミッタ領域１３からエミッタ配線コンタクト部１９ａがはみ出なくても、マージンｂが小さいコレクタ側では、コレクタ領域１５からコレクタ配線コンタクト部２１ａがはみ出ることがある。
【０００６】
このような場合、コレクタ配線２１とエピタキシャル成長層７とが直接接触する部分がショットキ接合となるため、寄生トランジスタ２５が形成されることになる。この結果、高い電源電圧が印可されると、寄生トランジスタ２５がオンとなり、図７Ｂに示すように、この寄生トランジスタ２５と本来のバイポーラ型トランジスタ１とによりサイリスタ２７が構成されることになる。
【０００７】
なお、図７Ｂに示す抵抗Ｒは、コレクタ領域１５とコレクタ配線２１とのずれ等により生ずる接触抵抗であり、この抵抗Ｒによる電圧降下がショットキ接合の順方向電圧降下ＶＦを越えると寄生トランジスタ２５がオンとなる。
【０００８】
このように、寄生トランジスタ２５が一旦オンになると、電源を切らない限り、バイポーラ型トランジスタ１はオンのままとなってしまう。すなわち、いったん高電圧が印可され大電流が流れると、バイポーラ型トランジスタ１は、制御不能となってしまうことがあった。
【０００９】
この発明は、このような問題点を解決し、高電圧が印可され大電流が流れても安定な動作を維持することができるバイポーラ型トランジスタを有する半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段、発明の作用および効果】
請求項１の半導体装置は、半導体基板に設けられた第１導電型の基部半導体領域と、基部半導体領域の表面の一部に設けられた第２導電型のベース領域と、ベース領域の表面の一部に設けられた第１導電型のエミッタ領域と、基部半導体領域の表面の一部にベース領域と所定距離を隔てて設けられた、基部半導体領域より高い不純物濃度の第１導電型のコレクタ領域と、エミッタ領域の表面の範囲内で当該表面に接するように設けられたエミッタ配線コンタクト部と、コレクタ領域の表面の範囲内で当該表面に接するように設けられたコレクタ配線コンタクト部と、を備えたバイポーラ型トランジスタであって、コレクタ領域とエミッタ領域とが同一のフォトリソグラフ工程で位置決めされるとともに、コレクタ配線コンタクト部とエミッタ配線コンタクト部とが同一のフォトリソグラフ工程で位置決めされ、コレクタ領域の表面と基部半導体領域の表面との境界線と、コレクタ配線コンタクト部との最小距離が、エミッタ領域の表面とベース領域の表面との境界線と、エミッタ配線コンタクト部との最小距離以上となるよう設定されたバイポーラ型トランジスタ、を有している。
【００１１】
また、請求項４の半導体装置の製造方法は、第１導電型の基部半導体領域が設けられた半導体基板を用意し、基部半導体領域の表面の一部に第２導電型のベース領域を形成し、ベース領域の表面の一部に第１導電型のエミッタ領域を形成し、基部半導体領域の表面の一部にベース領域と所定距離を隔てて、基部半導体領域より高い不純物濃度の第１導電型のコレクタ領域を、エミッタ領域と同一の工程において形成し、エミッタ領域の表面の範囲内で当該表面に接するようにエミッタ配線コンタクト部を形成し、コレクタ領域の表面の範囲内で当該表面に接するようにコレクタ配線コンタクト部を、エミッタ配線コンタクト部と同一の工程において形成することにより、バイポーラ型トランジスタを有する半導体装置を製造する方法であって、コレクタ領域とエミッタ領域とを同一のフォトリソグラフ工程で位置決めするとともに、コレクタ配線コンタクト部とエミッタ配線コンタクト部とを同一のフォトリソグラフ工程で位置決めし、コレクタ領域の表面と基部半導体領域の表面との境界線と、コレクタ配線コンタクト部との最小距離が、エミッタ領域の表面とベース領域の表面との境界線と、エミッタ配線コンタクト部との最小距離以上となるように、エミッタ領域、コレクタ領域、コレクタ配線コンタクト部およびエミッタ配線コンタクト部を形成する。
【００１２】
したがって、当該半導体装置を構成するバイポーラ型トランジスタのコレクタ領域に対するコレクタ配線コンタクト部の位置決めマージンが、エミッタ領域に対するエミッタ配線コンタクト部の位置決めマージンと同等以上になる。
【００１３】
このため、コレクタ領域およびエミッタ領域を形成する工程と配線工程とで位置決めの際のずれが生じたとしても、エミッタ配線コンタクト部がエミッタ領域の範囲内にあるにもかかわらずコレクタ配線コンタクト部がコレクタ領域の範囲外になってしまうという事態を回避することができる。すなわち、高電圧が印可され大電流が流れても安定な動作を維持することができるバイポーラ型トランジスタを有する半導体装置実現することが可能になる。
【００１４】
請求項１の半導体装置においては、半導体装置は、さらに、基部半導体領域の下部の一部にベース領域の下方からコレクタ領域の下方にかけてベース領域およびコレクタ領域と所定距離隔てて設けられた、基部半導体領域より高い不純物濃度の第１導電型の埋込層と、バイポーラ型トランジスタを他の素子から電気的に分離するために基部半導体領域を仕切るように設けられた、第２導電型の素子分離領域と、を備え、コレクタ領域と素子分離領域との最小距離が、埋込層と素子分離領域との最小距離より小さくなるよう設定されたことを特徴とする。
【００１５】
また、請求項４の半導体装置の製造方法においては、基部半導体領域が設けられた半導体基板を用意する際、基部半導体領域の下部の一部に基部半導体領域より高い不純物濃度の第１導電型の埋込層を形成するとともに、基部半導体領域を仕切るよう埋込層と所定距離を隔てて第２導電型の素子分離領域を形成しておき、コレクタ領域を形成する際、コレクタ領域と素子分離領域との最小距離が、埋込層と素子分離領域との最小距離より小さくなるよう設定することを特徴とする。
【００１６】
したがって、たとえば、埋込層と素子分離領域との最小距離を従来と同様の距離に設定することで半導体装置の耐圧を従来と同様のレベルで維持するとともに、コレクタ領域と素子分離領域との最小距離を埋込層と素子分離領域との最小距離より小さくなるよう設定することで、素子の面積を増加させることなくコレクタ領域の表面の面積を増加させることが可能となる。つまり、素子の面積を増加させることなくコレクタ領域に対するコレクタ配線コンタクト部の位置決めマージンを大きくすることができる。
【００１７】
このため、高電圧が印可され大電流が流れても安定な動作を維持することができるバイポーラ型トランジスタを有する半導体装置であって、かつ、従来と同様の素子面積および耐圧を有する半導体装置を実現することが可能になる。
【００１８】
請求項２の半導体装置においては、バイポーラ型トランジスタは、最大限２０ミリアンペア以上５００ミリアンペア以下の電流を制御し得るトランジスタであることを特徴とする。したがって、安定な動作を維持することのできる大電流制御可能なバイポーラ型トランジスタを実現することができる。
【００１９】
請求項３の半導体装置においては、バイポーラ型トランジスタは、最大限６ボルト以上２０ボルト以下の電圧で動作し得るトランジスタであることを特徴とする。したがって、安定な動作を維持することのできる高電圧動作可能なバイポーラ型トランジスタを実現することができる。
【００２０】
なお、請求項において、「半導体基板に基部半導体領域を設ける」とは、半導体基板に接して基部半導体領域を形成する場合、半導体基板の上に形成した一層以上の別の層の上に基部半導体領域を形成する場合、半導体基板自体が基部半導体領域である場合を含む概念である。
【００２１】
【発明の実施の形態】
この発明の一実施形態による半導体装置の適部断面を図１Ａに示す。すなわち、図１Ａは、当該半導体装置のうち、バイポーラ型トランジスタ３１の形成された部分の断面形状を示す図面である。図１Ｂは、図１Ａに示す部分のうち、バイポーラ型トランジスタ３１の後述するエミッタ領域４３、コレクタ領域４５、エミッタ配線コンタクト部４９ａ、コレクタ配線コンタクト部５１ａに着目した平面図である。
【００２２】
図１Ａに基づいて、バイポーラ型トランジスタ３１の形成された部分の構造を説明する。Ｐ型の半導体基板３３の上に、第１導電型の基部半導体領域であるＮ^-型のエピタキシャル成長層３７が設けられている。エピタキシャル成長層３７の表面の一部に、第２導電型であるＰ⁺型のベース領域４１が設けられている。
【００２３】
ベース領域４１の表面の一部に、第１導電型であるＮ^＋型のエミッタ領域４３が設けられている。エピタキシャル成長層３７の表面の一部に、エピタキシャル成長層３７より高い不純物濃度の第１導電型（Ｎ^＋型）のコレクタ領域４５が、ベース領域４１と所定距離を隔てて設けられている。
【００２４】
エピタキシャル成長層３７、エミッタ領域４３、コレクタ領域４５、後述する素子分離領域３９の表面を覆うようにシリコン酸化膜５３が設けられている。
【００２５】
エピタキシャル成長層３７の下部の一部に、ベース領域４１の下方からコレクタ領域４５の下方にかけてベース領域４１およびコレクタ領域４５と所定距離隔てて、エピタキシャル成長層３７より高い不純物濃度の第１導電型の埋込層であるＮ^＋型の埋込層３５が設けられている。
【００２６】
また、バイポーラ型トランジスタ３１を他の素子から電気的に分離するために、エピタキシャル成長層３７を仕切るように、第２導電型の素子分離領域であるＰ⁺型の素子分離領域３９が設けられている。
【００２７】
ベース領域４１の上部にはベース配線４７が設けられている。ベース配線４７は、シリコン酸化膜５３に設けられた開口６１（図３Ｂ参照）を介して、ベース領域４１の表面の一部において当該表面に接するように設けられている。
【００２８】
エミッタ領域４３の上部にはエミッタ配線４９が設けられている。エミッタ配線４９は、シリコン酸化膜５３に設けられた開口６３（図３Ｂ参照）を介してエミッタ領域４３の表面の範囲内で当該表面に接するように設けられている。エミッタ配線４９のうち、開口６３を介してエミッタ領域４３の表面に接するよう設定された部分がエミッタ配線コンタクト部４９ａである。
【００２９】
コレクタ領域４５の上部にはコレクタ配線５１が設けられている。コレクタ配線５１は、シリコン酸化膜５３に設けられた開口６５（図３Ｂ参照）を介してコレクタ領域４５の表面の範囲内で当該表面に接するように設けられている。コレクタ配線５１のうち、開口６５を介してコレクタ領域４５の表面に接するよう設定された部分がコレクタ配線コンタクト部５１ａである。
【００３０】
コレクタ領域４５の表面とエピタキシャル成長層３７の表面との境界線４５ａと、コレクタ配線コンタクト部５１ａとの最小距離（ｂ）が、エミッタ領域４３の表面とベース領域４１の表面との境界線４３ａと、エミッタ配線コンタクト部４９ａとの最小距離（ａ）以上となるよう設定されている（図１Ｂ参照）。
【００３１】
したがって、当該半導体装置を構成するバイポーラ型トランジスタ３１のコレクタ領域４５に対するコレクタ配線コンタクト部５１ａの位置決めマージンが、エミッタ領域４３に対するエミッタ配線コンタクト部４９ａの位置決めマージンと同等以上になる。
【００３２】
このため、後述するように、コレクタ領域４５およびエミッタ領域４３を形成する工程とコレクタ配線５１およびエミッタ配線４９を含む配線を形成する配線工程とで位置決めの際のずれが生じたとしても、エミッタ配線コンタクト部４９ａがエミッタ領域４３の範囲内にあるにもかかわらずコレクタ配線コンタクト部５１ａがコレクタ領域４５の範囲外になってしまうという事態を回避することができる。すなわち、バイポーラ型トランジスタ３１に高電圧が印可され大電流が流れても安定な動作を維持することができる。
【００３３】
また、図１Ａに示すように、コレクタ領域４５と素子分離領域３９との最小距離（ｄ）が、埋込層３５と素子分離領域３９との最小距離（ｃ）、（ｅ）より小さくなるよう設定されている。
【００３４】
このように設定したとしても、埋込層３５と素子分離領域３９との最小距離（ｃ）、（ｅ）を従来と同様の距離に設定するようにしておけば、半導体装置の耐圧を従来と同様のレベルで維持することができる。これは、半導体の耐圧が当該最小距離（ｃ）、（ｅ）に大きく依存するからである。また、このように設定しておけば、素子の面積を増加させることなくコレクタ領域４５の表面の面積を増加させることができる。
【００３５】
したがって、コレクタ領域４５と素子分離領域３９との最小距離（ｄ）を埋込層３５と素子分離領域３９との最小距離（ｃ）、（ｅ）より小さくなるよう設定することで、半導体装置の耐圧を維持し、かつ、素子の面積を増加させることなく、コレクタ領域４５に対するコレクタ配線コンタクト部５１ａの位置決めマージンを大きくすることができる。
【００３６】
このため、従来と同様の素子面積および耐圧を有しながら、高電圧が印可され大電流が流れても安定な動作を維持することができるバイポーラ型トランジスタを実現することができる。
【００３７】
なお、この実施形態においては、ベース領域４１と素子分離領域３９との最小距離（ｆ）は、埋込層３５と素子分離領域３９との最小距離（ｃ）、（ｅ）とほぼ等しくなるよう設定されている。
【００３８】
この発明の適用されるバイポーラ型トランジスタは特に限定されるものではないが、大電流駆動用のバイポーラ型トランジスタ、たとえば、最大限２０ミリアンペア以上５００ミリアンペア以下の電流を制御し得るトランジスタに適用した場合、大電流駆動時にも安定な動作を維持することができるため、効果が大きい。
【００３９】
また、高電圧で駆動されるバイポーラ型トランジスタ、たとえば、最大限６ボルト以上２０ボルト以下の電圧で動作し得るトランジスタに適用した場合、高電圧動作時にも安定な動作を維持することができるため、効果が大きい。
【００４０】
つぎに、図２Ａ〜図３Ｂおよび図１Ａに基づいて、バイポーラ型トランジスタ３１の製造方法を説明する。まず、図２Ａに示すように、Ｐ型の半導体基板３３にＮ⁺型の埋込層３５、Ｎ^-型のエピタキシャル成長層３７およびＰ⁺型の素子分離領域３９を形成したウエハを用意する。
【００４１】
つぎに、図２Ｂに示すように、用意されたウエハ表面に、ＣＶＤ（Chemical Vapor Deposition（化学的気相成長））法等を用いてシリコン酸化物（ＳｉＯ₂）を堆積させることによりシリコン酸化膜５３を形成する。その後、シリコン酸化膜５３上にフォトレジスト（図示せず）を形成し、これをフォトリソグラフ法等を用いて所定形状にパタニングする。
【００４２】
つぎに、所定形状にパタニングされたフォトレジストをマスクとして、たとえばＲＩＥ（反応性イオンエッチング）を行うことにより、シリコン酸化膜５３の一部を所定深さまで除去し、所定形状の凹部５５を形成する。
【００４３】
フォトレジストを除去した後、シリコン酸化膜５３をマスクとして高濃度のボロン（Ｂ）をイオン注入する。このイオン注入により、シリコン酸化膜５３のうち厚さの薄くなった凹部５５を透過して、エピタキシャル成長層３７にイオンが注入される。シリコン酸化膜５３のうち、凹部５５以外の部分ではイオンはほとんど透過しない。
【００４４】
その後、アニールを行うことにより注入したボロンを拡散させ、Ｐ⁺型のベース領域４１を形成する。
【００４５】
なお、ベース領域４１を形成する方法は、上述の方法に限定されるものではない。上述の方法では、ウエハ表面に形成したシリコン酸化膜５３の一部をＲＩＥ等により所定深さまで除去して所定形状の凹部５５を形成するようにしたが、たとえば、ウエハ表面に形成したシリコン酸化膜５３の一部を、ＲＩＥ等によりエピタキシャル成長層３７の表面が露出するまで除去するようにしてもよい。
【００４６】
この場合、さらに、熱酸化等により、露出したエピタキシャル成長層３７の表面に薄いシリコン酸化膜（図示せず）を形成する。その後、残存しているシリコン酸化膜５３をマスクとして高濃度のボロン（Ｂ）をイオン注入すれば、薄いシリコン酸化膜を透過して、エピタキシャル成長層３７にイオンが注入される。残存している厚いシリコン酸化膜５３の部分ではイオンはほとんど透過しない。
【００４７】
その後、アニールを行えば、注入したボロンが拡散し、図２Ｂに示すように、Ｐ⁺型のベース領域４１が形成される。なお、このアニールにより、薄いシリコン酸化膜の膜厚は、やや成長し、図２Ｂに示す凹部５５となる。
【００４８】
また、ベース領域４１を形成するさらに他の方法として、ボロンを注入するためのマスクにフォトレジストを用いる方法もある。たとえば、図２Ａの状態から、熱酸化等により、ウエハの表面全体に薄いシリコン酸化膜（図示せず）を形成しておく。
【００４９】
次に、この薄いシリコン酸化膜上にフォトレジスト（図示せず）を形成し、これをフォトリソグラフ法等を用いて所定形状にパタニングする。つぎに、所定形状にパタニングされたフォトレジストをマスクとして、高濃度のボロン（Ｂ）をイオン注入する。このイオン注入により、薄いシリコン酸化を透過して、エピタキシャル成長層３７にイオンが注入される。フォトレジストの残存している部分ではイオンはほとんど透過しない。
【００５０】
この後、レジストを除去し、アニールを行えば、注入したボロンが拡散し、図２Ｂに示すように、Ｐ⁺型のベース領域４１が形成される。なお、このアニールにより、薄いシリコン酸化膜の膜厚は、やや成長する。この場合、成長したシリコン酸化膜は、ウエハ上でほぼ同一厚さとなるため、図２Ｂに示すような凹部５５は形成されない。
【００５１】
さて、ベース領域４１が形成されると、つぎに、図３Ａに示すように、シリコン酸化膜５３上にフォトレジスト（図示せず）を形成し、これをフォトリソグラフ法等を用いて所定形状にパタニングし、パタニングされたフォトレジストをマスクとして、たとえばＲＩＥを行うことにより、シリコン酸化膜５３の一部を所定深さまで除去し、所定形状の凹部５７，５９を形成する。
【００５２】
フォトレジストを除去した後、シリコン酸化膜５３をマスクとして高濃度のリン（Ｐ）をイオン注入する。このイオン注入により、シリコン酸化膜５３のうち厚さの薄くなった凹部５７，５９を透過して、ベース領域４１およびエピタキシャル成長層３７にイオンが注入される。シリコン酸化膜５３のうち、凹部５７，５９以外の部分ではイオンはほとんど透過しない。
【００５３】
その後、アニールを行うことにより注入したリンを拡散させ、Ｎ^＋型のエミッタ領域４３およびコレクタ領域４５を形成する。
【００５４】
なお、エミッタ領域４３およびコレクタ領域４５を形成する方法も、上述の方法に限定されるものではない。上述の方法では、シリコン酸化膜５３の一部をＲＩＥ等により所定深さまで除去して所定形状の凹部５７，５９を形成するようにしたが、たとえば、ベース領域４１を形成する場合と同様に、シリコン酸化膜５３の一部を、ＲＩＥ等によりエピタキシャル成長層３７およびベース領域４１の表面が露出するまで除去するようにしてもよい。
【００５５】
この場合、ベース領域４１を形成する場合と同様に、熱酸化等により、露出したエピタキシャル成長層３７およびベース領域４１の表面に薄いシリコン酸化膜（図示せず）を形成する。その後、残存している厚いシリコン酸化膜５３をマスクとして高濃度のリン（Ｐ）をイオン注入すれば、薄いシリコン酸化膜を透過して、エピタキシャル成長層３７およびベース領域４１にイオンが注入される。残存している厚いシリコン酸化膜５３の部分ではイオンはほとんど透過しない。
【００５６】
その後、アニールを行えば、注入したリンが拡散し、図３Ａに示すように、Ｎ⁺型のエミッタ領域４３およびコレクタ領域４５が形成される。なお、このアニールにより、薄いシリコン酸化膜の膜厚は、やや成長し、図３Ａに示す凹部５７、５９となる。
【００５７】
また、エミッタ領域４３およびコレクタ領域４５を形成するさらに他の方法として、イオン注入ではなく、熱拡散を用いる方法もある。たとえば、図２Ｂの状態から、シリコン酸化膜５３上にフォトレジスト（図示せず）を形成し、これをフォトリソグラフ法等を用いて所定形状にパタニングする。つぎに、所定形状にパタニングされたフォトレジストをマスクとして、シリコン酸化膜５３の一部を、ＲＩＥ等によりエピタキシャル成長層３７およびベース領域４１の表面が露出するまで除去する。
【００５８】
その後、フォトレジストを除去し、高濃度のリンを熱拡散させる。高濃度のリンは、前工程において露出したエピタキシャル成長層３７およびベース領域４１の表面からウエハの内部へと拡散する。その後、アニールを行うことにより、図３Ａに示すエミッタ領域４３およびコレクタ領域４５が形成される。なお、この熱拡散およびアニールにより、露出したエピタキシャル成長層３７およびベース領域４１の表面が酸化され、図３Ａに示す凹部５７、５９が形成される。
【００５９】
さて、エミッタ領域４３およびコレクタ領域４５が形成されると、つぎに、図３Ｂに示すように、シリコン酸化膜５３上にフォトレジスト（図示せず）を形成し、これをフォトリソグラフ法等を用いて所定形状にパタニングし、パタニングされたフォトレジストをマスクとして、たとえばＲＩＥを行うことにより、シリコン酸化膜５３の一部を全て除去し、所定形状の開口６１，６３，６５を形成する。
【００６０】
フォトレジストを除去した後、図１Ａに示すように、ベース配線４７，エミッタ配線４９，コレクタ配線５１を形成する。これらの配線を形成するには、たとえばスパッタリング法等を用いてシリコン酸化膜５３上にアルミニウム膜を形成し、アルミニウム膜上にフォトレジスト（図示せず）を形成し、これをフォトリソグラフ法等を用いて所定形状にパタニングし、パタニングされたフォトレジストをマスクとして、たとえばウエットエッチングやＲＩＥを行うことにより、アルミニウム膜の一部を除去すればよい。
【００６１】
ベース配線４７はベース領域４１に接し，エミッタ配線４９はエミッタ配線コンタクト部４９ａにおいてエミッタ領域４３と接し，コレクタ配線５１はコレクタ配線コンタクト部５１ａにおいてコレクタ領域４５と接するように形成される。この後、半導体装置全体を覆うように、シリコン窒化膜などにより構成されたパッシベーション膜（図示せず）が形成される。このようにして、バイポーラ型トランジスタ３１を有する半導体装置が形成される。
【００６２】
さて、フォトリソグラフ法を用いてフォトレジストをパタニングする工程において、パタンずれが生じた場合について考察する。図４Ａは、上述の図３Ａに示すエミッタ領域４３およびコレクタ領域４５を形成するためのフォトレジスト（図示せず）をパタニングするフォトリソグラフ工程において、パタンが左方向（図４ＡにおけるＸ１方向）にずれた場合の例である。
【００６３】
このようなパタンずれが生ずると、凹部５７，５９が正常な位置からＸ１方向にずれてしまうため、エミッタ領域４３およびコレクタ領域４５も、正常な位置からＸ１方向にずれてしまう。このため、後に形成される開口６１，６３，６５が正常な位置に設けられると、図４Ａに示すように、エミッタ領域４３およびコレクタ領域４５と開口６３，６５との間に位置ずれが生ずることになる。
【００６４】
図４Ｂは、上述の図３Ｂに示す開口６１，６３，６５を形成するためのフォトレジスト（図示せず）をパタニングするフォトリソグラフ工程において、パタンが右方向（図４ＢにおけるＸ２方向）にずれた場合の例である。
【００６５】
このようなパタンずれが生ずると、開口６１，６３，６５が、正常な位置からＸ２方向にずれてしまう。このため、前に形成されたエミッタ領域４３およびコレクタ領域４５が正常な位置に形成されていた場合、図４Ｂに示すように、エミッタ領域４３およびコレクタ領域４５と開口６３，６５との間に位置ずれが生ずることになる。
【００６６】
図５Ａは、図４Ｂのケースにおいて、配線工程を終了した状態を示す断面図である。図５Ａに示すように、コレクタ領域４５およびエミッタ領域４３と、コレクタ配線５１およびエミッタ配線４９との間に位置ずれが生じていることが分かる。
【００６７】
図５Ｂは、図５Ａに示す部分のうち、バイポーラ型トランジスタ３１のエミッタ領域４３、コレクタ領域４５、エミッタ配線コンタクト部４９ａ、コレクタ配線コンタクト部５１ａに着目した平面図である。
【００６８】
図５Ｂに示すように、コレクタ領域４５およびエミッタ領域４３と、コレクタ配線５１およびエミッタ配線４９との間に位置ずれが生じているにもかかわらず、エミッタ配線コンタクト部４９ａがエミッタ領域４３の範囲内にある限り、コレクタ配線コンタクト部５１ａはコレクタ領域４５の範囲内にあることが分かる。
【００６９】
このため、コレクタ領域４５およびエミッタ領域４３と、コレクタ配線５１およびエミッタ配線４９との間に従来程度の位置ずれが生じた場合であっても、上述のように、バイポーラ型トランジスタ３１は、安定な動作を維持することができるのである。
【００７０】
なお、上述の実施形態においては、基部半導体領域がエピタキシャル成長層である場合を例に説明したが、基部半導体領域はこれに限定されるものではない。たとえば、基部半導体領域がウェル領域である場合にも、この発明を適用することができる。
【００７１】
また、上述の実施形態においては、バイポーラ型トランジスタとして、ＮＰＮ型のバイポーラ型トランジスタを例に説明したが、バイポーラ型トランジスタは、これに限定されるものではない。たとえば、ＰＮＰ型のバイポーラ型トランジスタにも、この発明を適用することができる。
【００７２】
また、この発明は、バイポーラ型トランジスタを搭載するあらゆる種類の半導体装置に適用することができる。たとえば、バイポーラ型トランジスタのみからなる半導体装置や、バイポーラ型トランジスタと他の電気的素子とを合わせて搭載する半導体装置に適用することができる。
【００７３】
したがって、たとえば、バイポーラ型トランジスタを多数集積して搭載したＩＣ（またはＬＳＩ）や、バイポーラ型トランジスタとＭＯＳ−ＦＥＴ（金属・酸化物・シリコン−電界効果型トランジスタ）とを多数集積して混載したいわゆるＢi−ＣＭＯＳ−ＩＣ（またはＬＳＩ）などにも適用することができる。
【図面の簡単な説明】
【図１】図１Ａは、この発明の一実施形態による半導体装置のうちバイポーラ型トランジスタ３１の形成された部分の断面形状を示す図面である。図１Ｂは、図１Ａに示す部分のうち、エミッタ領域４３、コレクタ領域４５、エミッタ配線コンタクト部４９ａ、コレクタ配線コンタクト部５１ａに着目した平面図である。
【図２】図２Ａないし図２Ｂは、バイポーラ型トランジスタ３１の製造方法を説明するための断面図である。
【図３】図３Ａないし図３Ｂは、バイポーラ型トランジスタ３１の製造方法を説明するための断面図である。
【図４】図４Ａは、図３Ａに示すエミッタ領域４３およびコレクタ領域４５を形成するためのパタンがＸ１方向にずれた場合の例を示す図面である。図４Ｂは、図３Ｂに示す開口６１，６３，６５を形成するためのパタンがＸ２方向にずれた場合の例を示す図面である。
【図５】図５Ａは、図４Ｂのケースにおいて配線工程を終了した状態を示す断面図である。図５Ｂは、図５Ａに示す部分のうち、エミッタ領域４３、コレクタ領域４５、エミッタ配線コンタクト部４９ａ、コレクタ配線コンタクト部５１ａに着目した平面図である。
【図６】図６Ａは、従来のバイポーラ型トランジスタ１の断面構成を示す図面である。
図６Ｂは、図６Ａに示すエミッタ領域１３、コレクタ領域１５、エミッタ配線コンタクト部１９ａ、コレクタ配線コンタクト部２１ａに着目した平面図である。
【図７】図７Ａは、従来のバイポーラ型トランジスタ１において、エミッタ領域１３およびコレクタ領域１５を形成する工程と配線を形成する工程との間でパターンのずれが生じた場合の様子を説明するための断面図である。図７Ｂは、図７Ａに示す状態において生ずる回路を説明するための図面である。
【符号の説明】
３７・・・・エピタキシャル成長層
４１・・・・ベース領域
４３・・・・エミッタ領域
４３ａ・・・境界線
４５・・・・コレクタ領域
４５ａ・・・境界線
４９・・・・エミッタ配線
４９ａ・・・エミッタ配線コンタクト部
５１・・・・コレクタ配線
５１ａ・・・コレクタ配線コンタクト部

Claims

半導体基板に設けられた第１導電型の基部半導体領域と、
基部半導体領域の表面の一部に設けられた第２導電型のベース領域と、
ベース領域の表面の一部に設けられた第１導電型のエミッタ領域と、
基部半導体領域の表面の一部にベース領域と所定距離を隔てて設けられた、基部半導体領域より高い不純物濃度の第１導電型のコレクタ領域と、
エミッタ領域の表面の範囲内で当該表面に接するように設けられたエミッタ配線コンタクト部と、
コレクタ領域の表面の範囲内で当該表面に接するように設けられたコレクタ配線コンタクト部と、
を備えたバイポーラ型トランジスタであって、
コレクタ領域とエミッタ領域とが同一のフォトリソグラフ工程で位置決めされることで、コレクタ領域の表面と基部半導体領域の表面との境界線とエミッタ領域の表面とベース領域の表面との境界線とが一定の位置関係を保つよう構成されるとともに、コレクタ配線コンタクト部とエミッタ配線コンタクト部とが同一のフォトリソグラフ工程で位置決めされることで、コレクタ配線コンタクト部の外縁とエミッタ配線コンタクト部の外縁とが一定の位置関係を保つよう構成され、
コレクタ領域の表面と基部半導体領域の表面との境界線と、コレクタ配線コンタクト部との最小距離が、エミッタ領域の表面とベース領域の表面との境界線と、エミッタ配線コンタクト部との最小距離以上となるよう設定されたバイポーラ型トランジスタ、
を有する半導体装置において、
前記半導体装置は、さらに、
基部半導体領域の下部の一部にベース領域の下方からコレクタ領域の下方にかけてベース領域およびコレクタ領域と所定距離隔てて設けられた、基部半導体領域より高い不純物濃度の第１導電型の埋込層と、
前記バイポーラ型トランジスタを他の素子から電気的に分離するために基部半導体領域を仕切るように設けられた、第２導電型の素子分離領域と、
を備え、
コレクタ領域と素子分離領域との最小距離が、埋込層と素子分離領域との最小距離より小さくなるよう設定されるとともに、埋込層と素子分離領域との前記最小距離が、ベース領域と素子分離領域との最小距離とほぼ等しくなるよう設定されたこと、
を特徴とする半導体装置。
請求項１の半導体装置において、
前記バイポーラ型トランジスタは、最大限２０ミリアンペア以上５００ミリアンペア以下の電流を制御し得るトランジスタであること、
を特徴とするもの。
請求項１〜２のいずれかの半導体装置において、
前記バイポーラ型トランジスタは、最大限６ボルト以上２０ボルト以下の電圧で動作し得るトランジスタであること、
を特徴とするもの。
第１導電型の基部半導体領域が設けられた半導体基板を用意し、
基部半導体領域の表面の一部に第２導電型のベース領域を形成し、
ベース領域の表面の一部に第１導電型のエミッタ領域を形成し、
基部半導体領域の表面の一部にベース領域と所定距離を隔てて、基部半導体領域より高い不純物濃度の第１導電型のコレクタ領域を、エミッタ領域と同一の工程において形成し、
エミッタ領域の表面の範囲内で当該表面に接するようにエミッタ配線コンタクト部を形成し、
コレクタ領域の表面の範囲内で当該表面に接するようにコレクタ配線コンタクト部を、エミッタ配線コンタクト部と同一の工程において形成することにより、バイポーラ型トランジスタを有する半導体装置を製造する方法であって、
コレクタ領域とエミッタ領域とを同一のフォトリソグラフ工程で位置決めするとともに、コレクタ配線コンタクト部とエミッタ配線コンタクト部とを同一のフォトリソグラフ工程で位置決めし、
コレクタ領域の表面と基部半導体領域の表面との境界線と、コレクタ配線コンタクト部との最小距離が、エミッタ領域の表面とベース領域の表面との境界線と、エミッタ配線コンタクト部との最小距離以上となるように、エミッタ領域、コレクタ領域、コレクタ配線コンタクト部およびエミッタ配線コンタクト部を形成する、
半導体装置の製造方法において、
基部半導体領域が設けられた半導体基板を用意する際、基部半導体領域の下部の一部に基部半導体領域より高い不純物濃度の第１導電型の埋込層を形成するとともに、基部半導体領域を仕切るよう埋込層と所定距離を隔てて第２導電型の素子分離領域を形成しておき、
コレクタ領域を形成する際、コレクタ領域と素子分離領域との最小距離が、埋込層と素子分離領域との最小距離より小さくなるよう設定するとともに、埋込層と素子分離領域との前記最小距離が、ベース領域と素子分離領域との最小距離とほぼ等しくなるよう設定すること、
を特徴とする半導体装置の製造方法。
請求項１〜３のいずれかの半導体装置において、
コレクタ領域の表面と基部半導体領域の表面との境界線と、コレクタ配線コンタクト部との最小距離が、エミッタ領域の表面とベース領域の表面との境界線と、エミッタ配線コンタクト部との最小距離と同等となるよう設定されたこと、
を特徴とするもの。
請求項１〜３または請求項５のいずれかの半導体装置において、
エミッタ配線は、シリコン酸化膜に設けられた開口であってエミッタ領域の表面から上方に向けて上広がりの階段状に形成された開口に沿って階段状に形成されたこと、
を特徴とするもの。