JPH11307538A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11307538A JPH11307538A JP10108228A JP10822898A JPH11307538A JP H11307538 A JPH11307538 A JP H11307538A JP 10108228 A JP10108228 A JP 10108228A JP 10822898 A JP10822898 A JP 10822898A JP H11307538 A JPH11307538 A JP H11307538A
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Abstract
(57)【要約】
【課題】横型バイポーラトランジスタのエミッタから素
子分離層もしくは基板に至る寄生トランジスタで発生す
る漏れ電流を有効に減少され、電流増幅率（ｈFE）が向
上された半導体装置およびその製造方法を提供する。 【解決手段】第１導電型の半導体基板１０１内に第２導
電型のベース領域と、前記ベース領域上に第１導電型の
コレクタ領域１２２およびエミッタ領域１２８と、エミ
ッタ領域上に導電体層１１７と、その上層に電極配線層
１３１とを有する半導体装置において、コレクタ領域１
２２は基板表面の凹状開口部の内壁に形成され、コレク
タ領域１２２の開口部底部はエミッタ領域１２８より低
い位置に形成され、ベース領域はエミッタ領域１２８端
部とコレクタ領域１２２の開口部側壁部分との間に形成
されている半導体装置およびその製造方法。
子分離層もしくは基板に至る寄生トランジスタで発生す
る漏れ電流を有効に減少され、電流増幅率（ｈFE）が向
上された半導体装置およびその製造方法を提供する。 【解決手段】第１導電型の半導体基板１０１内に第２導
電型のベース領域と、前記ベース領域上に第１導電型の
コレクタ領域１２２およびエミッタ領域１２８と、エミ
ッタ領域上に導電体層１１７と、その上層に電極配線層
１３１とを有する半導体装置において、コレクタ領域１
２２は基板表面の凹状開口部の内壁に形成され、コレク
タ領域１２２の開口部底部はエミッタ領域１２８より低
い位置に形成され、ベース領域はエミッタ領域１２８端
部とコレクタ領域１２２の開口部側壁部分との間に形成
されている半導体装置およびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、高度に微細化、集積化され
た半導体集積装置に組み込むのに適した横型バイポーラ
トランジスタおよびその製造方法に関する。
その製造方法に関し、特に、高度に微細化、集積化され
た半導体集積装置に組み込むのに適した横型バイポーラ
トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型化、軽量化および
低電力化が進行するに伴い、半導体集積回路の高集積化
あるいは微細化に対する要求が高まっている。集積回路
等に組み込まれるバイポーラトランジスタには、一般に
ＮＰＮトランジスタとＰＮＰトランジスタが必要であ
り、製造工程を簡略化するためにＮＰＮトランジスタを
縦型とし、ＰＮＰトランジスタを横型とすることが多
い。
低電力化が進行するに伴い、半導体集積回路の高集積化
あるいは微細化に対する要求が高まっている。集積回路
等に組み込まれるバイポーラトランジスタには、一般に
ＮＰＮトランジスタとＰＮＰトランジスタが必要であ
り、製造工程を簡略化するためにＮＰＮトランジスタを
縦型とし、ＰＮＰトランジスタを横型とすることが多
い。
【０００３】しかしながら、横型バイポーラトランジス
タは縦型バイポーラトランジスタに比べて、電流増幅率
（ｈFE）が低い等、特性面で劣り、また、寄生トランジ
スタが動作しやすいという問題もある。図１２に、上記
のような従来の横型ＰＮＰトランジスタの断面構造を示
す。図１２の構造は特に、二層ポリシリコン自己整合型
（Ｄｏｕｂｌｅ Ｐｏｌｙ Ｓｅｌｆ Ａｌｉｇｎ）構
造のＮＰＮトランジスタを組み込んだ集積回路中でよく
用いられるものである。
タは縦型バイポーラトランジスタに比べて、電流増幅率
（ｈFE）が低い等、特性面で劣り、また、寄生トランジ
スタが動作しやすいという問題もある。図１２に、上記
のような従来の横型ＰＮＰトランジスタの断面構造を示
す。図１２の構造は特に、二層ポリシリコン自己整合型
（Ｄｏｕｂｌｅ Ｐｏｌｙ Ｓｅｌｆ Ａｌｉｇｎ）構
造のＮＰＮトランジスタを組み込んだ集積回路中でよく
用いられるものである。
【０００４】図１２に示す横型のＰＮＰトランジスタの
製造方法について、以下に説明する。まず、ｐ型シリコ
ン基板２０１の所定の位置にｎ+ 埋め込み層２０２を形
成した後、ｎ型エピタキシャル層２０３を成長させる。
この横型ＰＮＰトランジスタのアクティブ領域を開口す
るようにしてフィールド酸化膜２０４をＬＯＣＯＳ法に
より形成する。
製造方法について、以下に説明する。まず、ｐ型シリコ
ン基板２０１の所定の位置にｎ+ 埋め込み層２０２を形
成した後、ｎ型エピタキシャル層２０３を成長させる。
この横型ＰＮＰトランジスタのアクティブ領域を開口す
るようにしてフィールド酸化膜２０４をＬＯＣＯＳ法に
より形成する。
【０００５】次に、シリコン基板２０１まで達するｐ+
型素子分離層２０５、およびｎ+ 埋め込み層２０２まで
達するｎ+ 型シンカー層２０６を形成する。ｎ型エピタ
キシャル層２０３はｐ+ 型素子分離層２０５に囲まれる
ため、ｐ型シリコン基板２０１と分離され、この領域が
横型ＰＮＰトランジスタのベース領域となる。
型素子分離層２０５、およびｎ+ 埋め込み層２０２まで
達するｎ+ 型シンカー層２０６を形成する。ｎ型エピタ
キシャル層２０３はｐ+ 型素子分離層２０５に囲まれる
ため、ｐ型シリコン基板２０１と分離され、この領域が
横型ＰＮＰトランジスタのベース領域となる。
【０００６】ｎ型エピタキシャル層２０３表面に、エミ
ッタ形成領域およびコレクタ形成領域が開口するよう
に、絶縁膜（ＳｉＯ2 膜）２０７を形成する。絶縁膜２
０７上に開口部を被覆するようにして、例えばＣＶＤ法
によりポリシリコン層を堆積させる。これにより、エミ
ッタポリシリコン２０８およびコレクタポリシリコン２
０９が同時に形成される。
ッタ形成領域およびコレクタ形成領域が開口するよう
に、絶縁膜（ＳｉＯ2 膜）２０７を形成する。絶縁膜２
０７上に開口部を被覆するようにして、例えばＣＶＤ法
によりポリシリコン層を堆積させる。これにより、エミ
ッタポリシリコン２０８およびコレクタポリシリコン２
０９が同時に形成される。
【０００７】横型ＰＮＰトランジスタをＮＰＮトランジ
スタと同一基板上に形成する場合には、このエミッタポ
リシリコン２０８およびコレクタポリシリコン２０９の
形成工程は、ＮＰＮトランジスタのベースポリシリコン
形成工程と共有化される。ｎ型エピタキシャル層２０３
のベース領域内にはエミッタポリシリコン２０８および
コレクタポリシリコン２０９からの不純物拡散により、
ｐ+ 型エミッタ拡散層２１０およびｐ+ 型コレクタ拡散
層２１１がそれぞれ形成される。
スタと同一基板上に形成する場合には、このエミッタポ
リシリコン２０８およびコレクタポリシリコン２０９の
形成工程は、ＮＰＮトランジスタのベースポリシリコン
形成工程と共有化される。ｎ型エピタキシャル層２０３
のベース領域内にはエミッタポリシリコン２０８および
コレクタポリシリコン２０９からの不純物拡散により、
ｐ+ 型エミッタ拡散層２１０およびｐ+ 型コレクタ拡散
層２１１がそれぞれ形成される。
【０００８】さらに、ｐ型ポリシリコン基板２０１の全
面に層間絶縁膜２１２を形成した後、エミッタポリシリ
コン２０８、コレクタポリシリコン２０９、ｎ+ 型シン
カー層２０６上にコンタクトホールをそれぞれ開口す
る。これらのコンタクトホールにエミッタ電極２１３、
コレクタ電極２１４およびベース電極２１５を形成す
る。
面に層間絶縁膜２１２を形成した後、エミッタポリシリ
コン２０８、コレクタポリシリコン２０９、ｎ+ 型シン
カー層２０６上にコンタクトホールをそれぞれ開口す
る。これらのコンタクトホールにエミッタ電極２１３、
コレクタ電極２１４およびベース電極２１５を形成す
る。
【０００９】このとき、横型ＰＮＰトランジスタのベー
ス領域表面の電位が不安定とならないように、エミッタ
電極２１３はｐ+ 型エミッタ拡散層２１０とｐ+ 型コレ
クタ拡散層２１１の間のｎ型エピタキシャル層２０３を
被覆するようにして形成する。これにより、図１２に示
すような断面構造の横型ＰＮＰトランジスタとなる。上
記のような横型ＰＮＰトランジスタにおいて、コレクタ
電流はｐ+ 型エミッタ拡散層２１０からｎ型エピタキシ
ャル層２０３ベース領域を介してｐ+ 型コレクタ拡散層
２１１に流れる。
ス領域表面の電位が不安定とならないように、エミッタ
電極２１３はｐ+ 型エミッタ拡散層２１０とｐ+ 型コレ
クタ拡散層２１１の間のｎ型エピタキシャル層２０３を
被覆するようにして形成する。これにより、図１２に示
すような断面構造の横型ＰＮＰトランジスタとなる。上
記のような横型ＰＮＰトランジスタにおいて、コレクタ
電流はｐ+ 型エミッタ拡散層２１０からｎ型エピタキシ
ャル層２０３ベース領域を介してｐ+ 型コレクタ拡散層
２１１に流れる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
従来の横型ＰＮＰトランジスタにおいては、前述のコレ
クタ電流の他にも、ｐ+ 型エミッタ拡散層２１０からｎ
型エピタキシャル層２０３ベース領域を介してｐ+ 型素
子分離層２０５もしくはｐ型シリコン基板２０１に至る
寄生ＰＮＰトランジスタが形成され、図１２の矢印で示
される漏れ電流が発生する。この漏れ電流により横型Ｐ
ＮＰトランジスタの電流増幅率（ｈFE）が低下するとい
う問題が起こる。
従来の横型ＰＮＰトランジスタにおいては、前述のコレ
クタ電流の他にも、ｐ+ 型エミッタ拡散層２１０からｎ
型エピタキシャル層２０３ベース領域を介してｐ+ 型素
子分離層２０５もしくはｐ型シリコン基板２０１に至る
寄生ＰＮＰトランジスタが形成され、図１２の矢印で示
される漏れ電流が発生する。この漏れ電流により横型Ｐ
ＮＰトランジスタの電流増幅率（ｈFE）が低下するとい
う問題が起こる。
【００１１】また、二層ポリシリコン自己整合型（Ｄｏ
ｕｂｌｅ Ｐｏｌｙ Ｓｅｌｆ Ａｌｉｇｎ）構造のＮ
ＰＮトランジスタの特性を向上させるため、ベースポリ
シリコンからｎ型エピタキシャル層に不純物を拡散させ
てｐ+ 拡散層を形成する際、不純物を表面近傍に局所的
に拡散させることにより、ｐ+ 拡散層を浅く形成する
（浅接合化）。この場合、同時に形成される横型ＰＮＰ
トランジスタのｐ+ 型コレクタ拡散層も浅接合化されて
しまうため、前述の漏れ電流が増加し、電流増幅率（ｈ
FE）はさらに低下する。したがって、ＰＮＰトランジス
タの特性の点では極めて不利な条件となる。
ｕｂｌｅ Ｐｏｌｙ Ｓｅｌｆ Ａｌｉｇｎ）構造のＮ
ＰＮトランジスタの特性を向上させるため、ベースポリ
シリコンからｎ型エピタキシャル層に不純物を拡散させ
てｐ+ 拡散層を形成する際、不純物を表面近傍に局所的
に拡散させることにより、ｐ+ 拡散層を浅く形成する
（浅接合化）。この場合、同時に形成される横型ＰＮＰ
トランジスタのｐ+ 型コレクタ拡散層も浅接合化されて
しまうため、前述の漏れ電流が増加し、電流増幅率（ｈ
FE）はさらに低下する。したがって、ＰＮＰトランジス
タの特性の点では極めて不利な条件となる。
【００１２】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、寄生トランジスタに流
れる漏れ電流を有効に減少させ、電流増幅率（ｈFE）が
高い高性能な横型バイポーラトランジスタおよびその製
造方法、特に、上記横型バイポーラトランジスタをＭＯ
Ｓトランジスタと工程を共有化させて形成する方法を提
供することを目的とする。
のであり、したがって本発明は、寄生トランジスタに流
れる漏れ電流を有効に減少させ、電流増幅率（ｈFE）が
高い高性能な横型バイポーラトランジスタおよびその製
造方法、特に、上記横型バイポーラトランジスタをＭＯ
Ｓトランジスタと工程を共有化させて形成する方法を提
供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、第１導電型の半導体基板内
に形成された第２導電型のベース領域と、前記ベース領
域上に形成された第１導電型のコレクタ領域と、前記ベ
ース領域上に形成された第１導電型のエミッタ領域と、
前記半導体基板表面に形成された、前記エミッタ領域お
よび前記コレクタ領域に開口部を有する絶縁膜と、前記
エミッタ領域と電気的に接続され、前記絶縁膜上および
前記絶縁膜の前記エミッタ領域に設けられた前記開口部
上に、第１導電型の導電体層と、前記導電体層上に形成
された電極配線層とを有する半導体装置において、前記
コレクタ領域は、前記基板表面に凹状に設けられた開口
部の底部および側壁部に形成され、前記コレクタ領域の
前記開口部底部に拡がる部分は、前記エミッタ領域より
低い位置に形成され、前記ベース領域は、前記エミッタ
領域の端部と、前記コレクタ領域の開口部側壁部に拡が
る部分との間に形成されることを特徴とする。
め、本発明の半導体装置は、第１導電型の半導体基板内
に形成された第２導電型のベース領域と、前記ベース領
域上に形成された第１導電型のコレクタ領域と、前記ベ
ース領域上に形成された第１導電型のエミッタ領域と、
前記半導体基板表面に形成された、前記エミッタ領域お
よび前記コレクタ領域に開口部を有する絶縁膜と、前記
エミッタ領域と電気的に接続され、前記絶縁膜上および
前記絶縁膜の前記エミッタ領域に設けられた前記開口部
上に、第１導電型の導電体層と、前記導電体層上に形成
された電極配線層とを有する半導体装置において、前記
コレクタ領域は、前記基板表面に凹状に設けられた開口
部の底部および側壁部に形成され、前記コレクタ領域の
前記開口部底部に拡がる部分は、前記エミッタ領域より
低い位置に形成され、前記ベース領域は、前記エミッタ
領域の端部と、前記コレクタ領域の開口部側壁部に拡が
る部分との間に形成されることを特徴とする。
【００１４】また、本発明の半導体装置は、好適には、
前記第１導電型はｐ型であることを特徴とする。本発明
の半導体装置は、好適には、前記導電体層はポリシリコ
ン層であることを特徴とする。また、本発明の半導体装
置は、好適には、前記半導体装置は、第２導電型の半導
体基板内に形成された第１導電型のベース領域と、前記
ベース領域上に形成された第２導電型のコレクタ領域
と、前記ベース領域上に形成された第２導電型のエミッ
タ領域とを有する半導体装置と、同一基板上に形成され
ていることを特徴とする。
前記第１導電型はｐ型であることを特徴とする。本発明
の半導体装置は、好適には、前記導電体層はポリシリコ
ン層であることを特徴とする。また、本発明の半導体装
置は、好適には、前記半導体装置は、第２導電型の半導
体基板内に形成された第１導電型のベース領域と、前記
ベース領域上に形成された第２導電型のコレクタ領域
と、前記ベース領域上に形成された第２導電型のエミッ
タ領域とを有する半導体装置と、同一基板上に形成され
ていることを特徴とする。
【００１５】本発明の半導体装置は、好適には、前記半
導体装置は、第１導電型のゲート電極を有する絶縁ゲー
ト電界効果トランジスタと、同一基板上に形成されてい
ることを特徴とする。あるいは、本発明の半導体装置
は、好適には、前記半導体装置は、第２導電型のゲート
電極を有する絶縁ゲート電界効果トランジスタと、同一
基板上に形成されていることを特徴とする。
導体装置は、第１導電型のゲート電極を有する絶縁ゲー
ト電界効果トランジスタと、同一基板上に形成されてい
ることを特徴とする。あるいは、本発明の半導体装置
は、好適には、前記半導体装置は、第２導電型のゲート
電極を有する絶縁ゲート電界効果トランジスタと、同一
基板上に形成されていることを特徴とする。
【００１６】これにより、本発明の横型バイポーラトラ
ンジスタをＰＮＰトランジスタとした場合、コレクタ拡
散層はエミッタ拡散層に比べて低い位置に、また、ｎ+
埋め込み層表面のより近傍に形成されることになる。し
たがって、エミッタ拡散層からｎ型エピタキシャル層を
介してｐ+ 型素子分離層もしくはｐ型シリコン基板に至
る寄生トランジスタを流れる漏れ電流が減少し、エミッ
タ電流の利用効率が向上するため、トランジスタの電流
増幅率（ｈFE）を高めることができる。このとき、エミ
ッタ拡散層は浅く形成（浅接合化）されており、エミッ
タ拡散層下部には従来構造と同様な厚さのｎ型エピタキ
シャル層が形成されているため、トランジスタの電流容
量の低下を防ぐことができる。
ンジスタをＰＮＰトランジスタとした場合、コレクタ拡
散層はエミッタ拡散層に比べて低い位置に、また、ｎ+
埋め込み層表面のより近傍に形成されることになる。し
たがって、エミッタ拡散層からｎ型エピタキシャル層を
介してｐ+ 型素子分離層もしくはｐ型シリコン基板に至
る寄生トランジスタを流れる漏れ電流が減少し、エミッ
タ電流の利用効率が向上するため、トランジスタの電流
増幅率（ｈFE）を高めることができる。このとき、エミ
ッタ拡散層は浅く形成（浅接合化）されており、エミッ
タ拡散層下部には従来構造と同様な厚さのｎ型エピタキ
シャル層が形成されているため、トランジスタの電流容
量の低下を防ぐことができる。
【００１７】上記の目的を達成するため、本発明の半導
体装置の製造方法は、第１導電型の半導体基板上に絶縁
膜を形成する工程と、前記絶縁膜のエミッタ形成領域お
よびコレクタ形成領域に開口部を設ける工程と、前記絶
縁膜上および前記開口部を被覆するように、導電体層を
形成する工程と、前記導電体層に第１導電型の不純物を
導入する工程と、所定のパターニングを施されたレジス
トをマスクとして、前記導電体層のエッチングを行い、
前記エミッタ形成領域の開口部を被覆する部分のみ残し
て第１導電型のエミッタポリシリコンを形成する工程
と、前記コレクタ形成領域開口部の半導体基板をエッチ
ングして凹状の開口部を形成する工程と、前記コレクタ
形成領域の半導体基板に設けられた凹状の開口部の底部
および側壁部に、第１導電型不純物を導入してコレクタ
領域を形成する工程と、前記第１導電型エミッタポリシ
リコンから半導体基板に不純物を拡散させ、前記コレク
タ領域より高い位置に第１導電型のエミッタ領域を形成
する工程とを有することを特徴とする。
体装置の製造方法は、第１導電型の半導体基板上に絶縁
膜を形成する工程と、前記絶縁膜のエミッタ形成領域お
よびコレクタ形成領域に開口部を設ける工程と、前記絶
縁膜上および前記開口部を被覆するように、導電体層を
形成する工程と、前記導電体層に第１導電型の不純物を
導入する工程と、所定のパターニングを施されたレジス
トをマスクとして、前記導電体層のエッチングを行い、
前記エミッタ形成領域の開口部を被覆する部分のみ残し
て第１導電型のエミッタポリシリコンを形成する工程
と、前記コレクタ形成領域開口部の半導体基板をエッチ
ングして凹状の開口部を形成する工程と、前記コレクタ
形成領域の半導体基板に設けられた凹状の開口部の底部
および側壁部に、第１導電型不純物を導入してコレクタ
領域を形成する工程と、前記第１導電型エミッタポリシ
リコンから半導体基板に不純物を拡散させ、前記コレク
タ領域より高い位置に第１導電型のエミッタ領域を形成
する工程とを有することを特徴とする。
【００１８】また、本発明の半導体装置の製造方法は、
好適には、前記第１導電型はｐ型であることを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
導電体層はポリシリコン層であることを特徴とする。
好適には、前記第１導電型はｐ型であることを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
導電体層はポリシリコン層であることを特徴とする。
【００１９】また、本発明の半導体装置の製造方法は、
好適には、前記コレクタ形成領域の半導体基板に設けら
れた凹状の開口部の底部および側壁部に、第１導電型不
純物を導入する工程は、不純物イオンビームを垂直方向
に対して傾斜した角度で照射する斜めイオン注入工程で
あることを特徴とする。好適には、前記傾斜した角度
は、７〜４５°の範囲であることを特徴とする。
好適には、前記コレクタ形成領域の半導体基板に設けら
れた凹状の開口部の底部および側壁部に、第１導電型不
純物を導入する工程は、不純物イオンビームを垂直方向
に対して傾斜した角度で照射する斜めイオン注入工程で
あることを特徴とする。好適には、前記傾斜した角度
は、７〜４５°の範囲であることを特徴とする。
【００２０】さらに、本発明の半導体装置の製造方法
は、好適には、前記コレクタ形成領域の半導体基板に設
けられた凹状の開口部の底部および側壁部に、第１導電
型不純物を導入する工程は、不純物イオンビームを前記
開口部に沿って回転させて照射する回転イオン注入工程
であることを特徴とする。
は、好適には、前記コレクタ形成領域の半導体基板に設
けられた凹状の開口部の底部および側壁部に、第１導電
型不純物を導入する工程は、不純物イオンビームを前記
開口部に沿って回転させて照射する回転イオン注入工程
であることを特徴とする。
【００２１】上記の本発明の半導体装置の製造方法によ
れば、横型トランジスタのベース幅は、絶縁膜に同一工
程で同時に形成される、エミッタ形成領域とコレクタ形
成領域の開口部間の距離によってのみ決定される。した
がって、フォトリソグラフィ工程における合わせずれに
関わらず、ベース幅を一定とすることができる。
れば、横型トランジスタのベース幅は、絶縁膜に同一工
程で同時に形成される、エミッタ形成領域とコレクタ形
成領域の開口部間の距離によってのみ決定される。した
がって、フォトリソグラフィ工程における合わせずれに
関わらず、ベース幅を一定とすることができる。
【００２２】また、従来の製造方法においては図１２に
示されるように、エミッタポリシリコンとコレクタポリ
シリコンの間隔、およびエミッタポリシリコン／コレク
タポリシリコンそれぞれのコンタクトホールに対するポ
リシリコンのオーバーラップ分の和、すなわち（エミッ
タポリシリコンのかぶせ量）＋（コレクタポリシリコン
のかぶせ量）＋（ポリシリコン−ポリシリコンの間のス
ペース）により最小のベース幅が決定される。
示されるように、エミッタポリシリコンとコレクタポリ
シリコンの間隔、およびエミッタポリシリコン／コレク
タポリシリコンそれぞれのコンタクトホールに対するポ
リシリコンのオーバーラップ分の和、すなわち（エミッ
タポリシリコンのかぶせ量）＋（コレクタポリシリコン
のかぶせ量）＋（ポリシリコン−ポリシリコンの間のス
ペース）により最小のベース幅が決定される。
【００２３】しかしながら、本発明の半導体装置の製造
方法によれば、（エミッタポリシリコンのかぶせ量）＋
（エミッタポリシリコンとコレクタ形成領域の開口部間
のスペース）によりベース幅が決定される。（コレクタ
ポリシリコンのかぶせ量）と（エミッタポリシリコンと
コレクタ形成領域の開口部間のスペース）がほぼ同等で
あることから（ポリシリコン−ポリシリコン間スペー
ス）の分、ベース幅が短縮されることになり、電流増幅
率（ｈFE）の向上を図ることができる。
方法によれば、（エミッタポリシリコンのかぶせ量）＋
（エミッタポリシリコンとコレクタ形成領域の開口部間
のスペース）によりベース幅が決定される。（コレクタ
ポリシリコンのかぶせ量）と（エミッタポリシリコンと
コレクタ形成領域の開口部間のスペース）がほぼ同等で
あることから（ポリシリコン−ポリシリコン間スペー
ス）の分、ベース幅が短縮されることになり、電流増幅
率（ｈFE）の向上を図ることができる。
【００２４】さらに、本発明の横型ＰＮＰトランジスタ
を二層ポリシリコン自己整合型構造のＮＰＮトランジス
タと同一基板上に共存集積化させた場合には、ＰＮＰト
ランジスタのエミッタポリシリコン形成をＮＰＮトラン
ジスタのベースポリシリコン形成と同時に行うことが可
能である。また、本発明の横型ＰＮＰトランジスタをＰ
ＭＯＳトランジスタと同一基板上に共存集積化させた場
合には、ＰＮＰトランジスタのコレクタ拡散層への不純
物の拡散をＭＯＳトランジスタのソース／ドレイン拡散
層への不純物の拡散と同時に行うことも可能である。し
たがって、製造工程を共有化させ、製造コストを削減す
ることが可能となる。
を二層ポリシリコン自己整合型構造のＮＰＮトランジス
タと同一基板上に共存集積化させた場合には、ＰＮＰト
ランジスタのエミッタポリシリコン形成をＮＰＮトラン
ジスタのベースポリシリコン形成と同時に行うことが可
能である。また、本発明の横型ＰＮＰトランジスタをＰ
ＭＯＳトランジスタと同一基板上に共存集積化させた場
合には、ＰＮＰトランジスタのコレクタ拡散層への不純
物の拡散をＭＯＳトランジスタのソース／ドレイン拡散
層への不純物の拡散と同時に行うことも可能である。し
たがって、製造工程を共有化させ、製造コストを削減す
ることが可能となる。
【００２５】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
下記に説明する。図１は、本実施形態の半導体装置の断
面図である。図１の半導体共存集積回路においては、二
層ポリシリコン自己整合型（Ｄｏｕｂｌｅ Ｐｏｌｙ
Ｓｉ）構造のＮＰＮトランジスタ１４０およびＰＭＯＳ
トランジスタ１４１と、横型ＰＮＰトランジスタ１３９
が同一基板上に形成されている。横型ＰＮＰトランジス
タ１３９のｐ+ 型コレクタ拡散層は、ｐ+ 型エミッタ拡
散層よりも低い位置に形成されている。
びその製造方法の実施の形態について、図面を参照して
下記に説明する。図１は、本実施形態の半導体装置の断
面図である。図１の半導体共存集積回路においては、二
層ポリシリコン自己整合型（Ｄｏｕｂｌｅ Ｐｏｌｙ
Ｓｉ）構造のＮＰＮトランジスタ１４０およびＰＭＯＳ
トランジスタ１４１と、横型ＰＮＰトランジスタ１３９
が同一基板上に形成されている。横型ＰＮＰトランジス
タ１３９のｐ+ 型コレクタ拡散層は、ｐ+ 型エミッタ拡
散層よりも低い位置に形成されている。
【００２６】上記の本実施形態の半導体装置の製造方法
について以下に説明する。本実施形態においては、ＮＰ
ＮトランジスタおよびＰＭＯＳトランジスタと同一基板
上に共通の製造工程で横型ＰＮＰトランジスタを製造す
る方法を示すが、本発明の横型ＰＮＰトランジスタの製
造方法はこれに限定されるものではなく、横型ＰＮＰト
ランジスタ単独で製造する場合は、横型ＰＮＰトランジ
スタ形成領域における製造工程を抜き出して実施するこ
とができる。
について以下に説明する。本実施形態においては、ＮＰ
ＮトランジスタおよびＰＭＯＳトランジスタと同一基板
上に共通の製造工程で横型ＰＮＰトランジスタを製造す
る方法を示すが、本発明の横型ＰＮＰトランジスタの製
造方法はこれに限定されるものではなく、横型ＰＮＰト
ランジスタ単独で製造する場合は、横型ＰＮＰトランジ
スタ形成領域における製造工程を抜き出して実施するこ
とができる。
【００２７】まず、図２に示すように、ｐ型シリコン基
板１０１上の横型ＰＮＰトランジスタ形成領域１０２、
ＮＰＮトランジスタ形成領域１０３、ＰＭＯＳトランジ
スタ形成領域１０４の各々に１２００℃でＳｂ2 Ｏ3 を
用いたＳｂの気相拡散を行うことによりｎ+ 埋め込み層
１０５を形成する。その後、抵抗率１〜５Ωｃｍ、膜厚
０．７〜２．０μｍ程度のｎ型エピタキシャル層１０６
を形成する。
板１０１上の横型ＰＮＰトランジスタ形成領域１０２、
ＮＰＮトランジスタ形成領域１０３、ＰＭＯＳトランジ
スタ形成領域１０４の各々に１２００℃でＳｂ2 Ｏ3 を
用いたＳｂの気相拡散を行うことによりｎ+ 埋め込み層
１０５を形成する。その後、抵抗率１〜５Ωｃｍ、膜厚
０．７〜２．０μｍ程度のｎ型エピタキシャル層１０６
を形成する。
【００２８】全面を熱酸化し５０ｎｍ程度の酸化シリコ
ン（ＳｉＯ2 ）層を形成した後、ＣＶＤ法により窒化シ
リコン（Ｓｉ3 Ｎ4 ）層を１００ｎｍ程度の膜厚で形成
する。アクティブ領域に開口部が設けられたパターンを
形成し、窒化シリコン層、酸化シリコン層を順次エッチ
ングする。その後、１０００〜１０５０℃、３〜８時間
のスチーム酸化を行い、図３に示す膜厚６００〜１５０
０ｎｍのフィールド酸化膜１０７を形成する。
ン（ＳｉＯ2 ）層を形成した後、ＣＶＤ法により窒化シ
リコン（Ｓｉ3 Ｎ4 ）層を１００ｎｍ程度の膜厚で形成
する。アクティブ領域に開口部が設けられたパターンを
形成し、窒化シリコン層、酸化シリコン層を順次エッチ
ングする。その後、１０００〜１０５０℃、３〜８時間
のスチーム酸化を行い、図３に示す膜厚６００〜１５０
０ｎｍのフィールド酸化膜１０７を形成する。
【００２９】窒化シリコン層を除去後、ｐ型シリコン基
板１０１の全面に、例えばリン（Ｐ）を７０ｋｅＶ、５
×１０15／ｃｍ2 の条件でイオン注入する。その後、１
０００℃、３０分のアニールを行いリンを拡散させ、横
型ＰＮＰトランジスタのベース引き出し部およびＮＰＮ
トランジスタのコレクタ引き出し部に、それぞれｎ+−
シンカー層１０８ａ、１０８ｂを形成する。
板１０１の全面に、例えばリン（Ｐ）を７０ｋｅＶ、５
×１０15／ｃｍ2 の条件でイオン注入する。その後、１
０００℃、３０分のアニールを行いリンを拡散させ、横
型ＰＮＰトランジスタのベース引き出し部およびＮＰＮ
トランジスタのコレクタ引き出し部に、それぞれｎ+−
シンカー層１０８ａ、１０８ｂを形成する。
【００３０】その後、ｐ型シリコン基板１０１の全面
に、例えばホウ素（Ｂ）を３００〜７２０ｋｅＶ、１×
１０13〜１×１０14／ｃｍ2 の条件でイオン注入してｐ
+ 型素子分離層１０９を形成する。酸化シリコン層を除
去し、８５０〜９００℃の熱酸化により膜厚１５〜５０
ｎｍの酸化膜（ＳｉＯ2 膜）１１０を形成し、その後Ｃ
ＶＤ法により全面に５０〜２００ｎｍのＳｉＯ2 膜を成
膜すると、図３に示すような構造となる。
に、例えばホウ素（Ｂ）を３００〜７２０ｋｅＶ、１×
１０13〜１×１０14／ｃｍ2 の条件でイオン注入してｐ
+ 型素子分離層１０９を形成する。酸化シリコン層を除
去し、８５０〜９００℃の熱酸化により膜厚１５〜５０
ｎｍの酸化膜（ＳｉＯ2 膜）１１０を形成し、その後Ｃ
ＶＤ法により全面に５０〜２００ｎｍのＳｉＯ2 膜を成
膜すると、図３に示すような構造となる。
【００３１】次に、ＰＭＯＳトランジスタ形成領域１０
４の酸化膜１１０をレジストパターンを用いたリアクテ
ィブイオンエッチング（ＲＩＥ）法により除去する。８
００〜９５０℃の熱酸化を行い、酸化膜１１０を除去し
た部分に膜厚１５〜５０ｎｍのゲート酸化膜１１１を形
成する。
４の酸化膜１１０をレジストパターンを用いたリアクテ
ィブイオンエッチング（ＲＩＥ）法により除去する。８
００〜９５０℃の熱酸化を行い、酸化膜１１０を除去し
た部分に膜厚１５〜５０ｎｍのゲート酸化膜１１１を形
成する。
【００３２】続いて、図５に示すように、レジストをマ
スクとして用いたＲＩＥを行い、ＮＰＮトランジスタの
ベース形成領域１１２、横型ＰＮＰトランジスタのエミ
ッタ形成領域１１３およびコレクタ形成領域１１４に開
口部を形成する。さらに、ｐ型シリコン基板１０１の全
面に、ＣＶＤ法により膜厚１５０〜３００ｎｍのポリシ
リコン層１１５を形成すると、図６に示すような構造と
なる。
スクとして用いたＲＩＥを行い、ＮＰＮトランジスタの
ベース形成領域１１２、横型ＰＮＰトランジスタのエミ
ッタ形成領域１１３およびコレクタ形成領域１１４に開
口部を形成する。さらに、ｐ型シリコン基板１０１の全
面に、ＣＶＤ法により膜厚１５０〜３００ｎｍのポリシ
リコン層１１５を形成すると、図６に示すような構造と
なる。
【００３３】次に、レジストパターンをマスクとして用
いて、ＮＰＮトランジスタのベースポリシリコン１１
６、横型ＰＮＰトランジスタのエミッタポリシリコン１
１７およびＰＭＯＳトランジスタのゲートポリシリコン
１１８中に、ＢＦ2 を用いて１×１０15〜１×１０16／
ｃｍ2 のホウ素（Ｂ）をイオン注入する。
いて、ＮＰＮトランジスタのベースポリシリコン１１
６、横型ＰＮＰトランジスタのエミッタポリシリコン１
１７およびＰＭＯＳトランジスタのゲートポリシリコン
１１８中に、ＢＦ2 を用いて１×１０15〜１×１０16／
ｃｍ2 のホウ素（Ｂ）をイオン注入する。
【００３４】このイオン注入のエネルギーはポリシリコ
ン形成領域において酸化膜１１０またはゲート酸化膜１
１１を突き抜けてｎ型エピタキシャル層１０６に入らな
いように、酸化膜１１０またはゲート酸化膜１１１、お
よびポリシリコン１１６、１１７、１１８の膜厚を考慮
して決定する。
ン形成領域において酸化膜１１０またはゲート酸化膜１
１１を突き抜けてｎ型エピタキシャル層１０６に入らな
いように、酸化膜１１０またはゲート酸化膜１１１、お
よびポリシリコン１１６、１１７、１１８の膜厚を考慮
して決定する。
【００３５】なお、レジストパターンを用いた１回目の
イオン注入によりＮＰＮトランジスタのベースポリシリ
コン１１６および横型ＰＮＰトランジスタのエミッタポ
リシリコン１１７中に１×１０15〜１×１０16／ｃｍ2
のＢＦ2 をイオン注入し、前記レジストパターンを剥離
後、２回目のイオン注入を行ってＰＭＯＳトランジスタ
のゲートポリシリコン中に１×１０15〜１×１０16／ｃ
ｍ2 のリン（Ｐ）を導入して、ゲートポリシリコン１１
８をｎ+ 型とすることも可能である。これらのイオン注
入後にレジストパターンを除去する。
イオン注入によりＮＰＮトランジスタのベースポリシリ
コン１１６および横型ＰＮＰトランジスタのエミッタポ
リシリコン１１７中に１×１０15〜１×１０16／ｃｍ2
のＢＦ2 をイオン注入し、前記レジストパターンを剥離
後、２回目のイオン注入を行ってＰＭＯＳトランジスタ
のゲートポリシリコン中に１×１０15〜１×１０16／ｃ
ｍ2 のリン（Ｐ）を導入して、ゲートポリシリコン１１
８をｎ+ 型とすることも可能である。これらのイオン注
入後にレジストパターンを除去する。
【００３６】次に、例えば、Ｃｌ2 ／ＣＨ2 Ｆ2 ／ＳＦ
6 ガス系によるドライエッチングを行って、ポリシリコ
ン層１１５の選択的な除去を行う。ＮＰＮトランジスタ
のベース形成領域１１２を被覆するようにベースポリシ
リコン１１６を、横型ＰＮＰトランジスタのエミッタ形
成領域１１３を被覆するようにエミッタポリシリコン１
１７を、また、ＰＭＯＳトランジスタのゲート電極を形
成する領域にゲートポリシリコン１１８を残してポリシ
リコン層１１５を除去する。
6 ガス系によるドライエッチングを行って、ポリシリコ
ン層１１５の選択的な除去を行う。ＮＰＮトランジスタ
のベース形成領域１１２を被覆するようにベースポリシ
リコン１１６を、横型ＰＮＰトランジスタのエミッタ形
成領域１１３を被覆するようにエミッタポリシリコン１
１７を、また、ＰＭＯＳトランジスタのゲート電極を形
成する領域にゲートポリシリコン１１８を残してポリシ
リコン層１１５を除去する。
【００３７】上記のドライエッチングの際に、横型ＰＮ
Ｐトランジスタのコレクタ形成領域１１４には、ゲート
酸化膜１１１が形成されているＰＭＯＳトランジスタ形
成領域１０４と異なり、酸化膜が形成されていない。し
たがって、オーバーエッチによりポリシリコン層１１５
下層のｎ型エピタキシャル層１０６もエッチングされる
ことになる。これにより、コレクタ形成領域１１４のｎ
型エピタキシャル層１０６にはコレクタ形成領域開口１
１９が形成され、図７に示すような構造となる。
Ｐトランジスタのコレクタ形成領域１１４には、ゲート
酸化膜１１１が形成されているＰＭＯＳトランジスタ形
成領域１０４と異なり、酸化膜が形成されていない。し
たがって、オーバーエッチによりポリシリコン層１１５
下層のｎ型エピタキシャル層１０６もエッチングされる
ことになる。これにより、コレクタ形成領域１１４のｎ
型エピタキシャル層１０６にはコレクタ形成領域開口１
１９が形成され、図７に示すような構造となる。
【００３８】次に、図８に示すようにレジストパターン
（フォトレジスト）１２０を用いて、ＰＭＯＳトランジ
スタのソース／ドレイン形成領域および横型ＰＮＰトラ
ンジスタのコレクタ形成領域開口１１９に、１×１０15
〜１×１０16／ｃｍ2 のＢＦ2 のイオン注入を回転注入
により行う。これにより、ＰＭＯＳトランジスタのソー
ス／ドレイン領域および横型ＰＮＰトランジスタのｐ+
型コレクタ拡散層１２２が形成される。
（フォトレジスト）１２０を用いて、ＰＭＯＳトランジ
スタのソース／ドレイン形成領域および横型ＰＮＰトラ
ンジスタのコレクタ形成領域開口１１９に、１×１０15
〜１×１０16／ｃｍ2 のＢＦ2 のイオン注入を回転注入
により行う。これにより、ＰＭＯＳトランジスタのソー
ス／ドレイン領域および横型ＰＮＰトランジスタのｐ+
型コレクタ拡散層１２２が形成される。
【００３９】このイオン注入のエネルギーは、エミッタ
ポリシリコン１１７形成部において酸化膜１１０を突き
抜けてｎ型エピタキシャル層１０６に入らない条件、か
つゲートポリシリコン１１８形成部においてゲート酸化
膜１１１を突き抜けてｎ型エピタキシャル層１０６に入
らない条件で行う。例えば、ゲート酸化膜１１１の膜厚
が２０ｎｍ、エミッタポリシリコン１１７およびゲート
ポリシリコン１１８の膜厚が１５０ｎｍの場合は、２５
ｋｅＶ程度のイオン注入エネルギーが適切である。
ポリシリコン１１７形成部において酸化膜１１０を突き
抜けてｎ型エピタキシャル層１０６に入らない条件、か
つゲートポリシリコン１１８形成部においてゲート酸化
膜１１１を突き抜けてｎ型エピタキシャル層１０６に入
らない条件で行う。例えば、ゲート酸化膜１１１の膜厚
が２０ｎｍ、エミッタポリシリコン１１７およびゲート
ポリシリコン１１８の膜厚が１５０ｎｍの場合は、２５
ｋｅＶ程度のイオン注入エネルギーが適切である。
【００４０】また、このイオン注入を斜め注入で行うこ
とにより横型ＰＮＰトランジスタのコレクタ形成領域開
口１１９の側壁部（内壁）にもｐ+ 型領域を形成するこ
とができ、また、回転注入とすることにより側壁部の向
き（位置）によるシャドウィングの影響も解消できるた
め、位置によらず均一なｐ+ 型領域となる。イオン注入
後、レジストパターン１２０を除去する。
とにより横型ＰＮＰトランジスタのコレクタ形成領域開
口１１９の側壁部（内壁）にもｐ+ 型領域を形成するこ
とができ、また、回転注入とすることにより側壁部の向
き（位置）によるシャドウィングの影響も解消できるた
め、位置によらず均一なｐ+ 型領域となる。イオン注入
後、レジストパターン１２０を除去する。
【００４１】次に、図９に示すように、全面に膜厚４０
０ｎｍの層間絶縁膜（ＳｉＯ2 膜）１２３をＣＶＤによ
り形成する。ＮＰＮトランジスタのベース形成領域１１
２上の層間絶縁膜１２３、ベースポリシリコン１１６を
順次エッチングし、シリコン基板（ｎ型エピタキシャル
層１０６）が露出したエミッタ形成領域開口１２４を形
成する。
０ｎｍの層間絶縁膜（ＳｉＯ2 膜）１２３をＣＶＤによ
り形成する。ＮＰＮトランジスタのベース形成領域１１
２上の層間絶縁膜１２３、ベースポリシリコン１１６を
順次エッチングし、シリコン基板（ｎ型エピタキシャル
層１０６）が露出したエミッタ形成領域開口１２４を形
成する。
【００４２】エミッタ形成領域開口１２４にｐ型不純物
として、例えばＢＦ2 を３０〜５０ｋｅＶ、１×１０13
〜１×１０14／ｃｍ2 の条件でイオン注入することによ
りＮＰＮトランジスタの真性ベース領域１２５を形成す
る。これにより、図９に示すような構造となる。
として、例えばＢＦ2 を３０〜５０ｋｅＶ、１×１０13
〜１×１０14／ｃｍ2 の条件でイオン注入することによ
りＮＰＮトランジスタの真性ベース領域１２５を形成す
る。これにより、図９に示すような構造となる。
【００４３】さらに、図１０に示すように、全面に６０
０ｎｍのＳｉＯ2 をＣＶＤにより形成し、８００〜９５
０℃、１０〜３０分のアニールを行った後、ＳｉＯ2 を
全面エッチバックしてエミッタ／ベース分離用サイドウ
ォール１２６を形成する。上記のアニールにおいて、Ｎ
ＰＮトランジスタのベースポリシリコン１１６からｎ型
エピタキシャル層１０６へｐ型不純物が拡散することに
より、グラフトベース領域１２７が形成される。グラフ
トベース領域１２７は、アニールにより活性化された真
性ベース領域１２５と、エミッタ／ベース分離用サイド
ウォール１２６下部において接続される。
０ｎｍのＳｉＯ2 をＣＶＤにより形成し、８００〜９５
０℃、１０〜３０分のアニールを行った後、ＳｉＯ2 を
全面エッチバックしてエミッタ／ベース分離用サイドウ
ォール１２６を形成する。上記のアニールにおいて、Ｎ
ＰＮトランジスタのベースポリシリコン１１６からｎ型
エピタキシャル層１０６へｐ型不純物が拡散することに
より、グラフトベース領域１２７が形成される。グラフ
トベース領域１２７は、アニールにより活性化された真
性ベース領域１２５と、エミッタ／ベース分離用サイド
ウォール１２６下部において接続される。
【００４４】また、横型ＰＮＰトランジスタのエミッタ
ポリシリコン１１７からｎ型エピタキシャル層１０６へ
のｐ型不純物の拡散によりｐ+ 型エミッタ拡散層１２８
が形成される。前述したポリシリコン層１１５のエッチ
ングの際、オーバーエッチによりｎ型エピタキシャル層
１０６にはコレクタ形成領域開口１１９が形成されてい
るため、ｐ+ 型エミッタ拡散層１２８はｐ+ 型コレクタ
拡散層１２２よりも高い位置に形成されることになる。
このアニールにおいて、ＰＭＯＳトランジスタのソース
／ドレイン領域１２１の活性化も同時に行われる。以上
により、図１０に示すような構造となる。
ポリシリコン１１７からｎ型エピタキシャル層１０６へ
のｐ型不純物の拡散によりｐ+ 型エミッタ拡散層１２８
が形成される。前述したポリシリコン層１１５のエッチ
ングの際、オーバーエッチによりｎ型エピタキシャル層
１０６にはコレクタ形成領域開口１１９が形成されてい
るため、ｐ+ 型エミッタ拡散層１２８はｐ+ 型コレクタ
拡散層１２２よりも高い位置に形成されることになる。
このアニールにおいて、ＰＭＯＳトランジスタのソース
／ドレイン領域１２１の活性化も同時に行われる。以上
により、図１０に示すような構造となる。
【００４５】さらに、全面にＣＶＤ法により膜厚１５０
ｎｍのポリシリコン層を形成する。次に、ポリシリコン
層にヒ素（Ａｓ）を３０〜７０ｋｅＶ、１×１０15〜１
×１０16／ｃｍ2 の条件でイオン注入し、１０００〜１
１００℃、５〜３０秒のアニールを行う。このアニール
により、Ａｓが導入されたポリシリコン層から真性ベー
ス領域１２５に不純物が拡散し、ＮＰＮトランジスタの
ｎ+ 型エミッタ拡散層１２９が形成される。
ｎｍのポリシリコン層を形成する。次に、ポリシリコン
層にヒ素（Ａｓ）を３０〜７０ｋｅＶ、１×１０15〜１
×１０16／ｃｍ2 の条件でイオン注入し、１０００〜１
１００℃、５〜３０秒のアニールを行う。このアニール
により、Ａｓが導入されたポリシリコン層から真性ベー
ス領域１２５に不純物が拡散し、ＮＰＮトランジスタの
ｎ+ 型エミッタ拡散層１２９が形成される。
【００４６】その後、ＮＰＮトランジスタのエミッタ部
のポリシリコン層を残すようにしてドライエッチングを
行い、ｎ+ 型エミッタポリシリコン１３０を形成する。
これにより、図１１に示すような構造となる。
のポリシリコン層を残すようにしてドライエッチングを
行い、ｎ+ 型エミッタポリシリコン１３０を形成する。
これにより、図１１に示すような構造となる。
【００４７】ＮＰＮトランジスタのベースポリシリコン
１１６、ｎ+ シンカー層１０８ｂ、横型ＰＮＰトランジ
スタのエミッタポリシリコン１１７、ｐ+ 型コレクタ拡
散層、ｎ+ シンカー層１０８ａ、およびＰＭＯＳトラン
ジスタのゲートポリシリコン１１８、ソース／ドレイン
領域１２１上の層間絶縁膜１２３にエッチングを行い、
コンタクトホールを形成する。
１１６、ｎ+ シンカー層１０８ｂ、横型ＰＮＰトランジ
スタのエミッタポリシリコン１１７、ｐ+ 型コレクタ拡
散層、ｎ+ シンカー層１０８ａ、およびＰＭＯＳトラン
ジスタのゲートポリシリコン１１８、ソース／ドレイン
領域１２１上の層間絶縁膜１２３にエッチングを行い、
コンタクトホールを形成する。
【００４８】最後に、横型ＰＮＰトランジスタのエミッ
タ電極１３１、ベース電極１３２、コレクタ電極１３
３、ＮＰＮトランジスタのエミッタ電極１３４、ベース
電極１３５、コレクタ電極１３６、およびＰＭＯＳトラ
ンジスタのゲート電極（不図示）、ソース電極１３７お
よびドレイン電極１３８を形成する。これにより、横型
ＰＮＰトランジスタ１３９、ＮＰＮトランジスタ１４０
およびＰＭＯＳトランジスタ１４１が形成され、図１に
示すような断面構造の半導体共存集積回路となる。
タ電極１３１、ベース電極１３２、コレクタ電極１３
３、ＮＰＮトランジスタのエミッタ電極１３４、ベース
電極１３５、コレクタ電極１３６、およびＰＭＯＳトラ
ンジスタのゲート電極（不図示）、ソース電極１３７お
よびドレイン電極１３８を形成する。これにより、横型
ＰＮＰトランジスタ１３９、ＮＰＮトランジスタ１４０
およびＰＭＯＳトランジスタ１４１が形成され、図１に
示すような断面構造の半導体共存集積回路となる。
【００４９】上記の本実施形態の横型ＰＮＰトランジス
タの製造方法によれば、横型ＰＮＰトランジスタのベー
ス幅が、エミッタ形成領域とコレクタ形成領域の開口部
間の距離（図１１のＷで示す）により決定される。図５
に示すように、エミッタ形成領域１１３とコレクタ形成
領域１１４の開口部は、酸化膜１１０をエッチングする
ことにより同一工程で形成される。したがって、フォト
リソグラフィ工程における合わせずれの影響を受けずに
一定のベース幅が得られる。
タの製造方法によれば、横型ＰＮＰトランジスタのベー
ス幅が、エミッタ形成領域とコレクタ形成領域の開口部
間の距離（図１１のＷで示す）により決定される。図５
に示すように、エミッタ形成領域１１３とコレクタ形成
領域１１４の開口部は、酸化膜１１０をエッチングする
ことにより同一工程で形成される。したがって、フォト
リソグラフィ工程における合わせずれの影響を受けずに
一定のベース幅が得られる。
【００５０】また、図１２に示すような従来構造の場合
のベース幅は、（エミッタポリシリコンのかぶせ量）＋
（コレクタポリシリコンのかぶせ量）＋（ポリシリコン
−ポリシリコンの間のスペース）により決定されるが、
本実施形態の場合、（エミッタポリシリコンのかぶせ
量）＋（エミッタポリシリコンとコレクタ形成領域の開
口部間のスペース）でベース幅が決定され、ベース幅を
縮小することが可能となるため、電流増幅率（ｈFE）を
向上させることができる。
のベース幅は、（エミッタポリシリコンのかぶせ量）＋
（コレクタポリシリコンのかぶせ量）＋（ポリシリコン
−ポリシリコンの間のスペース）により決定されるが、
本実施形態の場合、（エミッタポリシリコンのかぶせ
量）＋（エミッタポリシリコンとコレクタ形成領域の開
口部間のスペース）でベース幅が決定され、ベース幅を
縮小することが可能となるため、電流増幅率（ｈFE）を
向上させることができる。
【００５１】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、上記の
実施形態においては横型ＰＮＰトランジスタをＮＰＮト
ランジスタおよびＰＭＯＳトランジスタと同一工程で製
造する方法を示したが、横型ＰＮＰトランジスタとＮＰ
Ｎトランジスタの組み合わせで半導体集積回路を製造す
ることも可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々の変更が可能である。
は、上記の実施の形態に限定されない。例えば、上記の
実施形態においては横型ＰＮＰトランジスタをＮＰＮト
ランジスタおよびＰＭＯＳトランジスタと同一工程で製
造する方法を示したが、横型ＰＮＰトランジスタとＮＰ
Ｎトランジスタの組み合わせで半導体集積回路を製造す
ることも可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々の変更が可能である。
【００５２】
【発明の効果】本発明の半導体装置によれば、横型ＰＮ
Ｐトランジスタにおいてｐ+ 型コレクタ拡散層がｐ+ 型
エミッタ拡散層に比べて低い位置に形成された配置とな
っており、ベース幅が縮小されるため、トランジスタの
電流増幅率（ｈFE）を向上させることができる。
Ｐトランジスタにおいてｐ+ 型コレクタ拡散層がｐ+ 型
エミッタ拡散層に比べて低い位置に形成された配置とな
っており、ベース幅が縮小されるため、トランジスタの
電流増幅率（ｈFE）を向上させることができる。
【００５３】また、本発明の半導体装置の製造方法によ
れば、横型ＰＮＰトランジスタの製造工程をＮＰＮトラ
ンジスタやＭＯＳトランジスタの製造工程と共有化させ
ることができる。したがって、ＮＰＮトランジスタまた
はＭＯＳトランジスタを製造する際、製造工程を増やさ
ずに本発明の横型ＰＮＰトランジスタを同一基板上に製
造することができ、製造コストを削減することができ
る。
れば、横型ＰＮＰトランジスタの製造工程をＮＰＮトラ
ンジスタやＭＯＳトランジスタの製造工程と共有化させ
ることができる。したがって、ＮＰＮトランジスタまた
はＭＯＳトランジスタを製造する際、製造工程を増やさ
ずに本発明の横型ＰＮＰトランジスタを同一基板上に製
造することができ、製造コストを削減することができ
る。
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図３】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図５】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図６】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図７】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図８】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図９】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１０】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１１】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１２】従来の半導体装置の断面図である。
１０１、２０１…ｐ型シリコン基板、１０２…横型ＰＮ
Ｐトランジスタ形成領域、１０３…ＮＰＮトランジスタ
形成領域、１０４…ＰＭＯＳトランジスタ形成領域、１
０５、２０２…ｎ+ 埋め込み層、１０６、２０３…ｎ型
エピタキシャル層、１０７、２０４…フィールド酸化
膜、１０８ａ、１０８ｂ、２０６…ｎ+ 型シンカー層、
１０９、２０５…ｐ+ 型素子分離層、１１０…酸化膜
（ＳｉＯ2 膜）、１１１…ゲート酸化膜、１１２…ベー
ス形成領域、１１３…エミッタ形成領域、１１４…コレ
クタ形成領域、１１５…ポリシリコン層、１１６…ベー
スポリシリコン、１１７、２０８…エミッタポリシリコ
ン、１１８…ゲートポリシリコン、１１９…コレクタ形
成領域開口、１２０…フォトレジスト、１２１…ソース
／ドレイン領域、１２２、２１１…ｐ+ 型コレクタ拡散
層、１２３、２１２…層間絶縁膜、１２４…エミッタ形
成領域開口、１２５…真性ベース領域、１２６…エミッ
タ／ベース分離用サイドウォール、１２７…グラフトベ
ース領域、１２８、２１０…ｐ+ 型エミッタ拡散層、１
２９…ｎ+ 型エミッタ拡散層、１３０…ｎ+ 型エミッタ
ポリシリコン、１３１、１３４、２１３…エミッタ電
極、１３２、１３５、２１５…ベース電極、１３３、１
３６、２１４…コレクタ電極、１３７…ソース電極、１
３８…ドレイン電極、１３９…横型ＰＮＰトランジス
タ、１４０…ＮＰＮトランジスタ、１４１…ＰＭＯＳト
ランジスタ、２０７…絶縁膜（ＳｉＯ2 膜）、２０９…
コレクタポリシリコン。
Ｐトランジスタ形成領域、１０３…ＮＰＮトランジスタ
形成領域、１０４…ＰＭＯＳトランジスタ形成領域、１
０５、２０２…ｎ+ 埋め込み層、１０６、２０３…ｎ型
エピタキシャル層、１０７、２０４…フィールド酸化
膜、１０８ａ、１０８ｂ、２０６…ｎ+ 型シンカー層、
１０９、２０５…ｐ+ 型素子分離層、１１０…酸化膜
（ＳｉＯ2 膜）、１１１…ゲート酸化膜、１１２…ベー
ス形成領域、１１３…エミッタ形成領域、１１４…コレ
クタ形成領域、１１５…ポリシリコン層、１１６…ベー
スポリシリコン、１１７、２０８…エミッタポリシリコ
ン、１１８…ゲートポリシリコン、１１９…コレクタ形
成領域開口、１２０…フォトレジスト、１２１…ソース
／ドレイン領域、１２２、２１１…ｐ+ 型コレクタ拡散
層、１２３、２１２…層間絶縁膜、１２４…エミッタ形
成領域開口、１２５…真性ベース領域、１２６…エミッ
タ／ベース分離用サイドウォール、１２７…グラフトベ
ース領域、１２８、２１０…ｐ+ 型エミッタ拡散層、１
２９…ｎ+ 型エミッタ拡散層、１３０…ｎ+ 型エミッタ
ポリシリコン、１３１、１３４、２１３…エミッタ電
極、１３２、１３５、２１５…ベース電極、１３３、１
３６、２１４…コレクタ電極、１３７…ソース電極、１
３８…ドレイン電極、１３９…横型ＰＮＰトランジス
タ、１４０…ＮＰＮトランジスタ、１４１…ＰＭＯＳト
ランジスタ、２０７…絶縁膜（ＳｉＯ2 膜）、２０９…
コレクタポリシリコン。
Claims (12)
- 【請求項１】第１導電型の半導体基板内に形成された第
２導電型のベース領域と、 前記ベース領域上に形成された第１導電型のコレクタ領
域と、 前記ベース領域上に形成された第１導電型のエミッタ領
域と、 前記半導体基板表面に形成された、前記エミッタ領域お
よび前記コレクタ領域に開口部を有する絶縁膜と、 前記エミッタ領域と電気的に接続され、前記絶縁膜上お
よび前記絶縁膜の前記エミッタ領域に設けられた前記開
口部上に、第１導電型の導電体層と、 前記導電体層上に形成された電極配線層とを有する半導
体装置において、 前記コレクタ領域は、前記基板表面に凹状に設けられた
開口部の底部および側壁部に形成され、 前記コレクタ領域の前記開口部底部に拡がる部分は、前
記エミッタ領域より低い位置に形成され、 前記ベース領域は、前記エミッタ領域の端部と、前記コ
レクタ領域の開口部側壁部に拡がる部分との間に形成さ
れている半導体装置。 - 【請求項２】前記第１導電型は、ｐ型である請求項１記
載の半導体装置。 - 【請求項３】前記導電体層は、ポリシリコン層である請
求項２記載の半導体装置。 - 【請求項４】前記半導体装置は、第２導電型の半導体基
板内に形成された第１導電型のベース領域と、前記ベー
ス領域上に形成された第２導電型のコレクタ領域と、前
記ベース領域上に形成された第２導電型のエミッタ領域
とを有する半導体装置と、同一基板上に形成されている
請求項３記載の半導体装置。 - 【請求項５】前記半導体装置は、第１導電型のゲート電
極を有する絶縁ゲート電界効果トランジスタと、同一基
板上に形成されている請求項３記載の半導体装置。 - 【請求項６】前記半導体装置は、第２導電型のゲート電
極を有する絶縁ゲート電界効果トランジスタと、同一基
板上に形成されている請求項３記載の半導体装置。 - 【請求項７】第１導電型の半導体基板上に絶縁膜を形成
する工程と、 前記絶縁膜のエミッタ形成領域およびコレクタ形成領域
に開口部を設ける工程と、 前記絶縁膜上および前記開口部を被覆するように、導電
体層を形成する工程と、 前記導電体層に第１導電型の不純物を導入する工程と、 所定のパターニングを施されたレジストをマスクとし
て、前記導電体層のエッチングを行い、前記エミッタ形
成領域の開口部を被覆する部分のみ残して第１導電型の
エミッタポリシリコンを形成する工程と、 前記コレクタ形成領域開口部の半導体基板をエッチング
して凹状の開口部を形成する工程と、 前記コレクタ形成領域の半導体基板に設けられた凹状の
開口部の底部および側壁部に、第１導電型不純物を導入
してコレクタ領域を形成する工程と、 前記第１導電型エミッタポリシリコンから半導体基板に
不純物を拡散させ、前記コレクタ領域より高い位置に第
１導電型のエミッタ領域を形成する工程とを有する半導
体装置の製造方法。 - 【請求項８】前記第１導電型は、ｐ型である請求項７記
載の半導体装置の製造方法。 - 【請求項９】前記導電体層は、ポリシリコン層である請
求項８記載の半導体装置の製造方法。 - 【請求項１０】前記コレクタ形成領域の半導体基板に設
けられた凹状の開口部の底部および側壁部に、第１導電
型不純物を導入する工程は、不純物イオンビームを垂直
方向に対して傾斜した角度で照射する斜めイオン注入工
程である請求項９記載の半導体装置の製造方法。 - 【請求項１１】前記傾斜した角度は、７〜４５°の範囲
である請求項１０記載の半導体装置の製造方法。 - 【請求項１２】前記コレクタ形成領域の半導体基板に設
けられた凹状の開口部の底部および側壁部に、第１導電
型不純物を導入する工程は、不純物イオンビームを前記
開口部に沿って回転させて照射する回転イオン注入工程
である請求項９記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108228A JPH11307538A (ja) | 1998-04-17 | 1998-04-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108228A JPH11307538A (ja) | 1998-04-17 | 1998-04-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307538A true JPH11307538A (ja) | 1999-11-05 |
Family
ID=14479311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10108228A Abandoned JPH11307538A (ja) | 1998-04-17 | 1998-04-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229585A1 (en) * | 2001-02-02 | 2002-08-07 | Nec Corporation | Integrated circuit with bipolar transistors having different emitter base junction widths |
-
1998
- 1998-04-17 JP JP10108228A patent/JPH11307538A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229585A1 (en) * | 2001-02-02 | 2002-08-07 | Nec Corporation | Integrated circuit with bipolar transistors having different emitter base junction widths |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050113 |
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|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070618 |