CN1381900A - 具有分级基区的横向晶体管,半导体集成电路及制造方法 - Google Patents

Abstract

横向pnp晶体管包括一个p型的半导体衬底,位于半导体衬底上的n型第一掩埋层,位于第一掩埋层的n型均匀基区,位于均匀基区内的n型第一隔离层,位于均匀基区内部和上表面上的p型第一发射区和第一集电区,位于均匀基区内的分级基区以及位于第一隔离层内的第一基极接触层。分级基区包围了第一主电极区的底部和侧面。介于第一发射区和第一集电区之间的分级基区的掺杂分布是杂质浓度从第一主电极区向第二主电极区逐渐减小。

Description

具有分级基区的横向晶体管，半导体集成电路及制造方法

技术领域

本发明涉及一种半导体集成电路，尤其涉及一种适用在半导体衬底上实现高密度单片集成的横向晶体管衬底的结构。

背景技术

为了形成一个半导体集成电路而在同一个半导体集成芯单芯片兼并有功率晶体管和它的控制电路的这样一个结构是公知的。在这样的功率集成电路中，有时功率晶体管是由纵向npn型晶体管构成的，并且控制电路是由横向pnp型晶体管构成的，横向pnp型晶体管以与纵向npn型晶体管相比较低的功率工作。图1A和1B给出了早期的在这些半导体集成电路(功率集成电路)中所使用的横向pnp型晶体管结构的例子。也就是说，早期的横向pnp型晶体管包含半导体衬底1，在半导体衬底1上所形成的n型第一掩埋层22，在半导体衬底的整个表面上所形成的n型第一基区33，n型第一隔离层4这样的构成是便于第一隔离层4的底部触及到第一掩埋层22，在第一基区33内部和表面上所形成的一个p型的第一发射区6和一个p型的第一集电区7，以及在第一隔离层内部和表面上所形成的一个n型第一基极接触层9。按照这样构造的横向pnp型晶体管在上表面上还进一步包括一个场绝缘薄膜86。并且，通过场绝缘薄膜86上的接触孔将第一发射极引线11，连接引线12，以及第一基极引线14与第一发射区6，第一集电区7以及第一基极接触层9连接起来。连接引线12作为第一集电极引线并且和具有很高的最大工作电压的纵向npn型晶体管的基极相连，在图1A和图1B中省略了对纵向npn型晶体管的说明。

发明内容

在上述的早期半导体集成电路中，利用具有相同外延层来构造横向pnp型晶体管的第一基区33和高电压的纵向npn型晶体管的漂移区(集电区)是很方便的，相同的外延层是指具有相同的厚度和相同的杂质浓度。因为由图1A中的第二发射区，第二基区和第二集电区所组成的纵向npn型晶体管位于图1A横截面平面的背面，省略了对纵向npn型晶体管的说明。在这种情况下，横向pnp型晶体管的第一基区33的杂质浓度和纵向npn型晶体管的漂移区的杂质浓度必须设置相对较低的值，因为纵向npn型晶体管工作需要更高的最大工作电压。因此为了消除在发射区和集电区之间发生“耗尽层击穿现象”，使横向pnp型晶体管的基区宽度Wb相对较宽是很必要的，这样可以维持横向pnp型晶体管的发射极和集电极之间较高的击穿电压。

然而，当横向pnp型晶体管的基区宽度Wb增加时，电流增益得到减小而使电性能降低。另外，增加了横向pnp型晶体管所占的面积并导致半导体元件单芯片集成度的不希望的降低。

由于这些情况，本发明的一个目的就是提出了一种横向晶体管，一种半导体集成电路以及其制造方法，可以通过减少基区宽度Wb来获得第一和第二主电极间的所要求的高击穿电压。如果横向晶体管是横向双极型晶体管BJT，那么“第一主电极区”是指双极型晶体管(BJT)的发射区和集电区中的一个。如果横向晶体管是横向双极型晶体管BJT，“第二主电极区”是指发射区和集电区中的另外一个。例如，如果第一主电极区是发射区，那么第二主电极区是集电区。在第一和第二主电极区之间，由基区所控制的主电流流动以便在第一和第二主电极区之间形成电流通路。

本发明的另外一个目的是提出了一个横向晶体管，一种半导体集成电路以及其制造方法，可以减少横向晶体管所占用的面积来提高单芯片集成度。

本发明的另外一个目的是提出了一个横向晶体管，一种半导体集成电路以及其制造方法，能够提高集成横向晶体管的电流增益。

本发明的另外一个不同目的是提出了一个横向晶体管，一种半导体集成电路以及其制造方法，与早期的横向晶体管的制造方法或者半导体集成电路相比可以通过一个简单的加工过程形成一个高度集成的横向晶体管并且由此实现相当大成本的降低。

为了实现上述目的，本发明的第一个特征在于横向晶体管包含：(a)一个第一导电型的半导体衬底；(b)位于半导体衬底上的第二导电型的掩埋层；(c)位于第一掩埋层上的第二导电型的均匀基区；(d)位于均匀基区内的第二导电类型的隔离层，隔离层从均匀基区的上表面伸出以至可以触及到掩埋层；(e)位于均匀基区内部和上表面上的第一导电型的第一和第二主电极区；以及(f)位于均匀基区内的第二导电型的分级基区包围了第一主电极区底部和侧面，分级基区具有杂质浓度从第一主电极区向第二主电极区减小的掺杂分布。这里，均匀基区和分级基区的组合作为基区。这里，“第一导电型”和“第二导电型”是彼此相反的导电型。也就是说，当第一导电型是n型时第二导电型就是p型，并且反之亦然。

根据本发明的第一个特征，同早期的横向晶体管相比，相对的增加横向晶体管的分级基区上的杂质浓度是可能的。因此，如果横向晶体管是横向双极型晶体管BJT，通过使分级基区的Wb宽度比早期的横向晶体管较薄而可以得到发射极与集电极间所希望的高击穿电压。当分级基区的宽度Wb减小时，横向晶体管所占用的面积减少，这样半导体集成电路的单芯片集成度可以被提高。除了减小分级基区的的宽度Wb之外，从第一主电极区到第二主电极区杂质浓度的逐渐减小实现了一个最佳的内置漂移电场。因此，被注入到分级基区的载流子的传送效率被增加了，这样可以获得基极传送时间的降低。因此横向晶体管的电流增益被提高了。

本发明的第二个特征在于一个包括横向晶体管的半导体集成电路，横向晶体管包括：(a)一个第一导电型的半导体衬底；(b)位于半导体衬底上的第二导电型的第一掩埋层；(c)位于第一掩埋层上的第二导电型的均匀基区；(d)位于均匀基区内的第二导电型的第一隔离层，第一隔离层从均匀基区的上表面伸出以至可以触及到第一掩埋层；(e)位于均匀基区内部和上表面上的第一导电型的第一和第二主电极区；以及(f)位于均匀基区内的第二导电型的分级基区，它包围了第一主电极区的底部和侧面，分级基区具有杂质浓度从第一主电极区向第二主电极区减小的掺杂分布。这里，均匀基区和分级基区的组合作为横向晶体管的第一基区。

根据本发明的第二个特征，同早期的横向晶体管相比基区的宽度变得更窄，同时保持集电极和发射极间的所要求的较高的击穿电压是可以获得的。另外，根据第二个特征，通过减少横向晶体管所占的面积可以提高半导体集成电路的单芯片集成度。另外，根据第二个特征，集成的横向晶体管的电流增益被提高了。

本发明的第三个特征在于制造半导体集成电路的方法包括：(a)有选择的在第一导电型的半导体衬底上形成第二导电型的第一扩散区；(b)增长第一扩散区上的第二导电型的外延层以使第一扩散区形成第一掩埋层；(c)有选择的从外延层的上表面扩散第二导电型杂质原子以至形成第二导电型的第一隔离层，这样第一隔离层的底部可以触及到第一掩埋层；(d)有选择的从外延层的上表面扩散第二导电型的杂质原子以至形成第二导电型的分级基区，分级基区的横向位置与第一隔离层的横向位置相分离并且分级基区的纵向位置与第一掩埋层的纵向位置相分离，分级基区具有一个掺杂分布以至杂质浓度从分级基区的中间区域向外围区域减小；(e)在分级基区内部和上表面上形成第一导电型的第一主电极区；以及(f)在外延层的内部和上表面上形成第一导电型的第二主电极区，以至在第一和第二主电极区之间夹入分级基区。

根据本发明的第三个特征，通过形成第一主电极区所需的热处理使得在第一主电极区的形成之前的分级基区比第一主电极区的边缘部分扩散更深。因此，分级基区邻接于并环绕第一主电极区。通过利用相同扩散窗的扩散自动调准(diffusion self-alignment(DSA))方法而形成分级基区和第一主电极区是可能的。因此，从第一主电极区的边缘部分横向延伸的分级基区扩展宽度在两个方向上都相等并且使掺杂分布的变化率在两个方向上都相等。当分级基区在平面图上形成环形围绕第一主电极区时，环状的分级基区的宽度是一定的。因此，同早期的制造半导体集成电路的方法相比，通过一种简单的加工处理可以得到带有横向晶体管的高集成电路的结构，这样实现了相当大的成本降低。“扩散窗”可以是在氧化硅中提供的窗口，可以用于预沉积(汽相扩散)或用于离子注入。

本发明的其他的和进一步的目的以及特征在将结合附图而对实施例的说明的理解基础上变得显而易见或者在附上的权利要求中说明，并且这里没有涉及的各种优点对于本发明所属领域的普通技术人员来说在实践中是可以被发现的。

附图说明

图1A是早期具有横向pnp型晶体管的半导体集成电路的横断面视图；

图1B是与早期具有横向pnp型晶体管的半导体集成电路相对应的平面图；

图2A是根据本发明的实施例的部分半导体集成电路的等效电路；

图2B是与图2A所示的半导体集成电路相对应的半导体集成电路的平面图；

图2C是图2B中沿A-A线所做出的横断面视图；

图2D是图2B中沿B-B线所做出的横断面视图；

图3A-3P根据本发明的实施例说明用来表示半导体集成电路的制造方法的流程的横断面视图；

图4说明在横向pnp型晶体管中沿着横向方向的载流子浓度。

具体实施方式

结合附图对本发明的各种实施例作详细描述。值得注意的是在所有的附图中相同的或者相似的部分和单元使用相同的或者相似的参考数字，并且相同的或者相似的部分和单元的说明将省略或者简化。通常并且因为对半导体集成电路的描绘是惯例的，各种附图中一个图相对另外一个或给定图的内部都未按比例制图，尤其是层的厚度是为便于读图而随意画的。在下面的描述中会提出诸如具体的材料，处理过程以及设备这样的细节以便全面的理解本发明。然而，很显然对于本领域的技术人员来说在没有这些细节描述的情况下本发明也是可以实施的。在其他的情况下，为了使本发明避免产生不必要的混淆，众所周知的材料，处理过程以及设备都没有详细提出。

根据衬底的平面表面来定义诸如“on”，“over”，“under”以及“above”这样的前置词，而不管衬底实际所保持的方向。即使是存在插入层仍说一层在另外一层之上。明白附图中的指示符“+”表示相对强的杂质，指示符“-”表示相对弱的杂质。在上述结构中，正如所理解的，术语“发射极”和“集电极”在不修改结构本身的情况下是可以互换的。(半导体集成电路)

如图2A和2B所示，根据本发明实施例中的半导体集成电路是一个功率集成电路，其中由纵向npn型晶体管Q2构成的功率晶体管和由横向pnp型晶体管Q1构成的控制功率晶体管的控制晶体管熔合在半导体衬底上。如图2A所示，横向pnp型晶体管(双极型晶体管)Q1的集电极与纵向npn型晶体管(双极型晶体管)Q2的基极相连。另外，横向pnp型晶体管Q1的集电极通过第一负载R_L1与电源线Vcc相连。并且纵向npn型晶体管Q2的集电极通过第二负载R_L2与电源线Vcc相连。

图2B给出了与图2A的等效电路相对应的平面图。功率晶体管Q2具有很高的最大工作电压操作性能和很高的最大工作电流操作性能的大功率操作性能。控制晶体管Q1工作时具有相对低的功率。功率晶体管Q2和控制晶体管Q1单板集成在同一个半导体衬底上。

如图2B和2C所示，横向pnp型晶体管Q1包括p型(第一导电型)半导体衬底1，位于半导体衬第1上的大量掺杂n型(第二导电型)的第一掩埋层22，位于第一掩埋层22和半导体衬底1上的轻微掺杂n型的均匀基区31，位于均匀基区31内部的大量参杂P型的第一隔离层4，位于均匀基区31内部和上表面上的大量掺杂p型的第一发射区(第一主电极区)6和大量掺杂p型的第一集电区(第二主电极区)7，位于均匀基区31内的n型分级基区5，以及位于第一隔离层4的内部和上表面上的大量掺杂n型的第一基极接触层9。第一隔离层4从均匀基区31的上表面伸出以至可以触及到第一掩埋层22。分级基区5包围了第一主电极区6的底部和侧面。均匀基区31和分级基区5的组合作为横向晶体管Q1的第一基区。

作为半导体衬底1，硅(Si)衬底可以被使用。被构造为将横向pnp型晶体管Q1与其他的半导体单元相隔离的隔离区单元49环绕着横向pnp型晶体管Q1。隔离区单元49是由覆盖在所形成的槽形隔离单元表面的槽形表面绝缘薄膜92构成，以便触及到半导体衬底1和在槽形隔离单元上所形成的掩埋绝缘薄膜91。

在横向pnp型晶体管Q1的上表面上形成了场绝缘薄膜86。通过形成在场绝缘薄膜86上的接触孔，第一发射极引线11，连接引线12以及第一基极引线14分别与第一发射区6，第一集电区7以及第一接触层9相连。连接引线12作为第一集电极引线并和纵向npn型晶体管Q2的第二基极接触层相连。第一发射极引线11，连接引线12和第一基极引线14是由铝合金薄膜构成的。作为铝合金薄膜，可以使用如铝硅，铝铜硅薄膜等。

如图2D所示，纵向npn型晶体管Q2包括p型半导体衬底1，位于p型半导体衬底1上的大量掺杂n型的第二掩埋层23(作为第三主电极区的一部分)，位于第二掩埋层23和半导体衬底1上的少量掺杂n型的漂移区32，可以触及到第二掩埋层23的大量掺杂n型的第二隔离层43，位于漂移区32内部和上表面上的p型第二基区35，在第二基区35的内部和上表面上所形成的大量掺杂n型的第二发射区(第四主电极区)36和大量掺杂p型的第二基极接触层39，以及在第二隔离层43的内部和上表面上所形成的大量掺杂n型的第二集电极接触层44。纵向npn型晶体管Q2被隔离区单元49所环绕，隔离区单元49是由槽形表面绝缘薄膜92以及其上所形成的掩埋绝缘薄膜91构成的，类似于横向pnp型晶体管Q1。隔离区单元49位于均匀基区31和漂移区32之间。在纵向npn型晶体管Q2的上表面，形成了类似于横向pnp型晶体管Q1的场绝缘薄膜86。第二发射极引线42，连接引线12和第二集电极引线41分别与第二发射区36，第二基极接触层39以及第二集电极接触层44相连。连接引线12从横向pnp型晶体管Q1的第一集电区7引出。发射极引线42，连接引线12以及第二集电极引线41都是由铝合金薄膜构成的。

在按照本发明的实施例的半导体集成电路中，形成的型分级基区5包围了邻接的横向pnp型晶体管Q1的p型第一发射区6。如图4所示，介于第一主电极区(第一发射区)6和第二主电极区(第一集电区)7之间的分级基区5的掺杂分布是杂质浓度(载流子浓度)从第一主电极区6向第二主电极区7逐渐减小。在图4中，分级基区5的载流子浓度(施主浓度)沿着横向方向从5×10¹⁶cm^-3减小到1×10¹⁵cm^-3。最小的杂质浓度1×10¹⁵cm^-3对应均匀基区31的杂质浓度。由于为包围邻接的第一发射区6而形成的分级基区5，横向pnp型晶体管Q1中分级基区5的最大杂质浓度相对于均匀基区31的杂质浓度被增加了。其结果是，与早期的横向pnp型晶体管相比基区宽度Wb减小了，这样便获得了所希望的集电极和发射极之间的高击穿电压(BV_ceo)。另外，在依照本发明实施例的半导体集成电路中，可以减小基区宽度Wb，以便减小横向pnp型晶体管所占的面积。其结果是，半导体集成电路的单芯片集成度被提高了。另外，除了小型化基区宽度Wb的几何优点之外，分级基区5的杂质浓度是从第一发射区6向第一集电区7逐渐减小，这样的分布提供了一个能加速基区内载流子传送的最佳内部漂移场。因此，可以实现注入到第一基区3的载流子的传送效率的增加以及基区传送时间的减小，最终实现电流增益的提高。(制造方法)

下面，参考附图3至附图7对根据本发明实施例的半导体集成电路的制造方法进行说明。

(a)首先，如图3A所示，准备一个由p型硅制作的半导体衬底1，并通过热氧化在半导体衬底的主表面上形成厚度为300至600nm的氧化硅薄膜81，如图3B所示。其后，氧化硅薄膜81通过光刻技术被刻绘，然后扩散窗被打开以形成第一和第二n型掩埋层，如图3C所示。对于离子注入技术用氧化硅薄膜81作为掩膜，n型杂质离子(例如，³¹P⁺)被注入。之后，通过活化热处理形成第一掩埋层的n⁺扩散区21，如图3D所示。同时，通过活化热处理，形成第二掩埋层的n⁺扩散区。这里，在图3D中没有给出第二掩埋层，因为它位于纸的平面的背面。

(b)下一步，去除氧化硅薄膜81，在n⁺扩散层21上生长相对高电阻率的厚度为5μm到50μm的n型外延层34，如图3E所示。例如，n型外延层34的电阻率可为O.1kQ·cm到1kQ·cm。在相对高电阻率的外延层34和半导体衬底1之间的界面上形成第一掩埋层22。第一掩埋层22在外延生长的过程中通过自动掺杂和在n⁺扩散层21中向上扩散n型杂质来向上伸长。第一掩埋层22之上的相对高电阻率的外延层34作为横向pnp型晶体管Q1的均匀基区31。另一方面，在纸的背面，在相对高电阻率的外延层34和半导体衬底1之间的界面上也形成第二掩埋层。形成在第二掩埋层23上的相对高电阻率的外延层34作为纵向npn型晶体管Q2的漂移区32。

(c)紧接着，通过热氧化在相对高电阻率的外延层34(31，32)上形成厚度从500nm到1μm的氧化硅薄膜82。氧化硅薄膜82通过诸如活性离子蚀刻(RIE)这样的刻蚀法被有选择的蚀刻，活性离子蚀刻用通过光刻法处理所刻绘的抗蚀膜作为腐蚀掩膜。在去除抗蚀膜之后，如图3F所示，形成氧化硅薄膜82所构成的腐蚀掩膜，氧化硅薄膜82具有用作隔离单元的槽形结构的窗体。利用这个腐蚀掩膜82，通过RIE方法或者另外的方法将隔离层单元71挖开直到半导体衬底1的一部分暴露出来。隔离层单元71是环绕着每一个均匀基区31和漂移区32、从相对高电阻率的外延层34的上表面向半导体衬底的方向被挖的。接下来，在去除氧化硅薄膜82之后，通过对隔离层单元7 1的表面氧化热处理100nm至500nm形成槽形表面的绝缘薄膜92。另外，诸如半绝缘多晶硅薄膜这样的绝缘薄膜91通过CVD方法而沉积在槽形表面隔离薄膜92上，以至隔离层单元71填满了埋入的绝缘薄膜91，如图3G所示。

(d)接下来，槽形表面绝缘薄膜92和被埋入的绝缘薄膜91通过平面化被完全的埋入到隔离层单元71内直到相对高电阻率的外延层34暴露出来，这样完成了隔离区单元，如图3H所示。平面化的过程可以通过化学机械抛光(CMP)的方法来执行。此后，在相对高电阻率的外延层34(均匀基区31)的上表面上重新形成厚度大约为300nm到600nm的作为场氧化薄膜的氧化硅薄膜86，如图3I所示。并且氧化硅薄膜86通过光刻法技术和RIE方法被刻绘以限定与第一和第二隔离层相对应的扩散窗。通过扩散窗n型杂质离子被注入并且此后活化热处理和扩散热处理都必须在惰性气体环境下完成以完成第一隔离区4，如图3J所示。因为第二隔离层43位于纸的背面，同样形成的第二隔离层43图中没有表示出。这里，惰性气体是指例如氮气(N2)，氩气(Ar)或氦气(He)。这些惰性气体中可包含微量氧气(O2)。在本发明中，“惰性气体”中就包括含有微量氧的气体。

(e)紧接着，在氧化膜86的表面旋涂了抗蚀膜51之后，利用光刻法技术在抗蚀膜51的一个区域上开一个扩散窗，发射区将被安排位于抗蚀膜51的下面，如图3K所示。另外，用抗蚀膜51作为腐蚀掩膜通过RIE方法或其他方法使氧化硅薄膜86被刻绘，这样相对高电阻率的外延层34(均匀基区31)的表面被暴露出来。利用抗蚀膜51和氧化硅薄膜86作为注入膜，诸如31P+这样的n型杂质离子将被有选择的注入，如图3K所示。在去除抗蚀膜51之后，新的抗蚀膜被旋涂并且利用光刻技术第一发射区的上部被覆盖并且在一个区域上开一个扩散窗，第二基区将被安排位于这个区域的下面。作为第二基区所处位置的区域位于纸的背面，以至不能在图中给出。利用抗蚀膜作为腐蚀掩膜，氧化硅薄膜86被蚀刻以暴露漂移区32的表面。利用抗蚀膜和氧化硅薄膜86作为注入膜，诸如11B+这样的p型杂质离子将被有选择的注入。在去除抗蚀膜之后，在惰性气体周围同时完成所注入的³¹P⁺和¹¹B⁺的活化热处理。于是，n型分级基区5形成了，如图3L所示。同时，在形成的纵向npn晶体管Q2的区域，p型第二基区35通过活化热处理形成了。(第二基区35没有在图3L中给出，因为它位于纸平面的背面)。

(f)另外，新的抗蚀膜52旋涂在氧化硅薄膜86上并且通过光刻法技术分别在第一发射区，第一集电区以及第二基极接触层所处的区域打开窗体，如图3M所示。对于第二基极接触层所处的区域没有在图中给出，因为它位于纸平面的背面。另外，利用抗蚀膜52作为腐蚀掩膜，通过RIE方法或者其它方法氧化硅薄膜86有选择的被蚀刻，以至相对高电阻率的外延层34的表面的一部分被暴露出来。利用具有窗体的抗蚀膜52作为注入掩膜，P型杂质离子(例如，11B+)被有选择的注入。

(g)紧接着，去除抗蚀膜52，一个新的抗蚀膜旋涂在整个表面上。用这个新的抗蚀膜，第一发射区6的上部，第一集电区7以及第二基极接触层39都被覆盖了。在安排有第一基极接触层，第二发射区以及第二集电极接触层的区域上打开扩散窗。安排的第二发射极和第二集电区的区域在图中没有给出，因为它们位于纸的背面。第一基极接触层的窗体位于第一隔离层4所处位置的背面。n型杂质离子(例如，75As+)被有选择的注入。此后，去除抗蚀膜，在惰性气体环境下进行活化热处理。其结果是，第一发射区6，第一集电区7和第一基极接触层9形成了，如图3N所示。同时，活化热处理也形成了第二基极接触层，第二发射区36以及第二集电极接触层44。这时，分级基区5先前的深度比第一发射区6的边缘部分的深度更加深了。其结果是，环绕着第一发射区6的分级基区5形成了。也就是说，使用同一个扩散掩膜通过DSA方法自定位的形成了分级基区5和第一发射区6。从图3N中的第一发射区的边缘伸展的分级基区5的扩展宽度在左右方向上都相等。在各个方向上的杂质分布的变化率都是相等的。在垂直于纸面平面的相对两个方向，分级基区5的扩展宽度也是相等的。另外，根据本发明的实施例，扩散深度被控制使通过横向扩散分级基区的边缘部分触及到第一集电区7的边缘部分。然而，分级基区不必触及到第一集电区7。

(h)根据在惰性气体环境下活化热处理，在第一发射区6，第一集电区7，第二基极接触层39，第二发射区36，第二集电极接触层44或者其他的区域的形成过程中，用来注入离子的各个扩散窗被用作金属化的接触窗。也就是说，在形成6，7，9，39，36和44这些区域的活化热处理过程中，氧化硅薄膜没有在暴露在扩散窗上的相对高电阻率的外延层34的上表面生长。如果薄的氧化硅薄膜在扩散窗上生长了，当退火环境包含少量的氧时，氧化硅薄膜通过轻微的蚀刻就可去除。铝合金薄膜10通过溅蚀的方法或者电子束(EB)真空蒸发的方法在氧化硅薄膜86上沉积，如图30所示。抗蚀膜被旋涂在铝合金薄膜上并用镀金属法刻绘以形成掩膜。利用金属化掩膜，铝合金薄膜10通过RIE的方法被有选择的蚀刻。其结果是，铝合金薄膜10被刻绘，如图3P所示，这样连接引线12，第一发射极引线11，第一基极引线14，第二发射极引线12，第一发射极引线11，第一基极引线14，第二发射极引线42以及第二集电极引线41都形成了。此后，用于电极引线的布线图案的感光耐蚀膜被去除。通过CVD的方法将钝化掩膜沉积在第一发射极引线11，第一基极引线14，连接引线12，第二发射极引线42以及第二集电极引线41上，图中未给出，钝化掩膜的厚度大约为600nm至1.5μm，目的是防化学损害以及防止水分和杂质的侵入。氧化硅薄膜，磷硅酸盐玻璃薄膜(PSG)，硼磷硅酸盐玻璃薄膜(BPSG)，氮化硅薄膜(Si3N4薄膜)，或者其他的复合膜都可以用作钝化掩膜。

根据本发明实施例的制造半导体集成电路的方法，先前形成的分级基区5比第一发射区6扩散的更加深了，以至包围了邻接的第一发射区6。分级基区5和第一发射区6利用同一个扩散膜通过DSA方法而形成自动定位。其结果是，从第一发射区6的边缘扩展的分级基区的延伸宽度在左右方向上相等并且杂质分布的变化率也在左右方向上都相等。因此具有BJT的高度压缩的集成电路的结构是可能的，实现了相当大成本的降低。其他的实施例

在接受了本发明所公开的内容后，在不超出本发明的范围的情况下，对于这个领域的技术人员做出各种修改是可能的。

例如，尽管在上述实施例中描述第一导电型是p型，第二导电型是n型，当然第一导电型可以是n型，第二导电型可以是p型。虽然描述了包括槽型表面绝缘薄膜92和掩埋绝缘薄膜91的隔离区单元49是电介质隔离结构，它也可以是结绝缘结构(JI)。本发明不但用于功率集成电路还可以用于小信号的逻辑集成电路。与诸如集成注入逻辑电路这样的电路布局相应的隔离单元可以省略。另外，与电路的集成结构相关，第一掩埋层22和第二掩埋层23既可按通常状况一起又可分别形成在同一个半导体衬底上。另外，上述实施例描述的是使用硅衬底的情况，同时，碳化硅，砷化镓，磷化铟或者其他的半导体材料当然都可以使用。

这样，本发明当然包括各种实施例、修改和在上面没有提到的类似修改。因此，本发明的范围将在下列权利要求中限定。

Claims (19)

1.一种横向晶体管，包括：

第一导电型半导体衬底；

位于上述半导体衬底上的第二导电型的掩埋层；

位于上述第一掩埋层上的第二导电型的均匀基区；

位于上述均匀基区上的第二导电型的隔离层，隔离层从上述均匀基区的上表面伸展以便可以触及到上述掩埋层；

位于上述均匀基区内部和上表面上的第一导电型的第一和第二主电极区；以及

位于上述均匀基区内的第二导电型的分级基区，包围了第一主电极区底部和侧面，分级基区具有杂质浓度从第一主电极区向第二主电极区减小的掺杂分布。

这里，上述均匀基区和上述分级基区的组合作为第一基区。

2、如权利要求1的横向晶体管，其中，上述第二主电极区形成环形形状，这样的结构使上述第二主电极区环绕着分级基区。

3、如权利要求2的横向晶体管，其中，上述第二主电极区形成矩形环状。

4、如权利要求1的横向晶体管，进一步还包括：位于上述隔离层的上表面的基极接触层。

5、如权利要求2的横向晶体管，进一步还包括：一个与上述基极接触层相接触的基极引线。

6、包含横向晶体管的半导体集成电路，横向晶体管包括：

第一导电型半导体衬底；

位于上述半导体衬底上的第二导电型的第一掩埋层；

位于上述第一掩埋层上的第二导电型的均匀基区；

位于上述均匀基区上的第二导电型的第一隔离层，第一隔离层从上述均匀基区的上表面伸展以便可以触及到上述掩埋层；

位于上述均匀基区内部和上表面上的第一导电型的第一和第二主电极区；以及

位于上述均匀基区内的第二导电型的分级基区，包围了第一主电极区底部和侧面，分级基区具有杂质浓度从第一主电极区向第二主电极区减小的掺杂分布。

其中，上述均匀基区和上述分级基区的组合作为上述横向晶体管的第一基区。

7、如权利要求6的半导体集成电路，进一步包括一个纵向晶体管，纵向晶体管包括：

位于上述半导体衬底上的第二导电型的第二掩埋层，第二掩埋层作为上述纵向晶体管的第三主电极区的一部分；

位于上述第二掩埋层上的第二导电型的漂移区；

位于上述漂移区内的第一导电型的第二基区；

位于上述第二基区内的第二导电型的第四主电极区。

8、如权利要求7的半导体集成电路，进一步包括：一个将上述第二主电极区和第二基区连接起来的连接引线。

9、如权利要求7的半导体集成电路，进一步包括一个位于上述均匀基区和上述漂移区之间的隔离区单元。

10、如权利要求7的横向晶体管，其中，上述第二主电极区形成环形形状，这样的结构使上述第二主电极区环绕着上述分级基区。

11、如权利要求10的横向晶体管，其中，上述第二主电极区形成矩形环状。

12、如权利要求7的横向晶体管，进一步还包括位于上述隔离层的上表面的第一基极接触层。

13、如权利要求12的横向晶体管，进一步还包括一个与上述第一基极接触层相接触的第一基极引线。

14、一种制造半导体集成电路的方法，包括：

在第一导电型的半导体衬底上有选择的形成第二导电型的第一扩散区；

生长上述第一扩散区上的第二导电型的外延层以至使上述第一扩散区成为第一掩埋层；

有选择的从外延层的上表面扩散第二导电型杂质原子以形成第二导电型的第一隔离层，这样上述的第一隔离层的底部可以触及到上述第一掩埋层；

有选择的从上述外延层的上表面扩散第二导电型杂质原子以至形成第二导电型的分级基区，分级基区的横向位置与上述第一隔离层的横向位置相分离并且分级基区的纵向位置与上述第一掩埋层的纵向位置相分离，分级基区具有一个掺杂分布以至杂质浓度从分级基区的中间区域向外围区域减小；

在上述分级基区内部和上表面上形成第一导电型的第一主电极区；以及

在上述外延层的内部和上表面上形成上述第一导电型的第二主电极区，以至在上述第一和第二主电极区之间夹入分级基区。

15、如权利要求14的方法，进一步包括：在上述外延层生长之前在上述半导体衬底上有选择的形成第二导电型的第二扩散区，第二扩散区的横向位置与上述第一扩散区的横向位置相分离，其中上述外延层的生长使第二扩散区成为第二掩埋层，第二掩埋层作为第三主电极区的一部分；

16、如权利要求15的方法，进一步包括在外延层中的第二掩埋层之上形成第一导电型的第二基区。

17、如权利要求16的方法，进一步包括在第二基区内部和上表面形成第二导电型的第四主电极区。

18、如权利要求14的方法，进一步包括在上述外延层的上表面上形成氧化硅薄膜，其中杂质原子通过在上述氧化硅薄膜上所形成的同一个扩散窗被注入，以形成上述的分级基区和上述第一主电极区。

19、如权利要求14的方法，在有选择的扩散杂质原子以形成上述的分级基区和在分级内部和上表面上形成上述第一主电极区的过程包括：

在外延层的上表面上形成上述的氧化硅薄膜；

在氧化硅薄膜上形成扩散窗；

通过扩散窗注入第二导电型的杂质原子的杂质离子；

热处理半导体衬底以便形成分级基区直到达到分级基区的扩散深度的中间值；

通过扩散窗注入第一导电型的杂质原子的杂质离子；

热处理半导体衬底以便形成第一主电极区并且驱使分级基区比扩散深度中间值更深。

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