JP7447415B2 - 窒化ガリウム半導体装置 - Google Patents

Description

本発明は、窒化ガリウム半導体装置に関する。

従来、エピタキシャル形成したＰ^－型の窒化ガリウム（以下、ＧａＮ）層を部分的に除去してゲートトレンチ部を設けることが知られている（例えば、非特許文献１参照）。また、Ｐ^－型のＧａＮ層を部分的に除去してＧａＮ層のメサ部を形成し、当該メサ部の側部及び底部にフィールドプレートを形成することが知られている（例えば、非特許文献１参照）。なお、特許文献１、２には、ＧａＮ層にマグネシウム（以下、Ｍｇ）を部分的にイオン注入し、その後にＭｇを熱拡散させることにより拡散領域をＰ型化させることが記載されている。また、特許文献２には、ＧａＮ層にゲートトレンチ部及びメサ部を設けないようにすることで、角部に電界が集中することを回避し、耐圧が低下することを防ぐことが記載されている。

特開２００７－２５８５７８号公報 特許第６３２７３７９号公報

Ｔｏｈｒｕ Ｏｋａ ｅｔ ａｌ．，"Ｖｅｒｔｉｃａｌ ＧａＮ－ｂａｓｅｄ ｔｒｅｎｃｈ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ａ ｆｒｅｅ－ｓｔａｎｄｉｎｇ ＧａＮ ｓｕｂｓｔｒａｔｅ ｗｉｔｈ ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ ｏｆ １．６ ｋＶ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ，ｐｕｂｌｉｓｈｅｄ ２８ Ｊａｎｕａｒｙ ２０１４，Ｖｏｌｕｍｅ ７，Ｎｕｍｂｅｒ ２，０２１００２

オン抵抗の増大を抑制しつつ、耐圧を向上させることが可能な窒化ガリウム半導体装置が望まれている。

本発明は上記課題に着目してなされたものであって、オン抵抗の増大を抑制しつつ、耐圧を向上させることが可能な窒化ガリウム半導体装置を提供することを目的とする。

上記課題を解決するために、本発明の一態様に係る窒化ガリウム半導体装置は、窒化ガリウム層と、窒化ガリウム層に設けられる第１導電型のソース領域と、窒化ガリウム層に設けられ、窒化ガリウム層の表面に平行な第１方向及び表面と交差する第２方向においてソース領域に隣接する第２導電型の第１不純物領域と、窒化ガリウム層に設けられ、第１方向において第１不純物領域を挟んでソース領域の反対側に位置する第１導電型の第２不純物領域と、を備える。窒化ガリウム層は、第１導電型の第１窒化ガリウム層と、第１窒化ガリウム層と第１不純物領域との間に位置する第１導電型の第２窒化ガリウム層と、を有する。第２窒化ガリウム層は、第１窒化ガリウム層よりも第１導電型の不純物濃度が低い。第２不純物領域は、第２窒化ガリウム層よりも第１導電型の不純物濃度が高い。

本発明によれば、オン抵抗の増大を抑制しつつ、耐圧を向上させることが可能な窒化ガリウム半導体装置を提供することができる。

図１は、本発明の実施形態に係る窒化ガリウム半導体装置の構成例を示す平面図である。 図２は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。 図３Ａは、本発明の実施形態に係るＧａＮ半導体装置のエッジ終端領域の構成例を示す断面図である。 図３Ｂは、本発明の実施形態に係るＧａＮ半導体装置のエッジ終端領域の構成例を示す断面図である。 図４は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図５は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図６は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図７は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図８は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図９は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図１０は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図１１は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図１２は、ＧａＮ層の深さ方向におけるＭｇ濃度の分布（熱処理前）を示すグラフである。 図１３は、ＧａＮ層の深さ方向におけるＭｇ濃度の分布（熱処理後）を示すグラフである。 図１４は、ＧａＮ層の表面Ｍｇ濃度としきい値との関係を示すグラフである。 図１５Ａは、本発明の実施形態に係るＧａＮ半導体装置のエッジ終端領域におけるポテンシャル分布をシミュレーションした結果を模式的に示す図である。 図１５Ｂは、図１５Ａの破線Ｚ１５－Ｚ１５’の位置における電界強度を示す図である。 図１６Ａは、本発明の比較例に係るＧａＮ半導体装置のエッジ終端領域におけるポテンシャル分布をシミュレーションした結果を模式的に示す図である。 図１６Ｂは、図１６Ａの破線Ｚ１６－Ｚ１６’の位置における電界強度を示す図である。 図１７は、本発明の実施形態の変形例に係る縦型ＭＯＳＦＥＴの構成を示す断面図である。 図１８は、Ｍｇが多段注入されたＧａＮ層の、深さ方向におけるＭｇ濃度の分布（熱処理前、熱処理後）を模式的に示すグラフである。

以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。

また以下の説明では、第１導電型がＮ型、第２導電型がＰ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をＰ型、第２導電型をＮ型としても構わない。またＰやＮに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じＰとＰとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

（ＧａＮ半導体装置の構成例）
図１は、本発明の実施形態に係る窒化ガリウム半導体装置（以下、ＧａＮ半導体装置）１００の構成例を示す平面図である。図１は、Ｘ－Ｙ平面図である。例えば、第１方向（Ｘ軸方向及びＹ軸方向）は、後述のＧａＮ基板１０の第１主面１０ａに平行な方向である。第２方向（Ｚ軸方向）は、第１主面１０ａに直交する方向であり、ＧａＮ半導体装置１００の厚さ方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。

図１に示すように、ＧａＮ半導体装置１００は、活性領域１１０とエッジ終端領域１３０とを有する。活性領域１１０は、ゲートパッド１１２及びソースパッド１１４を有する。ゲートパッド１１２及びソースパッド１１４は、後述のゲート電極４４及びソース電極５４にそれぞれ電気的に接続された電極パッドである。

Ｚ軸方向からの平面視で、エッジ終端領域１３０は、活性領域１１０の周囲を囲んでいる。エッジ終端領域１３０は、ガードリング構造、フィールドプレート構造及びＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造の一以上を有してよい。エッジ終端領域１３０は、活性領域１１０で発生した空乏層をエッジ終端領域１３０まで広げることにより、活性領域１１０での電界集中を防ぐ機能を有してよい。

（縦型ＭＯＳＦＥＴの構成例）
図２は、本発明の実施形態に係る縦型ＭＯＳＦＥＴ１の構成例を示す断面図である。図２は、図１に示す活性領域１１０をＩＩ－ＩＩ’線で切断した断面を示しており、縦型ＭＯＳＦＥＴ１の繰り返しの単位構造を示している。ＧａＮ半導体装置１００は、図２に示す縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１を複数備える。

ＧａＮ半導体装置１００では、縦型ＭＯＳＦＥＴ１がＹ軸方向に繰り返し設けられている。なお、図２では、縦型ＭＯＳＦＥＴ１の構造を説明する便宜上から、仮想線ＣＬを図示している。仮想線ＣＬは、Ｚ軸方向に平行な直線である。仮想線ＣＬは、図２に示す単位構造のＹ軸方向における中心を通る。

図２に示すように、縦型ＭＯＳＦＥＴ１は、窒化ガリウム基板（以下、ＧａＮ基板）１０と、ＧａＮ層１６と、ゲート絶縁膜４２と、ゲート電極４４と、ソース電極５４及びドレイン電極５６を有する。

ＧａＮ基板１０は、ＧａＮ単結晶基板である。ＧａＮ基板１０は、第１導電型（Ｎ型）の基板であり、例えばＮ^＋型の基板である。ＧａＮ基板１０は、第１主面１０ａと、第１主面１０ａの反対側に位置する第２主面１０ｂとを有する。例えば、ＧａＮ基板１０は、転位密度が１×１０^７ｃｍ^－２未満の低転位自立基板である。ＧａＮ基板１０が低転位自立基板であることにより、ＧａＮ基板１０上に形成されるＧａＮ層１６の転位密度も低くなる。

また、低転位自立基板をＧａＮ基板１０に用いることで、ＧａＮ基板１０に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。

ＧａＮ層１６は、ＧａＮ基板１０の第１主面１０ａ上に設けられている。ＧａＮ層１６は、ＧａＮ基板１０上にエピタキシャル形成される。ＧａＮ層１６は、Ｎ型の層であり、第１窒化ガリウム層（以下、第１ＧａＮ層）２２１と、第１ＧａＮ層２２１上に設けられた第２窒化ガリウム層（以下、第２ＧａＮ層）２２２と、を備える。第１ＧａＮ層２２１よりも第２ＧａＮ層２２２の方がＮ型の不純物濃度が低い。例えば、第１ＧａＮ層２２１はＮ^－型であり、第２ＧａＮ層２２２はＮ^－－型である。

ＧａＮ層１６に含まれるＮ型の不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、及びＯ（酸素）の少なくとも１種類以上の元素であってよい。本発明の実施形態では、Ｎ型の不純物の一例としてＳｉを用いる。また、ＧａＮ層１６に対する第２導電型（Ｐ型）不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）及びＺｎ（亜鉛）の少なくとも１種類以上の元素であってよい。本発明の実施形態では、Ｐ型の不純物の一例としてＭｇを用いる。

縦型ＭＯＳＦＥＴ１において、半導体材料はＧａＮであるが、半導体材料はアルミニウム（Ａｌ）及びインジウム（Ｉｎ）の一以上の元素を含んでもよい。半導体材料は、Ａｌ及びＩｎを微量に含んだ混晶半導体、即ちＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。なお、ＧａＮは、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮにおいてｘ＝ｙ＝０とした場合である。

ＧａＮ層１６には、ドリフト領域２２、ベース領域２３、コンタクト領域２５、ソース領域２６及び埋め込み領域２８が設けられている。ベース領域２３、コンタクト領域２５、ソース領域２６及び埋め込み領域２８は、それぞれ、ＧａＮ層１６の表面１６ａから所定の深さに不純物がイオン注入され、熱処理されることにより形成された領域である。

ベース領域２３、コンタクト領域２５及び埋め込み領域２８は、Ｐ型の領域である。ベース領域２３、コンタクト領域２５及び埋め込み領域２８は、Ｐ型の不純物として、Ｍｇ及びＢｅの少なくとも一方（例えば、Ｍｇ）を含む。ベース領域２３、コンタクト領域２５及び埋め込み領域２８は、第２ＧａＮ層２２２にＭｇがイオン注入され、Ｍｇを活性化する熱処理が施されることにより形成される。ベース領域２３はＰ型又はＰ^－型であり、コンタクト領域２５及び埋め込み領域２８はＰ^＋型である。ベース領域２３よりも、コンタクト領域２５及び埋め込み領域２８の方が、Ｐ型の不純物濃度が高い。

ベース領域２３と埋め込み領域２８は、Ｐ型の不純物領域２（本発明の「第１不純物領域」の一例）を構成している。Ｐ型の不純物領域２において、ＧａＮ層１６の表面１６ａに近い側がベース領域２３であり、ＧａＮ層１６の表面１６ａから遠い側が埋め込み領域２８である。ベース領域２３と埋め込み領域２８との間で、Ｐ型の不純物濃度は連続的に変化している。

ドリフト領域２２及びソース領域２６は、Ｎ^＋型の領域である。ドリフト領域２２及びソース領域２６は、Ｎ型の不純物として、例えばＳｉを含む。ソース領域２６は、ＧａＮ層１６にＳｉがイオン注入され、熱処理されることにより形成される。ソース領域２６は、Ｎ^＋型である。

ドリフト領域２２は、Ｎ^－型の第１ＧａＮ層２２１（本発明の「第１窒化ガリウム層」の一例）と、Ｎ^－－型の第２ＧａＮ層２２２（本発明の「第２窒化ガリウム層」の一例）と、Ｎ型のドープ領域２２３（本発明の「第２不純物領域」の一例）とで構成されている。ドープ領域２２３は、第２ＧａＮ層２２２にＮ型の不純物がドープされた領域である。ドープ領域２２３は、Ｎ型の不純物として、Ｏ及びＳｉの少なくとも一方を含む。ドリフト領域２２において、Ｎ^－型の第１ＧａＮ層２２１と、Ｎ^－－型の第２ＧａＮ層２２２は、ＧａＮ層１６の成膜後にＮ型の不純物がドープされていない非ドープ領域である。ドープ領域２２３は、第１ＧａＮ層２２１よりもＮ型の不純物濃度が高く、ソース領域２６よりもＮ型の不純物濃度が低い。

第２ＧａＮ層２２２よりもドープ領域２２３の方がＧａＮ層１６の表面１６ａに近い位置にある。例えば、図２に示す仮想線ＣＬと重なる位置において、第１ＧａＮ層２２１、第２ＧａＮ層２２２及びドープ領域２２３は、ＧａＮ基板１０の第１主面１０ａからＧａＮ層１６の表面１６ａに向かって、この順で積層されている。第１ＧａＮ層２２１とドープ領域２２３との間に、第２ＧａＮ層２２２が介在している。

図２に示すように、ソース領域２６の上部は、ＧａＮ層１６の表面１６ａに露出している。ソース領域２６は、底部と内側側部とがベース領域２３に接し、外側側部がコンタクト領域２５に接している。ソース領域２６の内側側部は、仮想線ＣＬに近い側の側部である。ソース領域２６の外側側部は、仮想線ＣＬから遠い側の側部である。図２に示す単位構造において、ソース領域２６は、第１ソース領域２６－１と、第２ソース領域２６－２とを有する。第１ソース領域２６－１と、第２ソース領域２６－２は、仮想線ＣＬを軸に線対称に配置されている。

埋め込み領域２８は、ソース領域２６の底部よりも下方（すなわち、ＧａＮ基板１０側）に位置する。ソース領域２６の底部と埋め込み領域２８の上部との間に、ベース領域２３が位置する。また、埋め込み領域２８の内側側部は、ドープ領域２２３と接している。埋め込み領域２８の内側側部は、仮想線ＣＬに近い側の側部である。図２に示す単位構造において、埋め込み領域２８は、第１埋め込み領域２８－１と、第２埋め込み領域２８－２とを有する。第１埋め込み領域２８－１と、第２埋め込み領域２８－２は、仮想線ＣＬを軸に線対称に配置されている。

ベース領域２３は、埋め込み領域２８上に設けられる。ベース領域２３の上部は、ＧａＮ層１６の表面１６ａに露出している。ベース領域２３の上部は、縦型ＭＯＳＦＥＴ１のチャネル領域２３１である。チャネル領域２３１は、表面１６ａにおいてゲート絶縁膜４２と接している。ベース領域２３の下部は、埋め込み領域２８と接している。また、ベース領域２３の内側側部は、ドープ領域２２３と接している。ベース領域２３の内側側部は、仮想線ＣＬに近い側の側部である。図２に示す単位構造において、ベース領域２３は、第１ベース領域２３－１と、第２ベース領域２３－２と、を有する。第１ベース領域２３－１と、第２ベース領域２３－２は、仮想線ＣＬを軸に線対称に配置されている。

コンタクト領域２５は、埋め込み領域２８上に設けられる。コンタクト領域２５の上部は、ＧａＮ層１６の表面１６ａに露出している。コンタクト領域２５は、内側側部がソース領域２６及びベース領域２３に接し、底部が埋め込み領域２８に接している。コンタクト領域２５の内側側部は、仮想線ＣＬに近い側の側部である。図２に示す単位構造において、コンタクト領域２５は、第１コンタクト領域２５－１と、第２コンタクト領域２５－２とを有する。第１コンタクト領域２５－１と、第２コンタクト領域２５－２は、仮想線ＣＬを軸に線対称に配置されている。

ベース領域２３、コンタクト領域２５、ソース領域２６及び埋め込み領域２８は、Ｘ軸方向に延伸するストライプ形状を有する。

ドリフト領域２２の上部を構成するドープ領域２２３は、ＧａＮ層１６の表面１６ａに露出している。ドープ領域２２３は、表面１６ａにおいてゲート絶縁膜４２と接している。ドープ領域２２３は、第１ベース領域２３－１と第２ベース領域２３－２との間、及び、第１埋め込み領域２８－１と第２埋め込み領域２８－２との間にそれぞれ位置する。

ドリフト領域２２の下部を構成する第１ＧａＮ層２２１と第２ＧａＮ層２２２は、ドープ領域２２３とＧａＮ基板１０との間、第１埋め込み領域２８－１とＧａＮ基板１０との間、及び、第２埋め込み領域２８－２とＧａＮ基板１０との間にそれぞれ位置する。第１ＧａＮ層２２１と第２ＧａＮ層２２２は、Ｙ軸方向で繰り返される複数の縦型ＭＯＳＦＥＴ１（すなわち、複数の単位構造）間で、Ｙ軸方向に連続して設けられていてもよい。

ドリフト領域２２は、チャネル領域２３１とＧａＮ基板１０との間の電流経路として機能する。ドリフト領域２２は、第１ＧａＮ層２２１及び第２ＧａＮ層２２２よりもＮ型の不純物濃度が高いドープ領域２２３を有することにより、上記電流経路の電気抵抗を低減できるので、縦型ＭＯＳＦＥＴ１のオン抵抗（すなわち、ゲートオン時の抵抗）を低減することができる。

コンタクト領域２５は、ソース電極５４との接触抵抗を低減する機能を有する。また、コンタクト領域２５は、ゲートオフ時の正孔引き抜き経路としても機能する。

埋め込み領域２８は、耐圧構造部として機能する。例えば、ＧａＮ層１６に埋め込み領域２８が設けられていない場合には、ベース領域２３とドリフト領域２２とのＰＮ接合により形成される空乏層がベース領域２３の上端に達することで、ゲートオフ時の耐圧が低下する可能性がある。これに対して、本発明の実施形態に係る縦型ＭＯＳＦＥＴ１は、Ｐ型の不純物濃度が高い埋め込み領域２８を有することにより、空乏層がベース領域２３の上端に達することを防ぐことができる。また、縦型ＭＯＳＦＥＴ１は、Ｐ型の不純物濃度が高い埋め込み領域２８を有することにより、埋め込み領域２８とドリフト領域２２とのＰＮ接合により形成される空乏層は、下方（すなわち、ＧａＮ基板１０側）へ広がり易くなる。これにより、縦型ＭＯＳＦＥＴ１は、埋め込み領域２８が無い場合と比べて、ゲートオフ時の耐圧を向上させることができる。

また、縦型ＭＯＳＦＥＴ１は、Ｎ型の不純物濃度が低い第２ＧａＮ層２２２を有することにより、埋め込み領域２８とドリフト領域２２とのＰＮ接合により形成される空乏層は、下方（すなわち、ＧａＮ基板１０側）へ広がり易くなる。これにより、縦型ＭＯＳＦＥＴ１は、第２ＧａＮ層２２２が無い場合と比べて、ゲートオフ時の耐圧を向上させることができる。

ゲート絶縁膜４２は、例えばシリコン酸化膜（ＳｉＯ_２膜）である。ゲート絶縁膜４２は、平坦な表面１６ａ上に設けられる。本発明の実施形態において、平坦な表面とは、ゲートトレンチ部またはメサ構造を設けることを目的としたエッチングにより意図的な凹凸が設けられていない表面を意味する。ただし、平坦な表面は、完全に平坦な表面に限定されるものではなく、ほぼ平坦な表面であってもよい。本発明の実施形態において、平坦な表面は、例えば、１０ｎｍ程度の凹凸を有してもよい。凹凸は、例えば、最大高さ粗さＲｚにより評価してよい。最大高さ粗さＲｚとは、凹凸を示す輪郭曲線の平均線の方向に基準長さＬだけ輪郭曲線を抜き取ったグラフにおいて、当該平均線から最も高い山頂までの高さＲｐと最も低い谷までの深さＲｖとの差を意味する。

活性領域１１０において、ＧａＮ層１６の表面１６ａは、コンタクト領域２５の表面と、ソース領域２６の表面と、チャネル領域２３１の表面と、ドープ領域２２３の表面とを含む。コンタクト領域２５の表面と、ソース領域２６の表面と、チャネル領域２３１の表面と、ドープ領域２２３の表面は、ＧａＮ基板１０の第１主面１０ａに平行又はほぼ平行な一つの平面を構成する。活性領域１１０において、ＧａＮ層１６の表面１６ａには、ゲートトレンチ部やメサ部などの段差部はない。このため、活性領域１１０において、段差部の底部の角部に電界が集中することもない。これにより、ＧａＮ半導体装置１００は、角部への電界集中が原因で耐圧が低下する可能性を低減することができる。

ゲート電極４４は、ゲート絶縁膜４２を介してチャネル領域２３１の上方に設けられている。例えば、ゲート電極４４は、ゲート絶縁膜４２を介して、チャネル領域２３１の上方からソース領域２６の上方にかけて連続して設けられている。ゲート電極４４は、平坦なゲート絶縁膜４２上に設けられたプレーナ型である。平坦なゲート絶縁膜４２上にゲート電極４４が形成されることによって、ゲート電極４４も平坦に形成される。ゲート電極４４は、ゲートパッド１１２と異なる材料で形成されている。ゲート電極４４は不純物をドープしたポリシリコンで形成され、ゲートパッド１１２はＡｌまたはＡｌ‐Ｓｉの合金で形成されている。

ソース電極５４は、ＧａＮ層１６の表面１６ａ上に設けられている。ソース電極５４は、ソース領域２６の一部とコンタクト領域２５とに接している。ソース電極５４は、図示しない層間絶縁膜を介してゲート電極４４上にも設けられてもよい。層間絶縁膜は、ゲート電極４４とソース電極５４とが電気的に接続しないように、ゲート電極４４の上部及び側部を覆ってもよい。

ソース電極５４は、ソースパッド１１４と同一の材料で形成されている。例えば、ＡｌまたはＡｌ－Ｓｉの合金からなるソース電極５４が、ソースパッド１１４を兼ねている。ソース電極５４は、ＧａＮ層１６の表面１６ａとＡｌ層（または、Ａｌ－Ｓｉ層）との間にバリアメタル層を有してもよい。バリアメタル層の材料としてチタン（Ｔｉ）を使用してもよい。つまり、ソース電極５４は、Ｔｉ層及びＡｌ層の積層、または、Ｔｉ層及びＡｌ－Ｓｉの合金層の積層であってもよい。ドレイン電極５６は、ＧａＮ基板１０の第２主面１０ｂ側に設けられており、第２主面１０ｂに接している。ドレイン電極５６もソース電極５４と同様の材料で構成されている。

図２において、ゲート端子、ソース端子及びドレイン端子を、それぞれＧ、Ｄ及びＳで示す。例えば、ゲート端子Ｇを介してゲート電極４４に閾値電圧以上の電位が与えられると、チャネル領域２３１に反転層が形成される。チャネル領域２３１に反転層が形成されている状態で、ドレイン電極５６に所定の高電位が与えられ、かつ、ソース電極５４に低電位（例えば、接地電位）が与えられると、ドレイン端子Ｄからソース端子Ｓへ電流が流れる。また、ゲート電極４４に閾値電圧よりも低い電位が与えられるとチャネル領域２３１に反転層は形成されず、電流は遮断される。これにより、縦型ＭＯＳＦＥＴ１は、ソース端子Ｓ及びドレイン端子Ｄ間における電流をスイッチングすることができる。

上述したように、ベース領域２３と埋め込み領域２８は、Ｐ型の不純物領域２を構成している。Ｚ軸方向において、不純物領域２は、Ｐ型の不純物（例えば、Ｍｇ）の濃度が最も高いＭｇピーク位置２８Ｐを有する。不純物領域２のうち、埋め込み領域２８にＭｇピーク位置２８Ｐが存在する。ＧａＮ層１６の表面１６ａからＭｇピーク位置２８Ｐまでの深さ（以下、Ｍｇピーク深さ）Ｄ１は、２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下である。また、Ｍｇピーク位置２８ＰにおけるＭｇの濃度（以下、Ｍｇピーク濃度）は、１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下であり、より好ましくは、１×１０^１８ｃｍ^－３以上１×１０^１９ｃｍ^－３以下である。これにより、縦型ＭＯＳＦＥＴ１は、ゲートオフ時の耐圧を向上させることできる。

また、ベース領域２３の表面におけるＭｇの濃度（以下、表面Ｍｇ濃度）は、１×１０^１６ｃｍ^－３以上３×１０^１８ｃｍ^－３以下であり、より好ましくは、１×１０^１７ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である。これにより、縦型ＭＯＳＦＥＴ１は、ゲートオフ時の耐圧低下を抑制しつつ、しきい値及び移動度を適切な範囲とすることができ、その特性を向上させることができる。なお、本発明の実施形態において、表面Ｍｇ濃度は、例えば、ベース領域２３の最表面から深さ１００ｎｍまでの範囲におけるＭｇ濃度のことを意味する。

（エッジ終端領域の構成例）
図３Ａ及び図３Ｂは、本発明の実施形態に係るＧａＮ半導体装置１００のエッジ終端領域１３０の構成例を示す断面図である。図３Ａ及び図３Ｂは、図１をＩＩＩ－ＩＩＩ’線で切断した断面について、２つの例を示している。具体的には、図３Ａはエッジ終端領域１３０がガードリング構造７４を有する場合を示している。図３Ｂは、はエッジ終端領域１３０がＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造７８を有する場合を示している。なお、エッジ終端領域１３０は、本発明の「終端領域」の一例である。ガードリング構造７４又はＪＴＥ構造７８は、本発明の「第３不純物領域」の一例である。

図３Ａ及び図３Ｂに示すように、活性領域１１０及びエッジ終端領域１３０において、ＧａＮ基板１０と、ＧａＮ層１６及びドレイン電極５６は、共通して設けられている。ただし、図３Ａ及び図３Ｂに示すように、エッジ終端領域１３０におけるＧａＮ層１６の内部の構造は、活性領域１１０におけるＧａＮ層１６の内部の構造とは異なる。また、エッジ終端領域１３０は、ＧａＮ層１６上に設けられた電極５８と、ＧａＮ層１６上に設けられた保護膜７０とを備える。

エッジ終端領域１３０において、ＧａＮ層１６は、第１ＧａＮ層２２１と第２ＧａＮ層２２２とで構成されるドリフト領域２２、ベース領域２３及び埋め込み領域２８を有する。ベース領域２３はＰ^－型の領域であり、埋め込み領域２８はＰ型の領域である。ベース領域２３及び埋め込み領域２８は、Ｐ型の不純物として、Ｍｇを含む。ベース領域２３及び埋め込み領域２８は、第２ＧａＮ層２２２にＭｇがイオン注入され、熱処理されることにより形成される。

図３Ａに示すように、エッジ終端領域１３０は、耐圧構造部として、例えば、互いに離間した複数のガードリング構造７４を有する。ガードリング構造７４は、活性領域の周りを細い複数のｐ型層でリング状に囲む構造である。または、エッジ終端領域１３０は、複数ではなく、１つのガードリング構造７４を有してもよい。

ガードリング構造７４は、単層構造でもよいし、２つ以上の層がＺ軸方向に積層された積層構造でもよい。例えば、ガードリング構造７４は、Ｐ^－型のベース領域２３で構成されていてもよいし、Ｐ型の埋め込み領域２８で構成されていてもよいし、Ｐ型の埋め込み領域２８上にＰ^－型のベース領域２３が積層された構造で構成されていてもよい。また、ガードリング構造７４は、上記に限らず他の構成でもよい。例えば、ガードリング構造７４は、ベース領域２３及び埋め込み領域２８とはＰ型の不純物濃度が異なる不純物領域や、ベース領域２３及び埋め込み領域２８とはＰ型不純物の注入ピーク深さが異なる不純物領域で構成されていてもよい。

ＧａＮ半導体装置１００は、ガードリング構造７４を有することにより、ゲートオフ状態での空乏層がＧａＮ層１６の外周側の端部へ広がり易くなる。これにより、ＧａＮ半導体装置１００は、ガードリング構造７４が無い場合と比べて、縦型ＭＯＳＦＥＴ１の耐圧を向上させることができる。

また、ガードリング構造７４は、第１ＧａＮ層２２１よりもＮ型の不純物濃度が低い第２ＧａＮ層２２２に隣接している。例えば、Ｘ軸方向、Ｙ軸方向及びＺ軸方向において、ガードリング構造７４は、第２ＧａＮ層２２２に隣接している。これにより、ゲートオフ状態での空乏層は、ＧａＮ基板１０に近い側や、ＧａＮ層１６の外周側の端部へさらに広がり易くなる。ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ１の耐圧をさらに向上させることができる。

ガードリング構造７４は、Ｐ型の不純物として、例えばＭｇを含む。ガードリング構造７４は、第２ＧａＮ層２２２にＭｇがイオン注入され、熱処理されることにより形成される。

図３Ｂに示すように、エッジ終端領域１３０は、耐圧構造部として、ＪＴＥ構造７８を有してもよい。ＪＴＥ構造７８は、１つのＰ型の不純物領域で構成されていてもよいし、不純物濃度が互いに異なる２つ以上のＰ型の不純物領域で構成されてもよい。いずれの場合も、適切な構成を選択してよい。

例えば、ＪＴＥ構造７８は、Ｐ型の第１ドープ領域３５と、Ｐ^－型の第２ドープ領域３６で構成されている。第２ドープ領域３６におけるＰ型の不純物濃度は、第１ドープ領域３５におけるＰ型の不純物濃度よりも低い。第１ドープ領域３５に対して第２ドープ領域３６のＰ型の不純物濃度を低くすることにより、ゲートオフ状態での空乏層がＧａＮ層１６の外周側の端部に広がり易くなる。これにより、ＧａＮ半導体装置１００は、ＪＴＥ構造７８が無い場合と比べて、縦型ＭＯＳＦＥＴ１の耐圧を向上させることができる。

また、ＪＴＥ構造７８は、第１ＧａＮ層２２１よりもＮ型の不純物濃度が低い第２ＧａＮ層２２２に隣接している。例えば、Ｘ軸方向、Ｙ軸方向及びＺ軸方向において、ＪＴＥ構造７８は、第２ＧａＮ層２２２に隣接している。これにより、ゲートオフ状態での空乏層は、ＧａＮ基板１０に近い側や、ＧａＮ層１６の外周側の端部へさらに広がり易くなる。ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ１の耐圧をさらに向上させることができる。

ＪＴＥ構造７８は、Ｐ型の不純物として、例えばＭｇを含む。ＪＴＥ構造７８は、第２ＧａＮ層２２２にＭｇがイオン注入され、熱処理されることにより形成される。

エッジ終端領域１３０は、ガードリング構造７４及びＪＴＥ構造７８の両方を有してもよい。ガードリング構造７４及びＪＴＥ構造７８の両方を組み合わせた場合でも、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ１の耐圧を向上させることができる。

エッジ終端領域１３０において、ＧａＮ層１６の表面１６ａは、ベース領域２３の表面と、第１ドープ領域３５の表面と、第２ドープ領域３６の表面とを含む。本発明の実施形態において、ベース領域２３の表面と、第１ドープ領域３５の表面と、第２ドープ領域３６の表面は、ＧａＮ基板１０の第１主面１０ａに平行又はほぼ平行な一つの平面を構成する。エッジ終端領域１３０のＧａＮ層１６にゲートトレンチ部やメサ部などの段差部はない。また、活性領域１１０とエッジ終端領域１３０とにおいて、ＧａＮ層１６の厚さは同じである。活性領域１１０とエッジ終端領域１３０との境界部においても、ＧａＮ層１６にゲートトレンチ部やメサ部などの段差部はない。このため、エッジ終端領域１３０や、活性領域１１０とエッジ終端領域１３０との境界部においても、段差部の底部の角部に電界が集中することはない。ＧａＮ半導体装置１００は、角部への電界集中が原因で耐圧が低下する可能性を低減することができる。

保護膜７０は、パッシベーション膜であり、例えばＳｉＯ_２膜である。保護膜７０は、エッジ終端領域１３０においてＧａＮ層１６の表面１６ａを覆っている。これにより、ＧａＮ層１６の表面１６ａから内部に不純物が入り込むことを防ぐことができる。

（縦型ＭＯＳＦＥＴの製造方法）
次に、本発明の実施形態に係る縦型ＭＯＳＦＥＴ１の製造方法について説明する。図４から図１１は、本発明の実施形態に係る縦型ＭＯＳＦＥＴ１の製造方法を工程順に示す断面図である。縦型ＭＯＳＦＥＴ１は、成膜装置、露光装置、エッチング装置など、各種の製造装置によって製造される。

図４に示すように、製造装置は、ＧａＮ基板１０上にＧａＮ層１６を形成する。例えば、製造装置は、有機金属成長法（ＭＯＣＶＤ）またはハライド気相成長法（ＨＶＰＥ）等により、Ｎ^＋型のＧａＮ基板１０上にＮ^－型の第１ＧａＮ層２２１をエピタキシャル形成し、第１ＧａＮ層２２１上にＮ^－－型の第２ＧａＮ層２２２をエピタキシャル形成する。製造装置は、第１ＧａＮ層２２１と第２ＧａＮ層２２２とを連続してエピタキシャル形成する。エピタキシャル形成された第１ＧａＮ層２２１と第２ＧａＮ層２２２は、Ｎ型の不純物としてＳｉを有してよい。

第１ＧａＮ層２２１におけるドナー濃度（Ｎｄ）は、例えば、５×１０^１５ｃｍ^－３以上４×１０^１６ｃｍ^－３以下である。ドナー濃度とは、ドナーとなるＮ型不純物からアクセプタとなるＰ型不純物を相殺した濃度である。なお、第１ＧａＮ層２２１におけるドナー濃度は上記範囲に限定されるものではなく、上記範囲から外れる値であってもよい。第１ＧａＮ層２２１におけるドナー濃度が高いほど、第１ＧａＮ層２２１の低抵抗化が可能である。第１ＧａＮ層２２１におけるドナー濃度は、所望の抵抗値等が得られるよう任意に設定してよい。

また、第１ＧａＮ層２２１の厚さは、例えば４μｍ以上２０μｍ以下である。第１ＧａＮ層２２１の厚さとは、ＧａＮ基板１０の第１主面１０ａから、第１ＧａＮ層２２１の表面２２１ａまでの距離である。第１ＧａＮ層２２１の表面２２１ａは、第１ＧａＮ層２２１と第２ＧａＮ層２２２との境界面でもある。なお、第１ＧａＮ層２２１の厚さは上記範囲に限定されるものではなく、上記範囲から外れる値であってもよい。第１ＧａＮ層２２１の厚さが厚いほど、縦型ＭＯＳＦＥＴ１の高耐圧化が可能である。第１ＧａＮ層２２１の厚さは、所望の耐圧等が得られるよう任意に設定してよい。

第２ＧａＮ層２２２におけるドナー濃度は、第１ＧａＮ層２２１におけるドナー濃度よりも低い値であり、例えば、１×１０^１４ｃｍ^－３以上３×１０^１６ｃｍ^－３以下である。なお、第２ＧａＮ層２２２におけるドナー濃度は上記範囲に限定されるものではなく、上記範囲から外れる値であってもよい。第２ＧａＮ層２２２におけるドナー濃度が高いほど、第２ＧａＮ層２２２の低抵抗化が可能である。第２ＧａＮ層２２２におけるドナー濃度は、第１ＧａＮ層２２１におけるドナー濃度よりも低い値となることを前提に、所望の抵抗値等が得られるよう任意に設定してよい。

また、第２ＧａＮ層２２２の厚さは、例えば１μｍ以上２μｍ以下である。第２ＧａＮ層２２２の厚さとは、第１ＧａＮ層２２１の表面２２１ａからＧａＮ層１６の表面１６ａまでの距離である。ＧａＮ層１６の表面１６ａは、第２ＧａＮ層２２２の表面でもある。なお、第２ＧａＮ層２２２の厚さは上記範囲に限定されるものではなく、上記範囲から外れる値であってもよい。第２ＧａＮ層２２２の厚さが厚いほど、縦型ＭＯＳＦＥＴ１の高耐圧化が可能である。第２ＧａＮ層２２２の厚さは、所望の耐圧等が得られるよう任意に設定してよい。

次に、図５に示すように、製造装置は、ＧａＮ層１６において、ベース領域２３（図２参照）が形成される領域（以下、ベース形成領域）２３’と、埋め込み領域２８（図２参照）が形成される領域（以下、埋め込み形成領域）２８’とに、Ｎ型の不純物としてＭｇをイオン注入する。例えば、製造装置は、ＧａＮ層１６上にマスクＭ１を形成する。マスクＭ１は、ＧａＮ層１６に対して選択的に除去可能なＳｉＯ_２膜又はフォトレジストである。活性領域１１０（図１参照）において、マスクＭ１は、ベース形成領域２３’の上方と、埋め込み形成領域２８’の上方とを開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ１が形成されたＧａＮ層１６にＭｇをイオン注入する。

ベース形成領域２３’と埋め込み形成領域２８’とにＭｇをイオン注入する工程（以下、Ｍｇ注入工程）では、ＧａＮ層１６の表面１６ａから注入ピーク位置２８Ｐ’までの深さ（以下、注入ピーク深さ）Ｄ１’が、第２ＧａＮ層２２２の厚さよりも小さい値となるように、注入エネルギー（加速電圧）が設定される。Ｍｇ注入工程では、注入ピーク深さＤ１’が、２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下となるように、注入エネルギー（加速電圧）が設定される。

また、Ｍｇ注入工程では、注入ピーク位置２８Ｐ’におけるＭｇの濃度（以下、注入ピーク濃度）が１×１０^１７以上１×１０^１９ｃｍ^－３以下であり、より好ましくは、１×１０^１８ｃｍ^－３以上１×１０^１９ｃｍ^－３以下となるように、Ｍｇのドーズ量が設定される。

Ｍｇ注入工程では、上記した注入ピーク深さＤ１’及び注入ピーク濃度を実現するために、製造装置は、例えば、加速電圧７００ＫｅＶ、ドーズ量４．２×１０^１４ｃｍ^－２の一段注入により、ＭｇをＧａＮ層１６にイオン注入する。イオン注入後、製造装置は、ＧａＮ層１６上からマスクＭ１を除去する。なお、一段注入とは、加速電圧が一条件であることを意味する。

次に、図６に示すように、製造装置は、ＧａＮ層１６上に絶縁膜３１を形成する。例えば、絶縁膜３１は、ＳｉＯ_２膜である。製造装置は、絶縁膜３１を化学気相成長法（ＣＶＤ）で形成する。次に、製造装置は、ＧａＮ層１６において、ソース領域が形成される領域（以下、ソース形成領域）２６’にＮ型の不純物としてＳｉをイオン注入する。例えば、製造装置は、ＧａＮ層１６上にマスクＭ２を形成する。マスクＭ２は、ＳｉＯ_２膜又はフォトレジストである。活性領域１１０において、マスクＭ２は、ソース形成領域２６’の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ２が形成されたＧａＮ層１６にＳｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ層１６上からマスクＭ２を除去する。

次に、図７に示すように、製造装置は、ＧａＮ層１６において、ドープ領域２２３が形成される領域（以下、ドープ形成領域）２２３’にＮ型の不純物をイオン注入する。例えば、製造装置は、ＧａＮ層１６上にマスクＭ３を形成する。マスクＭ３は、ＳｉＯ_２膜又はフォトレジストである。活性領域１１０（図１参照）において、マスクＭ３は、ドープ形成領域２２３’の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ３が形成されたＧａＮ層１６にＳｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ層１６上からマスクＭ３を除去する。

次に、図８に示すように、製造装置は、ＧａＮ層１６において、コンタクト領域が形成される領域（以下、コンタクト形成領域）２５’にＰ型の不純物としてＭｇをイオン注入する。例えば、製造装置は、ＧａＮ層１６上にマスクＭ４を形成する。マスクＭ４は、ＳｉＯ_２膜又はフォトレジストである。活性領域１１０において、マスクＭ４は、コンタクト形成領域２５’の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ４が形成されたＧａＮ層１６にＭｇをイオン注入する。イオン注入後、製造装置は、ＧａＮ層１６上からマスクＭ３を除去する。

次に、図９に示すように、製造装置は、絶縁膜３１上に保護膜３３を形成する。保護膜３３は、熱処理中においてＧａＮ層１６から窒素原子が放出されることを防ぐ機能を有する。窒素原子がＧａＮ層１６から放出された位置には窒素空孔が形成される。窒素空孔は、ドナー型欠陥として機能し得るので、Ｐ型特性の発現が阻害される可能性がある。これを防ぐことを目的に、製造装置は、ＧａＮ層１６上に絶縁膜３１を介して保護膜３３を設ける。

保護膜３３は、耐熱性が高く、絶縁膜３１と良好な密着性を有し、保護膜３３からＧａＮ層１６側へ不純物が拡散せず、かつ、ＧａＮ層１６に対して選択的に除去可能であることが好ましい。耐熱性が高いとは、例えば、８００℃以上２０００℃以下の温度で熱処理された場合においても保護膜３３にピット（貫通開口）が形成されない程度に、保護膜３３が実質的に分解しないことを意味する。

保護膜３３は、窒化アルミニウム（ＡｌＮ）膜、ＳｉＯ_２膜または窒化シリコン（ＳｉＮ）膜である。なお、保護膜３３は、ＡｌＮ膜上に他の膜を積層した積層膜でもよい。他の膜として、ＳｉＯ_２膜、ＳｉＮ膜及びＧａＮ膜のうちの１種以上が例示される。

次に、製造装置は、ＧａＮ基板１０、ＧａＮ層１６、絶縁膜３１及び保護膜３３を備える積層体に、最大温度が８００℃以上２０００℃以下の熱処理を施す。この熱処理は、例えば急速加熱処理である。この熱処理により、ＧａＮ層１６に導入されたＭｇとＳｉとが活性化される。これにより、ＧａＮ層１６に、Ｐ^－型のベース領域２３と、Ｐ^＋型のコンタクト領域２５と、Ｎ^＋型のソース領域２６と、Ｐ型の埋め込み領域２８とが形成されるとともに、ドリフト領域２２が画定される。また、この熱処理により、ＧａＮ層１６において、イオン注入により生じた欠陥をある程度回復することができる。熱処理後、製造装置は、ＧａＮ層１６上から保護膜３３と、絶縁膜３１とを除去する。

次に、図１０に示すように、製造装置は、ＧａＮ層１６上にゲート絶縁膜４２を形成する。例えば、製造装置は、ＣＶＤ法により絶縁膜を形成し、次にフォトリソグラフィー及びエッチング技術を用いて絶縁膜を所定形状に成形する。これにより、製造装置は、ゲート絶縁膜４２を形成する。ゲート絶縁膜４２はＳｉＯ_２膜であり、その厚さは１００ｎｍである。

次に、図１１に示すように、製造装置は、ゲート電極４４、ソース電極５４、ドレイン電極５６を形成する。次に、製造装置は、ゲート電極４４上に層間絶縁膜（図１参照）を形成する。層間絶縁膜は、例えばＳｉＯ_２膜である。次に、製造装置は、ゲート電極４４に電気的に接続するゲートパッド１１２と、ソース電極５４に電気的に接続するソースパッド１１４とを形成する。これにより、縦型ＭＯＳＦＥＴ１が完成する。

（実験結果）
ＧａＮ層の深さ方向におけるＭｇ濃度の分布について、実験結果を示す。図１２は、ＧａＮ層１６の深さ方向におけるＭｇ濃度の分布（熱処理前）を示すグラフである。図１３は、ＧａＮ層１６の深さ方向におけるＭｇ濃度の分布（熱処理後）を示すグラフである。図１２及び図１３の横軸は、ＧａＮ層１６の表面からの深さ［ｎｍ］を示す。図１２及び図１３の縦軸は、ＧａＮ層１６におけるＭｇ濃度［ｃｍ^－３］を示す。

図１２に示すように、本発明者は、Ｍｇ注入工程を３つの異なる条件（Ａ）、（Ｂ）、（Ｃ）でそれぞれ行い、ＧａＮ層の深さ方向におけるＭｇ濃度をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ；二次イオン質量分析法）で測定した。条件（Ａ）は、加速電圧が７００ｋｅＶ（一段注入）、Ｍｇのドーズ量が４．２×１０^１４ｃｍ^－２である。

条件（Ａ）のＧａＮ層では、Ｍｇの注入ピーク深さが６５０ｎｍ、Ｍｇの注入ピーク濃度が１×１０^１９ｃｍ^－３であった。

条件（Ｂ）は、加速電圧が７００ｋｅＶ（一段注入）、Ｍｇのドーズ量が１．３×１０^１４ｃｍ^－２である。条件（Ｂ）のＧａＮ層では、Ｍｇの注入ピーク深さが６００ｎｍ、Ｍｇの注入ピーク濃度が３×１０^１８ｃｍ^－３であった。

条件（Ｃ）は、加速電圧が７００ｋｅＶ（一段注入）、Ｍｇのドーズ量が（４．２×１０^１３）ｃｍ^－２である。条件（Ｃ）のＧａＮ層では、Ｍｇの注入ピーク深さが６００ｎｍ、Ｍｇの注入ピーク濃度が１×１０^１８ｃｍ^－３であった。

次に、本発明者は、条件（Ａ）、（Ｂ）、（Ｃ）でＭｇが注入された各ＧａＮ層に、Ｍｇを活性化する熱処理を施した。熱処理の条件は、１３００℃、５分である。そして、図１３に示すように、本発明者は、熱処理後のＧａＮ層の深さ方向におけるＭｇ濃度をＳＩＭＳで測定した。

条件（Ａ）のＧａＮ層では、熱処理後のＭｇピーク深さが７００ｎｍ、Ｍｇピーク濃度が７．５×１０^１８ｃｍ^－３、表面Ｍｇ濃度が３×１０^１８ｃｍ^－３であった。

条件（Ｂ）のＧａＮ層では、熱処理後のＭｇピーク深さが４５０ｎｍ、Ｍｇピーク濃度が３×１０^１８ｃｍ^－３、表面Ｍｇ濃度が８×１０^１６ｃｍ^－３であった。

条件（Ｃ）のＧａＮ層では、熱処理後のＭｇピーク深さが６００ｎｍ、Ｍｇピーク濃度が１×１０^１８ｃｍ^－３、表面Ｍｇ濃度が３×１０^１６ｃｍ^－３であった。

図１２と図１３とを比較してわかるように、条件（Ａ）のＧａＮ層では、上記の熱処理によってＭｇがＧａＮ層の表面側に拡散する傾向があることが分かった。即ち、Ｍｇ注入工程において注入ピーク濃度が１×１０^１９ｃｍ^－３に近づくと、上記の熱処理によってＭｇがＧａＮ層の表面側に拡散し、表面Ｍｇ濃度が上昇する傾向にあることが分かった。また、条件（Ｂ）、（Ｃ）の各ＧａＮ層では、上記の熱処理を施しても、ＧａＮ層の表面側へのＭｇの拡散はほとんど見られず、表面Ｍｇ濃度はほとんど変化しないということが分かった。この結果から、Ｍｇ注入工程において注入ピーク深さが５００ｎｍ付近の場合、注入ピーク濃度が１×１０^１９ｃｍ^－３を超えると、上記の熱処理中にＧａＮ層の表面側へのＭｇの拡散が顕著となり、表面Ｍｇ濃度の上昇が顕著になると考えられる。

ここで、表面Ｍｇ濃度が高くなるほど、縦型ＭＯＳＦＥＴのしきい値は高くなる。縦型ＭＯＳＦＥＴをノーマリオフで動作させるためには、例えば３Ｖ以上のしきい値が必要であるが、しきい値が高くなると移動度は低下する。しきい値と移動度はトレードオフの関係にある。移動度の低下は、縦型ＭＯＳＦＥＴの特性上好ましくない。
図１４は、ＧａＮ層の表面Ｍｇ濃度としきい値との関係を示すグラフである。図１４は、本発明者が行った実験結果である。図１４の横軸は、表面Ｍｇ濃度［ｃｍ^－３］を示す。図１４の縦軸は、縦型ＭＯＳＦＥＴのしきい値Ｖｔｈ［Ｖ］を示す。図１４に示すように、表面Ｍｇ濃度が高いほどしきい値Ｖｔｈは高くなる。このため、しきい値Ｖｔｈを所望の値にするためには、表面Ｍｇ濃度を制御する必要がある。例えば、移動度との関係で、縦型ＭＯＳＦＥＴのＶｔｈは３Ｖ以上１０Ｖ以下にすることが望ましい。これを実現するために、表面Ｍｇ濃度は１×１０^１６ｃｍ^－３以上３×１０^１８ｃｍ^－３以下とする必要がある、ということが分かった。また、表面Ｍｇ濃度について、より好ましい範囲Ｐ１は、１×１０^１７ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である、ということが分かった。

（シミュレーション結果）
次に、ＧａＮ層の表面側のドナー濃度を低減することの効果について、シミュレーションした結果を示す。

図１５Ａは、本発明の実施形態に係るＧａＮ半導体装置のエッジ終端領域におけるポテンシャル分布をシミュレーションした結果を模式的に示す図である。図１５Ｂは、図１５Ａの破線Ｚ１５－Ｚ１５’の位置における電界強度を示す図である。図１５Ｂにおいて、縦軸は電界強度［Ｖ／ｍ］を示し、横軸は電極Ｅ１からの距離［μｍ］を示す。図１５Ｂにおいて、縦軸のＡと横軸のＢは、それぞれ定数である。

図１６Ａは、本発明の比較例に係るＧａＮ半導体装置のエッジ終端領域におけるポテンシャル分布をシミュレーションした結果を模式的に示す図である。図１６Ｂは、図１６Ａの破線Ｚ１６－Ｚ１６’の位置における電界強度を示す図である。図１６Ｂにおいて、縦軸は電界強度［Ｖ／ｍ］を示し、横軸は電極Ｅ２からの距離［μｍ］を示す。図１６Ｂにおいて、縦軸のＡと横軸のＢは、それぞれ定数である。

図１５Ａにおいて、ＧａＮ層１６の表面側は、Ｎ^－－型の第２ＧａＮ層２２２（図３Ａ参照）で構成されている。Ｎ^－－型の第２ＧａＮ層２２２にＰ^－型のベース領域２３（図３Ａ、図３Ｂ参照）が部分的に設けられている。また、第２ＧａＮ層２２２上に絶縁層ＩＬと電極Ｅ１とが設けられている。例えば、絶縁層ＩＬは保護膜７０（図３Ａ、図３Ｂ参照）であり、電極Ｅ１は電極５８（図３Ａ、図３Ｂ参照）である。

図１６Ａに示す比較例では、ＧａＮ層３１６はＮ^－型であり、ＧａＮ層３１６の表面側から深部にかけてドナー濃度は均一となっている。Ｎ^－型のＧａＮ層３１６にＰ^－型のベース領域が部分的に設けられている。また、ＧａＮ層３１６上に絶縁層ＩＬと電極Ｅ１とが設けられている。

また、ＧａＮ層の表面側には、通常、多数のホール（正孔）トラップが存在していることが知られている。そこで、このシミュレーションでは、ＧａＮ層１６、３１６の各表面側に深い準位のホールトラップが互いに同じ密度で存在するよう設定した。このような設定下で、電極Ｅ１、Ｅ２に互いに同じ大きさの電圧を印加するシミュレーションを行った。

電極Ｅ１、Ｅ２に電圧を印加すると、ＧａＮ層１６、３１６の各表面付近で電荷がトラップされる。エッジ終端領域の中でも、特に電極Ｅ１、Ｅ２の端部付近は、空乏層の伸びが電界強度の緩和に大きく影響する。電極Ｅ１、Ｅ２の端部付近の表面にトラップがあると、このトラップによって空乏層の伸びが抑えられ、電界が集中してしまう。

しかし、図１５Ａから図１６Ｂに示すシミュレーション結果から、ＧａＮ層の表面側にホールトラップが存在し、電極の端部付近で電荷が多くトラップされる場合でも、実施形態のようにＧａＮ層の表面側のドナー濃度を低くすれば空乏層が伸び易くなる、ということが確認された。また、ＧａＮ層の表面側のドナー濃度を低くすれば、絶縁層ＩＬにおける電界強度と、ＧａＮ層の表面側における電界強度とがそれぞれ低くなる、ということも確認された。この結果から、ＧａＮ半導体装置１００は、耐圧の低下を抑制することができる、ということが確認された。

以上説明したように、本発明の実施形態に係るＧａＮ半導体装置１００は、ＧａＮ層１６と、ＧａＮ層１６に設けられるＮ型のソース領域２６と、ＧａＮ層１６に設けられ、ＧａＮ層１６の表面１６ａに平行な第１方向（Ｘ軸方向及びＹ軸方向）及び表面１６ａと交差する第２方向（Ｚ軸方向）においてソース領域２６に隣接するＰ型の不純物領域２と、ＧａＮ層１６に設けられ、第１方向において不純物領域２を挟んでソース領域２６の反対側に位置するＮ型のドープ領域２２３と、を備える。例えば、第１方向において不純物領域２を挟んでソース領域２６の反対側に位置する領域を、ＪＦＥＴ領域と呼んでもよい。ＪＦＥＴ領域がＮ型のドープ領域２２３となっている。

ＧａＮ層１６は、Ｎ^－型の第１ＧａＮ層２２１と、第１ＧａＮ層２２１とソース領域２６との間に位置するＮ^－－型の第２ＧａＮ層２２２と、を有する。第２ＧａＮ層２２２は、第１ＧａＮ層２２１よりもＮ型の不純物濃度（すなわち、ドナー濃度）が低い。また、ドープ領域２２３は、第２ＧａＮ層２２２よりもＮ型の不純物濃度が高い。例えば、第１ＧａＮ層２２１はＮ^－型であり、第２ＧａＮ層２２２はＮ^－－型であり、ドープ領域２２３はＮ型又はＮ^－型である。

このような構成であれば、ＧａＮ層１６において空乏層を広がり易くすることができるので、ＧａＮ層１６に設けられた耐圧構造部の耐圧を高めることができる。例えば、活性領域１１０の耐圧構造部として、埋め込み領域２８が挙げられる。エッジ終端領域１３０の耐圧構造部として、ガードリング構造７４、又は、ＪＴＥ構造７８が挙げられる。ＧａＮは表面付近にホールトラップが生じ易い材料であるが、耐圧構造部周辺のドナー濃度を低濃度化することで、耐圧構造部から周辺へ空乏層を広がり易くなり、耐圧構造部の耐圧が向上する。

また、ドレイン電極５６からソース電極５４に至る電流経路の一部であるドリフト領域２２の電気抵抗は、第２ＧａＮ層２２２よりもＮ型の不純物濃度が高いドープ領域２２３により低減される。これにより、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ１のオン抵抗の増大を抑制しつつ、耐圧を向上させることができる。

なお、ドープ領域２２３は、第１ＧａＮ層２２１よりもＮ型の不純物濃度が高くてもよい。例えば、第１ＧａＮ層２２１はＮ^－型であり、第２ＧａＮ層２２２はＮ^－－型であり、ドープ領域２２３はＮ型である。これによれば、ドリフト領域２２の電気抵抗がさらに低減される。ＧａＮ半導体装置１００は、オン抵抗の増大をさらに抑制することができる。

また、第２方向において、不純物領域２はＰ型の不純物（例えば、Ｍｇ）の濃度が最も高いＭｇピーク位置２８Ｐを有してもよい。例えば、不純物領域２は、第１方向及び第２方向においてソース領域２６に隣接するベース領域２３と、ベース領域２３よりもＧａＮ層１６の表面１６ａから遠い側に位置する埋め込み領域２８と、を有する。埋め込み領域２８はベース領域２３よりもＭｇの濃度が高い。Ｍｇピーク位置２８Ｐは埋め込み領域２８に存在する。

ＧａＮ層１６の表面１６ａからＭｇピーク位置２８Ｐまでの深さ（Ｍｇピーク深さ）Ｄ１は、２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下である。Ｍｇピーク位置２８ＰにおけるＭｇの濃度（Ｍｇピーク濃度）は、１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下であり、より好ましくは、１×１０^１８ｃｍ^－３以上１×１０^１９ｃｍ^－３以下である。不純物領域２の表面１６ａにおけるＭｇの濃度（表面Ｍｇ濃度）は、１×１０^１６ｃｍ^－３以上３×１０^１８ｃｍ^－３以下である。

このような構成であれば、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ１の移動度を過度に低下させることなく、そのしきい値をノーマリオフ動作に好適な値に設定することができる。これにより、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴの特性を向上させることができる。また、ＧａＮ層１６の表面１６ａからみて深い位置に存在する埋め込み領域２８に、Ｍｇピーク位置２８Ｐがある。これにより、Ｐ型の埋め込み領域２８とドリフト領域２２との間に形成される空乏層は、ＧａＮ基板１０側へさらに広がる。これにより、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ１のゲートオフ時の耐圧をさらに向上させることができる。

（変形例１）
図１７は、本発明の実施形態の変形例１に係る縦型ＭＯＳＦＥＴ１Ａの構成を示す断面図である。図１７に示すように、縦型ＭＯＳＦＥＴ１Ａでは、第１ＧａＮ層２２１とドープ領域２２３とが隣接している。第１ＧａＮ層２２１とドープ領域２２３との間には、第１ＧａＮ層２２１よりもＮ型の不純物濃度が低い第２ＧａＮ層２２２は介在していない。

これにより、縦型ＭＯＳＦＥＴ１Ａは、ドリフト領域２２の抵抗を低減することができる。縦型ＭＯＳＦＥＴ１Ａは、耐圧の低下を抑制しつつ、オン抵抗をさらに低減することができる。

（変形例２）
上記の実施形態では、Ｍｇ注入工程は一段注入であることを説明した。しかしながら、本発明の実施形態は、これに限定されない。Ｍｇ注入工程は、加速電圧が途中で切り替わる多段注入であってもよい。多段注入では、ＧａＮ層に対して、加速電圧を数段に分けて違う深さにＭｇを注入する。このような方法であっても、熱処理後のＭｇピーク深さＤ１（例えば図２参照）を、２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下とすることができる。また、熱処理後のＭｇピーク位置２８Ｐ（例えば、図２参照）におけるＭｇ濃度（Ｍｇピーク濃度）を、１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下とし、より好ましくは、１×１０^１８ｃｍ^－３以上１×１０^１９ｃｍ^－３以下とすることができる。さらに、熱処理後の表面Ｍｇ濃度を、１×１０^１６ｃｍ^－３以上３×１０^１８ｃｍ^－３以下とし、より好ましくは、１×１０^１７ｃｍ^－３以上１×１０^１８ｃｍ^－３以下とすることができる。

図１８は、Ｍｇが多段注入されたＧａＮ層の、深さ方向におけるＭｇ濃度の分布（熱処理前、熱処理後）を模式的に示すグラフである。図１８の横軸は、ＧａＮ層の表面からの深さ［ｎｍ］を示す。図１８の縦軸は、ＧａＮ層におけるＭｇ濃度［ｃｍ^－３］を示す。図１８のＤ１は、熱処理前のＭｇ濃度を示す。図１８のＤ２は、熱処理後のＭｇ濃度を示す。Ｍｇ注入工程を多段注入で行う場合は、図１８のＤ１に示すように、ＧａＮ層の表面近傍において、所望のチャネル特性が得られるようにＭｇ濃度を調整し、かつ、Ｍｇ濃度の分布が均一（フラット）となるように、加速電圧を多段に設定することが好ましい。

これによれば、図１５のＤ２に示すように、ＧａＮ層の表面近傍において、熱処理後の表面Ｍｇ濃度を濃く、かつ、熱処理後のＭｇ濃度の分布をフラットにすることができる。これにより、複数の縦型ＭＯＳＦＥＴ間で、しきい値のばらつきを低減することができる。また、Ｍｇ注入工程を多段注入で行う場合でも、Ｍｇの注入ピーク深さ及びＭｇの注入ピーク濃度を一段注入の場合と同様に設定すれば、ＧａＮ層の表面側へのＭｇの拡散を抑制することができる。

（その他の実施形態）
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。

例えば、ゲート絶縁膜４２は、ＳｉＯ_２膜に限定されるものではなく、他の絶縁膜であってもよい。ゲート絶縁膜４２には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜も使用可能である。また、ゲート絶縁膜４２には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜４２としてＳｉＯ_２膜以外の絶縁膜を用いた縦型ＭＯＳＦＥＴは、縦型ＭＩＳＦＥＴと呼んでもよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴを含む、より包括的な絶縁ゲート型トランジスタを意味する。

１、１Ａ 縦型ＭＯＳＦＥＴ
２ 不純物領域
１０ ＧａＮ基板
１０ａ 第１主面
１０ｂ 第２主面
１６、３１６ ＧａＮ層
１６ａ、２２１ａ 表面
２２ ドリフト領域
２３ ベース領域
２３’ ベース形成領域
２３－１ 第１ベース領域
２３－２ 第２ベース領域
２５ コンタクト領域
２５’ コンタクト形成領域
２５－１ 第１コンタクト領域
２５－２ 第２コンタクト領域
２６ ソース領域
２６’ ソース形成領域
２６－１ 第１ソース領域
２６－２ 第２ソース領域
２８ 埋め込み領域
２８’ 埋め込み形成領域
２８－１ 第１埋め込み領域
２８－２ 第２埋め込み領域
２８Ｐ Ｍｇピーク位置
２８Ｐ’ 注入ピーク位置
３１ 絶縁膜
３３ 保護膜
３５ 第１ドープ領域
３６ 第２ドープ領域
４２ ゲート絶縁膜
４４ ゲート電極
５４ ソース電極
５６ ドレイン電極
５８ 電極
７０ 保護膜
７４ ガードリング構造
７８ ＪＴＥ構造
１００ ＧａＮ半導体装置
１１０ 活性領域
１１２ ゲートパッド
１１４ ソースパッド
１３０ エッジ終端領域
２２１ 第１ＧａＮ層
２２２ 第２ＧａＮ層
２２３ ドープ領域
２２３’ ドープ形成領域
２３１ チャネル領域
ＣＬ 仮想線
Ｅ１、Ｅ２ 電極
Ｇ ゲート端子
ＩＬ 絶縁層
Ｍ１、Ｍ２、Ｍ３、Ｍ４ マスク
Ｓ ソース端子

Claims (9)

1. 窒化ガリウム層と、
   前記窒化ガリウム層に設けられる第１導電型のソース領域と、
   前記窒化ガリウム層に設けられ、前記窒化ガリウム層の表面に平行な第１方向及び前記表面と交差する第２方向において前記ソース領域に隣接する第２導電型の第１不純物領域と、
   前記窒化ガリウム層に設けられ、前記第１方向において前記第１不純物領域を挟んで前記ソース領域の反対側に位置する前記第１導電型の第２不純物領域と、を備え、
   前記窒化ガリウム層は、
   前記第１導電型の第１窒化ガリウム層と、
   前記第１窒化ガリウム層と前記第１不純物領域との間に位置する前記第１導電型の第２窒化ガリウム層と、を有し、
   前記第２窒化ガリウム層は、前記第１窒化ガリウム層よりも前記第１導電型の不純物濃度が低く、
   前記第２不純物領域は、前記第２窒化ガリウム層よりも前記第１導電型の不純物濃度が高く、
   前記第２方向において、前記第２不純物領域は前記第１窒化ガリウム層に隣接する、窒化ガリウム半導体装置。
2. 前記第２不純物領域は、前記第１窒化ガリウム層よりも前記第１導電型の不純物濃度が高い、請求項１に記載の窒化ガリウム半導体装置。
3. 前記第２方向において、前記第１不純物領域は前記第２導電型の不純物濃度が最も高いピーク位置を有し、
   前記窒化ガリウム層の表面から前記ピーク位置までの深さは、２００ｎｍ以上１５００ｎｍ以下であり、
   前記ピーク位置における前記第２導電型の不純物濃度は、１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下であり、
   前記第１不純物領域の表面における前記第２導電型の不純物濃度は、１×１０^１６ｃｍ^－３以上３×１０^１８ｃｍ^－３以下である、請求項１又は２に記載の窒化ガリウム半導体装置。
4. 前記第１不純物領域は、
   前記第１方向及び前記第２方向において前記ソース領域に隣接するベース領域と、
   前記ベース領域よりも前記窒化ガリウム層の表面から遠い側に位置する埋め込み領域と、を有し、
   前記埋め込み領域は前記ベース領域よりも前記第２導電型の不純物濃度が高く、
   前記ピーク位置は前記埋め込み領域に存在する、請求項３に記載の窒化ガリウム半導体装置。
5. 前記第２方向において、前記第２不純物領域は前記第２窒化ガリウム層に隣接する、請求項１から４のいずれか１項に記載の窒化ガリウム半導体装置。
6. 前記第１不純物領域は、前記第２導電型の不純物としてマグネシウム及びベリリウムの少なくとも一方を含む、請求項１から５のいずれか１項に記載の窒化ガリウム半導体装置。
7. 前記第２不純物領域は、前記第１導電型の不純物として、酸素及びシリコンの少なくと
   も一方を含む、請求項１から６のいずれか１項に記載の窒化ガリウム半導体装置。
8. 活性領域と、前記活性領域の周囲に位置する終端領域と、をさらに備え、
   前記活性領域は、
   前記ソース領域、前記第１不純物領域及び前記第２不純物領域を含み、
   前記終端領域は、
   前記窒化ガリウム層に設けられる前記第２導電型の第３不純物領域を含み、
   前記第３不純物領域は前記第２窒化ガリウム層に隣接する、請求項１から７のいずれか１項に記載の窒化ガリウム半導体装置。
9. 窒化ガリウム層と、
   前記窒化ガリウム層に設けられる第１導電型のソース領域と、
   前記窒化ガリウム層に設けられ、前記窒化ガリウム層の表面に平行な第１方向及び前記表面と交差する第２方向において前記ソース領域に隣接する第２導電型の第１不純物領域と、
   前記窒化ガリウム層に設けられ、前記第１方向において前記第１不純物領域を挟んで前記ソース領域の反対側に位置する前記第１導電型の第２不純物領域と、を備え、
   前記窒化ガリウム層は、
   前記第１導電型の第１窒化ガリウム層と、
   前記第１窒化ガリウム層と前記第１不純物領域との間に位置する前記第１導電型の第２窒化ガリウム層と、を有し、
   前記第２窒化ガリウム層は、前記第１窒化ガリウム層よりも前記第１導電型の不純物濃度が低く、
   前記第２不純物領域は、前記第２窒化ガリウム層よりも前記第１導電型の不純物濃度が高く、
   前記第２不純物領域は、前記第１窒化ガリウム層の全領域よりも前記第１導電型の不純物濃度が高い、窒化ガリウム半導体装置。

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