CN102822977A - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置包含：第一导电型的半导体层；在所述半导体层的表层部隔开间隔而形成多个的第二导电型的体区域；形成于各所述体区域的表层部的第一导电型的源极区域；设在所述半导体层上，架跨在相邻的所述体区域之间的栅极绝缘膜；设在所述栅极绝缘膜上，与所述体区域对置的栅极电极；以及设在相邻的所述体区域之间，缓和在所述栅极绝缘膜产生的电场的电场缓和部。

Description

半导体装置
技术领域
本发明涉及半导体装置，详细而言涉及电力电子学领域所使用的功率器件。
背景技术
以往，在电力电子学领域中，使用被施加高电压的高耐压半导体装置(功率器件)。
作为功率器件的构造，已知能够容易地流过大电流，并且易于确保高耐压和低导通电阻的纵型构造(例如专利文献1)。
纵型构造的功率器件，例如包含：n＋型的衬底；层叠在衬底上的n-型的外延层；在外延层的表层部隔开间隔形成多个的p型的体区域；以及形成于各体区域的表层部的n＋型的源极区域。栅极绝缘膜架跨在相邻的体区域之间而形成，在该栅极绝缘膜上形成栅极电极。栅极电极夹着栅极绝缘膜，与各体区域对置。源极电极与源极区域电连接。另一方面，漏极电极形成于衬底的背面。由此，构成源极电极和漏极电极在与衬底的主表面垂直的纵向配置的纵型构造的功率器件。
在源极电极与漏极电极之间(源极-漏极间)施加电压的状态下，通过向栅极电极施加阈值以上的电压，通过来自栅极电极的电场，在体区域的与栅极绝缘膜的界面附近形成沟道。由此，在源极电极与漏极电极之间流过电流，功率器件成为导通状态。
现有技术文献
专利文献1 ：日本特开2003-347548号公报。
发明内容
本发明要解决的问题
然而，在以往的纵型构造中，难以以较高的成品率制造耐压较好的器件。实际上，若实施品质保证试验之一的高温反向偏压(HTRB：High Temperature Reverse Bias)试验，则有的情况下很多制品无法满足作为良品的耐压基准，会被判定为次品。
具体而言，在HTRB试验中，在源极-漏极间持续施加电压时，栅极绝缘膜的相邻的体区域间的部分上的部位绝缘破坏的情况非常多。
本发明的目的在于提供耐压性较好、能够以较高的成品率制造的半导体装置。
用于解决问题的方法
用于达到上述目的的本发明的半导体装置包含：第一导电型的半导体层；在所述半导体层的表层部隔开间隔而形成多个的第二导电型的体区域；形成于各所述体区域的表层部的第一导电型的源极区域；设在所述半导体层上，架跨在相邻的所述体区域之间的栅极绝缘膜；设在所述栅极绝缘膜上，与所述体区域对置的栅极电极；以及设在相邻的所述体区域之间，缓和在所述栅极绝缘膜产生的电场的电场缓和部。
本发明人为达到上述目的，对于高温反向偏压(HTRB：High Temperature Reverse Bias)试验、实际使用等中的栅极绝缘膜的绝缘破坏的主要原因进行了专心研究。而且，发现了其主要原因是电场相对于栅极绝缘膜集中。此外，HTRB试验是指在器件截止的状态下，在高温下，用于通过在源极-漏极间持续施加器件耐压大小的电压，确认器件耐压的试验。
具体而言，在半导体装置截止的状态(即，栅极电压为0V的状态)下，若在源极区域和作为漏极起作用的半导体层之间(源极-漏极间)施加半导体层成为(＋)侧的电压(例如在HTRB试验下为900V左右)，则会在介于栅极电极与半导体层之间的栅极绝缘膜施加电场。该电场是由栅极电极与半导体层的电位差引起而产生的。而且，在半导体层的相邻的体区域之间，分布有以栅极电极为基准(0V)电位非常高的等电位面，而且由于等电位面的间隔较小，因此会产生非常大的电场。因此，其机理在于：若器件耐压大小的电压在源极-漏极间持续施加，则栅极绝缘膜的相邻的体区域间的部分上的部位无法经受该大小的电场集中，引起绝缘破坏。
对此，根据本发明的半导体装置，在源极区域和半导体层的能够作为漏极起作用的区域夹着体区域并在纵向配置的纵型构造中，在相邻的体区域之间，设有缓和在栅极绝缘膜产生的电场的电场缓和部。因此，即使在源极-漏极间持续施加器件耐压大小的电压，也能够抑制栅极绝缘膜的绝缘破坏。所以，如果是本发明的构成，则能够以较高的成品率制造耐压较好的半导体装置。
本发明人，进一步对半导体装置的体区域的每个排列图案(单元布局)检查在栅极绝缘膜中特别易于产生绝缘破坏的部位之后，对于特定的排列图案，发现有下述的共通点。
具体而言，在着眼于排列成各种图案的多个体区域中的3个体区域，设想有在相邻的各体区域间延伸的多个直线时，发现在这些直线中的2条直线的交点附近，特别易于产生栅极绝缘膜的绝缘破坏。
所以，在着眼于3个所述体区域，设想有在相邻的各所述体区域间延伸的多个直线时，优选的是电场缓和部包含设在这些直线中的2条直线的交点上的点状电场缓和部。若在相邻的各体区域间延伸的多个直线中的2条直线的交点上设有电场缓和部(点状电场缓和部)，则能够有效抑制其交点附近的栅极绝缘膜的绝缘破坏。
电场缓和部也可以包含设在沿着直线的部分上的线状电场缓和部，所述直线在配置在三角形的各顶点位置的3个所述体区域的各个之间延伸。
由此，即使沿着在相邻的各体区域间延伸的直线而产生的电场作用在栅极绝缘膜，也能用线状电场缓和部来缓和其电场。其结果是，能够全面缓和在栅极绝缘膜产生的电场。
另外，点状电场缓和部也可以具有在垂直方向比线状电场缓和部的截面积大的截面积，所述垂直方向与在相邻的各体区域间延伸的直线垂直，另外，点状电场缓和部也可以在俯视下与所述体区域重叠。另外，点状电场缓和部也可以形成为俯视四边形。
另外，线状电场缓和部可以与点状电场缓和部一体形成，也可以相对于点状电场缓和部离开而形成。
另外，在4个体区域排列为俯视下2行2列的矩阵状时，优选的是点状电场缓和部设在俯视下与交叉的区域重叠的位置，所述交叉的区域是在行方向在矩阵状的各体区域间延伸的线区域、与在列方向在各体区域间延伸的线区域交叉的区域。
在4个体区域排列为2行2列的矩阵状时，在行方向和列方向在其各体区域间分别延伸的线区域交叉的区域(交叉区域)附近，特别易于产生栅极绝缘膜的绝缘破坏。所以，若点状电场缓和部设在与分别在行方向和列方向延伸的线区域互相交叉的区域俯视下重叠的位置，则能够有效抑制在该交叉区域附近的栅极绝缘膜的绝缘破坏。
另外，在体区域形成为长条状，沿着与其长边方向垂直的宽度方向排列时，优选的是电场缓和部在俯视下设在与线区域的长边方向端部重叠的位置，所述线区域在相邻的体区域之间沿着长边方向延伸。
在体区域形成为长条状，沿着与其长边方向垂直的宽度方向排列时，在相邻的体区域之间沿着长边方向延伸的线区域的长边方向端部附近，特别易于产生栅极绝缘膜的绝缘破坏。所以，若电场缓和部在俯视下设在与在相邻的体区域之间沿着长边方向延伸的线区域的长边方向端部重叠的位置，则能够有效抑制其端部附近的栅极绝缘膜的绝缘破坏。
另外，在体区域形成为长条状的情况下，优选的是电场缓和部进一步还设在沿着线区域的部分上，所述线区域在相邻的体区域之间沿着长边方向延伸。
另外，电场缓和部的平面面积也可以比体区域的平面面积小。
而且，电场缓和层也可以包含注入区域，所述注入区域通过在半导体层的相邻的体区域之间注入第二导电型杂质而形成。
通过形成与半导体层的导电型不同的第二导电型的注入区域，可以在半导体层的相邻的体区域间产生通过注入区域与半导体层的结(pn结)产生的耗尽层。而且，通过该耗尽层的存在，能够使以栅极电极为基准电位较高的等电位面远离栅极绝缘膜。其结果是，由于能够减小施加在栅极绝缘膜的电场，因此能够抑制绝缘破坏。
另外，注入区域也可以通过注入Al或者B作为第二导电型杂质而形成。
另外，注入区域也可以通过向半导体层注入第二导电型杂质而高电阻化，在这种情况下，也可以通过注入Al、B、Ar或者V而高电阻化。
另外，在栅极绝缘膜具有与体区域对置的相对较薄的薄膜部、和与半导体层的体区域之间的部分对置的相对较厚的厚膜部的情况下，电场缓和层也可以包含该厚膜部作为电场缓和部。
在栅极绝缘膜，通过将与半导体层的体区域之间的部分对置的部分厚膜化，能够使该部分(厚膜部)的绝缘破坏耐压比其余的部分大。因此，即使在厚膜部施加电场，该厚膜部也不会绝缘破坏，可以在内部缓和施加的电场。另一方面，在栅极绝缘膜，由于与体区域对置的部分是薄膜部，因此能够抑制为在体区域形成沟道而在栅极电极施加电压所产生的电场因栅极绝缘膜而减弱。所以，能够抑制半导体装置的晶体管功能的下降，同时使耐压提高。
另外，栅极电极在与半导体层的体区域之间的部分对置的部分具有贯穿孔，形成在半导体层上覆盖栅极电极而形成并具有埋设在该贯穿孔的埋设部的层间绝缘膜的情况下，电场缓和层也可以包含层间绝缘膜的埋设部作为电场缓和部。
由此，在栅极绝缘膜，与半导体层的体区域之间的部分对置的部分介于半导体层与绝缘性的埋设部之间。因此，即使产生栅极电极与半导体层的电位差引起的电场，也可以难以在栅极绝缘膜的与相邻的体区域之间的部分对置的部分施加电场。其结果是，能够缓和施加在栅极绝缘膜的相应部分的总电场。
另外，在栅极绝缘膜具有与体区域对置的低介电常数部、和与半导体层的体区域之间的部分对置的高介电常数部的情况下，电场缓和层也可以包含该高介电常数部作为电场缓和部。
在栅极绝缘膜，通过使与半导体层的体区域之间的部分对置的部分为高介电常数部，能够使该部分(高介电常数部)的绝缘破坏耐压比其余的部分大。因此，即使在高介电常数部施加电场，该高介电常数部也不会绝缘破坏，可以在内部缓和施加的电场。另一方面，在栅极绝缘膜，由于与体区域对置的部分是低介电常数部，因此能够抑制为在体区域形成沟道而在栅极电极施加电压所产生的电场因栅极绝缘膜而减弱。所以，能够抑制半导体装置的晶体管功能的下降，同时使耐压提高。
另外，在半导体层在体区域之间具有其表面高出而形成的突出部的情况下，电场缓和层也可以包含该突出部作为电场缓和部。
通过在相邻的体区域之间设有突出部，在体区域间，从半导体层的背面至到达栅极绝缘膜的距离延长突出部的突出量的部分。因此，与没有突出部的情况相比，能够用半导体层使施加在栅极电压的电压充分下降。因此，能够减小体区域间的分布在栅极绝缘膜的正下方的等电位面的电压。其结果是，能够缓和施加在栅极绝缘膜的电场。
另外，优选的是向突出部注入第二导电型的杂质。
由此，能够在体区域间产生通过突出部与半导体层的其余部分的结(pn结)而产生的耗尽层。而且，通过该耗尽层的存在，能够使以栅极电极为基准电位较高的等电位面远离栅极绝缘膜。其结果是，能够进一步减小施加在栅极绝缘膜的电场。
另外，在栅极绝缘膜具有低介电常数部和高介电常数部的情况下，优选的是突出部被高介电常数部覆盖，在这种情况下，电场缓和部包含突出部和高介电常数部这两者。
在突出部被高介电常数部覆盖的构成中，能够使高介电常数部的绝缘破坏耐压比栅极绝缘膜的其余的部分大。因此，在突出部所导致的电场缓和的效果之上，还能够享受高介电常数部所导致的电场缓和的效果。
另外，高介电常数部，也可以形成为覆盖突出部并且与体区域对置。在这种情况下，低介电常数部也可以介于体区域、和高介电常数部的与该体区域对置的部分之间。
另外，在低介电常数部形成为与体区域对置并且覆盖突出部情况下，高介电常数部也可以介于突出部、和低介电常数部的覆盖该突出部的部分之间。
另外，在栅极绝缘膜具有与体区域对置的相对较薄的薄膜部、和与半导体层的注入区域对置的相对较厚的厚膜部的情况下，电场缓和部也可以由注入区域和厚膜部构成。由此，能够享受注入区域和厚膜部这两者所导致的电场缓和的效果。
另外，在栅极电极在与半导体层的注入区域对置的部分具有贯穿孔，在半导体层上形成具有埋设在贯穿孔的埋设部的层间绝缘膜以覆盖栅极电极的情况下，电场缓和部也可以由注入区域和埋设部构成。由此，能够享受注入区域和埋设部这两者所导致的电场缓和的效果。
另外，在栅极绝缘膜具有与体区域对置的低介电常数部、和与半导体层的注入区域对置的高介电常数部的情况下，电场缓和部也可以由注入区域和高介电常数部构成。由此，能够享受注入区域和高介电常数部这两者所导致的电场缓和的效果。
优选的是半导体层具有1MV/cm以上的绝缘破坏电场，例如优选由SiC构成。通过SiC单晶生长表面的台阶积累(step bunching)，电场易于集中在SiC半导体层上的栅极绝缘膜，因此适用本发明时的效果较好。另外，作为具有1MV/cm以上的绝缘破坏电场的半导体层，例如可以例举3C-SiC(3.0MV/cm)、6H-SiC(3.0MV/cm)、4H-SiC(3.5MV/cm)、GaN(2.6MV/cm)、金刚石(5.6MV/cm)等。
另外，体区域也可以形成为俯视正多边形，例如也可以形成为俯视正方形。
另外，在体区域形成为俯视正六边形的情况下，优选的是排列为蜂窝状。
并且，体区域也可以形成为俯视圆形。
附图说明
[图1]图1(a)(b)是本发明的第一实施方式所涉及的半导体装置的示意俯视图，分别为图1(a)示出整体图，而图1(b)示出内部放大图。
[图2]图2(a)(b)是本发明的第一实施方式所涉及的半导体装置的示意剖视图，分别为图2(a)示出在图1(b)的切割线IIa-IIa下的切割面，而图2(b)示出在图1(b)的切割线IIb-IIb下的切割面。
图3A是用于说明图2(b)所示的半导体装置的制造方法的示意剖视图。
图3B是示出图3A的下一工序的图。
图3C是示出图3B的下一工序的图。
图3D是示出图3C的下一工序的图。
图3E是示出图3D的下一工序的图。
图3F是示出图3E的下一工序的图。
图3G是示出图3F的下一工序的图。
图3H是示出图3G的下一工序的图。
图3I是示出图3H的下一工序的图。
图3J是示出图3I的下一工序的图。
图3K是示出图3J的下一工序的图。
[图4]图4(a)(b)是用于说明第一实施方式所涉及的半导体装置的第一变形例的图，分别为图4(a)示出示意俯视图，而图4(b)示出在图4(a)的切割线IVb-IVb下的切割面。
[图5]图5(a)(b)是用于说明第一实施方式所涉及的半导体装置的第二变形例的图，分别为图5(a)示出示意俯视图，而图5(b)示出在图5(a)的切割线Vb-Vb下的切割面。
图6是用于说明第一实施方式所涉及的半导体装置的第三变形例的示意俯视图。
图7是用于说明第一实施方式所涉及的半导体装置的第四变形例的示意俯视图。
[图8]图8(a)(b)是用于说明第一实施方式所涉及的半导体装置的第五变形例的示意俯视图，分别为图8(a)示出示意俯视图，而图8(b)示出在图8(a)的切割线VIIIb-VIIIb下的切割面。
图9是用于说明第一实施方式所涉及的半导体装置的第六变形例的示意俯视图。
图10是用于说明第一实施方式所涉及的半导体装置的第七变形例的示意俯视图。
[图11]图11(a)(b)是本发明的第二实施方式所涉及的半导体装置的示意俯视图，分别为图11(a)示出整体图，而图11(b)示出内部放大图。
[图12]图12(a)(b)是本发明的第二实施方式所涉及的半导体装置的示意剖视图，分别为图12(a)示出在图11(b)的切割线XIIa-XIIa下的切割面，而图12(b)示出在图11(b)的切割线XIIb-XIIb下的切割面。
图13A是用于说明图12(b)所示的半导体装置的制造方法的示意剖视图。
图13B是示出图13A的下一工序的图。
图13C是示出图13B的下一工序的图。
图13D是示出图13C的下一工序的图。
图13E是示出图13D的下一工序的图。
图13F是示出图13E的下一工序的图。
图13G是示出图13F的下一工序的图。
图13H是示出图13G的下一工序的图。
图13I是示出图13H的下一工序的图。
图13J是示出图13I的下一工序的图。
图13K是示出图13J的下一工序的图。
[图14]图14(a)(b)是本发明的第三实施方式所涉及的半导体装置的示意俯视图，分别为图14(a)示出整体图，而图14(b)示出内部放大图。
[图15]图15(a)(b)是本发明的第三实施方式所涉及的半导体装置的示意剖视图，分别为图15(a)示出在图14(b)的切割线XVa-XVa下的切割面，而图15(b)示出在图14(b)的切割线XVb-XVb下的切割面。
图16A是用于说明图15(b)所示的半导体装置的制造方法的示意剖视图。
图16B是示出图16A的下一工序的图。
图16C是示出图16B的下一工序的图。
图16D是示出图16C的下一工序的图。
图16E是示出图16D的下一工序的图。
图16F是示出图16E的下一工序的图。
图16G是示出图16F的下一工序的图。
图16H是示出图16G的下一工序的图。
图16I是示出图16H的下一工序的图。
图16J是示出图16I的下一工序的图。
图16K是示出图16J的下一工序的图。
图17是用于说明第三实施方式所涉及的半导体装置的第一变形例的示意俯视图。
图18是用于说明第三实施方式所涉及的半导体装置的第二变形例的示意俯视图。
图19是本发明的第四实施方式所涉及的半导体装置的主要局部放大剖视图。
图20是用于说明第四实施方式所涉及的半导体装置的第一变形例的剖视图。
图21是用于说明第四实施方式所涉及的半导体装置的第二变形例的剖视图。
图22是本发明的第五实施方式所涉及的半导体装置的主要局部放大剖视图。
图23是用于说明第五实施方式所涉及的半导体装置的第一变形例的剖视图。
图24是用于说明第五实施方式所涉及的半导体装置的第二变形例的剖视图。
图25是用于说明第五实施方式所涉及的半导体装置的第三变形例的剖视图。
图26是用于说明第五实施方式所涉及的半导体装置的第四变形例的剖视图。
图27是用于说明第一实施方式所涉及的半导体装置的第八变形例的示意俯视图。
图28(a)(b)是本发明的第六实施方式所涉及的半导体装置的示意剖视图。
[图29]图29(a)(b)是本发明的第七实施方式所涉及的半导体装置的示意剖视图。
[图30]图30(a)(b)是本发明的第八实施方式所涉及的半导体装置的示意剖视图。
附图标记说明
1・・・半导体装置、8・・・外延层、12・・・体区域、15・・・源极区域、16・・・体间区域、17・・・线区域、18・・・交叉区域、19・・・栅极绝缘膜、20・・・栅极电极、21・・・注入区域、22・・・交叉部、23・・・线状部、24・・・直线、36・・・注入区域、37・・・交叉部、38・・・线状部、39・・・体区域、40・・・体间区域、41・・・线区域、42・・・交叉区域、43・・・注入区域、44・・・交叉部、45・・・线状部、46・・・体区域、47・・・体间区域、48・・・第一线区域、49・・・第二线区域、50・・・交叉区域、51・・・注入区域、52・・・交叉部、53・・・线状部、54・・・直线、55・・・体区域、57・・・源极区域、59・・・注入区域、60・・・端部、61・・・线状部、62・・・体区域、64・・・体区域、66・・・半导体装置、67・・・栅极绝缘膜、68・・・厚膜部、69・・・薄膜部、70・・・交叉部、71・・・线状部、73・・・半导体装置、74・・・贯穿孔、75・・・埋设部、78・・・体区域、79・・・体间区域、80・・・线区域、81・・・交叉区域、82・・・体区域、84・・・源极区域、85・・・体间区域、86・・・贯穿槽、87・・・半导体装置、88・・・栅极绝缘膜、89・・・SiO2膜、90・・・High-k膜、92・・・SiO2膜、93・・・High-k膜、94・・・SiO2膜、95・・・High-k膜、96・・・半导体装置、97・・・体间区域、99・・・栅极绝缘膜、101・・・SiO2膜、102・・・High-k膜、103・・・High-k膜、104・・・SiO2膜、106・・・High-k膜、107・・・SiO2膜、110・・・半导体装置、111・・・半导体装置、112・・・半导体装置、113・・・半导体装置。
具体实施方式
下面，参照附图详细说明本发明的实施方式。
＜第一实施方式：注入区域所导致的电场缓和＞
图1(a)(b)是本发明的第一实施方式所涉及的半导体装置的示意俯视图，分别为图1(a)示出整体图，而图1(b)示出内部放大图。图2(a)(b)是本发明的第一实施方式所涉及的半导体装置的示意剖视图，分别为图2(a)示出在图1(b)的切割线IIa-IIa下的切割面，而图2(b)示出在图1(b)的切割线IIb-IIb下的切割面。
该半导体装置1是使用SiC的平面栅极型VDMOSFET，例如，如图1(a)所示，为俯视正方形的片状。片状的半导体装置1，在图1(a)的纸面的上下左右方向的长度分别为数mm左右。
在半导体装置1的表面形成有源极焊盘2。源极焊盘2为四个角落向外侧弯曲的俯视近似正方形，覆盖半导体装置1的表面的大致整个区域而形成。该源极焊盘2，在其一边的中央附近形成有俯视近似正方形的除去区域3。除去区域3是不形成源极焊盘2的区域。
在该除去区域3配置有栅极焊盘4。在栅极焊盘4与源极焊盘2之间设有间隔，使它们互相绝缘。
接下来说明半导体装置1的内部构造。
半导体装置1具备n＋型(例如浓度为1×1018～1×1021cm-3)的SiC衬底5。在本实施方式中，该SiC衬底5作为半导体装置1的漏极起作用，其表面6(上表面)是Si面，其背面7(下表面)是C面。
在SiC衬底5上层叠有外延层8，该外延层8由浓度比SiC衬底5低的n-型(例如浓度为1×1015～1×1017cm-3)的SiC构成。作为半导体层的外延层8，通过常说的外延生长形成在SiC衬底5上。形成在Si面即表面6上的外延层8，以Si面为生长主表面而生长。所以，通过外延生长而形成的外延层8的表面9，与SiC衬底5的表面6同样是Si面。
如图1(a)所示，在半导体装置1形成有活性区域10，该活性区域10配置在俯视下外延层8上的中央部，作为场效应晶体管起作用。在外延层8从活性区域10隔开间隔地形成多条(本实施方式中为2条)保护环11，以围住该活性区域10。
活性区域10与保护环11的间隔在整个一周的各处为大致固定。保护环11是p-型(例如浓度为1×1013～1×1018cm-3)的低浓度区域，通过向外延层8注入p型杂质而形成。
在活性区域10，在外延层8的表面9侧(Si面侧)，多个p型的体区域12在行方向和列方向以固定的节距排列为矩阵状(matrix状)地形成。各体区域12为俯视正方形，例如在图1(b)的纸面的上下左右方向的长度分别为7.2μm左右。体区域12的深度例如为0.65μm左右。另外，体区域12的浓度例如为1×1016～1×1019cm-3。另一方面，外延层8的与体区域12相比位于SiC衬底5侧(C面侧)的区域，为原样维持外延生长后的状态的n-型的漂移区域13。
在各体区域12的表层部，在其中央部形成有体接触区域14，围住该体接触区域14而形成有源极区域15。体接触区域14为俯视正方形，例如在图1(b)的纸面的上下左右方向的长度分别为1.6μm左右。体接触区域14的深度例如为0.35μm。
源极区域15为俯视正方形环状，例如在图1(b)的纸面的上下左右方向的长度分别为5.7μm左右。源极区域15的深度例如为0.25μm左右。
另外，在活性区域10，以固定的节距排列为矩阵状的各体区域12间的区域(被相邻的体区域12的侧面夹着的体间区域16)为具有固定(例如2.8μm)宽度的格子状。
体间区域16包含：在相邻的各体区域12间，沿着各体区域12的4个侧面在行方向和列方向各自以直线状延伸的线区域17；以及在行方向延伸的线区域17和在列方向延伸的线区域17交叉的交叉区域18。在着眼于俯视下排列为2行2列的体区域12时，交叉区域18是被排列的4个体区域12的内侧的角围住，由体区域12的四边的延长线划定的正方形的区域(由图1(b)的方形虚线包围的区域)。
而且，在该体间区域16上，沿着体间区域16形成有格子状的栅极绝缘膜19。栅极绝缘膜19架跨在相邻的体区域12之间，覆盖体区域12的围住源极区域15的部分(体区域12的周边部)和源极区域15的外周边。栅极绝缘膜19由SiO2(二氧化硅)构成，其厚度为400Å左右，大致一样。此外，栅极绝缘膜19也可以由含有氮的氧化膜构成，例如由通过使用含有氮和氧的气体的热氧化而形成的氧氮化硅膜构成。
在栅极绝缘膜19上形成有栅极电极20。栅极电极20沿着格子状的栅极绝缘膜19形成为格子状，夹着栅极绝缘膜19与各体区域12的周边部对置。栅极电极20由多晶硅构成，例如高浓度导入有p型杂质。另外，栅极电极20的厚度例如为6000Å左右。
在该半导体装置1中，在体间区域16的宽度方向中央设定单位单元间的边界。各单位单元例如在图1(b)的纸面的上下左右方向的长度分别为10μm左右。在各单位单元中，体区域12的深度方向是栅极长度方向，与该栅极长度方向垂直的体区域12的周向是栅极宽度方向。而且，在各单位单元中，通过控制施加在栅极电极20的电压，在各单位单元的体区域12的周边部形成环状的沟道，能够使在漂移区域13中沿着各体区域12的4个侧面向外延层8的表面9侧流动的漏极电流流向源极区域15。
另外，在外延层8的体间区域16形成有作为电场缓和层的p-型的注入区域21，该注入区域21通过向外延层8注入p型杂质而形成。注入区域21的深度例如为0.65μm左右(比体区域12浅)。另外，注入区域21的浓度比体区域12的浓度低，例如为1×1013～1×1018cm-3。此外，注入区域21例如可以是杂质浓度为1×10-16cm-3以下的i型(本征半导体)的区域、高电阻化的区域。此外，注入区域21的浓度也可以比体区域12的浓度高。
注入区域21为在体间区域16的整个区域形成的格子状，一体地包含：形成在交叉区域18的交叉部22；以及形成在线区域17的作为线状电场缓和部的线状部23。
交叉部22形成为俯视下比交叉区域18略大的正方形，其各角分别进入与该交叉区域18面对的4个体区域12的角。此外，在着眼于排列为矩阵状的许多体区域12中的、配置在三角形的各顶点的位置的3个体区域12(例如图1(b)中为体区域12a～12c)，设想在相邻的各体区域12a～12c间延伸的2条直线24a和24b的情况下，可以说该交叉部22设在它们的交点上。
线状部23形成为将俯视下相邻的交叉部22的各边中央彼此之间相连的固定宽度的直线状，相对于体区域12的侧面隔开间隔。通过在线状部23与体区域12之间设有间隔，能够确保在半导体装置1导通时沿着各体区域12的4个侧面流动的漏极电流的路径。因此，能够抑制导通电阻的增加，晶体管能够进行良好的动作。
在外延层8上层叠由SiO2构成的层间绝缘膜25，以覆盖栅极电极20。在层间绝缘膜25形成有接触孔26。源极区域15的中央部和整个体接触区域14露出在接触孔26内。
在层间绝缘膜25上形成有源极电极27。源极电极27经由各接触孔26，与所有的单位单元的体接触区域14和源极区域15一并接触。即，源极电极27相对于所有的单位单元成为共通的布线。而且，在该源极电极27上形成有层间绝缘膜(未图示)，经由该层间绝缘膜(未图示)，源极电极27与源极焊盘2(参照图1(a))电连接。另一方面，栅极焊盘4(参照图1(a))经由缠绕在该层间绝缘膜(未图示)上的栅极布线(未图示)，与栅极电极20电连接。
另外，源极电极27具有从与外延层8的接触侧依次层叠Ti/TiN层28、Al层29的构造。
在SiC衬底5的背面7形成有漏极电极30，以覆盖其整个范围。该漏极电极30相对于所有的单位单元成为共通的电极。作为漏极电极30，例如可以适用从SiC衬底5侧依次层叠有Ti、Ni、Au和Ag的层叠构造(Ti/Ni/Au/Ag)。
图3A～图3K是用于说明图2(b)所示的半导体装置的制造方法的示意剖视图。
为了制造半导体装置1，首先如图3A所示，利用CVD(Chemical Vapor Deposition：化学气相生长)法、LPE(Liquid phase Epitaxy：液相外延)法、MBE(Molecular Beam Epitaxy：分子束外延)法等外延生长法，在SiC衬底5的表面6(Si面)上边导入n型杂质(本实施方式中为n(氮))边生长SiC结晶。由此，在SiC衬底5上形成有n-型的外延层8。
接下来，如图3B所示，使用在应该形成体区域12的部分具有开口的SiO2掩模31，p型杂质(本实施方式中为Al(铝))从外延层8的表面9注入(implantation)至外延层8的内部。此时的注入条件根据p型杂质的种类而不同，例如剂量为6×1013cm-2左右、加速能量为380keV左右。由此，在外延层8的表层部形成有体区域12。另外，在外延层8的基层部形成原样维持外延生长后的状态的漂移区域13。
接下来，如图3C所示，使用在应该形成源极区域15的区域具有开口的SiO2掩模32，n型杂质(本实施方式中为P(磷))从外延层8的表面9注入(implantation)至外延层8的内部。此时的注入条件根据n型杂质的种类而不同，例如剂量为2.5×1015cm-2左右、加速能量为30keV～160keV范围内的4个等级。由此，在体区域12的表层部形成有源极区域15。
接下来，如图3D所示，使用在应该形成注入区域21和保护环11的区域具有开口的SiO2掩模33，p型杂质(本实施方式中为Al)从外延层8的表面9注入(implantation)至外延层8的内部。此时的注入条件根据p型杂质的种类而不同，例如剂量为2.7×1013cm-2左右、加速能量为380keV左右。由此，同时形成注入区域21和保护环11，划定活性区域10。此外，在形成高电阻化的注入区域21的情况下，例如以剂量为1×1013cm-2～1×1015cm-2左右、加速能量为30keV～100keV左右的条件注入Al、B、Ar、V即可。
接下来，如图3E所示，使用在应该形成体接触区域14的区域具有开口的SiO2掩模34，p型杂质(本实施方式中为Al)从外延层8的表面9注入(implantation)至外延层8的内部。此时的注入条件根据p型杂质的种类而不同，例如剂量为3.7×1015cm-2左右、加速能量为30～180keV范围内的4个等级。由此，形成体接触区域14。
接下来，如图3F所示，例如在1400℃～2000℃下在2～10分钟期间，对外延层8进行退火处理。由此，注入至外延层8的表层部的各个n型杂质和p型杂质的离子活化。此外，外延层8的退火处理例如可以通过以适当的温度控制电阻加热炉、高频感应加热炉来进行。
接下来，如图3G所示，通过对外延层8的表面9进行热氧化，形成覆盖表面9的整个区域的栅极绝缘膜19。
接下来，如图3H所示，通过CVD法，边导入p型杂质(本实施方式中为B(硼元素))，多晶硅材料35边堆积在外延层8上。
之后，如图3I所示，堆积的多晶硅材料35的不需要的部分(栅极电极20以外的部分)通过干法蚀刻除去。由此，形成栅极电极20。
接下来，如图3J所示，通过CVD法，在外延层8上层叠由SiO2构成的层间绝缘膜25。
然后，如图3K所示，通过层间绝缘膜25和栅极绝缘膜19连续而图案化，形成接触孔26。
之后，例如在层间绝缘膜25上依次溅射Ti、TiN和Al，形成源极电极27。另外，在SiC衬底5的背面7依次溅射Ti、Ni、Au和Ag，形成漏极电极30。
此后，通过形成层间绝缘膜(未图示)、源极焊盘2、栅极焊盘4等，能够得到图2(b)所示的半导体装置1。
在该半导体装置1中，在将源极焊盘2接地的状态(即，源极电极27为0V)下，通过在源极焊盘2(源极电极27)与漏极电极30之间(源极-漏极间)施加漏极电压，在栅极焊盘4(栅极电极20)施加既定的电压(栅极阈值电压以上的电压)，在各单位单元的体区域12的周边部形成环状的沟道。由此，电流从漏极电极30流向源极电极27，各单位单元成为导通状态。
另一方面，各单位单元设为截止状态(即栅极电压为0V的状态)，若保持在源极-漏极间施加电压的状态，则会在介于栅极电极20与外延层8之间的栅极绝缘膜19施加电场。该电场是由栅极电极20与外延层8的电位差引起而产生的。而且，在维持漂移区域13的导电型(n-型) 的体间区域16，分布有以栅极电极20为基准(0V)电位非常高的等电位面，而且由于等电位面的间隔较小，因此会产生非常大的电场。例如，如果漏极电压为900V，则在与漏极电极30相接的SiC衬底5的背面7附近会分布有900V的等电位面，随着从SiC衬底5的背面7朝向外延层8的表面9侧会发生电压下降，但在体间区域16，会分布有数十V左右的等电位面。因此，在体间区域16，会产生朝向栅极电极20侧的非常大的电场。
但是，在该半导体装置1中，与漂移区域13相反导电型(p-型)的注入区域21在体间区域16的整个区域形成。因此，能够在体间区域16的整个区域产生由于注入区域21与漂移区域13的结(pn结)而产生的耗尽层。而且，由于该耗尽层的存在，能够将以栅极电极20为基准电位较高的等电位面向SiC衬底5侧下压，远离栅极绝缘膜19。其结果是，能够减小施加在栅极绝缘膜19的电场。因此，在源极-漏极间持续施加器件耐压大小的电压的HTRB试验时，并且在实际使用中，能够抑制栅极绝缘膜19的绝缘破坏。所以，能够以较高的成品率制造耐压较好的半导体装置1。
另外，在体区域12形成为矩阵状，体间区域16形成为格子状的构成中，在被以2行2列排列的4个体区域12的各角围住的交叉区域18特别易于产生强大的电场。但是，在该半导体装置1中，在该交叉区域18形成比交叉区域18大的注入区域21(交叉部22)，而且该交叉部22进入体区域12的各角。因此，能够有效抑制栅极绝缘膜19的与交叉区域18对置的部分的绝缘破坏。并且，由于不仅在交叉区域18，在线区域17也形成有注入区域21(线状部23)，因此也能够有效抑制栅极绝缘膜19的与线区域17对置的部分的绝缘破坏。其结果，能够全面缓和施加在栅极绝缘膜19的电场。
＜第一实施方式的变形例＞
接下来，例举多个第一实施方式所涉及的半导体装置1的变形例，但变形例不限于这些。
例如，注入区域21也可以仅形成在线区域17。另外，形成在线区域17的注入区域21不必是直线状，例如也可以是正方形、三角形等多边形。
另外，在半导体装置1中，注入区域21的线状部23不必与交叉部22是一体的，例如如图4(a)所示，注入区域36的线状部38也可以形成为其长度方向两端从交叉部37的各边离开。
另外，在半导体装置1中，体区域12的平面形状不必是正方形，例如如图5(a)所示的体区域39，也可以是正六边形。
此时的体区域39的排列图案，例如是体区域39排列为相邻的体区域39的一边彼此之间互相平行的蜂窝状。
排列为蜂窝状的各体区域39间的区域(体间区域40)是具有固定宽度的蜂窝状。该体间区域40包含：在相邻的各体区域39间，沿着各体区域39的6个侧面以直线状延伸的线区域41；以及3条线区域41以放射状交叉的交叉区域42。
注入区域43例如是在该蜂窝状区域的整个区域形成的蜂窝状，一体地包含交叉部44(在交叉区域42形成的部分)和线状部45(在线区域41形成的部分)。
另外，排列为矩阵状的体区域12的平面形状，例如如图6所示的体区域46，也可以是圆形。
另外，体区域12的排列图案不必是矩阵状，例如如图7所示，也可以是交叉排列状。更具体而言，俯视正方形的体区域12，构成多列，对于各列在列方向Y以固定的节距配置。而且，在与列方向Y垂直的行方向X互相相邻的2列中，构成一列的体区域12和构成另一列的体区域12具有偏离半节距(在列方向配置体区域12的节距的一半)的位置关系。
交叉排列状的各体区域12间的区域(体间区域47)一体地包含：在相邻的2列体区域12之间沿着列方向Y以直线状延伸的第一线区域48；在各列的各体区域12间沿着行方向X以直线状延伸的第二线区域49；以及第一线区域48与第二线区域49交叉为T字形的交叉区域50。
注入区域51例如在该体间区域47的整个区域形成，一体地包含交叉部52(在交叉区域50形成的部分)和线状部53(在第一线区域48和第二线区域49形成的部分)。
此外，在排列为交叉排列状的许多体区域12中，在着眼于围住T字形的各交叉区域50的、配置在三角形的各顶点的位置的3个体区域12(例如图7中为体区域12a～12c)，设想在相邻的体区域12a与12b之间和12b与12c之间分别延伸的2条直线54a和54b的情况下，可以说交叉部52设在这2条直线54a、54b的交点(即，T字路的交点上的点)上。
另外，体区域12的平面形状也可以是长条的形状。例如，如图8(a)(b)所示的体区域55，也可以是长方状。
长方状的体区域55例如以固定的节距排列，使得互相相邻的体区域55的长边彼此之间平行。另外，在各体区域55的表层部，在其中央部形成有体接触区域56，围住该体接触区域56形成有源极区域57。体接触区域56为俯视下与体区域55相似的长方状。另一方面，源极区域57为俯视长方形环状。
这样排列的各体区域55间的区域(体间区域58)，在各个之间是沿着体区域55的长边方向以直线状延伸的线状。
注入区域59在每个线状的体间区域58各设有1个，形成为沿着长边方向的直线状。各注入区域59一体地包含：在其长边方向两端部形成的一对端部60；以及将一对端部区域彼此之间相连的线状部61。
注入区域59的端部60为俯视下长方形，其体区域55侧的2个角，分别进入体区域55的角。另一方面，线状部61相对于体区域55的侧面隔开间隔以固定宽度形成。
另外，长条的体区域12的平面形状，例如如图9所示的体区域62，也可以为由将多个弧状部63连结的蛇形线划定的形状。在这种情况下，体接触区域56也可以在各体区域62，在该体区域62的长边方向互相隔开间隔地各形成2个。
另外，长条的体区域12的平面形状，例如如图10所示的体区域64，也可以为由将多个弯折部65连结的蛇形线划定的形状。各弯折部65具有的形状为：相对于体区域64的沿着长边方向延伸的部分以内角120度向宽度方向的一侧弯折，在长边方向延伸，相对于在该长边方向延伸的部分以内角120度向宽度方向的另一侧弯折。另外，在这种情况下，体接触区域14在各体区域64，也可以在该体区域64的长边方向互相隔开间隔地各形成2个。
＜第二实施方式：栅极绝缘膜的部分厚膜化所导致的电场缓和＞
图11(a)(b)是本发明的第二实施方式所涉及的半导体装置的示意俯视图，分别为图11(a)示出整体图，而图11(b)示出内部放大图。图12(a)(b)是本发明的第二实施方式所涉及的半导体装置的示意剖视图，分别为图12(a)示出在图11(b)的切割线XIIa-XIIa下的切割面，而图12(b)示出在图11(b)的切割线XIIb-XIIb下的切割面。此外，在图11(a)(b)和图12(a)(b)中，上述图1等所示的各部分的对应部分由相同参照标记表示。
第二实施方式所涉及的半导体装置66，栅极绝缘膜的厚度不是一样的，该栅极绝缘膜67一体地包含：与格子状的体间区域16对置的作为电场缓和部的相对较厚的厚膜部68；以及与被体间区域16的格子的边缘围住的体区域12对置的相对较薄的薄膜部69。
厚膜部68一体地包含：沿着体间区域16形成为俯视下围住体区域12的格子状，与交叉区域18对置的交叉部70；以及与线区域17对置的作为线状电场缓和部的线状部71。厚膜部68的厚度例如为1000Å～3000Å。
交叉部70形成为俯视下比交叉区域18略小的正方形，其各角与面对该交叉区域18的4个体区域12的角分别隔开间隔而对置。此外，交叉部70在俯视下也可以与体区域12重叠。
线状部71形成为将俯视下相邻的交叉部70的各边中央彼此之间相连的直线状，隔开间隔以不与体区域12的周边部重叠。
薄膜部69从俯视下围住体区域12的格子状的厚膜部68向体区域12侧以固定宽度延伸，覆盖体区域12的周边部和源极区域的外周边。薄膜部69的厚度例如为350Å～1000Å。
其他结构与所述第一实施方式的情况同样。
图13A～图13K是用于说明图12(b)所示的半导体装置的制造方法的示意剖视图。
为了制造第二实施方式所涉及的半导体装置66，例如如图13A～图13E所示，进行与图3A～图3F所示的工序同样的工序(其中，在图3E所示的工序中不形成注入区域21)，在外延层8形成有体区域12、源极区域15和体接触区域14，注入至这些区域的杂质被热处理而活化。
接下来，在外延层8的表面9上，形成在应该形成厚膜部68的区域(与体间区域16对置的区域)具有开口的掩模(未图示)。由此，如图13F所示，仅在应该形成厚膜部68的区域形成氧化膜72。
在形成有氧化膜72的状态下，通过对外延层8的表面9进行热氧化，如图3G所示，形成有氧化膜72的部分相对地变厚并形成厚膜部68，另一方面，在除此之外的部分形成薄膜部69，从而形成栅极绝缘膜67。
之后，如图13H～图13K所示，进行与图3H～图3K所示的工序同样的工序，在栅极绝缘膜67上形成栅极电极20和层间绝缘膜25。此后，通过形成源极电极27、漏极电极30、源极焊盘2和栅极焊盘4等，能够得到图12(b)所示的半导体装置66。
在该半导体装置66中，与第一实施方式同样，在设置了源极焊盘2的状态(即，源极电极27为0V)下，通过在源极焊盘2(源极电极27)与漏极电极30之间(源极-漏极间)施加漏极电压，在栅极焊盘4(栅极电极20)施加既定的电压(栅极阈值电压以上的电压)，在各单位单元的体区域12的周边部形成环状的沟道。由此，电流从漏极电极30流向源极电极27，各单位单元成为导通状态。
另一方面，各单位单元设为截止状态(即栅极电压为0V的状态)，若保持在源极-漏极间施加电压的状态，则会在介于栅极电极20与外延层8之间的栅极绝缘膜67施加电场。该电场是由栅极电极20与外延层8的电位差引起而产生的。而且，在维持漂移区域13的导电型(n-型) 的体间区域16，分布有以栅极电极20为基准(0V)电位非常高的等电位面，而且由于等电位面的间隔较小，因此会产生非常大的电场。例如，如果漏极电压为900V，则在与漏极电极30相接的SiC衬底5的背面7附近会分布有900V的等电位面，随着从SiC衬底5的背面7朝向外延层8的表面9侧会发生电压下降，但在体间区域16，会分布有数十V左右的等电位面。因此，在体间区域16，会产生朝向栅极电极20侧的较大的电场。
但是，在该半导体装置66中，在栅极绝缘膜67，与体间区域16对置的部分作为厚膜部68被厚膜化。由此，能够使该部分(厚膜部68)的绝缘破坏电压比其余的部分(薄膜部69)大。因此，即使在厚膜部68施加较大的电场，厚膜部68也不会绝缘破坏，可以在其内部缓和施加的电场。因此，在源极-漏极间持续施加器件耐压大小的电压的HTRB试验时，并且在实际使用中，能够抑制栅极绝缘膜67的绝缘破坏。所以，能够以较高的成品率制造耐压较好的半导体装置66。
另外，在与特别易于产生强大的电场的交叉区域18对置的部分，形成有厚膜部68(交叉部70)。因此，能够有效抑制栅极绝缘膜67的与交叉区域18对置的部分的绝缘破坏。并且，由于不仅在与交叉区域18对置的部分，在与线区域17对置的部分也形成厚膜部68(线状部71)，因此也能够有效抑制栅极绝缘膜67的与线区域17对置的部分的绝缘破坏。其结果，能够全面缓和施加在栅极绝缘膜67的电场。
另一方面，在栅极绝缘膜67中，由于与体区域12的周边部对置的部分是薄膜部69，因此能够抑制为在体区域12的周边部形成沟道而在栅极电极20施加电压所产生的电场因栅极绝缘膜67而减弱。所以，能够抑制半导体装置66的晶体管功能的下降。
＜第二实施方式的变形例＞
接下来，例举多个第二实施方式所涉及的半导体装置66的变形例，但变形例不限于这些。
在该半导体装置66中，也可以适当变更体区域12的平面形状、体区域12的排列图案。省略了图示，但例如体区域12的平面形状可以是正六边形、圆状、长方状等。另外，体区域12的排列图案也可以是蜂窝状、交叉排列状等。
另外，在上述说明中，厚膜部68是在将外延层8的表面9热氧化后，通过CVD法仅在体间区域16上堆积绝缘材料而形成的，但例如也可以通过热氧化，使膜厚比通常大地在外延层8的表面9的整个区域形成绝缘膜后，仅蚀刻应该形成厚膜部68的区域以外的部分(应该形成薄膜部69的区域)来形成。
另外，厚膜部68也可以通过使外延层8的体间区域16的杂质浓度比其余部分的浓度大，仅提高体间区域16的氧化率来形成。由此，由于可以仅体间区域16上的绝缘膜较快生长而厚膜化，其余的部分较慢生长而薄膜化，因此可以用热氧化工序这1个工序来形成厚膜部68和薄膜部69。
＜第三实施方式：栅极电极的部分除去所导致的电场缓和＞
图14(a)(b)是本发明的第三实施方式所涉及的半导体装置的示意俯视图，分别为图14(a)示出整体图，而图14(b)示出内部放大图。图15(a)(b)是本发明的第三实施方式所涉及的半导体装置的示意剖视图，分别为图15(a)示出在图14(b)的切割线XVa-XVa下的切割面，而图15(b)示出在图14(b)的切割线XVb-XVb下的切割面。此外，在图14(a)(b)和图15(a)(b)中，上述图1等所示的各部分的对应部分由相同参照标记表示。
在第三实施方式所涉及的半导体装置73中，通过除去栅极电极20的、与体间区域16的各交叉区域18对置的部分，在栅极电极20形成许多贯穿孔74。
具体而言，贯穿孔74在俯视下，在具有固定宽度的格子状的栅极电极20的各交叉部分，形成为具有比栅极电极20的宽度小的边的正方形。通过使贯穿孔74的各边比栅极电极20的宽度小，可以使栅极电极20的格子在贯穿孔74的周围连续而不切断。
此外，在着眼于排列为矩阵状的许多体区域12中的、配置在三角形的各顶点的位置的3个体区域12(例如图14(b)中为体区域12a～12c)，设想在相邻的各体区域12a～12c间延伸的3条直线24a～24c的情况下，可以说该贯穿孔74设在这些直线中的2条直线24a和24b的交点(也可以是24a与24c的交点或者24b与24c的交点)上。
覆盖栅极电极20的层间绝缘膜25作为埋设部75进入各贯穿孔74。埋设部75夹着栅极绝缘膜19，与体间区域16的交叉区域18对置。
其他结构与所述第一实施方式的情况同样。
图16A～图16K是用于说明图15(b)所示的半导体装置的制造方法的示意剖视图。
为了制造第三实施方式所涉及的半导体装置73，例如如图16A～图16F所示，进行与图3A～图3G所示的工序同样的工序(其中，在图3E所示的工序中不形成注入区域21)，在外延层8形成有体区域12、源极区域15和体接触区域14，注入至这些区域的杂质通过热处理而活化，形成栅极绝缘膜19。
接下来，如图16G所示，在应该形成栅极电极20的区域形成具有开口的抗蚀剂图案76。此时，应该形成贯穿孔74的区域被抗蚀剂图案76覆盖。
接下来，如图16H所示，通过CVD法，边导入p型杂质(本实施方式中为B(硼))，多晶硅材料77边从外延层8的上方堆积。
接下来，如图16I所示，通过除去抗蚀剂图案76，多晶硅材料77的不需要的部分(栅极电极20以外的部分)与抗蚀剂图案76一起被剥离(lift-off)。由此，形成具有贯穿孔74的栅极电极20。
接下来，如图16J所示，通过CVD法，在外延层8上层叠由SiO2构成的层间绝缘膜25。层间绝缘膜25的一部分埋设在栅极电极20的贯穿孔74内。
然后，如图16K所示，通过层间绝缘膜25和栅极绝缘膜19连续而图案化，形成接触孔26。
之后，例如在层间绝缘膜25上依次溅射Ti、TiN和Al，形成源极电极27。另外，在SiC衬底5的背面7依次溅射Ti、Ni、Au和Ag，形成漏极电极30。
之后，通过形成层间绝缘膜(未图示)、源极焊盘2、栅极焊盘4等，能够得到图15(b)所示的半导体装置73。
在该半导体装置73中，与第一实施方式同样，在设置了源极焊盘2的状态(即，源极电极27为0V)下，通过在源极焊盘2(源极电极27)与漏极电极30之间(源极-漏极间)施加漏极电压，在栅极焊盘4(栅极电极20)施加既定的电压(栅极阈值电压以上的电压)，在各单位单元的体区域12的周边部形成环状的沟道。由此，电流从漏极电极30流向源极电极27，各单位单元成为导通状态。
另一方面，各单位单元设为截止状态(即栅极电压为0V的状态)，若保持在源极-漏极间施加电压的状态，则会在介于栅极电极20与外延层8之间的栅极绝缘膜19施加电场。该电场是由栅极电极20与外延层8的电位差引起而产生的。而且，在维持漂移区域13的导电型(n-型) 的体间区域16，分布有以栅极电极20为基准(0V)电位非常高的等电位面，而且由于等电位面的间隔较小，因此会产生非常大的电场。例如，如果漏极电压为900V，则在与漏极电极30相接的SiC衬底5的背面7附近会分布有900V的等电位面，随着从SiC衬底5的背面7朝向外延层8的表面9侧会发生电压下降，但在体间区域16，会分布有数十V左右的等电位面。因此，在体间区域16，会产生朝向栅极电极20侧的较大的电场。
但是，在该半导体装置73中，栅极电极20中的、与特别易于产生强大的电场的各交叉区域18对置的部分形成贯穿孔74，层间绝缘膜25的一部分(埋设部75)进入各贯穿孔74。因此，栅极绝缘膜19的与体间区域16对置的部分，介于外延层8与绝缘性的埋设部75之间。因此，即使产生由栅极电极20与外延层8的电位差引起的电场，也可以在栅极绝缘膜19的与体间区域16对置的部分难以施加电场。其结果是，能够缓和施加在栅极绝缘膜19的与体间区域16对置的部分的总电场。因此，在源极-漏极间持续施加器件耐压大小的电压的HTRB试验时，并且在实际使用中，能够抑制栅极绝缘膜19的绝缘破坏。所以，能够以较高的成品率制造耐压较好的半导体装置73。
＜第三实施方式的变形例＞
接下来，例举多个第三实施方式所涉及的半导体装置73的变形例，但变形例不限于这些。
例如，贯穿孔74也可以形成于与线区域对置的部分。另外，贯穿孔74不必是正方形，也可以是三角形、圆形等。
另外，在半导体装置73中，体区域12的平面形状不必是正方形，例如如图17所示的体区域78，也可以是正六边形。
此时的体区域78的排列图案，例如是体区域78排列成相邻的体区域78的一边彼此之间互相平行的蜂窝状。
排列为蜂窝状的各体区域78间的区域(体间区域79)是具有固定宽度的蜂窝状。该体间区域79包含：在相邻的各体区域78间，沿着各体区域78的6个侧面以直线状延伸的线区域80；以及3条线区域80以放射状交叉的交叉区域81。
在这种情况下，贯穿孔74例如可以形成在栅极电极20的、与蜂窝状的体间区域79的交叉区域81对置的部分。
另外，体区域82的平面形状，例如如图18所示的体区域82，可以是长条的长方状。
长方状的体区域82例如以固定的节距排列，使得互相相邻的体区域82的长边彼此之间平行。另外，在各体区域82的表层部，在其中央部形成有体接触区域83，围住该体接触区域83而形成有源极区域84。体接触区域83为俯视下与体区域82相似的长方状。另一方面，源极区域84为俯视长方形环状。
这样排列的各体区域82间的区域(体间区域85)，在各个之间是沿着体区域82的长边方向以直线状延伸的线状。
在这种情况下，例如通过除去栅极电极20的、与体间区域85对置的部分，贯穿孔74形成为沿着体间区域85以直线状延伸的槽状(贯穿槽86)。
＜第四实施方式：使用了High-k膜的电场缓和＞
图19是本发明的第四实施方式所涉及的半导体装置的主要局部放大剖视图，示出与图2(a)对应的截面。此外，在图19中，与上述图1等所示的各部分的对应部分由相同参照标记表示。
在第四实施方式的半导体装置87中，栅极绝缘膜88的、与体间区域16对置的部分使用High-k(高介电常数)材料。High-k材料是指介电常数比SiO2高的绝缘材料，例如可以例举HfO2(氧化铪)、ZrO2(氧化锆)、HfSiO(硅酸铪)、SiON、SiN、Al2O3、AlON等。
栅极绝缘膜88具有：介电常数相对较低的作为低介电常数部的SiO2膜89；以及介电常数相对较高的作为高介电常数部的High-k膜90。
在图19中，SiO2膜89形成在外延层8的表面9，在与体间区域16对置的部分具有开口91，与体区域12的周边部和源极区域15的外周边对置。
High-k膜90层叠在SiO2膜89上，其一部分将SiO2膜89的开口91全部填埋。即，在图19中，形成从外延层8的表面9依次层叠SiO2膜89和High-k膜90的2层构造的栅极绝缘膜88。
栅极绝缘膜88例如仿照图3G所示的工序，通过将外延层8的表面9热氧化来形成SiO2膜89，接下来通过蚀刻在该SiO2膜89形成开口91，之后通过CVD法层叠High-k材料来形成。
在该半导体装置87中，在栅极绝缘膜88，与体间区域16对置的部分是High-k膜90。由此，能够使栅极绝缘膜88的相应部分(High-k膜90)的绝缘破坏电压比其余的部分(SiO2膜89)大。因此，即使在High-k膜90施加较大的电场，High-k膜90也不会绝缘破坏，可以在其内部缓和施加的电场。因此，在源极-漏极间持续施加器件耐压大小的电压的HTRB试验时，并且在实际使用中，能够抑制栅极绝缘膜88的绝缘破坏。所以，能够以较高的成品率制造耐压较好的半导体装置87。
＜第四实施方式的变形例＞
接下来，例举多个第四实施方式所涉及的半导体装置87的变形例，但变形例不限于这些。
在半导体装置87中，例如如图20所示，作为栅极绝缘膜88的基体为SiO2膜92的单层构造，High-k膜93不层叠在SiO2膜92上，仅埋设在SiO2膜92的开口91即可。由此，由于在体区域12的周边部仅有SiC膜92对置，因此能够抑制为在体区域12的周边部形成沟道而在栅极电极20施加电压所产生电场因栅极绝缘膜88而减弱。所以，能够抑制半导体装置87的晶体管功能的下降。
另外，在半导体装置87中，栅极绝缘膜88的构成也可以如图21所示，具有：在体间区域16的表面9形成的High-k膜95；以及层叠在外延层8上以覆盖该High-k膜95的SiO2膜94。
＜第五实施方式：体间区域的放大所导致的电场缓和＞
图22是本发明的第五实施方式所涉及的半导体装置的主要局部放大剖视图，示出与图2(a)对应的截面。此外，在图19中，与上述图1等所示的各部分的对应部分由相同参照标记表示。
在第五实施方式的半导体装置96中，外延层8的仅体间区域97扩大到栅极绝缘膜19侧。
具体而言，体间区域97从外延层8的表面9突出，具有相对于外延层8的表面9高出的突出部98。突出部98的导电型维持外延层8的导电型(n-型)。
栅极绝缘膜19形成于外延层8的表面9，以覆盖该突出部98。
突出部98例如仿照图3A所示的工序形成外延层8后，形成仅覆盖应该形成突出部98的区域的掩模(未图示)，通过经由该掩模蚀刻外延层8的不需要的部分(突出部98以外的部分)而形成。
在该半导体装置96中，通过在体间区域97设有突出部98，从SiC衬底5的背面7至到达栅极绝缘膜19的距离，在体间区域97延长了突出部98的突出量的部分。因此，与没有突出部98的情况相比，能够使施加在漏极电极30的电压进一步下降，直至其施加在栅极绝缘膜19。因此，能够减小体间区域97的分布在栅极绝缘膜19的正下方的等电位面的电压。其结果是，能够缓和施加在栅极绝缘膜19的电场。
＜第五实施方式的变形例＞
接下来，例举多个第五实施方式所涉及的半导体装置96的变形例，但变形例不限于这些。
在半导体装置96中，突出部98的导电型不必维持外延层8的导电型，例如如图23所示，也可以是p-型。由此，能够在体间区域97产生通过突出部98与漂移区域13的结(pn结)而产生的耗尽层。而且，通过该耗尽层的存在，能够将以栅极电极20为基准的电位的等电位面向SiC衬底5侧下压，远离栅极绝缘膜19。其结果是，能够进一步减小施加在栅极绝缘膜19的电场。
为了形成p-型的突出部98，例如首先仿照图3A所示的工序形成外延层8后，形成仅覆盖应该形成突出部98的区域的掩模(未图示)，通过经由该掩模蚀刻外延层8的不需要的部分(突出部98以外的部分)而形成。能够在形成突出部98后，在该突出部98形成侧壁，之后，在图3B所示的工序中，通过向该突出部98也注入(implantation)p型杂质来形成。
另外，在半导体装置96中，栅极绝缘膜也可以与第四实施方式同样具有SiO2膜、High-k膜。
例如，如图24所示，栅极绝缘膜99也可以具有：形成于外延层8的表面9，具有使突出部98露出的开口100，与体区域12的周边部和源极区域15的外周边对置的SiO2膜101；以及层叠在SiO2膜101上，覆盖从SiO2膜101的开口100露出的突出部98而形成的High-k膜102。
另外，如图25所示，High-k膜103也可以不层叠在SiO2膜104上，仅形成覆盖从SiO2膜104的开口105露出的突出部98的部分。
另外，如图26所示，栅极绝缘膜99也可以构成为具有：覆盖突出部98而形成的High-k膜106；以及层叠在外延层8上以覆盖该High-k膜106的SiO2膜107。
如果是图24～图26所示的形态，则在栅极绝缘膜99中，与突出部98对置的部分是High-k膜102、103、106。由此，能够使栅极绝缘膜99的相应部分(High-k膜102、103、106)的绝缘破坏电压比其余的部分(SiO2膜)大。因此，能够进一步缓和施加在栅极绝缘膜99的电场。
以上说明了本发明的实施方式，但本发明也可以以其他形态实施。
例如，也可以采用将所述各半导体装置(1、66、73、87、96)的各半导体部分的导电型反转的结构。例如，在半导体装置1中，也可以是p型的部分是n型，n型的部分是p型。
另外，在上述实施方式中，仅提出使用了SiC的半导体装置作为本发明的一个例子，但本发明也能够适用于例如使用了Si的功率半导体装置。
另外，第一实施方式的注入区域21，例如如图27的半导体装置110所示，也可以比体区域12深。
另外，本发明的各实施方式表示的构成要素可以在本发明的范围内组合。
例如，通过将图2(a)(b)所示的第一实施方式所涉及的半导体装置1的构成要素、图12(a)(b)所示的第二实施方式所涉及的半导体装置66的构成要素组合，可以作为图28所示的半导体装置111。此外，在图28中，图2(a)(b)、图12(a)(b)等所示的各部分的对应部分由相同参照标记表示。
另外，通过将图2(a)(b)所示的第一实施方式所涉及的半导体装置1的构成要素、图15(a)(b)所示的第三实施方式所涉及的半导体装置73的构成要素组合，可以作为图29所示的半导体装置112。此外，在图29中，图2(a)(b)、图15(a)(b)等所示的各部分的对应部分由相同参照标记表示。
另外，通过将图2(a)(b)所示的第一实施方式所涉及的半导体装置1的构成要素、图19所示的第四实施方式所涉及的半导体装置87的构成要素组合，可以作为图30所示的半导体装置113。此外，在图30中，图2(a)(b)、图19等所示的各部分的对应部分由相同参照标记表示。
本发明的半导体装置例如能够组装入构成驱动电路的逆变器电路所使用的功率模块，所述驱动电路用于驱动作为电动汽车(包含混合动力车)、电车、产业用机器人等动力源而利用的电动机。另外，也能够组装入逆变器电路所使用的功率模块，所述逆变器电路为了将太阳能电池、风力发电机及其他发电装置(特别是自家发电装置)产生的电力与商用电源的电力匹配而进行转换。
本发明的实施方式不过是用于明确本发明的技术内容的具体例，本发明不应限于这些具体例来解释，本发明的精神和范围仅由所附的权利要求书来限定。
另外，在本发明的各实施方式表示的构成要素可以在本发明的范围内组合。
本申请与2010年3月30日向日本专利局申请的日本特愿2010-078280号对应，该申请的全部公开通过引用加入本文。
实施例
接下来，基于实施例和比较例说明本发明，但本发明不限于下述的实施例。
＜实施例1和比较例1＞
仿照图3A～图3K所示的工序，制作共22个图1所示的构造的半导体装置1(实施例1)。除了不形成注入区域以外，通过与实施例1同样的方法，制作共22个半导体装置。
＜HTRB试验＞
对于用实施例1和比较例1得到的各22个半导体装置，进行HTRB试验。此外，HTRB试验的条件对于所有的半导体装置设为相同（为150℃/150小时/600V偏压(Bias)）。
其结果是，在形成有注入区域的实施例1中，22个半导体装置中栅极绝缘膜绝缘破坏的为0个，与之相对，在比较例1中，22个半导体装置中，产生栅极绝缘膜绝缘破坏的为17个。

Claims (32)

1.一种半导体装置，包含：
第一导电型的半导体层；
在所述半导体层的表层部隔开间隔而形成多个的第二导电型的体区域；
形成于各所述体区域的表层部的第一导电型的源极区域；
设在所述半导体层上，架跨在相邻的所述体区域之间的栅极绝缘膜；
设在所述栅极绝缘膜上，与所述体区域对置的栅极电极；以及
设在相邻的所述体区域之间，缓和在所述栅极绝缘膜产生的电场的电场缓和部。
2.如权利要求1所述的半导体装置，其特征在于：
在着眼于3个所述体区域，设想有在相邻的各所述体区域间延伸的多个直线时，所述电场缓和部包含设在这些直线中的2条直线的交点上的点状电场缓和部。
3.如权利要求2所述的半导体装置，其特征在于：
所述电场缓和部包含设在沿着所述直线的部分上的线状电场缓和部。
4.如权利要求3所述的半导体装置，其特征在于：
所述点状电场缓和部，具有在与所述直线垂直的垂直方向的比所述线状电场缓和部的截面积大的截面积。
5.如权利要求2～4的任一项所述的半导体装置，其特征在于：
所述点状电场缓和部俯视下与所述体区域重叠。
6.如权利要求2～5的任一项所述的半导体装置，其特征在于：
所述点状电场缓和部形成为俯视四边形。
7.如权利要求3～6的任一项所述的半导体装置，其特征在于：
所述线状电场缓和部相对于所述点状电场缓和部离开而形成。
8.如权利要求2～8的任一项所述的半导体装置，其特征在于：
在4个所述体区域排列为俯视下2行2列的矩阵状时，
所述点状电场缓和部设在俯视下与交叉的区域重叠的位置，所述交叉的区域是在行方向在矩阵状的各所述体区域间延伸的线区域、与在列方向在各所述体区域间延伸的线区域交叉的区域。
9.如权利要求1所述的半导体装置，其特征在于：
在所述体区域形成为长条状，沿着与其长边方向垂直的宽度方向排列时，
所述电场缓和部在俯视下设在与线区域的长边方向端部重叠的位置，所述线区域在相邻的所述体区域之间沿着长边方向延伸。
10.如权利要求9所述的半导体装置，其特征在于：
所述电场缓和部还设在沿着所述线区域的部分上。
11.如权利要求1～10的任一项所述的半导体装置，其特征在于：
所述电场缓和部的平面面积比所述体区域的平面面积小。
12.如权利要求1～11的任一项所述的半导体装置，其特征在于：
所述电场缓和部包含注入区域，所述注入区域通过向在所述半导体层中相邻的所述体区域之间注入第二导电型杂质而形成。
13.如权利要求12所述的半导体装置，其特征在于：
所述注入区域通过注入Al或者B作为所述第二导电型杂质而形成。
14.如权利要求12所述的半导体装置，其特征在于：
所述注入区域通过向所述半导体层注入第二导电型杂质而高电阻化。
15.如权利要求14所述的半导体装置，其特征在于：
所述注入区域通过注入Al、B、Ar或者V而高电阻化。
16.如权利要求1～11的任一项所述的半导体装置，其特征在于：
所述栅极绝缘膜具有：与所述体区域对置的相对较薄的薄膜部；以及与所述半导体层的所述体区域之间的部分对置的相对较厚的作为所述电场缓和部的厚膜部。
17.如权利要求1～11的任一项所述的半导体装置，其特征在于：
所述栅极电极在与所述半导体层的所述体区域之间的部分对置的部分具有贯穿孔，
包含层间绝缘膜，所述层间绝缘膜在所述半导体层上覆盖所述栅极电极而形成，具有埋设在所述贯穿孔的作为所述电场缓和部的埋设部。
18.如权利要求1～11的任一项所述的半导体装置，其特征在于：
所述栅极绝缘膜具有：与所述体区域对置的低介电常数部；以及与所述半导体层的所述体区域之间的部分对置的作为所述电场缓和部的高介电常数部。
19.如权利要求1～11的任一项所述的半导体装置，其特征在于：
所述半导体层，在所述体区域之间具有其表面高出而形成的、作为所述电场缓和部的突出部。
20.如权利要求19所述的半导体装置，其特征在于：
所述突出部被注入所述第二导电型杂质。
21.如权利要求19或者20所述的半导体装置，其特征在于：
所述栅极绝缘膜具有：与所述体区域对置的低介电常数部；以及覆盖所述突出部的作为所述电场缓和部的高介电常数部。
22.如权利要求21所述的半导体装置，其特征在于：
所述高介电常数部，形成为覆盖所述突出部并且与所述体区域对置，
所述低介电常数部，介于所述体区域、和所述高介电常数部的与该体区域对置的部分之间。
23.如权利要求21所述的半导体装置，其特征在于：
所述低介电常数部，形成为与所述体区域对置并且覆盖所述突出部，
所述高介电常数部，介于所述突出部、和所述低介电常数部的覆盖该突出部的部分之间。
24.如权利要求12～15的任一项所述的半导体装置，其特征在于：
所述栅极绝缘膜具有：与所述体区域对置的相对较薄的薄膜部；以及与所述半导体层的所述注入区域对置的相对较厚的厚膜部，
所述注入区域和所述厚膜部作为所述电场缓和部而构成。
25.如权利要求12～15的任一项所述的半导体装置，其特征在于：
所述栅极电极在与所述半导体层的所述注入区域对置的部分具有贯穿孔，
在所述半导体层上形成具有埋设在所述贯穿孔的埋设部的层间绝缘膜，以覆盖所述栅极电极，
所述注入区域和所述埋设部作为所述电场缓和部而构成。
26.如权利要求12～15的任一项所述的半导体装置，其特征在于：
所述栅极绝缘膜具有：与所述体区域对置的低介电常数部；以及与所述半导体层的所述注入区域对置的高介电常数部，
所述注入区域和所述高介电常数部作为所述电场缓和部而构成。
27.如权利要求1～26的任一项所述的半导体装置，其特征在于：
所述半导体层具有1MV/cm以上的绝缘破坏电场。
28.如权利要求27所述的半导体装置，其特征在于：
所述半导体层由SiC构成。
29.如权利要求1～28的任一项所述的半导体装置，其特征在于：
所述体区域形成为俯视正多边形。
30.如权利要求29所述的半导体装置，其特征在于：
所述体区域形成为俯视正方形。
31.如权利要求29所述的半导体装置，其特征在于：
所述体区域形成为俯视正六边形，正六边形的所述体区域排列为蜂窝状。
32.如权利要求1～28的任一项所述的半导体装置，其特征在于：
所述体区域形成为俯视圆形。
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