JP2007150142A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007150142A
JP2007150142A JP2005345169A JP2005345169A JP2007150142A JP 2007150142 A JP2007150142 A JP 2007150142A JP 2005345169 A JP2005345169 A JP 2005345169A JP 2005345169 A JP2005345169 A JP 2005345169A JP 2007150142 A JP2007150142 A JP 2007150142A
Authority
JP
Japan
Prior art keywords
region
semiconductor
type pillar
type
base region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005345169A
Other languages
English (en)
Other versions
JP4996848B2 (ja
Inventor
Wataru Saito
渉 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005345169A priority Critical patent/JP4996848B2/ja
Priority to US11/563,483 priority patent/US7372100B2/en
Publication of JP2007150142A publication Critical patent/JP2007150142A/ja
Application granted granted Critical
Publication of JP4996848B2 publication Critical patent/JP4996848B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】オン抵抗を小さくできる、スーパージャンクション構造を有する半導体装置を提供すること。
【解決手段】制御電極８が絶縁膜７上で第１及び第２の方向に周期的に設けられた開口部を有し、制御電極８の開口部の下に、第１の半導体領域（ｐ型ベース領域）５が設けられ、第２の半導体ピラー領域（ｐ型ピラー領域）４が、第１の半導体ピラー領域（ｎ型ピラー領域）３に周囲を囲まれた柱状に設けられ、かつ第１の半導体領域（ｐ型ベース領域）５よりも密に配置されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特にスーパージャンクション構造を有する半導体装置に関する。
従来より、パワーエレクトロニクス用途に適した縦形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が知られている。そのＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）の電気抵抗に大きく依存する。ドリフト層の不純物濃度を高くすれば低抵抗にできるが、所望の耐圧を確保するために、不純物濃度を高くすることには限界がある。すなわち、素子耐圧とオン抵抗にはトレードオフの関係がある。このトレードオフを改善することが低消費電力素子には重要となる。
そのトレードオフを改善するＭＯＳＦＥＴの一例として、ドリフト層に、ｐ型ピラー領域とｎ型ピラー領域とを並列して設けたスーパージャンクション構造と呼ばれる構造を有するものが知られている。例えば、特許文献１参照。これは、ｐ型ピラー領域とｎ型ピラー領域に含まれる不純物量を同じにすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高濃度でドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗の素子を実現する。
このようになスーパージャンクション構造において、ｐ型ピラー領域とｎ型ピラー領域の不純物量を多くしてオン抵抗を低減するには、スーパージャンクション構造の周期（ｐ型ピラー領域とｎ型ピラー領域の繰り返し周期）を小さくする必要がある。周期を小さくせずにｐ型ピラー領域とｎ型ピラー領域の不純物量を増やすと、スーパージャンクション構造を完全空乏化させるための横方向電界が大きくなり、耐圧を決める縦方向電界が小さくなってしまう。このため、高耐圧を維持したまま、オン抵抗を低減するには、スーパージャンクション構造の周期を小さくする必要がある。
スーパージャンクション構造と、この上に設けられる（電極−絶縁膜−半導体）構造とが同じ方向に同周期で配列されている場合には、スーパージャンクション構造の周期を小さくすると、（電極−絶縁膜−半導体）構造の微細化が伴ってしまう。（電極−絶縁膜−半導体）構造の微細化は、大きなプロセス変更やプロセスマージンの低下をまねく。
また、特許文献１には、スーパージャンクション構造と、（電極−絶縁膜−半導体）構造とを、互いに直交する方向に延在するストライプ状にしたものが開示されており、このような構造では、スーパージャンクション構造の周期と、（電極−絶縁膜−半導体）構造の周期とを異ならせることができる。
しかし、このような構造では、チャネルからｎ型ピラー領域に流れ込んだ電子は、ベース領域の下を広がるようにして流れ、この横方向への広がり抵抗により、オン抵抗が高くなってしまうという問題がある。
米国特許第６０８１００９号明細書（ＦＩＧ．３）
本発明は、オン抵抗を小さくできる、スーパージャンクション構造を有する半導体装置を提供する。
本発明の一態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に周期的に設けられた複数の柱状の第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して前記半導体層の前記主面上に設けられた複数の柱状の第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上部に接して設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の主電極と、
前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備え、
前記制御電極は、前記絶縁膜に対して略平行な第１及び第２の方向に周期的に設けられた開口部を有し、
前記制御電極の前記開口部の下に、前記第１の半導体領域が設けられ、
前記複数の柱状の第２の半導体ピラー領域の配列の周期は、前記開口部の第１及び第２の方向の周期よりも小さいことを特徴とする半導体装置が提供される。
本発明の半導体装置によれば、耐圧の低下及び（電極−絶縁膜−半導体）構造部分の微細化を伴わずにオン抵抗の低減が図れる。
まず、本発明者が本発明に至る過程で検討した比較例について説明する。
図１８は、その比較例の半導体装置の要部の断面及び平面構造を例示する模式斜視図である。なお、これと同様な構成が、特許文献１（ＦＩＧ．３）に開示されている。
この半導体装置は、ｎ型の半導体層２と、半導体層２の主面上に設けられたｎ型ピラー領域７３と、ｎ型ピラー領域７３に隣接して半導体層２の主面上に設けられたｐ型ピラー領域７４と、ｐ型ピラー領域７４の上部に接して設けられたｐ型のベース領域７５と、ベース領域７５の表面に選択的に設けられたｎ型のソース領域７６と、ベース領域７５及びソース領域７６の上に設けられたソース電極７９と、ｎ型ピラー領域７３、ベース領域７５及びソース領域７６の上に設けられた絶縁膜７７と、絶縁膜７７の上に設けられた制御電極７８と、半導体層２の主面の反対側に設けられたドレイン電極１と、を備えている。
そして、スーパージャンクション構造と、（電極−絶縁膜−半導体）構造とを、互いに直交する方向に延在するストライプ状とすることで、スーパージャンクション構造の周期ａと、（電極−絶縁膜−半導体）構造の周期ｂとを異ならせることができる。
しかし、このような構造では、図１８中において点線の矢印で示したように、チャネルからｎ型ピラー領域７３に流れ込んだ電子は、ベース領域７５の下を広がるようにして流れ、この横方向への広がり抵抗により、オン抵抗が高くなってしまうという問題がある。
以下に、図面を参照しつつ、本発明の具体例について説明する。なお、以下の具体例では第１導電型をｎ型、第２導電型をｐ型として説明する。
［第１の具体例］
図１は、本発明の第１の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。
図２は、同半導体装置におけるベース領域５とｐ型ピラー領域４との配置関係を例示する模式平面図である。
高不純物濃度のｎ＋型シリコンの半導体層２の主面上に、ｎ型シリコンの第１のピラー領域３（以下、単に「ｎ型ピラー領域」とも称する）と、ｐ型シリコンの第２のピラー領域４（以下、単に「ｐ型ピラー領域」とも称する）が設けられている。半導体層２の主面の反対側の面には、ドレイン電極（第２の主電極）１が設けられている。
ｐ型ピラー領域４は、半導体層２の主面に対して略垂直に延在する柱状を呈する。例えば、ｐ型ピラー領域４は、図２に表されるように角部が丸まった四角柱状を呈している。なお、ｐ型ピラー領域４は図示の形状に限らず、例えば円柱状などであってもよい。また、図１では、ｐ型ピラー領域４の底部は半導体層２に達していないが、ｐ型ピラー領域４を半導体層２に達するように設けてもよい。ｐ型ピラー領域４の周囲（側面）は、ｎ型ピラー領域３に囲まれている。すなわち、ｎ型ピラー領域３とｐ型ピラー領域４は隣接してｐｎ接合部を形成している。
柱状の複数のｐ型ピラー領域４は周期的に配置されている。そして、例えば、図２において２点鎖線で表される正方形の頂点に中心を一致させて配置された４つのｐ型ピラー領域４を１つのユニットとして考えた場合、そのうちの相対向する２つのｐ型ピラー領域４の上に、ｐ型シリコンのベース領域５がプレーナ状に設けられている。ベース領域５の平面形状は、図２に表されるように、４つの丸まった角部５ａを有する四角形状を呈している。ベース領域５も、ｐ型ピラー領域４と同様に、ｎ型ピラー領域３に隣接してｐｎ接合部を形成している。
周期的に配置されたｐ型ピラー領域４の４つに２つの割合でベース領域５が設けられているため、ベース領域５も周期的に配置されている。また、ｐ型ピラー領域４の方がベース領域５よりも配置密度が大きい。すなわち、ｐ型ピラー領域４の方がベース領域５よりも繰り返し周期が小さい。
また、ｐ型ピラー領域４は、ベース領域５の真下に加えて、隣り合う４つのベース領域５の角部５ａが向き合わされた部分にも設けられている。この部分に設けられたｐ型ピラー領域４の４つの角部の上部は、周辺の４つのベース領域５のうちのいずれか１つのベース領域５の角部５ａに接している。ベース領域５の真下に設けられたｐ型ピラー領域４の上部は、ベース領域５の底部に接している。
ベース領域５の表面には、ｎ＋型シリコンのソース領域６が選択的に（例えば、図２に表されるようにリング状に）設けられている。なお、本具体例では、ベース領域５が第１の半導体領域に、ソース領域６が第２の半導体領域に対応する。
図１に表されるように、ソース領域６の内側のベース領域５上、およびソース領域６における内周側の一部の上には、第１の主電極としてのソース電極９が設けられ、ソース領域６はそのソース電極９に電気的に接続されている。
ｎ型ピラー領域３から、ベース領域５を経てソース領域６に至る部分の上には、絶縁膜７が設けられている。絶縁膜７は、例えば、シリコン酸化膜であり、膜厚は約０．１マイクロメータである。なお、絶縁膜７は、チャネル（ｎ型ピラー領域３とソース領域６との間のベース領域５表面）の上に形成されるゲート絶縁膜と、ゲート電極（制御電極）とソース電極間の層間絶縁膜と、をまとめて表したものである。
絶縁膜７の上には、ソース電極９と離間して制御電極８が設けられている。制御電極８は、ベース領域５の輪郭に沿って延び、絶縁膜７上で第１及び第２の方向に周期的に設けられた開口部を有する。すなわち、本具体例では、制御電極８は、格子状に広がっている。ベース領域５は、制御電極８の開口部の下に設けられている。隣り合う４つのベース領域５の角部５ａが向き合わされた部分に設けられたｐ型ピラー領域４は、制御電極８の交差部分の下に位置している。
本具体例では、ｎ型ピラー領域３とｐ型ピラー領域４とが繰り返されたいわゆるスーパージャンクション構造の周期は、そのスーパージャンクション構造の上に設けられる（電極−絶縁膜−半導体）構造の繰り返し周期より小さくなっている。つまり、ｐ型ピラー領域４は、ｎ型ピラー領域３に周囲を囲まれた柱状に設けられ、かつｐ型ベース領域５よりも密に配置されている。
隣り合うｐ型ピラー領域４間のピッチは、図２において２点鎖線で表されるようにａである。すなわち、スーパージャンクション構造の周期がａである。また、図２において１点鎖線で表されるように、隣り合うベース領域５間のピッチはｂである。すなわち、（電極−絶縁膜−半導体）構造の周期はｂである。
そして、本具体例によれば、ｐ型ピラー領域４を柱状に、ベース領域５を島状に設けることで、それぞれの配置レイアウトの自由度が増し、ｐ型ピラー領域４をベース領域５の真下以外の位置にも設けることで、（電極−絶縁膜−半導体）構造の周期ｂは小さくすることなく、スーパージャンクション構造の周期ａのみを小さくできる。
ここで、ａとｂとの関係を考えると、図２から明らかなように、ｂは、ａを等しい二辺とする直角二等辺三角形の斜辺となり、したがって、ｂ＝√２（ルート２）×ａの関係が成り立つ。すなわち、スーパージャンクション構造の周期ａは、（電極−絶縁膜−半導体）構造の周期ｂの１／√２である。
スーパージャンクション構造の周期が、（電極−絶縁膜−半導体）構造の周期ｂと同じである場合（比較例２とする）と比べると、本具体例では、スーパージャンクション構造の周期ａを１／√２にできる。一般に、スーパージャンクション構造の設計に際しては、所望の耐圧を得るべく、（不純物濃度×周期）が一定になるように設計されるので、周期を１／√２にできれば、不純物濃度を√２倍に上げることができ、これにより、オン抵抗を１／√２に低減することができる。そして、これを実現するにあたっては、（電極−絶縁膜−半導体）構造は微細化する必要がないため、ベース領域５を浅くしたり、制御電極８とソース電極９との間隔を狭くするなどのプロセス変更やプロセスマージンの低下が回避できる。また、ベース領域５が浅くなることによってベース領域角部の曲率が大となって電界が集中しやすくなることも回避でき、耐圧低下も防げる。
また、本具体例では、図１８を参照して前述した比較例１とは異なり、柱状のｐ型ピラー領域４が、ベース領域５の真下に設けられ、またｎ型ピラー領域３中にジグザグに配置されてｎ型ピラー領域３の横方向の広がりを規制しているため、チャネルからｎ型ピラー領域３に流れ込んだ電子が、ベース領域５の下方でｎ型ピラー領域３中を横方向に広がることが規制され、このことによっても低オン抵抗化が実現できる。
さらに、格子状に形成された制御電極８の交差部の下にあたるベース領域５の角部５ａにｐ型ピラー領域４を設けることで、ベース領域５の角部５ａへの電界集中を緩和し、高耐圧を得やすい。
スーパージャンクション構造の形成方法としては、特に制限されることはなく、例えば、複数回のイオン注入とエピタキシャル成長を繰り返す方法、第１導電型半導体層中にトレンチを形成し、そのトレンチに第２導電型半導体層の埋め込み成長を行う方法、トレンチを形成した後にトレンチ側壁にイオン注入を行う方法などが採用可能である。
（電極−絶縁膜−半導体）構造の形成は、スーパージャンクション構造の上に絶縁膜７を介して制御電極８を形成した後、これをマスクとしてイオン注入を行い、自己整合的にベース領域５を形成し、さらにそのベース領域５の表面に選択的にソース領域９を形成するといった一般的なＭＯＳ構造形成プロセスで行える。
本具体例の構造を得るに際しては、ｐ型ピラー領域４、制御電極８などのレチクルパターンだけを本具体例に応じたものに変更すればよく、工程の変更はきたさない。よって、工程能力が変わらず、製造歩留まりの低下をまねかない。
以下、本発明の他の具体例について説明する。なお、前出したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
［第２の具体例］
図３は、本発明の第２の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。
図４は、同第２の具体例に係る半導体装置における制御電極のパターンを例示する模式平面図である。
第２の具体例が第１の具体例と異なるのは、制御電極８の交差部の下にあたるベース領域５の角部５ａに設けられたｐ型ピラー領域４の表面に、ｐ型ピラー領域４よりも不純物濃度が大なるｐ型の高濃度領域１０が設けられている点である。このような構造にすることで、ベース領域５の角部５ａへの電界集中をより緩和して、より高耐圧を得やすい。高濃度領域１０は、空乏化する必要がないので、ベース領域５と同等の不純物濃度であることが望ましい。また、図３では、高濃度領域１０はベース領域５と同程度の深さとしているが、ベース領域５よりも深くしてもよい。また、高濃度領域１０は、ベース領域５よりも高濃度にしてもよい。
このような構造は、ベース領域５形成のためのマスクとしても機能する制御電極８の線幅を図４に表すように交差部のみ細く形成した上で、ｐ型不純物のイオン注入を行い、その後の熱処理工程にて、ｐ型ピラー領域４の表面にｐ型不純物を拡散させることで得られる。また、ＭＯＳ構造を形成する前にｐ型ピラー領域４の表面にイオン注入することで、高濃度領域１０を形成してもよい。
［第３の具体例］
図５は、本発明の第３の具体例に係る半導体装置におけるソース領域６ａのパターンを例示する模式平面図である。
本具体例では、ソース領域６ａを、ベース領域５の４辺に対向する位置にのみ設け、角部５ａに対向する位置には設けていない。ベース領域５の角部５ａには、ｐ型ピラー領域４が接して設けられているため電流経路とはならない。このため、ベース領域５の角部５ａにソース領域を設けなくてもオン抵抗は変化しない。
電界強度が高くなりやすくアバランシェ電流が流れやすい角部５ａにソース領域６ａを形成しないことで、ソース領域６ａ、ベース領域５、ｎ型ピラー領域３からなる寄生バイポーラトランジスタが動作し難くなり、高アバランシェ耐量が得られるという利点がある。
［第４の具体例］
図６は、本発明の第４の具体例に係る半導体装置におけるベース領域５とｐ型ピラー領域２４との配置関係を例示する模式平面図である。
本具体例では、第１の具体例と同様に、制御電極８は格子状に形成され、その格子の目の位置に四辺形状のベース領域５が設けられている。そして、１つのベース領域５の下には、４つのｐ型ピラー領域２４が設けられている。４つのｐ型ピラー領域２４のそれぞれは、１つのベース領域５の四隅付近に配置されている。
縦と横の直交する２方向について、ベース領域５は等間隔に配列され、ｐ型ピラー領域２４についても、同じく縦と横の直交する２方向について等間隔に配列されている。したがって、スーパージャンクション構造の周期を、（電極−絶縁膜−半導体）構造の周期ｂと同じにした場合と比べて、スーパージャンクション構造の周期ａは１／２となる。この結果、ピラー領域の不純物濃度を２倍にすることが可能となり、オン抵抗を１／２にすることができる。
［第５の具体例］
図７は、本発明の第５の具体例に係る半導体装置要部の断面及び平面構造を例示する模式斜視図である。
図８は、同第５の具体例に係る半導体装置におけるｐ型ベース領域とｐ型ピラー領域との配置関係を例示する模式平面図である。
本具体例では、ｐ型シリコンのベース領域（第１の半導体領域）５５の平面形状は、図８に表されるように、正六角形状を呈している。上述までの具体例のような四角形状のベース領域５に比べて、正六角形状のベース領域５５は、より密に設けることができる。
ｐ型ピラー領域３４は、第１の具体例と同様、周囲をｎ型ピラー領域３によって囲まれた柱状を呈し、ベース領域５５の真下に加えて、隣り合う３つのベース領域５５の角部（頂点）５５ａが向き合わされた部分にも設けられている。この部分に設けられたｐ型ピラー領域３４の上部は、周辺の３つのベース領域５５の角部５５ａに接している。ベース領域５５の真下に設けられたｐ型ピラー領域３４の上部は、ベース領域５５の底部に接している。
ベース領域５５及びｐ型ピラー領域３４は共に周期的に配置され、ｐ型ピラー領域３４の方がベース領域５５よりも配置密度が大きい。すなわち、ｐ型ピラー領域３４の方がベース領域５５よりも繰り返し周期が小さい。
ベース領域５５の表面には、ｎ＋型シリコンのソース領域（第２の半導体領域）５６が、ベース領域５５の輪郭に沿って六角形のリング状に設けられている。ソース領域５６及びベース領域５５上に設けられた第１の主電極としてのソース電極３９も、ベース領域５５と同様に正六角形状の平面形状を有する。
ｎ型ピラー領域３から、ベース領域５５を経てソース領域５６に至る部分の上には、絶縁膜７が設けられ、この絶縁膜７の上には、ソース電極３９と離間して制御電極３８が設けられている。制御電極３８は、ベース領域５５の輪郭に沿って延び、絶縁膜７上で第１及び第２の方向に周期的に設けられた開口部を有する。ベース領域５５は、制御電極３８の開口部の下に設けられている。隣り合う３つのベース領域５５の角部５５ａが向き合わされた部分に設けられたｐ型ピラー領域３４は、制御電極３８の交差部分の下に位置している。
隣り合うｐ型ピラー領域３４間のピッチは、図８において２点鎖線で表されるようにａである。すなわち、スーパージャンクション構造の周期がａである。また、図８において１点鎖線で表されるように、隣り合うベース領域５５間のピッチはｂである。すなわち、（電極−絶縁膜−半導体）構造の周期はｂである。
そして、本具体例においても、ｐ型ピラー領域３４を柱状に、ベース領域５５を島状に設けることで、それぞれの配置レイアウトの自由度が増し、ｐ型ピラー領域３４をベース領域５５の真下以外の位置にも設けることで、（電極−絶縁膜−半導体）構造の周期ｂは小さくすることなく、スーパージャンクション構造の周期ａのみを小さくできる。
ここで、図８において斜線で表された、３０°と６０°の角を有する直角三角形を考えると、この直角三角形の辺の比から、ｂ＝√３（ルート３）×ａの関係が成り立つ。すなわち、スーパージャンクション構造の周期ａは、（電極−絶縁膜−半導体）構造の周期ｂの１／√３である。
したがって、スーパージャンクション構造の周期が、（電極−絶縁膜−半導体）構造の周期ｂと同じである場合に比べて、スーパージャンクション構造の周期ａを１／√３にでき、よって不純物濃度を√３倍に上げることができ、オン抵抗を１／√３に低減することができる。そして、これを実現するにあたっては、（電極−絶縁膜−半導体）構造は微細化する必要がないため、ベース領域を浅くしたり、制御電極とソース電極間を狭くするなどのプロセス変更やプロセスマージンの低下が回避できる。
また、第１の具体例と同様、柱状のｐ型ピラー領域３４が、ベース領域５５の真下に設けられ、またｎ型ピラー領域３中にジグザグに配置されてｎ型ピラー領域３の横方向の広がりを規制しているため、チャネルからｎ型ピラー領域３に流れ込んだ電子が、ベース領域５５の下方でｎ型ピラー領域３中を横方向に広がることが規制され、このことによっても低オン抵抗化が実現できる。
さらに、周期的に設けられた開口部を有する制御電極３８の交差部の下にあたるベース領域５５の角部５５ａにｐ型ピラー領域３４を設けることで、ベース領域５５の角部５５ａへの電界集中を緩和し、高耐圧を得やすい。
［第６の具体例］
図９は、本発明の第６の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。
本具体例が前述の第５の具体例と異なるのは、制御電極３８の交差部の下にあたるベース領域５５の角部５５ａに設けられたｐ型ピラー領域３４の表面に、ｐ型ピラー領域３４よりも不純物濃度が大なるｐ型の高濃度領域４０が設けられている点である。このような構造にすることで、ベース領域５５の角部５５ａへの電界集中をより緩和して、より高耐圧を得やすい。高濃度領域４０は、空乏化する必要がないので、ベース領域５５と同等の不純物濃度であることが望ましい。
このような構造は、図４を参照して前述したように、ベース領域５５形成のためのマスクとしても機能する制御電極３８の線幅を交差部のみ細く形成した上で、ｐ型不純物のイオン注入を行い、その後の熱処理工程にて、ｐ型ピラー領域３４の表面にｐ型不純物を拡散させることで得られる。また、ＭＯＳ構造を形成する前にｐ型ピラー領域３４の表面にイオン注入することで、高濃度領域４０を形成してもよい。
［第７の具体例］
図１０は、本発明の第７の具体例に係る半導体装置におけるソース領域５６ａのパターンを例示する模式平面図である。
本具体例では、ソース領域５６ａを、ベース領域５５の６辺に対向する位置にのみ設け、角部５５ａに対向する位置には設けていない。ベース領域５５の角部５５ａには、ｐ型ピラー領域３４が接して設けられているため電流経路とはならない。このため、ベース領域５５の角部５５ａにソース領域を設けなくてもオン抵抗は変化しない。
電界強度が高くなりやすくアバランシェ電流が流れやすい角部５５ａにソース領域５６ａを形成しないことで、ソース領域５６ａ、ベース領域５５、ｎ型ピラー領域３からなる寄生バイポーラトランジスタが動作し難くなり、高アバランシェ耐量が得られるという利点がある。
［第８の具体例］
図１１は、本発明の第８の具体例に係る半導体装置におけるベース領域５５とｐ型ピラー領域３４との配置関係を例示する模式平面図である。
本具体例では、第５の具体例と同様に、正六角形状のベース領域５５が設けられ、そのベース領域５５の輪郭に沿って延在する制御電極３８が第１及び第２の方向に周期的に設けられた開口部を有する。そして、１つのベース領域５５の下には、４つのｐ型ピラー領域４４が設けられている。
ベース領域５５はピッチｂで周期的に配置され、ｐ型ピラー領域４４は、ピッチｂの半分のピッチａで周期的に配置されている。したがって、スーパージャンクション構造の周期を、（電極−絶縁膜−半導体）構造の周期ｂと同じにした場合と比べて、スーパージャンクション構造の周期ａは１／２となる。この結果、ピラー領域の不純物濃度を２倍にすることが可能となり、オン抵抗を１／２にすることができる。
［第９の具体例］
図１２は、本発明の第９の具体例に係る半導体装置要部の断面及び平面構造を例示する模式斜視図である。
本具体例では、ベース領域５に隣接するｎ型ピラー領域３の上部に、ｎ型ピラー領域３よりもｎ型の不純物濃度が大なる高濃度領域１１を設けている。これにより、チャネルからｎ型ピラー領域３に至る電流経路の抵抗を低減でき、低オン抵抗を図れる。
［第１０の具体例］
図１３は、本発明の第１０の具体例に係る半導体装置要部の断面及び平面構造を例示する模式斜視図である。
本具体例においても、第９の具体例と同様、ベース領域５に隣接するｎ型ピラー領域３の上部に、ｎ型ピラー領域３よりもｎ型の不純物濃度が大なる高濃度領域１６を設けているが、その高濃度領域１６の深さをベース領域５よりも深くすることで、ベース領域５下でのキャリアの広がり抵抗を小さくすることができる。
［第１１の具体例］
図１４は、本発明の第１１の具体例に係る半導体装置要部の断面及び平面構造を例示する模式斜視図である。
本具体例では、制御電極８の交差部の下にあたるベース領域５の角部５ａに設けられたｐ型ピラー領域４の表面に、ｐ型ピラー領域４よりも不純物濃度が大なるｐ型の高濃度領域１０を設けて角部５ａへの電界集中を緩和して高耐圧化を図ると共に、ベース領域５に隣接するｎ型ピラー領域３の上部に、ｎ型ピラー領域３よりもｎ型の不純物濃度が大なる高濃度領域１１を設けて低オン抵抗化を図っている。
［第１２の具体例］
図１５は、本発明の第１２の具体例に係る半導体装置要部の断面構造を例示する模式断面図である。
ベース領域５を浅く形成することで、（電極−絶縁膜−半導体）構造を微細化することができる。しかし、ベース領域５を浅くすると、特に素子終端部のベース領域５端部に強い電界が作用しやすく、耐圧が低下してしまう。そこで、本具体例では、素子終端部に、ベース領域５よりも深いガードリング１２を形成することで、ベース領域端部への電界集中を抑えて、高耐圧を維持することができる。
素子終端部に設けられたガードリング１２は、ゲートしきい値電圧に影響を与えないので不純物濃度の制約を受けないが、アバランシェ降伏により生じたホールを速やかに排出するために、ガードリング１２の不純物濃度はベース領域５よりも高いことが望ましい。
また、本具体例では、ガードリング１２の外側にｐ型のリサーフ（Reduced Surface Field）１３を有する終端構造としているが、これに限らず、フィールドプレート構造やガードリング構造などの他の終端構造を採用してもよい。また、スーパージャンクション構造および（電極−絶縁膜−半導体）構造の平面パターンは、終端構造に依存しないので、素子部の構造としては前述したどの具体例も採用できる。
また、本具体例では、素子終端部にもスーパージャンクション構造を設けているが、スーパージャンクション構造を設けず、高抵抗層や、ｎ型ピラー領域３よりも不純物濃度が低いｎ−型領域を設けてもよい。さらには、素子終端部のスーパージャンクション構造は、オン抵抗に影響しないので、不純物濃度が小さい、もしくは、スーパージャンクション構造の周期が小さくてもよい。終端部のスーパージャンクション構造の不純物濃度を小さく、もしくは、周期を小さくすることで終端部の耐圧が高くなり、高耐圧が得られやすくなる。
［第１３の具体例］
図１６は、本発明の第１３の具体例に係る半導体装置要部の断面及び平面構造を例示する模式斜視図である。
本具体例では、ｐ型ピラー領域５４の不純物量が、縦方向に一様ではなく、ソース電極９からドレイン電極１に向かって徐々に減少している。ここでの不純物量とは、ピラー領域中に含まれる不純物の量であり、不純物濃度［ｃｍ−３］とピラー領域断面積［ｃｍ−２］との積である。このため、ソース電極９からドレイン電極１に向かって、ｐ型ピラー領域５４の不純物濃度と断面積の少なくともどちらか一方を減少させれば本具体例の構造が得られる。
このようにソース電極９からドレイン電極１に向かって徐々に不純物量が変化するピラープロファイルとすることで、ピラー不純物量がばらついた場合の耐圧変化を小さくすることができる。また、アバランシェ降伏が、スーパージャンクション構造の中央部で生じやすくなり、高いアバランシェ耐量を実現することができる。不純物量の変化の程度は、ピラー領域下部の濃度に対して、上部の濃度が１．２倍〜２．３倍となっていることが望ましい。
このような不純物量のプロファイルは、イオン注入と埋め込み結晶成長を繰り返してスーパージャンクション構造を形成する場合には、イオン注入のドーズ量を変化させることで実現可能である。また、トレンチを形成した後、トレンチ内を結晶成長により埋め込むことでスーパージャンクション構造を形成する場合には、トレンチをストレートにではなく、テーパー状にすることで実現可能である。
また、本具体例では、ｐ型ピラー領域５４の不純物量を変化させるとしたが、ｎ型ピラー領域５３の不純物量を、ソース電極９からドレイン電極１へ向かって徐々に増加させてもよい。あるいは、ｐ型ピラー領域５４とｎ型ピラー領域５３の両方の不純物量を変化させてもよい。
［第１４の具体例］
図１７は、本発明の第１４の具体例に係る半導体装置要部の断面及び平面構造を例示する模式斜視図である。
本具体例では、スーパージャンクション構造と、ｎ＋型のドレイン層２との間に、ｎ型ピラー領域３よりも不純物濃度が低いｎ−型の半導体層１５が設けられている。この半導体層１５を設けることで、素子の耐圧は、スーパージャンクション構造の耐圧と、半導体層１５の耐圧の和となり、より高耐圧化が可能となる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
以上説明した構造において、各要素の導電型を逆にしてもよい。
ベース領域の平面形状、ベース領域と第２導電型ピラー領域との配置レイアウト、制御電極の平面パターンなどは、上述の具体例で挙げたもの以外も採用可能である。
半導体としては、シリコンに限らず、例えば、化合物半導体（炭化シリコンや窒化ガリウムなど）、ダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。
また、ＭＯＳＦＥＴに限らず、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）との混載素子、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも本発明は適用可能である。
本発明の第１の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。 同第１の具体例に係る半導体装置におけるベース領域とｐ型ピラー領域との配置関係を例示する模式平面図である。 本発明の第２の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。 同第２の具体例に係る半導体装置における制御電極のパターンを例示する模式平面図である。 本発明の第３の具体例に係る半導体装置におけるソース領域のパターンを例示する模式平面図である。 本発明の第４の具体例に係る半導体装置におけるベース領域とｐ型ピラー領域との配置関係を例示する模式平面図である。 本発明の第５の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。 同第５の具体例に係る半導体装置におけるベース領域とｐ型ピラー領域との配置関係を例示する模式平面図である。 本発明の第６の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。 本発明の第７の具体例に係る半導体装置におけるソース領域のパターンを例示する模式平面図である。 本発明の第８の具体例に係る半導体装置におけるベース領域とｐ型ピラー領域との配置関係を例示する模式平面図である。 本発明の第９の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。 本発明の第１０の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。 本発明の第１１の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。 本発明の第１２の具体例に係る半導体装置の要部の断面構造を例示する模式断面図である。 本発明の第１３の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。 本発明の第１４の具体例に係る半導体装置の要部の断面及び平面構造を例示する模式斜視図である。 比較例の半導体装置の要部の断面及び平面構造を例示する模式斜視図である。
符号の説明
１…ドレイン電極（第２の主電極）、２…ドレイン層（半導体層）、３…ｎ型ピラー領域（第１の半導体ピラー領域）、４…ｐ型ピラー領域（第２の半導体ピラー領域）、５…ベース領域（第１の半導体領域）、５ａ…角部、６，６ａ…ソース領域（第２の半導体領域）、７…絶縁膜、８…制御電極、９…ソース電極（第１の主電極）、１２…ガードリング、１３…リサーフ、１４…絶縁膜、２４…ｐ型ピラー領域（第２の半導体ピラー領域）、３４…ｐ型ピラー領域（第２の半導体ピラー領域）、３８…制御電極、３９…ソース領域（第２の半導体領域）、４４…ｐ型ピラー領域（第２の半導体ピラー領域）、５３…ｎ型ピラー領域（第１の半導体ピラー領域）、５４…ｐ型ピラー領域（第２の半導体ピラー領域）、５５…ベース領域（第１の半導体領域）、５５ａ…角部、５６，５６ａ…ソース領域（第２の半導体領域）

Claims (5)

  1. 第１導電型の半導体層と、
    前記半導体層の主面上に周期的に設けられた複数の柱状の第１導電型の第１の半導体ピラー領域と、
    前記第１の半導体ピラー領域に隣接して前記半導体層の前記主面上に設けられた複数の柱状の第２導電型の第２の半導体ピラー領域と、
    前記第２の半導体ピラー領域の上部に接して設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
    前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の主電極と、
    前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    前記半導体層の前記主面の反対側に設けられた第２の主電極と、
    を備え、
    前記制御電極は、前記絶縁膜に対して略平行な第１及び第２の方向に周期的に設けられた開口部を有し、
    前記制御電極の前記開口部の下に、前記第１の半導体領域が設けられ、
    前記複数の柱状の第２の半導体ピラー領域の配列の周期は、前記開口部の第１及び第２の方向の周期よりも小さいことを特徴とする半導体装置。
  2. 前記第１の半導体領域に複数の前記第２の半導体ピラー領域が接しており、
    前記第１の半導体領域の真下に少なくとも一つの前記第２の半導体ピラー領域が設けられていることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の半導体ピラー領域は、前記第１の半導体領域の真下に加えて、前記第１の半導体領域の角部にも設けられていることを特徴とする請求項２記載の半導体装置。
  4. 前記第１の半導体領域の角部に設けられた前記第２の半導体ピラー領域の表面に、前記第２の半導体ピラー領域よりも不純物濃度が大なる高濃度領域を設けたことを特徴とする請求項３記載の半導体装置。
  5. 前記第１の半導体領域が四角形状もしくは六角形状に形成されていることを特徴とする請求項３記載の半導体装置。

JP2005345169A 2005-11-30 2005-11-30 半導体装置 Expired - Fee Related JP4996848B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005345169A JP4996848B2 (ja) 2005-11-30 2005-11-30 半導体装置
US11/563,483 US7372100B2 (en) 2005-11-30 2006-11-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005345169A JP4996848B2 (ja) 2005-11-30 2005-11-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2007150142A true JP2007150142A (ja) 2007-06-14
JP4996848B2 JP4996848B2 (ja) 2012-08-08

Family

ID=38179727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005345169A Expired - Fee Related JP4996848B2 (ja) 2005-11-30 2005-11-30 半導体装置

Country Status (2)

Country Link
US (1) US7372100B2 (ja)
JP (1) JP4996848B2 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088159A (ja) * 2007-09-28 2009-04-23 Fuji Electric Device Technology Co Ltd 半導体装置
JP2009158920A (ja) * 2007-12-04 2009-07-16 Nissan Motor Co Ltd 半導体装置
JP2011119425A (ja) * 2009-12-03 2011-06-16 Renesas Electronics Corp 半導体装置
WO2011093473A1 (ja) * 2010-01-29 2011-08-04 富士電機システムズ株式会社 半導体装置
WO2011135995A1 (ja) * 2010-04-26 2011-11-03 三菱電機株式会社 半導体装置
JP2012204379A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 電力用半導体装置
JP2013243399A (ja) * 2013-08-05 2013-12-05 Fuji Electric Co Ltd 半導体装置
JP2015015493A (ja) * 2014-09-12 2015-01-22 ローム株式会社 半導体装置
JP2016015378A (ja) * 2014-07-01 2016-01-28 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016015377A (ja) * 2014-07-01 2016-01-28 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2017228793A (ja) * 2008-09-01 2017-12-28 ローム株式会社 半導体装置およびその製造方法
WO2019065462A1 (ja) * 2017-09-27 2019-04-04 株式会社デンソー 炭化珪素半導体装置
US10727318B2 (en) 2010-03-30 2020-07-28 Rohm Co., Ltd. Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7462909B2 (en) * 2005-06-20 2008-12-09 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP4800286B2 (ja) * 2007-10-16 2011-10-26 Ｏｋｉセミコンダクタ株式会社 半導体装置とその製造方法
US20090159927A1 (en) * 2007-12-21 2009-06-25 Infineon Technologies Austria Ag Integrated circuit device and method for its production
JP2010103337A (ja) * 2008-10-24 2010-05-06 Toshiba Corp 電力用半導体装置
US9312330B2 (en) * 2009-07-15 2016-04-12 Fuji Electric Co., Ltd. Super-junction semiconductor device
JP2011040675A (ja) * 2009-08-18 2011-02-24 Sumitomo Electric Ind Ltd 半導体装置
JP5136674B2 (ja) 2010-07-12 2013-02-06 株式会社デンソー 半導体装置およびその製造方法
JP2013175655A (ja) * 2012-02-27 2013-09-05 Toshiba Corp 電力用半導体装置及びその製造方法
US9184277B2 (en) 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
US9209292B2 (en) 2013-07-18 2015-12-08 Infineon Technologies Austria Ag Charge compensation semiconductor devices
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016162861A (ja) 2015-02-27 2016-09-05 株式会社東芝 半導体装置
CN112635549A (zh) * 2020-12-29 2021-04-09 江苏捷捷微电子股份有限公司 一种超结mosfet器件结构及制造方法
US11616123B2 (en) * 2021-02-12 2023-03-28 Alpha And Omega Semiconductor International Lp Enhancement on-state power semiconductor device characteristics utilizing new cell geometries
CN117690968B (zh) * 2024-02-02 2024-05-28 深圳天狼芯半导体有限公司 一种mos管及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267568A (ja) * 2000-03-17 2001-09-28 Fuji Electric Co Ltd 半導体素子および半導体素子の製造方法
JP2005085990A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 電力用半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US6081009A (en) 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
JP4240752B2 (ja) * 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
JP4088033B2 (ja) * 2000-11-27 2008-05-21 株式会社東芝 半導体装置
EP1267415A3 (en) 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US7166890B2 (en) 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
JP4536366B2 (ja) 2003-12-22 2010-09-01 株式会社豊田中央研究所 半導体装置とその設計支援用プログラム
JP4867131B2 (ja) 2004-01-15 2012-02-01 富士電機株式会社 半導体装置およびその製造方法
JP2005322700A (ja) * 2004-05-06 2005-11-17 Toshiba Corp 半導体装置及びその製造方法
US7462909B2 (en) * 2005-06-20 2008-12-09 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267568A (ja) * 2000-03-17 2001-09-28 Fuji Electric Co Ltd 半導体素子および半導体素子の製造方法
JP2005085990A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 電力用半導体装置

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088159A (ja) * 2007-09-28 2009-04-23 Fuji Electric Device Technology Co Ltd 半導体装置
JP2009158920A (ja) * 2007-12-04 2009-07-16 Nissan Motor Co Ltd 半導体装置
JP2017228793A (ja) * 2008-09-01 2017-12-28 ローム株式会社 半導体装置およびその製造方法
US10672900B2 (en) 2008-09-01 2020-06-02 Rohm Co., Ltd. Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same
JP2019145849A (ja) * 2008-09-01 2019-08-29 ローム株式会社 半導体装置およびその製造方法
US10217856B2 (en) 2008-09-01 2019-02-26 Rohm Co., Ltd. Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same
JP2011119425A (ja) * 2009-12-03 2011-06-16 Renesas Electronics Corp 半導体装置
JPWO2011093473A1 (ja) * 2010-01-29 2013-06-06 富士電機株式会社 半導体装置
JP5652407B2 (ja) * 2010-01-29 2015-01-14 富士電機株式会社 半導体装置および半導体装置の製造方法
US9087893B2 (en) 2010-01-29 2015-07-21 Fuji Electric Co., Ltd. Superjunction semiconductor device with reduced switching loss
WO2011093473A1 (ja) * 2010-01-29 2011-08-04 富士電機システムズ株式会社 半導体装置
US10727318B2 (en) 2010-03-30 2020-07-28 Rohm Co., Ltd. Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film
US10062758B2 (en) 2010-04-26 2018-08-28 Mitsubishi Electric Corporation Semiconductor device
US8860039B2 (en) 2010-04-26 2014-10-14 Mitsubishi Electric Corporation Semiconductor device
JP5619152B2 (ja) * 2010-04-26 2014-11-05 三菱電機株式会社 半導体装置
KR101464846B1 (ko) * 2010-04-26 2014-11-25 미쓰비시덴키 가부시키가이샤 반도체 장치
JP2014225713A (ja) * 2010-04-26 2014-12-04 三菱電機株式会社 半導体装置
WO2011135995A1 (ja) * 2010-04-26 2011-11-03 三菱電機株式会社 半導体装置
JPWO2011135995A1 (ja) * 2010-04-26 2013-07-18 三菱電機株式会社 半導体装置
JP2012204379A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 電力用半導体装置
JP2013243399A (ja) * 2013-08-05 2013-12-05 Fuji Electric Co Ltd 半導体装置
JP2016015377A (ja) * 2014-07-01 2016-01-28 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016015378A (ja) * 2014-07-01 2016-01-28 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015015493A (ja) * 2014-09-12 2015-01-22 ローム株式会社 半導体装置
WO2019065462A1 (ja) * 2017-09-27 2019-04-04 株式会社デンソー 炭化珪素半導体装置
JP2019062126A (ja) * 2017-09-27 2019-04-18 株式会社デンソー 炭化珪素半導体装置

Also Published As

Publication number Publication date
JP4996848B2 (ja) 2012-08-08
US7372100B2 (en) 2008-05-13
US20070132012A1 (en) 2007-06-14

Similar Documents

Publication Publication Date Title
JP4996848B2 (ja) 半導体装置
JP4635067B2 (ja) 半導体装置及びその製造方法
JP5002148B2 (ja) 半導体装置
JP5196980B2 (ja) 半導体装置
KR101018870B1 (ko) 반도체 장치
JP2006278826A (ja) 半導体素子及びその製造方法
JP2008182054A (ja) 半導体装置
JP2007173418A (ja) 半導体装置
KR101941295B1 (ko) 반도체 소자
JP5342752B2 (ja) 半導体装置
JP5297706B2 (ja) 半導体装置
JP2008016461A (ja) 半導体装置
JP2007281034A (ja) 電力用半導体素子
US20090273031A1 (en) Semiconductor device
JP2013102213A (ja) 半導体素子
JP5201307B2 (ja) 半導体装置
TWI741185B (zh) 半導體裝置及半導體裝置之製造方法
JP6129117B2 (ja) 半導体装置及びその製造方法
CN115274816A (zh) 一种高阻衬底tsv接地的超结ldmos器件及其制作方法
KR20110082676A (ko) 전하 균형 전력 디바이스 및 그 제조 방법
JP2015070185A (ja) 半導体装置及びその製造方法
JP2009105219A (ja) 半導体装置
KR101127501B1 (ko) 트렌치 게이트 구조를 가지는 전력 반도체 소자
JP2019160901A (ja) 半導体装置
JP5528076B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080805

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120209

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120420

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120514

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150518

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150518

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees