JP2014060301A - 電力用半導体装置及びその製造方法 - Google Patents

Abstract

【課題】占有面積が小さく順方向電圧が小さいＳＢＤを備えた電力用半導体装置の提供。
【解決手段】本発明の実施形態に係る電力用半導体装置は、第１の電極と第２の電極との間を流れる電流をゲート電極により制御する電力用半導体装置であり、第１導電形の半導体層１０と、第１導電形の第１の半導体層２１と、ショットキー電極２８と、を備える。半導体層１０は、底部１９と、底部から底部の上面に垂直な第１の方向に突出し底部の上面に平行な第２の方向に沿って延伸する第１の柱状体１１及び第２の柱状体１２、を有する。半導体層は、第１の電極と電気的に接続される。第１の半導体層は、第１の柱状体の側壁上、底部の上面上、及び第２の柱状体の側壁上に連続するように設けられる。ショットキー電極は、第１の柱状体と第２の柱状体との間で第１の方向に沿って延伸して第１の半導体層とショットキー接合を形成し、第２の電極と電気的に接続される。
【選択図】図１

Description

本発明の実施の形態は、電力用半導体装置及びその製造方法に関する。

同期整流型のＤＣ−ＤＣコンバータでは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びこれに逆並列接続されたＳＢＤ（Schottky Barrier Diode)が用いられる。ＳＢＤは、ｐ−ｎ接合ダイオードと比べて順方向電圧が低いため、ＤＣ−ＤＣコンバータの電力効率を向上させる。また、ＳＢＤは、逆回復特性に優れているため、ＤＣ−ＤＣコンバータの高速動作が可能となる。ＭＯＳＦＥＴとＳＢＤがそれぞれ別のチップで供給されると、両者を電気的に接続する配線の抵抗及びインダクタンスにより、ＤＣ−ＤＣコンバータの電力効率が低下してしまう。これを防ぐために、同一チップ内でＳＢＤと逆並列接続されたＭＯＳＦＥＴが供給される。ＳＢＤは、チップ内の同一平面においてＭＯＳＦＥＴが形成された領域に隣接し、チップに水平方向と平行なショットキー接合を有する。このため、ＳＢＤのさらなる順方向電圧を低減するためには、ＳＢＤの占める領域が大きくなるため、チップコストの増大をもたらす。占有面積が小さく順方向電圧が小さいＳＢＤを備えた電力用半導体装置が望まれる。

特開２００８−２１９３０号公報

占有面積が小さく順方向電圧が小さいＳＢＤを備えた電力用半導体装置を提供する。

本発明の実施形態に係る電力用半導体装置は、第１の電極と、第２の電極と、ゲート電極と、を有し、第１の電極と第２の電極との間を流れる電流をゲート電極により制御する、電力用半導体装置であり、第１導電形の半導体層と、第１導電形の第１の半導体層と、ショットキー電極と、を備える。第１導電形の半導体層は、底部と、底部から底部の上面に垂直な第１の方向に突出し底部の上面に平行な第２の方向に沿って延伸する第１の柱状体と、底部から第１の方向に突出し第２の方向に沿って延伸し第１の方向及び第２の方向に直交する第３の方向において第１の柱状体と離間する第２の柱状体と、を有する。第１導電形の半導体層は、第１の電極と電気的に接続される。第１導電形の第１の半導体層は、第１の柱状体の側壁上、底部の上面上、及び第２の柱状体の側壁上に連続するように設けられ、半導体層よりも第１導電形の不純物濃度が低い。ショットキー電極は、第１の柱状体と第２の柱状体との間で第１の方向及び第２の方向に沿って延伸し、第１の柱状体と平行な面で第１の半導体層とショットキー接合を形成し、第２の電極と電気的に接続される。

（ａ）第１の実施形態に係る電力用半導体装置の要部模式平面図、及び（ｂ）（ａ）のＡ−Ａ線における要部模式断面図。 （ａ）〜（ｄ）第１の実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図。 第１の実施形態の変形例１に係る電力用半導体装置の要部模式断面図。 第１の実施形態の変形例２に係る電力用半導体装置の要部模式断面図。 第１の実施形態の変形例３に係る電力用半導体装置の要部模式断面図。 第１の実施形態の変形例４に係る電力用半導体装置の要部模式断面図。 （ａ）第２の実施形態に係る電力用半導体装置の要部模式平面図、及び（ｂ）（ａ）のＢ−Ｂ線における要部模式断面図。 第３の実施形態に係る電力用半導体装置の要部模式平面図。 第４の実施形態に係る電力用半導体装置の要部模式平面図。 第５の実施形態に係る電力用半導体装置の要部模式平面図。 （ａ）第６の実施形態に係る電力用半導体装置の要部模式平面図、及び（ｂ）（ａ）のＣ−Ｃ線における要部模式断面図。 （ａ）〜（ｄ）第６の実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図。 （ａ）第６の実施形態に係る電力用半導体装置の製造工程の一部の要部模式平面図、及び（ｂ）（ａ）のＣ−Ｃ線における要部模式断面図。 （ａ）第６の実施形態に係る電力用半導体装置の製造工程の一部の要部模式平面図、及び（ｂ）（ａ）のＣ−Ｃ線における要部模式断面図。 第７の実施形態に係る電力用半導体装置の要部模式断面図。 第８の実施形態に係る電力用半導体装置の要部模式断面図。 第９の実施形態に係る電力用半導体装置の要部模式断面図。 （ａ）及び（ｂ）第９の実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図。 （ａ）及び（ｂ）第９の実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図。 （ａ）及び（ｂ）第９の実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図。 第９の実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図。 第１０の実施形態に係る電力用半導体装置の要部模式平面図。 第１１の実施形態に係る電力用半導体装置の要部模式平面図。 第１２の実施形態に係る電力用半導体装置の要部模式平面図。 第１３の実施形態に係る電力用半導体装置の要部模式平面図。 第１４の実施形態に係る電力用半導体装置の要部模式平面図。 第１５の実施形態に係る電力用半導体装置の要部模式平面図。

以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＡｌＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ^＋、ｎ、ｎ⁻で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ^＋、ｐ、ｐ⁻の順にｐ形不純物濃度が低いものとする。

（第１の実施形態）
図１を用いて、本発明の第１の実施形態に係る電力用半導体装置を説明する。図１（ａ）は、第１の実施形態に係る電力用半導体装置の要部模式平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ線における断面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。

本実施形態に係る電力用半導体装置は、第１の電極と、第２の電極と、複数のゲート電極と、を備え、第１の電極と第２の電極との間を流れる電流をゲート電極が制御する電力用半導体装置であって、例えばＭＯＳＦＥＴである。第１の電極は、ドレイン電極であり、第２の電極は、ソース電極である。

本実施形態に係るＭＯＳＦＥＴは、図１に示したように、ｎ^＋形ドレイン層（第１導電形の半導体層）１０と、ｎ⁻形ドリフト層（第１導電形の第１の半導体層）２１と、ｐ形ベース層（第２導電形の第２の半導体層）２２と、ｎ^＋形ソース層（第１導電形の第３の半導体層）２３と、ショットキー電極２８と、複数のゲート電極２６と、ソース電極と、ドレイン電極とを備える。なお、ソース電極と、ドレイン電極は、特に必要な場合を除いて図示を省略する。

ｎ^＋形ドレイン層１０は、底部１９と、底部１９から底部１９の上面に垂直なＺ方向（第１の方向）に突出し、底部の上面に平行なＹ方向（第２の方向）に沿って延伸する第１の柱状体１１と、底部１９からＺ方向に突出しＹ方向に沿って延伸し、Ｚ方向及びＹ方向に直交するＸ方向（第３の方向）において第１の柱状体と離間する第２の柱状体１２と、を有する。ドレイン層の底部１９の下面には、ドレイン電極が電気的に接続される。

ｎ⁻形ドリフト層２１は、第１の柱状体１１の側壁上と、底部１９の上面上と、第２の柱状体１２の側壁上に、連続してこれらを覆うように設けられる。すなわち、第１の柱状体１１と第２の柱状体１２との間では、ｎ⁻形ドリフト層２１が、第１の柱状体１１の側壁上から、底部１９の上面上を通り、第２の柱状体１２の側壁上まで延伸する。ｎ⁻形ドリフト層２１は、ｎ^＋形ドレイン層１０よりもｎ形不純物の濃度が低い。

ｐ形ベース層２２は、ｎ⁻形ドリフト層２１を介して、第１の柱状体１１の側壁上、底部１９の上面上、及び第２の柱状体１２の側壁上に、連続してこれらを覆うように設けられる。すなわち、第１の柱状体１１と第２の柱状体１２との間では、ｐ形ベース層２２は、ｎ⁻形ドリフト層２１を介して、第１の柱状体１１の側壁から、底部１９の上面を通り、第２の柱状体１２の側壁まで、ｎ⁻形ドリフト層２１上を延伸する。

ｎ^＋形ソース層２３は、ｎ⁻形ドリフト層２１及びｐ形ベース層２２を介して、第１の柱状体１１の側壁上、底部１９の上面上、及び第２の柱状体１２の側壁上に、連続してこれらを覆うように設けられる。ｎ^＋形ソース層２３は、ｎ⁻形ドリフト層２１よりもｎ形不純物の濃度が高い。ｎ^＋形ソース層２３は、Ｘ方向において、ｐ形ベース層２２に挟まれる。ｐ形ベース層２２は、Ｘ方向において、内側にｎ^＋形ソース層２３を有し外側でｎ⁻形ドリフト層２１に挟まれる。ｎ⁻形ドリフト層２１は、Ｘ方向において、第１の柱状体１１及び第２の柱状体１２に挟まれる。

すなわち、ｎ^＋形ソース層２３は、第１の柱状体１１と第２の柱状体１２の中央にありＺ方向に延伸する。Ｘ方向に沿って、Ｚ方向に延伸するｐ形ベース層２２がｎ^＋形ソース層２３に隣接し、Ｚ方向に延伸するｎ⁻形ドリフト層２１がｐ形ベース層２２に隣接する。第１の柱状体１１または第２の柱状体１２が、ｎ⁻形ドリフト層２１に隣接する。

ｎ^＋形ドレイン層１０、ｎ⁻形ドリフト層２１、ｐ形ベース層２２、及びｎ^＋形ソース層２３は、半導体層であり、例えばシリコン（Ｓｉ）である。ｎ形不純物は、例えばリン（Ｐ）で有り、ｐ形不純物は、例えばホウ素（Ｂ）である。

複数の第１のトレンチＴ１が、Ｙ方向に沿って離間して設けられる。複数の第１のトレンチＴ１は、Ｘ方向に沿ってｎ⁻形ドリフト層２１中から、ｐ形ベース層２２中を通り、ｎ^＋形ソース層２３中に延伸し、且つ、ｎ⁻形ドリフト層２１中、ｐ形ベース層２２中、及びｎ^＋形ソース層２３中を、Ｚ方向に沿って延伸する。ゲート絶縁膜２５は、複数の第１のトレンチＴ１の内壁を全て覆うように設けられる。ゲート絶縁膜２５は、例えば、酸化シリコン（ＳｉＯ_２）である。酸化シリコンの代わりに、ＳｉＮとＳｉＯ_２との複合膜であるＯＮＯ膜などを用いることも可能である。

複数のゲート電極２６は、それぞれ、ゲート絶縁膜２５を介して複数の第１のトレンチＴ１のそれぞれの中に設けられる。すなわち、複数のゲート電極２６は、それぞれＹ方向に離間して設けられ、ゲート絶縁膜２５を介して、Ｘ方向に沿ってｎ^＋形ソース層２３中から、ｐ形ベース層２２中を通り、ｎ⁻形ドリフト層２１中に延伸し、且つ、ｎ^＋形ソース層２３中、ｐ形ベース層２２中、及びｎ⁻形ドリフト層２１中を、Ｚ方向に沿って延伸する。ゲート電極２６は、例えば導電性のシリコンが用いられる。層間絶縁膜２７が、ゲート電極２６上へ設けられる。層間絶縁膜２７は、例えば酸化シリコンである。

第２のトレンチＴ２が、第１の柱状体１１と第２の柱状体１２との間で、Ｘ方向に沿ってｎ^＋形ソース層中からｐ形ベース層２２中を通りｎ⁻形ドリフト層２１中に延伸し、且つＺ方向及びＹ方向に沿って延伸するように設けられる。第２のトレンチＴ２は、ｎ^＋形ソース層２３を介して、第１のトレンチＴ１と向かい合うように設けられる。

ショットキー電極２８は、第２のトレンチＴ２内に設けられ、第２のトレンチＴ２の側壁を形成するｎ⁻形ドリフト層２１とショットキー接合を形成する。すなわち、ショットキー電極２８は、第１の柱状体１１と第２の柱状体１２との間で、Ｚ方向及びＹ方向に沿って延伸し、第１の柱状体１１と平行な面でｎ⁻形ドリフト層２１とショットキー接合を形成する。また、ショットキー電極２８は、ショットキー接合と反対側で、ｎ^＋形ソース層２３と電気的に接続される。ショットキー電極には、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）またはこれらの金属シリサイドが用いられる。

ｐ形半導体層２４が、第１のトレンチＴ１の底及び第２のトレンチＴ２の底からｎ⁻形ドリフト層２１中に広がるように設けられる。ｐ形半導体層２４は、ｐ形シリコンの埋込層またはエピタキシャル層でもよいが、ｎ⁻形ドリフト層２１中にｐ形不純物が拡散した層でもよい。ショットキー電極２８は、ｎ^＋形ドレイン層１０の底部１９側でｐ形半導体層２４に電気的に接続される。また、複数のゲート電極２６は、ｎ^＋形ドレイン層１０の底部１９側でゲート絶縁膜２５を介して接続される。

図示しない層間絶縁膜が、ｎ^＋形ソース層２３の上端上、ｐ形ベース層２２の上端上、ｎ⁻形ドリフト層２１の上端上、ｎ^＋形ドレイン層の第１の柱状体１１及び第２の柱状体１２の各上端上、及びショットキー電極２８の上端上に設けられる。図示しないソース電極が、層間絶縁膜上に設けられ、層間絶縁膜の所定の開口部を介して、ｎ^＋形ソース層２３、ｐ形ベース層２２、及びショットキー電極２８に電気的に接続される。

次に本実施形態に係るＭＯＳＦＥＴの動作について説明する。本実施形態に係るＭＯＳＦＥＴでは、ＭＯＳＦＥＴの素子がＸ方向に沿ってｎ^＋形ソース層２３からｎ^＋形ドレイン層１０の第１の柱状体１１の間に構成される。また、ＳＢＤは、Ｘ方向に沿ってショットキー電極２８からｎ^＋形ドレイン層の第２の柱状体１２との間に構成される。ショットキー電極２８は第２のトレンチＴ２の側壁を構成するｎ^＋形ソース層２３と電気的に接続されることで、ＳＢＤは、ＭＯＳＦＥＴと逆並列に電気的に接続される。

ドレン電極にソース電極に対して正の電圧を印加した状態で、ゲート電極２６に閾値を超える電圧を印加すると、ｐ形ベース層２２の各ゲート電極２６に向かい合う面にチャネル層が形成される。チャネル層を介して、電子がｎ^＋形ソース層２３からｎ⁻形ドリフト層２１に向かってＸ方向に沿って流れる。これにより、電流が、ドレイン電極からｎ^＋形ドレイン層１０の第１の柱状体１１、ｎ⁻形ドリフト層２１、ｐ形ベース層２２、ｎ^＋形ソース層２３を通り、ソース電極へ流れる。

Ｘ方向におけるチャネル層の幅がチャネル長となる。また、Ｚ方向におけるチャネル層の幅がチャネル幅となる。ｎ^＋形ドレイン層１０の第１の柱状体１１及び第２の柱状体１２が底部１９から突き出す量が大きいほど、各ゲート電極２６が深く形成されるため、チャネル幅が大きくなる。チャネル幅が大きいほど、電流経路の断面積が大きくなるため、ＭＯＳＦＥＴのオン抵抗が低下する。

次に、ゲート電極２６に電圧が印加されないと、ｐ形ベース層２２中に形成されたチャネル層は消失し、ＭＯＳＦＥＴを流れる電流が遮断される。ここで、ＭＯＳＦＥＴのドレイン電極に対してソース電極に正の電圧が印加されると、電子がＸ方向に沿ってｎ⁻形ドリフト層２１からショットキー電極２８に供給される。この結果、ＳＢＤがオン状態となり、電流がソース電極から、ショットキー電極２８、ｎ⁻形ドリフト層２１、ｎ^＋形ドレイン層１０の第２の柱状体１２を通り抜け、ドレイン電極に流れる。

本実施形態に係るＭＯＳＦＥＴでは、ＭＯＳＦＥＴ素子に逆並列接続されたＳＢＤのショットキー電極２８が、Ｚ方向及びＹ方向に沿って延伸して、ｎ^＋形ドレイン層１０の第１の柱状体１１と平行な面でｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、チップの水平面内でのＳＢＤ素子の占有面積を一定のまま、ショットキー接合の面積を広げることができるので、ＳＢＤのオン抵抗を低減し順方向電圧を低減することができる。

また、ショットキー電極２８が、Ｚ方向及びＹ方向に延伸してｎ^＋形ソース層２３と電気的に接続されているので、ＭＯＳＦＥＴのソース側のコンタクト抵抗が低い。この結果、ＭＯＳＦＥＴのオン抵抗が低減される。

さらに、ゲート電極２６のｎ^＋形ドレイン層１０の底部１９側の先端付近で、ｐ形ベース層２２とｎ⁻形ドリフト層２１とのｐ−ｎ接合でアバランシェ降伏が発生しても、アバランシェ降伏により発生した正孔が、ショットキー電極２８を介して排出されやすいため、ＭＯＳＦＥＴのラッチアップが抑制される。すなわち、ＭＯＳＦＥＴのアバランシェ耐量が向上する。

また、ｐ形半導体層２４は、ゲート電極２６とｎ^＋形ドレイン層１０の底部１９との間で、ｎ⁻形ドリフト層２１とｐ−ｎ接合を形成し、ゲート電極２６とｎ^＋形ドレイン層１０の底部１９との間の電圧の一部を分担する。このため、ｐ形半導体層２４側に空乏層が伸びるため、ｐ形半導体層２４が無い場合と比べて、ゲート電極２６直下のｎ⁻形ドリフト層２１の耐圧が向上する。ショットキー電極２８の直下のｎ⁻形ドリフト層２１においても同様に、ｐ形半導体層２４により耐圧が向上する。

なお、ｐ形半導体層２４の代わりに、ｎ⁻形ドリフト層よりもｎ形不純物の濃度が低いｎ⁻形半導体層または絶縁膜を用いても、ゲート電極２６の直下及びショットキー電極２８の直下において耐圧を向上させることが可能である。ｎ⁻形半導体層の場合は、ｎ⁻形ドリフト層よりも空乏層が広がるために耐圧が向上する。また、絶縁膜の場合は、ゲート電極２６とｎ^＋形ドレイン層１０の底部１９との間の電圧の一部を分担するために耐圧が向上する。

次に、本実施形態に係るＭＯＳＦＥＴの製造方法について、図２を用いて説明する。図２（ａ）〜（ｄ）は、本実施形態に係るＭＯＳＦＥＴの製造工程の一部の図１（ａ）のＡ−Ａ線における模式断面図である。図２（ａ）に示したように、ｎ^＋形ドレイン層１０の表面から所望のマスク（図示しない）を用いてＲＩＥ(Reactive Ion Etching)によりｎ^＋形ドレイン層１０をエッチングする。この結果、ｎ^＋形ドレイン層１０は、底部１９と、底部から底部の上面に垂直なＺ方向に突出し底部の上面に平行なＹ方向に沿って延伸する第１の柱状体１１と、底部１９からＺ方向に突出しＹ方向に沿って延伸し、Ｚ方向及びＹ方向に直交するＸ方向において第１の柱状体１１と離間する第２の柱状体１２と、を有する。

次に図２（ｂ）に示したように、ｎ⁻形ドリフト層２１が、ＣＶＤにより、ｎ^＋形ドレイン層１０の第１の柱状体１１の側壁上、底部１９の上面上、及び第２の柱状体１２の側壁上に、連続してこれらを覆うように形成される。ｎ⁻形ドリフト層２１は、第１の柱状体１１、底部１９、及び第２の柱状体１２による凹みに対応してＸ方向に沿って凹みを有する。

次にＣＶＤにより、ｐ形ベース層２２が、ｎ⁻形ドリフト層２１を介して、第１の柱状体１１の側壁上、底部１９の上面上、及び第２の柱状体１２の側壁上に、連続してこれらを覆うように形成される。すなわち、ｐ形ベース層２２は、ｎ⁻形ドリフト層２１の凹み内に凹みの内面に沿って、第１の柱状体１１の側壁上から底部１９の上面上を通り第２の柱状体１２の側壁上まで形成される。ｐ形ベース層２２は、Ｘ方向にそってｎ⁻形ドリフト層の凹みに対応した凹みを有する。

次にＣＶＤにより、ｎ^＋形ソース層２３が、ｎ⁻形ドリフト層２１及びｐ形ベース層２２を介して、第１の柱状体１１の側壁上、底部１９の上面上、及び第２の柱状体１２の側壁上に、連続してこれらを覆うように形成される。すなわち、ｎ^＋形ソース層２３は、ｐ形ベース層２２の凹み内を埋め込むように、第１の柱状体１１の側壁上から、底部１９の上面上を通り、第２の柱状体１２の側壁上まで形成される。ｎ^＋形ソース層２３は、Ｘ方向に沿ってｐ形ベース層２２の凹みに対応した凹みを有しない。

次に、ＣＭＰ（Chemical Mechanical Polishing）により、ｎ^＋形ドレイン層１０の第１の柱状体１１及び第２の柱状体１２に到達するまで、ｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１を平坦化する。この結果、Ｘ方向において、ｐ形ベース層２２がｎ^＋形ソース層２３を挟み、ｎ⁻形ドリフト層２１がｐ形ベース層を挟み、ｎ^＋形ドレイン層１０の第１の柱状体１１及び第２の柱状体１２がｎ⁻形ドリフト層２１を挟む。

次に図２（ｃ）に示したように、図示しないマスクを用いてＲＩＥにより、第１のトレンチＴ１が、Ｘ方向に沿ってｎ^＋形ソース層２３中からｐ形ベース層２２中を通りｎ⁻形ドリフト層へ延伸し、且つ、Ｚ方向に沿ってｎ^＋形ソース層２３中、ｐ形ベース層２２中、及びｎ⁻形ドリフト層２１中を延伸するように形成される。また、第１のトレンチＴ１は、Ｙ方向に沿って離間して複数形成される。第１のトレンチＴ１の側壁は、Ｘ方向において、両端でｎ^＋形ソース層２３及びｎ⁻形ドリフト層２１で構成され、両端の間でｐ形ベース層２２で構成される。第１のトレンチＴ１は、Ｚ方向においてｎ^＋形ソース層２３とｎ⁻形ドリフト層２１とに挟まれたｐ形ベース層２２中に底が位置するように形成される。

次に、第１のトレンチＴ１の底に露出したｐ形ベース層２２及びｎ⁻形ドリフト層２１中にｐ形不純物をイオン注入し、ｐ形不純物注入層２４ａが第１のトレンチの底に隣接して形成される。

次に、ゲート絶縁膜２５が、熱酸化またはＣＶＤにより、第１のトレンチＴ１の内面全体に形成される。ゲート電極２６が、ＣＶＤにより第１のトレンチＴ１内にゲート絶縁膜を介して埋め込まれる。ゲート電極２６は、例えば、ｎ形またはｐ形不純物を含んだ導電性のポリシリコンである。

その後、ゲート電極２６が平坦化された後に、ゲート電極２６上に例えばＣＶＤにより層間絶縁膜２７が形成される。本実施形態では、ゲート絶縁膜２５及び層間絶縁膜２７は、一例として酸化シリコンである。その後、ゲート電極２６上以外の不要な層間絶縁膜２７は取り除かれる。

その後、図２（ｄ）に示したように、第２のトレンチＴ２が、図示しないマスクを用いてＲＩＥにより形成される。第２のトレンチＴ２は、ｎ^＋形ドレイン層１０の第１の柱状体１１と第２の柱状体１２との間で、Ｘ方向に沿ってｎ⁻形ドリフト層２１中からｐ形ベース層２２中を通りｎ^＋形ソース層中に延伸し、且つ、Ｚ方向及びＹ方向に沿って延伸するように形成される。第２のトレンチの第１の柱状体１１側の側壁はｎ^＋形ソース層２３で構成され、第２の柱状体１２側の側壁はｎ⁻形ドリフト層で構成される。第２のトレンチＴ２は、ｎ^＋形ソース層２３を介して、第１のトレンチＴ１と向かい合うように設けられる。第２のトレンチＴ２は、Ｚ方向においてｎ^＋形ソース層２３とｎ⁻形ドリフト層２１に挟まれたｐ形ベース層２２中に底が位置するように形成される。

次に、第２のトレンチＴ２の底に露出したｐ形ベース層２２及びｎ⁻形ドリフト層２１中にｐ形不純物をイオン注入し、ｐ形不純物注入層２４ａが第２のトレンチの底に隣接して形成される。

次にショットキー電極２８が、第２のトレンチＴ２を埋め込むように第２のトレンチＴ２内に形成される。ショットキー電極は、例えばタングステン（Ｗ）であるが、チタン（Ｔｉ）若しくは窒化チタン（ＴｉＮ）、またはこれらの金属シリサイドであってもよい。

次に熱処理を実施して、ｐ形不純物注入層２４ａからｐ形不純物を拡散させてｐ形半導体層２４とする。本実施形態に係る製造方法では、ｐ形半導体層２４は、イオン注入及びその後の熱処理により形成された例で説明したが、これに限定されない。ｐ形半導体層２４は、後の実施形態で示すように、Ｚ方向に延伸するｐ形半導体層２４を形成後、第１のトレンチＴ１及び第２のトレンチＴ２をこのｐ形半導体層をエッチングして形成し、第１のトレンチＴ１及び第２のトレンチＴ２の下側にｐ形半導体層２４の一部を残すように形成されてもよい。

以後は、詳細な説明は省略するが、通常のＭＯＳＦＥＴのプロセスにより、ドレイン電極がｎ^＋形ドレイン層１０の底部１９に電気的に接続されるように形成される。また、層間絶縁膜が、ｎ^＋形ソース層２３、ｐ形ベース層２２、ｎ⁻形ドリフト層２１、ｎ^＋形ドレイン層１０の第１の柱状体１１及び第２の柱状体１２、複数のゲート電極２６、及びショットキー電極２８上に形成される。ゲート配線層が、層間絶縁膜上に形成され、層間絶縁膜の開口部を介して複数のゲート電極２６と電気的に接続される。さらに、ソース電極が層間絶縁膜上に形成され、層間絶縁膜の開口部を介して、ｎ^＋形ソース層２３、ｐ形ベース層２２、及びショットキー電極２８と電気的に接続される。

以上の製造工程により、図１に示したように本実施形態に係るＭＯＳＦＥＴが製造される。

次に本実施形態の変形例１に係るＭＯＳＦＥＴを図３を用いて説明する。図３は、本変形例に係るＭＯＳＦＥＴの要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、図１（ａ）のＡ−Ａ線における模式断面図は、ほとんど図１（ｂ）の断面図と同じであるので、図示は省略する。以下の本実施形態の変形例においても同様である。

図３に示したように、本変形例に係るＭＯＳＦＥＴでは、Ｙ方向に沿ってショットキー電極２８の延長線上にも、複数のゲート電極２６が形成されている点で、本実施形態に係るＦＥＴと相異する。本変形例に係るＭＯＳＦＥＴでは、ＭＯＳＦＥＴ素子がｎ^＋形ソース層とｎ^＋形ドレイン層１０の第１の柱状体１１との間に形成されているだけでなく、これとは反対側のｎ^＋形ソース層２３とｎ^＋形ドレイン層１０の第２の柱状体１２との間にも形成されている。

また、本変形例に係るショットキー電極２８は、Ｙ方向における両端においてＺ方向に延伸するｐ形半導体層２９が設けられる。このｐ形半導体層２９とｎ⁻形ドリフト層２１とのｐ−ｎ接合により、ソース電極とドレイン電極間の電圧の一部が分担されて空乏層がｐ形半導体層２９側に広がるため、本実施形態に係るＳＢＤにおけるｐ形半導体層２４の場合と同様に、ＳＢＤ素子の耐圧が向上する。ｐ形半導体層２９の代わりに、ｎ⁻形ドリフト層２１よりもｎ形不純物の濃度が低いｎ⁻形半導体層または絶縁膜を用いて、ＳＢＤ素子の耐圧を向上することができる。ｐ形半導体層２９がないと、ショットキー電極２８のＹ方向における両端で、ｎ⁻形ドリフト層２１とショットキー電極２８との接合部で電界集中が発生しやすいため、ＳＢＤの耐圧が低下する。

本変形例に係るＭＯＳＦＥＴにおいても、本実施形態に係るＭＯＳＦＥＴと同様に、ＭＯＳＦＥＴ素子に逆並列接続されたＳＢＤのショットキー電極２８が、Ｚ方向及びＹ方向に沿って延伸して、ｎ^＋形ドレイン層１０の第１の柱状体１１と平行な面でｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、チップの水平面内でのＳＢＤ素子の占有面積を一定のまま、ショットキー接合の面積を広げることができるので、ＳＢＤのオン抵抗を低減し順方向電圧を低減することができる。

また、ショットキー電極２８が、Ｚ方向及びＹ方向に延伸してｎ^＋形ソース層２３と電気的に接続されているので、ＭＯＳＦＥＴのソース側のコンタクト抵抗が低い。この結果、ＭＯＳＦＥＴのオン抵抗が低減される。

さらに、ゲート電極２６のｎ^＋形ドレイン層１０の底部１９側の先端付近で、ｐ形ベース層２２とｎ⁻形ドリフト層２１とのｐ−ｎ接合でアバランシェ降伏が発生しても、アバランシェ降伏により発生した正孔が、ショットキー電極２８を介して排出されやすいため、ＭＯＳＦＥＴのラッチアップが抑制される。すなわち、ＭＯＳＦＥＴのアバランシェ耐量が向上する。

次に本実施形態の変形例２に係るＭＯＳＦＥＴを図４を用いて説明する。図４は、本変形例に係るＭＯＳＦＥＴの要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。図４に示したように、本変形例に係るＭＯＳＦＥＴでは、複数のゲート電極２６と複数のショットキー電極２８とが、ｎ^＋形ソース層２３と第１の柱状体１１との間で、ｎ^＋形ソース層２３中からｐ形ベース層２２中を通りｎ⁻形ドリフト層２１中へ延伸するように設けられる。同様にして、複数のゲート電極２６と複数のショットキー電極２８が、ｎ^＋形ソース層２３と第２の柱状体１２との間にも設けられる。

本変形例に係るＭＯＳＦＥＴにおいても、本実施形態の変形例１に係るＭＯＳＦＥＴとほぼ同様な効果が得られる。

次に本実施形態の変形例３に係るＭＯＳＦＥＴを図５を用いて説明する。図５は、本変形例に係るＭＯＳＦＥＴの要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。図５に示したように、本変形例に係るＭＯＳＦＥＴでは、複数のゲート電極２６と複数のショットキー電極２８とが、ｎ^＋形ソース層２３と第１の柱状体１１との間及びｎ^＋形ソース層２３と第２の柱状体１２との間で、上記変形例２と同様に設けられる。本変形例に係るＭＯＳＦＥＴでは、Ｘ方向において複数のショットキー電極２８が隣り合うように設けられる。同様に、複数のゲート電極がＸ方向において隣り合うように設けられる。この点で、本変形例に係るＭＯＳＦＥＴは、上記変形例２に係るＭＯＳＦＥＴと相異する。

本変形例に係るＭＯＳＦＥＴにおいても、本実施形態の変形例１に係るＭＯＳＦＥＴと同様な効果が得られる。

次に本実施形態の変形例４に係るＭＯＳＦＥＴを図６を用いて説明する。図６は、本変形例に係るＭＯＳＦＥＴの要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。図６に示したように、本変形例に係るＭＯＳＦＥＴは、上記変形例３に係るＭＯＳＦＥＴにおいて、Ｘ方向において隣り合う２つのゲート電極２６どうしが接続され、Ｘ方向において隣り合うショットキー電極２８どうしが接続される構造を有する。この点において、本変形例に係るＭＯＳＦＥＴは、上記変形例３に係るＭＯＳＦＥＴと相異する。

本変形例に係るＭＯＳＦＥＴにおいても、本実施形態の変形例１に係るＭＯＳＦＥＴと同様な効果が得られる。

（第２の実施形態）
第２の実施形態に係る電力用半導体装置を図７を用いて説明する。図７（ａ）は第２の実施形態に係る電力用半導体装置の要部模式平面図である。図７（ｂ）は図７（ａ）のＢ−Ｂ線における模式断面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。

第１の実施形態に係るＭＯＳＦＥＴでは、ショットキー電極２８は、Ｘ方向においてｎ⁻形ドリフト層２１中から、ｐ形ベース層２２を通り、ｎ^＋形ソース層２３まで延伸している。これに対して、本実施形態に係るＭＯＳＦＥＴでは、図７に示したように、ショットキー電極２８はｐ形ベース層２２中に留まり、ｎ^＋形ソース層２３まで至らない。この場合は、ショットキー電極２８は、ｎ^＋形ソース層２３と直接電気的に接続されないで、図示しないソース電極を介してｎ^＋形ソース層２３と電気的に接続される。このため、本実施形態に係るＭＯＳＦＥＴでは、第１の実施形態に係るＭＯＳＦＥＴと比べて、少しソース側のコンタクト抵抗が高くなってしまうが、ＳＢＤの占有面積を一定としたままオン抵抗及び順方向電圧を低減できる効果を、第１の実施形態に係るＭＯＳＦＥＴと同様に得ることができる。

（第３の実施形態）
第３の実施形態に係る電力用半導体装置を図８を用いて説明する。図８は第３の実施形態に係る電力用半導体装置の要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。

本実施形態に係る電力用半導体装置では、ｎ^＋形ドレイン層１０は、第１領域と第２領域を有する。第２領域はＹ方向に沿って第１領域と隣接する。ｎ^＋形半導体層１０の第１の柱状体１１と第２の柱状体１２とのＸ方向における間隔が、第１領域よりも第２領域で広い。第１領域と第２領域の境界で、第１の柱状体１１と第２の柱状体１２とのＸ方向における間隔が、第１領域における間隔から第２領域における間隔に徐々に変わる。

本実施形態に係るＭＯＳＦＥＴの第１領域におけるｎ^＋形ドレイン層１０、ｎ⁻形ドリフト層２１、ｐ形ベース層２２、ｎ^＋形ソース層２３、及び複数のゲート電極２６の構造は、第１の実施形態に係るＭＯＳＦＥＴと同じである。ただし、第１の実施形態に係るショットキー電極２８の代わりに、複数のゲート電極２６がｎ^＋形ソース層２３中からｐ形ベース層２２を通りｎ⁻形ドリフト層２１中に向かって延伸する。

ｎ^＋形ソース層２３は、第１領域と第２領域との境界で終端される。ｐ形ベース層２２及びｎ⁻形ドリフト層２１は、第１の柱状体１１の側壁上、底部１９の上面上、及び第２の柱状体１２の側壁上を第１領域から第２領域に向かってＹ方向に沿って延伸する。第２領域では、中央にｐ形ベース層２２を有するｎ⁻形ドリフト層２１が、第１の柱状体１１及び第２の柱状体２によりＸ方向において挟まれる。

第２領域の第１領域とは反対側では、Ｘ方向に沿って第１の柱状体１１と第２の柱状体１２とが連結され、第１の柱状体１１の側壁上のｎ⁻形ドリフト層２１と第２の柱状体１２の側壁上のｎ⁻形ドリフト層２１とが連結される。これにより、ｐ形ベース層２２は第２領域の第１領域とは反対側でｎ⁻形ドリフト層２１中で終端される。

本実施形態に係るＭＯＳＦＥＴでは、第２領域がｎ^＋形ドレイン層１０の第１の柱状体１１と第２の柱状体１２とで挟まれたＭＯＳＦＥＴ素子が形成された領域（以下ＭＯＳＦＥＴ領域）のユニットセルのＹ方向における終端となっている。第２領域では、第１の柱状体１１と第２の柱状体１２との間隔が第１領域より狭くなっている。この結果、ｎ^＋形ソース層２３とｐ形ベース層２２は、第２領域の終端部における第１の柱状体１１及び第２の柱状体１２の形状にあわせて終端される。第１の柱状体１１及び第２の柱状体１２は、第２領域の終端部において、１／４の円弧状にＹ方向からＸ方向に延伸する。このため、Ｘ方向とＹ方向に平行な平面では、ｐ形ベース層２２の第２領域における終端は、円弧状に緩やかな曲率を持った形状となる。

本実施形態に係るＭＯＳＦＥＴでは、上記第２領域の構造を有することで、ｐ形ベース層２２とｎ⁻形ドリフト層２３とのｐ−ｎ接合における電界集中が抑制される。この結果、本実施形態に係るＭＯＳＦＥＴでは、耐圧が向上する。

本実施形態では、第１領域が複数のゲート電極だけで構成されている場合で説明したが、第１領域が第１の実施形態に係るＭＯＳＦＥＴ及び第１の実施形態の各変形例に係るＭＯＳＦＥＴと同じ構造を有する場合でも実施可能である。

（第４の実施形態）
第４の実施形態に係る電力用半導体装置を図９を用いて説明する。図９は第４の実施形態に係る電力用半導体装置の要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。

本実施形態に係る電力用半導体装置では、ｎ^＋形ドレイン層１０は、第１領域と第２領域を有する。第２の領域はＹ方向に沿って第１領域と隣接する。ｎ^＋形ドレイン層１０の第１の柱状体１１と第２の柱状体１２とのＸ方向における間隔が、第１領域よりも第２領域で広い。第１領域と第２領域の境界で、第１の柱状体１１と第２の柱状体１２とのＸ方向における間隔が、第１領域における間隔から第２領域における間隔に徐々に変わる。

本実施形態に係るＭＯＳＦＥＴの第１領域におけるｎ^＋形ドレイン層１０、ｎ⁻形ドリフト層２１、ｐ形ベース層２２、ｎ^＋形ソース層２３、及び複数のゲート電極２６の構造は、第１の実施形態に係るＭＯＳＦＥＴと同じである。ただし、第１の実施形態に係るショットキー電極２８の代わりに、複数のゲート電極２６がｎ^＋形ソース層２３中からｐ形ベース層２２を通りｎ⁻形ドリフト層２１中に向かって延伸する。

第２領域における第１の柱状体１１と第２の柱状体１２との間隔が狭いことにより、ｎ^＋形ソース層２３及びｐ形ベース層２２は、第１領域と第２領域との境界で終端される。ｎ⁻形ドリフト層２１は、第１の柱状体１１の側壁上、底部１９の上面上、及び第２の柱状体１２の側壁上を第１領域から第２領域に向かってＹ方向に沿って延伸する。第２領域では、中央にｎ⁻形ドリフト層２１が、第１の柱状体１１及び第２の柱状体２によりＸ方向において挟まれる。

第２領域では、ショットキー電極２８が、第１の柱状体１１と第２の柱状体１２との間でＹ方向及びＺ方向に沿ってｎ⁻形ドリフト層２１中を延伸するように設けられる。ショットキー電極２８は、第１の実施形態と同様に、第１の柱状体１１と平行な平面でｎ⁻形ドリフト層２１とショットキー接合を形成する。ショットキー電極２８のＹ方向における端部には隣接して第１の実施形態の変形例１に係るｐ形半導体層２９が設けられ、Ｚ方向に沿って延伸する。また、ショットキー電極２８のＺ方向における端部に隣接して第１の実施形態に係るｐ形半導体層２４が設けられてもよい。

ｐ形半導体層２４及びｐ形半導体層２９は、本実施形態に係るＭＯＳＦＥＴにおいても、それぞれ第１の実施形態及び第１の実施形態の変形例１に係るＭＯＳＦＥＴにおける効果と同じ効果を有する。ｐ形半導体層２４及びｐ形半導体層２９は、ｎ⁻形ドリフト層よりもｎ形不純物の濃度が低いｎ⁻形半導体層または絶縁膜とすることができる。

本実施形態に係るＭＯＳＦＥＴでは、第２領域にＳＢＤ素子が形成された領域（以下ＳＢＤ領域）が形成される。第２領域では、ショットキー電極が第１の実施形態に係るショットキー電極と同様に、第１の柱状体１１と平行な平面でｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、本実施形態に係るＭＯＳＦＥＴでは、第１の実施形態に係るＭＯＳＦＥＴと同様に、チップの水平面内でのＳＢＤ素子の占有面積を一定のまま、ショットキー接合の面積を広げることができるので、ＳＢＤのオン抵抗を低減し順方向電圧を低減することができる。

また、本実施形態に係るＭＯＳＦＥＴでは、第１の実施形態に係るＭＯＳＦＥＴと比べて、ショットキー電極２８は、さらに第１の柱状体１１側でもｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、ショットキー電極２８のＹ方向における単位長さあたりのＳＢＤのオン抵抗及び順方向電圧がさらに低減される。

（第５の実施形態）
第５の実施形態に係る電力用半導体装置を図１０を用いて説明する。図１０は第５の実施形態に係る電力用半導体装置の要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第４の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第４の実施形態との相異点について主に説明する。

本実施形態に係るＭＯＳＦＥＴでは、第２領域における第１の柱状体１１と第２の柱状体１２との間隔が、第４の実施形態よりも広い。これにより、ｐ形ベース層２２は、第１領域から第２領域中へ、第１の柱状体１１の側壁上、底部１９の上面上、及び第２の柱状体１２の側壁上をｎ⁻形ドリフト層２１を介して延伸する。第２領域では、Ｘ方向において、中央にｐ形ベース層２２を有するｎ⁻形ドリフト層２１が、第１の柱状体１１及び第２の柱状体１２に挟まれる。ショットキー電極２８は、第２領域において、ｐ形ベース層２２を跨いでｎ⁻形ドリフト層２１中及びｐ形ベース層２２中をＺ方向及びＹ方向に延伸する。第２領域は、第４の実施形態に係るＭＯＳＦＥＴと同様に、ＳＢＤ領域である。

本実施形態に係るショットキー電極２８は、Ｙ方向における端部に隣接してｐ形半導体層２９を有せず、代わりに、端部は丸みをもった形状を有する。これにより、ｐ形ベース層２２の端部とｎ⁻形ドリフト層２１とのｐ−ｎ接合における電界集中が抑制されるので、ＳＢＤ領域の耐圧が向上する。

本実施形態に係るＭＯＳＦＥＴにおいても、第４の実施形態に係るＭＯＳＦＥＴ同様に、第２領域では、ショットキー電極が第１の柱状体と平行な平面でｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、本実施形態に係るＭＯＳＦＥＴでは、第４の実施形態に係るＭＯＳＦＥＴと同様に、チップの水平面内でのＳＢＤ素子の占有面積を一定のまま、ショットキー接合の面積を広げることができるので、ＳＢＤのオン抵抗を低減し順方向電圧を低減することができる。

また、本実施形態に係るＭＯＳＦＥＴでは、第１の実施形態に係るＭＯＳＦＥＴと比べて、ショットキー電極２８は、さらに第１の柱状体１１側でもｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、ショットキー電極２８のＹ方向における単位長さあたりのＳＢＤのオン抵抗及び順方向電圧がさらに低減される。

（第６の実施形態）
第６の実施形態に係る電力用半導体装置を図１１を用いて説明する。図１１（ａ）は第６の実施形態に係る電力用半導体装置の要部模式平面図である。図１１（ｂ）は、図１１（ａ）のＣ−Ｃ線における模式断面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。

本実施形態に係る電力用半導体装置では、図１１に示したように、ｎ^＋形ドレイン層１０は、第１の実施形態に係るｎ^＋形ドレイン層１０において、さらに、ｎ^＋形ドレイン層１０の第１の柱状体１１の第２の柱状体１２とは反対側に離間して設けられ、底部１９からＺ方向に突出しＹ方向に沿って延伸する第３の柱状体１３を有する。また、ｎ^＋形ドレイン層１０は、さらに、底部１９からＺ方向に突出しＸ方向に沿って延伸し、第１の柱状体の一端、第２の柱状体の一端、及び第３の柱状体の一端と直交する、第４の柱状体１４を有する。またさらに、ｎ^＋形ドレイン層１０は、底部１９からＺ方向に突出しＸ方向に沿って延伸し、第１の柱状体の他端、第２の柱状体の他端、及び第３の柱状体の他端と直交する第５の柱状体１５を有する。第１の柱状体１１と第２の柱状体１２との間隔は、第１の柱状体１１と第３の柱状体１３との間隔よりも狭い。ｎ^＋形ドレイン層１０の底部１９の下面には、図示しないドレイン電極が電気的に接続される。

ｎ⁻形ドリフト層２１は、第１の柱状体１１の側壁上と、底部１９の上面上と、第２の柱状体１２の側壁上と、第４の柱状体１４の側壁上と、第５の柱状体１５の側壁上とに、連続してこれらを覆うように設けられる。すなわち、Ｘ方向において、第１の柱状体１１と第２の柱状体１２との間では、ｎ−形ドリフト層２１が、第１の柱状体１１の側壁から、底部１９の上面を通り、第２の柱状体１２の側壁まで延伸する。

さらに、ｎ⁻形ドリフト層２１は、第１の柱状体１１の側壁上と、底部１９の上面上と、第３の柱状体１３の側壁上と、第４の柱状体１４の側壁上と、第５の柱状体１５の側壁上とに、連続してこれらを覆うように設けられる。すなわち、Ｘ方向において、第１の柱状体１１と第３の柱状体との間では、ｎ⁻形ドリフト層２１が、第１の柱状体の側壁から、底部１９の上面を通り、第３の柱状体１３の側壁まで延伸する。

ｐ形ベース層２２は、ｎ⁻形ドリフト層２１を介して、第１の柱状体１１の側壁上と、底部１９の上面上と、第３の柱状体１３の側壁上と、第４の柱状体１４の側壁上と、第５の柱状体１５の側壁上とに、連続してこれらを覆うように設けられる。すなわち、第１の柱状体１１と第３の柱状体１３との間では、ｐ形ベース層２２は、第１の柱状体１１の側壁から底部１９の上面を通り第３の柱状体１３の側壁まで、ｎ⁻形ドリフト層２１上を延伸する。

ｎ^＋形ソース層２３は、ｎ⁻形ドリフト層２１とｐ形ベース層２２とを介して、第１の柱状体１１の側壁上と、底部１９の上面上と、第３の柱状体１２の側壁上と、第４の柱状体１４の側壁上と、第５の柱状体１５の側壁上とに、連続してこれらを覆うように設けられる。すなわち、ｎ^＋形ソース層２３は、第１の柱状体１１と第３の柱状体１３との間において、ｐ形ベース層２２中をＺ方向に沿って延伸しＹ方向に沿って延伸する。または、ｎ^＋形ソース層２３は、Ｘ方向においてｐ形ベース層２２に挟まれる。

ｎ^＋形ソース層２３と第１の柱状体１１との間、及びｎ^＋形ソース層２３と第３の柱状体との間において、複数の第１のトレンチＴ１が、Ｘ方向に沿ってｎ^＋形ソース層２３中からｐ形ベース層２２中を通りｎ⁻形ドリフト層２１中に延伸し、且つ、ｎ^＋形ドレイン層２３中、ｐ形ベース層２２中、及びｎ⁻形ドリフト層２１中に延伸する。また、第１のトレンチＴ１は、Ｙ方向にそって離間して設けられる。本実施形態では、第１のトレンチＴ１は、説明を簡単にするためにＹ方向に沿って４つ設けられている例であるが、ＭＯＳＦＥＴの求められる特性に応じて任意に選択される。以後の実施例においても同様である。

複数のゲート電極２６は、それぞれ、ゲート絶縁膜２５を介して複数の第１のトレンチＴ１のそれぞれの中に設けられる。すなわち、ｎ^＋形ソース層２３と第１の柱状体１１との間、及びｎ^＋形ソース層２３と第３の柱状体との間において、複数のゲート電極２６は、ゲート絶縁膜２５を介して、Ｘ方向に沿ってｎ＋形ソース層２３中から、ｐ形ベース層２２中を通り、ｎ−形ドリフト層２１中に延伸し、且つ、ｎ＋形ソース層２３中、ｐ形ベース層２２中、及びｎ−形ドリフト層２１中を、Ｚ方向に沿って延伸する。また、複数のゲート電極２６は、それぞれ、Ｙ方向に離間して設けられる。

第２のトレンチＴ２が、第１の柱状体１１と第２の柱状体１２との間において、ｎ⁻形ドリフト層２１中をＺ方向及びＹ方向に沿って延伸して設けられる。ショットキー電極２８が、第２のトレンチＴ２内に埋め込まれる。すなわち、ショットキー電極２８がｎ⁻形ドリフト層２１中をＺ方向及びＹ方向に沿って延伸して設けられる。ショットキー電極２８のＹ方向における両端及び底に隣接してｐ形半導体層３０が設けられる。ｐ形半導体層３０は、第１の実施形態及び第１の実施形態の変形例に係るｐ形半導体層２４及びｐ形半導体層２９と同様の効果を有し、ショットキー電極２８端部における電界集中を抑制する。

図示しない層間絶縁膜が、ｎ＋形ソース層２３の上端上、ｐ形ベース層２２の上端上、ｎ−形ドリフト層２１の上端上、ｎ＋形ドレイン層の第１の柱状体１１及び第２の柱状体１２の各上端上、及びショットキー電極２８の上端上に設けられる。図示しないソース電極が、層間絶縁膜上に設けられ、層間絶縁膜の所定の開口部を介して、ｎ＋形ソース層２３、ｐ形ベース層２４、及びショットキー電極２８に電気的に接続される。

本実施形態に係るＭＯＳＦＥＴでは、ｎ^＋形ドレイン層１０の第１の柱状体１１と第２の柱状体１２との間はＳＢＤ素子が形成されたＳＢＤ領域である。また、第１の柱状体１１と第３の柱状体１３との間はＭＯＳＦＥＴ素子が形成されたＭＯＳＦＥＴ領域である。ＭＯＳＦＥＴ領域及びＳＢＤ領域の動作は第１の実施形態に係るＭＯＳＦＥＴと同じなので説明は省略する。

本実施形態に係るＭＯＳＦＥＴのＳＢＤ領域では、ショットキー電極２８が第１の実施形態に係るショットキー電極２８と同様に、第１の柱状体１１と平行な平面でｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、本実施形態に係るＭＯＳＦＥＴでは、第１の実施形態に係るＭＯＳＦＥＴと同様に、チップの水平面内でのＳＢＤ素子の占有面積を一定のまま、ショットキー接合の面積を広げることができるので、ＳＢＤのオン抵抗を低減し順方向電圧を低減することができる。

また、本実施形態に係るＭＯＳＦＥＴでは、第１の実施形態に係るＭＯＳＦＥＴと比べて、ショットキー電極２８は、さらに第１の柱状体１１側でもｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、ショットキー電極２８のＹ方向における単位長さあたりのＳＢＤのオン抵抗及び順方向電圧がさらに低減される。

本実施形態に係るショットキー電極２８は、ＭＯＳＦＥＴ領域のゲート電極２６とＺ方向における長さがほぼ同じ場合で説明したが、これに限られない。ショットキー電極２８のＺ方向における長さが長いとオン抵抗及び順方向電圧を低減できるが、その反面逆方向リーク電流が大きくなってしまう。ＳＢＤに求められる特性に応じて、ショットキー電極２８のＺ方向における長さが適切に選択される。

また、本実施形態に係るＭＯＳＦＥＴでは、ＳＢＤ領域のｎ⁻形ドリフト層２１とＭＯＳＦＥＴ領域のｎ⁻形ドリフト層２１は、間にｎ^＋形ドリフト層１０の第１の柱状体１１により分離されている。このため、ＳＢＤ領域でアバランシェ降伏が発生しても、これによって生じた正孔がＭＯＳＦＥＴ領域のｐ形ベース層２２に到達しにくい。そのためＭＯＳＦＥＴ領域でのラッチアップが抑制される。これにより、ＳＢＤの耐圧をＭＯＳＦＥＴの耐圧より低くして、ＳＢＤをクランプダイオードとして活用することができる。従って、本実施形態に係るＭＯＳＦＥＴでは、第１の実施形態に係るＭＯＳＦＥＴと比べて、アバランシェ耐量を向上させることができる。

次に本実施形態に係るＭＯＳＦＥＴの製造方法を図１２〜１６を用いて説明する。図１２（ａ）〜（ｄ）は、本実施形態に係るＭＯＳＦＥＴの製造工程の一部の図１１（ａ）のＣ−Ｃ線における要部模式断面図である。図１３（ａ）は、本実施形態に係るＭＯＳＦＥＴの製造工程の一部の要部模式平面図である。図１３（ｂ）は、図１３（ａ）のＣ−Ｃ線における模式断面図である。図１４（ａ）は、本実施形態に係るＭＯＳＦＥＴの製造工程の一部の要部模式平面図である。図１４（ｂ）は、図１４（ａ）のＣ−Ｃ線における模式断面図である。

図１２（ａ）に示したように、ｎ^＋形ドレイン層１０の表面から所望のマスク（図示しない）を用いてＲＩＥによりｎ^＋形ドレイン層１０をエッチングする。この結果、ｎ^＋形ドレイン層１０は、底部１９と、底部１９から底部１９の上面に垂直なＺ方向に突出し底部１９の上面に平行なＹ方向に沿って延伸する第１の柱状体１１と、底部１９からＺ方向に突出しＹ方向に沿って延伸し、Ｚ方向及びＹ方向に直交するＸ方向において第１の柱状体１１と離間する第２の柱状体１２と、を有する。さらにｎ^＋形ドレイン層１０は、底部１９からＺ方向に突出しＹ方向に沿って延伸し、Ｘ方向において第１の柱状体１１の第２の柱状体１２とは反対側に、第３の柱状体１３を有する。

次に図１２（ｂ）に示したように、ｎ⁻形ドリフト層２１が、ＣＶＤにより、ｎ^＋形ドレイン層１０の第１の柱状体１１の側壁上、底部１９の上面上、第２の柱状体１２の側壁上、第３の柱状体１３の側壁上、第４の柱状体１４の側壁上、及び第５の柱状体１５の側壁上に、連続してこれらを覆うように形成される。ｎ⁻形ドリフト層２１は、第１の柱状体１１と第２の柱状体１２との間で、第１の柱状体１１、底部１９、及び第２の柱状体による凹みに対応してＸ方向に沿って凹みを有する。ｎ⁻形ドリフト層２１は、同様に、第１の柱状体１１と第３の柱状体１３との間で、第１の柱状体１１、底部１９、及び第３の柱状体１３による凹みに対応してＸ方向に沿って凹みを有する。

次にＣＶＤにより、図１２（ｃ）に示したように、ｐ形ベース層２２が、ｎ⁻形ドリフト層２１を介して、第１の柱状体１１の側壁上、底部１９の上面上、第２の柱状体１２の側壁上、第３の柱状体１３の側壁上、第４の柱状体１４の側壁上、及び第５の柱状体１５の側壁上に、連続してこれらを覆うように形成される。すなわち、ｐ形ベース層２２は、第１の柱状体１１と第３の柱状体１３との間で、ｎ⁻形ドリフト層２１の凹み内に凹みの内面に沿って、第１の柱状体１１の側壁上から底部１９の上面上を通り第３の柱状体１３の側壁上まで形成される。ｐ形ベース層２２は、Ｘ方向に沿ってｎ⁻形ドリフト層１０の凹みに対応した凹みを有する。

これと同時に、第１の柱状１１と第２の柱状体１２との間で、ｐ形ベース層２２は、ｎ⁻形ドリフト層２１の凹み内に凹みの内面に沿って、第１の柱状体１１の側壁上から底部１９の上面上を通り第３の柱状体１３の側壁上まで形成される。第１の柱状体１１と第２の柱状体１２とのＸ方向における間隔は、第１の柱状体１１と第３の柱状体１３とのＸ方向における間隔より狭い。このため、第１の柱状体１１と第２の柱状体１２との間では、ｐ形ベース層２２は、ｎ⁻形ドリフト層２１の凹みを埋め込み、ｎ⁻形ドリフト層２１の凹みに対応した凹みを有しない。

次に図１２（ｄ）に示したように、ＣＶＤにより、ｎ^＋形ソース層２３が、ｎ⁻形ドリフト層２１及びｐ形ベース層２２を介して、第１の柱状体１１の側壁上、底部１９の上面上、第３の柱状体１３の側壁上、第４の柱状体１４の側壁上、及び第５の柱状体１５の側壁上に、連続してこれらを覆うように形成される。すなわち、ｎ^＋形ソース層２３は、ｐ形ベース層２２の凹み内を埋め込み、第１の柱状体１１の側壁上から底部１９の上面上を通り第３の柱状体１３の側壁上まで形成される。ｎ^＋形ソース層２３は、Ｘ方向に沿ってｐ形ベース層２２の凹みに対応した凹みを有しない。

次に、ＣＭＰによりｎ^＋形ドレイン層１０の第１の柱状体１１、第２の柱状体１２及び第３の柱状体１３に到達するまで、ｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１を平坦化する。この結果、Ｘ方向において、第１の柱状体１１と第３の柱状体１３との間では、ｐ形ベース層２２がｎ^＋形ソース層２３を挟み、ｎ⁻形ドリフト層２１がｐ形ベース層２２を挟み、ｎ^＋形ドレイン層１０の第１の柱状体１１及び第３の柱状体１３がｎ⁻形ドリフト層２１を挟む。また、第１の柱状体１１と第２の柱状体１２との間では、ｎ⁻形ドリフト層２１がｐ形ベース層２２を挟み、第１の柱状体１１及び第２の柱状体１２がｎ⁻形ドリフト層２１を挟む。

次に、図１３に示したように、図示しないマスクを用いてＲＩＥにより、第１の柱状体１１と第３の柱状体１３との間に、第１のトレンチＴ１がＸ方向に沿ってｎ^＋形ソース層２３中からｐ形ベース層２２中を通りｎ⁻形ドリフト層２１へ延伸し、且つ、Ｚ方向に沿ってｎ^＋形ソース層２３中、ｐ形ベース層２２中、及びｎ⁻形ドリフト層２１中を延伸するように形成される。また、第１のトレンチＴ１は、Ｙ方向に沿って離間して複数形成される。第１のトレンチＴ１の側壁は、Ｘ方向において、両端でｎ^＋形ソース層２３及びｎ⁻形ドリフト層２１で構成され、両端の間でｐ形ベース層２２で構成される。第１のトレンチＴ１は、Ｚ方向において、ｎ^＋形ソース層２３とｎ⁻形ドリフト層２１とに挟まれたｐ形ベース層２２中に底が位置するように形成される。また、第１のトレンチＴ１は、ｎ^＋形ソース層２３を介して向かい合うように形成される。

次に、図１４に示したように、ゲート絶縁膜２５が、熱酸化またはＣＶＤにより、第１のトレンチＴ１の内面全体に形成される。ゲート電極２６が、ＣＶＤにより第１のトレンチＴ１内にゲート絶縁膜２５を介して埋め込まれる。ゲート電極２６は、ｎ形またはｐ形不純物を含んだ導電性のポリシリコンである。

その後、ゲート電極２６が平坦化された後に、ゲート電極２６上にＣＶＤにより層間絶縁膜２７が形成される。本実施形態では、ゲート絶縁膜２５及び層間絶縁膜２７は、一例として酸化シリコンである。その後、ゲート電極２６上以外の不要な層間絶縁膜２７は取り除かれる。

次に、第２のトレンチＴ２が、図示しないマスクを用いてＲＩＥにより形成される。第２のトレンチＴ２は、第１の柱状体１１と第２の柱状体１２との間において、Ｘ方向に沿ってｐ形ベース層２２を跨いでｎ⁻形ドリフト層２１中及びｐ形ベース層２２中をＺ方向に沿って延伸するように形成される。この結果、第２のトレンチＴ２のＸ方向における両端の側壁及び底面に沿うようにｐ形ベース層２２が隣接して残り、ｐ形半導体層３０となる。

次にショットキー電極２８が、第２のトレンチＴ２内を埋め込むように第２のトレンチＴ２内に形成される。ショットキー電極２８は、例えばタングステン（Ｗ）であるが、チタン（Ｔｉ）若しくは窒化チタン（ＴｉＮ）、またはこれらの金属シリサイドであってもよい。

以後は、詳細な説明は省略するが、通常のＭＯＳＦＥＴのプロセスにより、ドレイン電極がｎ^＋形ドレイン層１０の底部１９の下面に電気的に接続されるように形成される。また、層間絶縁膜が、ｎ^＋形ソース層２３、ｐ形ベース層２２、ｎ⁻形ドリフト層２１、ｎ^＋形ドレイン層１０の第１の柱状体１１、第２の柱状体１２、第３の柱状体１３、複数のゲート電極２６、及びショットキー電極２８上に形成される。ゲート配線層が、層間絶縁膜上に形成され、層間絶縁膜の開口部を介して複数のゲート電極２６と電気的に接続される。さらに、ソース電極が層間絶縁膜上に形成され、層間絶縁膜の別の開口部を介して、ｎ^＋形ソース層２３、ｐ形ベース層２２、及びショットキー電極２８と電気的に接続される。

以上の製造工程により、図１１に示したように本実施形態に係るＭＯＳＦＥＴが製造される。

（第７の実施形態）
第７の実施形態に係る電力用半導体装置を図１５を用いて説明する。図１５は第７の実施形態に係る電力用半導体装置の要部模式断面図である。図１５は、図１１（ａ）のＣ−Ｃ線における断面に相当する。なお、第６の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第６の実施形態との相異点について主に説明する。

本実施形態に係るＭＯＳＦＥＴは、第６の実施形態に係るＭＯＳＦＥＴにおいて、第２のトレンチＴ２が浅く形成され、その中をショットキー電極２８が埋め込むように設けられる。第２のトレンチＴ２の底には、ｐ形半導体層３０の代わりに、第１の実施形態に係るＭＯＳＦＥＴと同様にｐ形半導体層２４が設けられる。

第２のトレンチＴ２の上端の開口部に合うように開口部を有する層間絶縁膜３１が、ｎ⁻形ドリフト層２１上、第１の柱状体１１上、第２の柱状体１２上、第３の柱状体１３上、ｐ形ベース層２２上、及びｎ^＋形ソース層２３上に設けられる。層間絶縁膜３１上に設けられたソース電極４０が、この開口部を介して、ショットキー電極２８に電気的に接続される。また、層間絶縁膜３１の別の開口部を介して、ソース電極４０は、ｎ^＋形ソース層２３及びｐ形ベース層２２と電気的に接続される。

ｎ⁻形ドリフト層２１で構成される第２のトレンチＴ２の側壁の上端部には、第２のトレンチＴ２の上端の縁に沿ってｐ形半導体層３２が設けられる。

本実施形態に係るＭＯＳＦＥＴでは、第１の実施形態に係るＭＯＳＦＥＴと同様に、ｐ形半導体層２４によりショットキー電極２８の底とｎ⁻形ドリフト層２１との接合部における電界集中が緩和される。また、ｐ形半導体層３２により、ショットキー電極２８の上端部でのソース電極４０とｎ⁻形ドリフト層２１との接合部における電界集中が緩和される。

また、本実施形態に係るＭＯＳＦＥＴでは、第６の実施形態に係るＭＯＳＦＥＴと比べて、ショットキー電極２８のＺ方向における長さが短い。このため、本実施形態に係るＭＯＳＦＥＴではＳＢＤの逆方向電流が抑制される。

本実施形態に係るＭＯＳＦＥＴにおいても、第１の実施形態に係るＭＯＳＦＥＴと同様に、ＭＯＳＦＥＴ素子に逆並列接続されたＳＢＤのショットキー電極２８が、Ｚ方向及びＹ方向に沿って延伸して、ｎ^＋形ドレイン層１０の第１の柱状体１１と平行な面でｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、チップの水平面内でのＳＢＤ素子の占有面積を一定のまま、ショットキー接合の面積を広げることができるので、ＳＢＤのオン抵抗を低減し順方向電圧を低減することができる。

（第８の実施形態）
第８の実施形態に係る電力用半導体装置を図１６を用いて説明する。図１６は第８の実施形態に係る電力用半導体装置の要部模式断面図である。図１６は、図１１（ａ）のＣ−Ｃ線における断面に相当する。なお、第６の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第６の実施形態との相異点について主に説明する。

本実施形態に係るＭＯＳＦＥＴでは、第６の実施形態に係るＭＯＳＦＥＴにおいて、第１の柱状体１１と第２の柱状体１２との間のｎ⁻形ドリフト層２１中にはショットキー電極２８を設ける代わりに、ｐ形アノード層３３が設けられる。すなわち、第６の実施形態に係るＭＯＳＦＥＴの製造工程において、図１４に示したｎ⁻形ドリフト層２１への第２のトレンチＴ２の形成を行わない。その代わりに、図１３に示した第１の柱状体１１と第２の柱状体１２との間のｎ⁻形ドリフト層２１中に形成されたｐ形ベース層２２を、そのままｐ形アノード層３３として用いる。

ｐ形アノード層３３は、図示しないソース電極に電気的に接続される。ｐ形アノード層３３は、ソース電極を介してｎ^＋形ソース層２３及びｐ形ベース層２２と電気的に接続される。これにより、ｐ形アノード層３３をアノード層として、ｎ⁻形ドリフト層を活性層として、及びｎ^＋形ドレイン層１０の第１の柱状体１１と第２の柱状体１２とをカソード層とする、ＰＩＮダイオードが、第１の柱状体１１と第２の柱状体１２との間に設けられる。ＰＩＮダイオードは、第１の柱状体１１と第３の柱状体１３との間に設けられたＭＯＳＦＥＴ素子とソース電極を介して電気的に逆並列接続される。

本実施形態に係るＭＯＳＦＥＴにおいても、第６の実施形態に係るＭＯＳＦＥＴと同様な効果を有する。また、本実施形態に係るＭＯＳＦＥＴでは、ＳＢＤの代わりにＰＩＮダイオードが設けられる。これにより、本実施形態に係るＭＯＳＦＥＴの製造工程では、第６の実施形態に係るＭＯＳＦＥＴの製造工程と比べて、第２のトレンチＴ２を形成する工程及びショットキー電極２８を形成する工程が不要となる。本実施形態に係るＭＯＳＦＥＴは生産性が高くコスト低減を可能にする。

（第９の実施形態）
第９の実施形態に係る電力用半導体装置を図１７を用いて説明する。図１７は第９の実施形態に係る電力用半導体装置の要部模式断面図である。図１７は、図１１（ａ）のＣ−Ｃ線における断面に相当する。なお、第６の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第６の実施形態との相異点について主に説明する。

本実施形態に係るＭＯＳＦＥＴは、第６の実施形態に係るＭＯＳＦＥＴにおいて、ｎ⁻形ドリフト層２１とｎ^＋形ドレイン層１０の底部１９との間に、ｎ⁻形高抵抗層３５が設けられる。ｎ⁻形高抵抗層３５は、例えばｎ⁻形ドリフト層２１と同じ半導体層であり、ｎ⁻形ドリフト層２１のｎ形不純物の濃度より低いｎ形不純物の濃度を有する。また、ｎ^＋形ドレイン層１０の第１の柱状体１１とｎ⁻形高抵抗層３５との間、ｎ^＋形ドレイン層１０の第２の柱状体１２とｎ⁻形高抵抗層３５との間、及びｎ^＋形ドレイン層１０の第３の柱状体１３とｎ⁻形高抵抗層３５との間には、絶縁膜３４が設けられる。絶縁膜３４は、例えば酸化シリコンまたは窒化シリコンである。

本実施形態に係るＭＯＳＦＥＴは、上記点において第６の実施形態に係るＭＯＳＦＥＴと相異する。本実施形態に係るＭＯＳＦＥＴでは、ショットキー電極２８の直下及び複数のゲート電極２６の直下において、ｎ⁻形ドリフト層２１からｎ⁻形高抵抗層３５に空乏層が広がりやすいので、ＳＢＤ領域及びＭＯＳＦＥＴ領域の耐圧が向上する。

その他は、本実施形態に係るＭＯＳＦＥＴは、第１の実施形態と同様に、ＭＯＳＦＥＴ素子に逆並列接続されたＳＢＤのショットキー電極２８が、Ｚ方向及びＹ方向に沿って延伸して、ｎ^＋形ドレイン層１０の第１の柱状体１１と平行な面でｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、チップの水平面内でのＳＢＤ素子の占有面積を一定のまま、ショットキー接合の面積を広げることができるので、ＳＢＤのオン抵抗を低減し順方向電圧を低減することができる。

次に、本実施形態に係るＭＯＳＦＥＴの製造方法について図１８〜２０を用いて説明する。図１８（ａ）〜（ｂ）、図１９（ａ）〜（ｂ）、図２０（ａ）〜（ｂ）、及び図２１は、本実施形態に係るＭＯＳＦＥＴの製造工程のそれぞれ一部を示す要部模式断面図であり、図１７の断面図に相当する断面図である。

図１８（ａ）に示したように、ｎ^＋形ドレイン層１０の表面から所望のマスクＭを用いてＲＩＥによりｎ^＋形ドレイン層１０をエッチングする。この結果、ｎ^＋形ドレイン層１０は、底部１９と、底部１９から底部１９の上面に垂直なＺ方向に突出し底部１９の上面に平行なＹ方向に沿って延伸する第１の柱状体１１と、底部１９からＺ方向に突出しＹ方向に沿って延伸し、Ｚ方向及びＹ方向に直交するＸ方向において第１の柱状体１１と離間する第２の柱状体１２と、を有する。さらにｎ^＋形ドレイン層１０は、底部１９からＺ方向に突出しＹ方向に沿って延伸し、Ｘ方向において第１の柱状体１１の第２の柱状体１２とは反対側に、第３の柱状体１３を有する。

次に、図１８（ｂ）に示したように、熱酸化またはＣＶＤにより、絶縁膜３４として酸化シリコンを、ｎ^＋形ドレイン層１０の底部１９の上面上、第１の柱状体１１の側壁上、第２の柱状体１２の側壁上、及び第３の柱状体１３の側壁上、に形成する。次に、ＲＩＥにより、ｎ^＋形ドレイン層１０の底部１９の上面上の酸化シリコンだけを除去する。

次に、図１９（ａ）に示したように、ＣＶＤによりシリコンを所望の厚さｎ^＋形ドレイン層１０の底部１９の上面上に選択的に成膜し、ｎ⁻形高抵抗層３５を形成する。このとき、第１の柱状体１１の側壁上、第２の柱状体１２の側壁上、及び第３の柱状体１３の側壁上の絶縁膜３４上には、シリコンは成膜されない。その後、ｎ⁻形高抵抗層３５で覆われていない、第１の柱状体１１の側壁上、第２の柱状体１２の側壁上、及び第３の柱状体１３の側壁上の絶縁膜３４を、例えば、ウエットエッチングにより除去する。

次に、図１９（ｂ）に示したように、ｎ⁻形ドリフト層２１が、ＣＶＤにより、ｎ^＋形ドレイン層１０の第１の柱状体１１の側壁上、ｎ⁻形高抵抗層３５上、第２の柱状体１２の側壁上、及び第３の柱状体１３の側壁上に、連続してこれらを覆うように形成される。ｎ⁻形ドリフト層２１は、第１の柱状体１１と第２の柱状体１２との間で、第１の柱状体１１、ｎ⁻形高抵抗層３５、及び第２の柱状体による凹みに対応してＸ方向に沿って凹みを有する。ｎ⁻形ドリフト層２１は、同様に、第１の柱状体１１と第３の柱状体１３との間で、第１の柱状体１１、ｎ⁻形高抵抗層、及び第３の柱状体１３による凹みに対応してＸ方向に沿って凹みを有する。

次にＣＶＤにより、ｐ形ベース層２２が、ｎ⁻形ドリフト層２１を介して、第１の柱状体１１の側壁上、ｎ⁻形高抵抗層３５上、第２の柱状体１２の側壁上、第３の柱状体１３の側壁上に、連続してこれらを覆うように形成される。すなわち、ｐ形ベース層２２は、第１の柱状体１１と第３の柱状体１３との間で、ｎ⁻形ドリフト層２１の凹み内に凹みの内面に沿って、第１の柱状体１１の側壁上からｎ⁻形高抵抗層３５上を通り第３の柱状体１３の側壁上まで形成される。ｐ形ベース層２２は、Ｘ方向に沿ってｎ⁻形ドリフト層２１の凹みに対応した凹みを有する。

これと同時に、第１の柱状１１と第２の柱状体１２との間で、ｐ形ベース層２２は、ｎ⁻形ドリフト層２１の凹み内に凹みの内面に沿って、第１の柱状体１１の側壁上からｎ⁻形高抵抗層３５上を通り第３の柱状体１３の側壁上まで形成される。第１の柱状体１１と第２の柱状体１２とのＸ方向における間隔は、第１の柱状体１１と第３の柱状体１３とのＸ方向における間隔より狭い。このため、第１の柱状体１１と第２の柱状体１２との間では、ｐ形ベース層２２は、ｎ⁻形ドリフト層２１の凹みを埋め込み、ｎ⁻形ドリフト層２１の凹みに対応した凹みを有しない。

次に、ＣＶＤにより、ｎ^＋形ソース層２３が、ｎ⁻形ドリフト層２１及びｐ形ベース層２２を介して、第１の柱状体１１の側壁上、ｎ⁻形高抵抗層上、及び第３の柱状体１３の側壁上に、連続してこれらを覆うように形成される。すなわち、ｎ^＋形ソース層２３は、ｐ形ベース層２２の凹み内を埋め込み、第１の柱状体１１の側壁上からｎ⁻形高抵抗層３５上を通り第３の柱状体１３の側壁上まで形成される。ｎ^＋形ソース層２３は、Ｘ方向に沿ってｐ形ベース層２２の凹みに対応した凹みを有しない。

次に、図２０（ａ）に示したように、ＣＭＰによりｎ^＋形ドレイン層１０の第１の柱状体１１、第２の柱状体１２及び第３の柱状体１３に到達するまで、ｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１を平坦化する。この結果、Ｘ方向において、第１の柱状体１１と第３の柱状体１３との間では、ｐ形ベース層２２がｎ^＋形ソース層２３を挟み、ｎ⁻形ドリフト層２１がｐ形ベース層２２を挟み、ｎ^＋形ドレイン層１０の第１の柱状体１１と第３の柱状体１３とがｎ⁻形ドリフト層２１を挟む。また、第１の柱状体と第２の柱状体との間では、ｎ⁻形ドリフト層２１がｐ形ベース層２２を挟み、第１の柱状体１１と第２の柱状体１２とがｎ⁻形ドリフト層２１を挟む。

次に、図２０（ｂ）に示したように、図示しないマスクを用いてＲＩＥにより、第１の柱状体１１と第３の柱状体１３との間に、第１のトレンチＴ１がＸ方向に沿ってｎ^＋形ソース層２３中からｐ形ベース層２２中を通りｎ⁻形ドリフト層２１へ延伸し、且つ、Ｚ方向に沿ってｎ^＋形ソース層２３中、ｐ形ベース層２２中、及びｎ⁻形ドリフト層２１中を延伸するように形成される。また、第１のトレンチＴ１は、Ｙ方向に沿って離間して複数形成される。第１のトレンチＴ１の側壁は、Ｘ方向において、両端でｎ^＋形ソース層２３及びｎ⁻形ドリフト層２１で構成され、両端の間でｐ形ベース層２２で構成される。第１のトレンチＴ１は、Ｚ方向において、ｐ形ベース層２２とｎ⁻形高抵抗層３５とに挟まれたｎ⁻形ドリフト層２１中に底が位置するように形成される。また、第１のトレンチＴ１は、ｎ^＋形ソース層２３を介して向かい合うように形成される。

次に、図２１に示したように、ゲート絶縁膜２５が、熱酸化またはＣＶＤにより、第１のトレンチＴ１の内面全体に形成される。ゲート電極２６が、ＣＶＤにより第１のトレンチＴ１内にゲート絶縁膜２５を介して埋め込まれる。ゲート電極２６は、ｎ形またはｐ形不純物を含んだ導電性のポリシリコンである。

その後、ゲート電極２６が平坦化された後に、ゲート電極２６上にＣＶＤにより層間絶縁膜２７が形成される。本実施形態では、ゲート絶縁膜２５及び層間絶縁膜２７は、一例として酸化シリコンである。その後、ゲート電極２６上以外の不要な層間絶縁膜２７は取り除かれる。

次に、第２のトレンチＴ２が、図示しないマスクを用いてＲＩＥにより形成される。第２のトレンチＴ２は、第１の柱状体１１と第２の柱状体１２との間において、Ｘ方向に沿ってｐ形ベース層２２を跨いでｎ⁻形ドリフト層２１中及びｐ形ベース層２２中をＺ方向に沿って延伸するように形成される。この結果、第２のトレンチＴ２のＸ方向における両端の側壁及び底面に沿うようにｐ形ベース層２２が隣接して残り、ｐ形半導体層３０となる。

次にショットキー電極２８が、第２のトレンチＴ２内を埋め込むように第２のトレンチ内に形成される。ショットキー電極２８は、例えばタングステン（Ｗ）であるが、チタン（Ｔｉ）若しくは窒化チタン（ＴｉＮ）、またはこれらの金属シリサイドであってもよい。

以後は、詳細な説明は省略するが、通常のＭＯＳＦＥＴのプロセスにより、ドレイン電極がｎ^＋形ドレイン層１０の底部１９の下面に電気的に接続されるように形成される。また、層間絶縁膜が、ｎ^＋形ソース層２３上、ｐ形ベース層２２上、ｎ⁻形ドリフト層２１上、ｎ^＋形ドレイン層１０の第１の柱状体１１上、第２の柱状体１２上、第３の柱状体１３上、複数のゲート電極２６上、及びショットキー電極２８上に形成される。ゲート配線層が、層間絶縁膜上に形成され、層間絶縁膜の開口部を介して複数のゲート電極２６と電気的に接続される。さらに、ソース電極が層間絶縁膜上に形成され、層間絶縁膜の別の開口部を介して、ｎ^＋形ソース層２３、ｐ形ベース層２２、及びショットキー電極２８と電気的に接続される。

以上の製造工程により、図１７に示したように本実施形態に係るＭＯＳＦＥＴが製造される。

（第１０の実施形態）
第１０の実施形態に係る電力用半導体装置を図２２を用いて説明する。図２２は第１０の実施形態に係る電力用半導体装置の要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第６の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第６の実施形態との相異点について主に説明する。

図２２に示したように、本実施形態に係るＭＯＳＦＥＴのｎ^＋形ドレイン層１０は、第６の実施形態に係るｎ^＋形ドレイン層１０と比べて、さらに、ｎ^＋形ドレイン層１０の第２の柱状体１２の第１の柱状体１１とは反対側に離間して設けられ、底部１９からＺ方向に突出しＹ方向に沿って延伸する第６の柱状体１６を有する。第６の柱状体１６は、第４の柱状体１４及び第５の柱状体１５に直交して接合される。また、第２の柱状体１２は、第４の柱状体１４及び第５の柱状体とは離間する。

第１の柱状体１１と第６の柱状体１６との間において、ｎ⁻形ドリフト層２１は、第１の柱状体１１の側壁上、第４の柱状体１４の側壁上、第６の柱状体１６の側壁上、第５の柱状体１５の側壁上、及び底部１９の上面上に、これらを覆うように連続して設けられる。さらに、ショットキー電極２８が、第２の柱状体１２と第１の柱状体１１との間、第２の柱状体１２と第４の柱状体１４との間、第２の柱状体１２と第６の柱状体との間、及び第２の柱状体１２と第５の柱状体１５との間の、ｎ⁻形ドリフト層２１中に設けられる。ショットキー電極２８は、ｎ^＋形ドレイン層１０の底部１９に到達しない範囲でｎ⁻形ドリフト層２１中をＺ方向に延伸する。ショットキー電極２８は、Ｚ方向に垂直な面内で第２の柱状体１２をｎ⁻形ドリフト層２１を介して取り囲む。第１の柱状体１１、第４の柱状体１４、第６の柱状体１６、及び第５の柱状体１５により囲まれた領域が、ＳＢＤ領域を構成する。

第１の柱状体１１、第４の柱状体１４、第３の柱状体１３、及び第５の柱状体１５で囲まれた領域は、第６の実施形態に係るＭＯＳＦＥＴと同様に、ｎ⁻形ドリフト層２１、ｐ形ベース層２２、ｎ^＋形ソース層２３、及びゲート絶縁膜２５を介した複数のゲート電極２６により、ＭＯＳＦＥＴ領域が形成される。

本実施形態に係るＭＯＳＦＥＴでは、ＳＢＤ領域中で、ショットキー電極２８が直線状ではなく環状に形成されているために、Ｙ方向において端部を有しない。このため、第６の実施形態に係るＭＯＳＦＥＴでは、ショットキー電極２８の両端部で電界集中が発生する可能性が高かったが、本実施形態に係るＭＯＳＦＥＴでは、ショットキー電極２８の端部における電界集中の発生の虞が少ない。また、ショットキー電極２８のｎ^＋形ドレイン層１０の底部１９側の端部では、第６の実施形態に係るＭＯＳＦＥＴと同様にそのショットキー電極２８の端部にｐ形半導体層３０を設けることで電界集中を緩和することができる。

本実施形態に係るＭＯＳＦＥＴにおいても、第１の実施形態に係るＭＯＳＦＥＴと同様に、ＭＯＳＦＥＴ素子に逆並列接続されたＳＢＤのショットキー電極２８が、Ｚ方向及びＹ方向に沿って延伸して、ｎ^＋形ドレイン層１０の第１の柱状体１１と平行な面でｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、チップの水平面内でのＳＢＤ素子の占有面積を一定のまま、ショットキー接合の面積を広げることができるので、ＳＢＤのオン抵抗を低減し順方向電圧を低減することができる。

（第１１の実施形態）
第１１の実施形態に係る電力用半導体装置を図２３を用いて説明する。図２３は第１１の実施形態に係る電力用半導体装置の要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第１０の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１０の実施形態との相異点について主に説明する。

本実施形態に係るＭＯＳＦＥＴは、第１０の実施形態に係るＭＯＳＦＥＴにおいて、ｎ^＋形ドレイン層１０の第２の柱状体１２と第５の柱状体１５とが離間しないで接合された構造を有する。また、第１の柱状体１１は、第５の柱状体１５と離間する。同様に、第６の柱状体１６は、第５の柱状体１５と離間する。

第２の柱状体１２と第６の柱状体１６との間のｎ⁻形ドリフト層２１中に設けられたショットキー電極２８の第４の柱状体１４側の一端は、第２の柱状体１２と第４の柱状体１４との間のｎ⁻形ドリフト層２１中を弧を描いて延伸し、第２の柱状体１２と第１の柱状体１１との間のｎ⁻形ドリフト層２１中のショットキー電極２８の第４の柱状体１４側の一端に接続される。ＳＢＤ領域は、第１の柱状体１１と第６の柱状体１６との間の構造をユニット領域として有する。ユニット領域が、Ｘ方向において繰り返されることでＳＢＤ領域が構成される。本実施形態に係るＭＯＳＦＥＴのＭＯＳＦＥＴ領域は、第１０の実施形態に係るＭＯＳＦＥＴのＭＯＳＦＥＴ領域と同じである。

第２の柱状体１２と第６の柱状体１６との間のｎ⁻形ドリフト層２１中に設けられたショットキー電極２８の第５の柱状体１５側の他端は、第６の柱状体１６と第５の柱状体１５との間のｎ⁻形ドリフト層２１中を弧を描いて延伸し、隣接するユニットセルのショットキー電極２８に接続される。同様に、第２の柱状体１２と第１の柱状体１１との間のｎ⁻形ドリフト層２１中に設けられたショットキー電極２８の第５の柱状体１５側の他端は、第１の柱状体１１と第５の柱状体１５との間のｎ⁻形ドリフト層２１中を弧を描いて延伸し、反対側に隣接するユニットセルのショットキー電極２８に接続される。

本実施形態に係るＭＯＳＦＥＴにおいても、第１０の実施形態に係るＭＯＳＦＥＴと同様に、ＳＢＤ領域中でショットキー電極２８はＹ方向において端部を有しない。このため、ショットキーバリア２８の端部に起因した電界集中による耐圧低下の虞が小さい。

本実施形態に係るＭＯＳＦＥＴにおいても、第１の実施形態に係るＭＯＳＦＥＴと同様に、ＭＯＳＦＥＴ素子に逆並列接続されたＳＢＤのショットキー電極２８が、Ｚ方向及びＹ方向に沿って延伸して、ｎ^＋形ドレイン層１０の第１の柱状体１１と平行な面でｎ⁻形ドリフト層２１とショットキー接合を形成する。このため、チップの水平面内でのＳＢＤ素子の占有面積を一定のまま、ショットキー接合の面積を広げることができるので、ＳＢＤのオン抵抗を低減し順方向電圧を低減することができる。

（第１２の実施形態）
第１２の実施形態に係る電力用半導体装置を図２４を用いて説明する。図２４は第１２の実施形態に係る電力用半導体装置の要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第６の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第６の実施形態との相異点について主に説明する。

本実施形態に係るＭＯＳＦＥＴでは、第６の実施形態に係るＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴ領域が以下の構造を有する。ｎ^＋形ドレイン層１０は、さらに、ｎ^＋形ドレイン層１０の第３の柱状体１３の第１の柱状体１１とは反対側に離間して設けられ、底部１９からＺ方向に突出しＹ方向に沿って延伸する第７の柱状体１７を有する。第７の柱状体１７は、第４の柱状体１４と直交する。第７の柱状体１７は、第５の柱状体とは離間する。第３の柱状体１３は、第４の柱状体１４と離間する。第１の柱状体１１は、第５の柱状体１５とは離間する。第１の柱状体１１と第３の柱状体１３とのＸ方向における間隔は、第３の柱状体１３と第７の柱状体とのＸ方向における間隔と等しい。本実施形態に係るＭＯＳＦＥＴのＭＯＳＦＥＴ領域は、上記第１の柱状体１１と第１７の柱状体との間の構造をユニットセルとして、Ｘ方向に複数のユニットセルを有する。

第１の柱状体１１の側壁は、第４の柱状体１４の側壁とは直交しないで、第３の柱状体１３の第４の柱状体１４側の一端から、第１の柱状体１１と第３の柱状体１３との間隔だけ離れた曲面を有する側壁５０により、第４の柱状体１４の側壁と連続して接合される。すなわち曲面を有する側壁５０は、Ｚ方向に垂直な平面において、第１の柱状体１１と第３の柱状体１３との間隔を半径とする円の１／４の円弧の形状を有する。

同様にして、第７の柱状体１７の側壁は、第４の柱状体１４の側壁とは直交しないで、曲面を有する側壁５０により、第４の柱状体１４の側壁と連続して接合される。同様に、第３の柱状体１３の側壁は、第５の柱状体１５の側壁とＸ方向に沿って両側で、曲面を有する側壁５０により連続的に接合される。

ｎ⁻形ドリフト層２１は、ｎ^＋形ドレイン層１０の底面１９の上面上、第１の柱状体１１の側壁上、第３の柱状体１３の側壁上、第４の柱状体の側壁上、第５の柱状体の側壁上、及び第７の柱状体の側壁上に、これらを連続して覆うように設けられる。ｐ形ベース層２２は、ｎ⁻形ドリフト層２１を介して、ｎ^＋形ドレイン層１０の底面１９の上面上、第１の柱状体１１の側壁上、第３の柱状体１３の側壁上、第４の柱状体１４の側壁上、第５の柱状体１５の側壁上、及び第７の柱状体１７の側壁上に、これらを連続して覆うように設けられる。ｎ^＋形ソース層２３は、ｎ⁻形ドリフト層２１とｐ形ベース層２２とを介して、ｎ^＋形ドレイン層１０の底部１９の上面上、第１の柱状体１１の側壁上、第３の柱状体１３の側壁上、第４の柱状体１４の側壁上、第５の柱状体１５の側壁上、及び第７の柱状体１７の側壁上に、これらを連続して覆うように設けられる。

第１の柱状体１１と第３の柱状体１３との間では、ｎ^＋形ソース層２３は、ｎ⁻形ドリフト層２１中をｐ形ベース層２２を介してＹ方向に沿って延伸する。同様に、第３の柱状体１３と第７の柱状体１７との間においても、ｎ^＋形ソース層２３は、ｎ⁻形ドリフト層２１中をｐ形ベース層２２を介してＹ方向に沿って延伸する。第１の柱状体１１と第３の柱状体１３との間のｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１は、第３の柱状体１３と第４の柱状体１４との間を円弧状に延伸して、第３の柱状体１３と第７の柱状体１７との間のｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１に接続される。

また、第１の柱状体１１と第３の柱状体１３との間のｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１は、第１の柱状体１１と第５の柱状体１５との間を円弧状に延伸して、隣接するＳＢＤのユニットセル中のｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１に接続される。同様に、第３の柱状体１３と第７の柱状体１７との間のｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１は、第７の柱状体１７と第５の柱状体１５との間を円弧状に延伸して、反対側に隣接するＳＢＤのユニットセル中のｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１に接続される。

ｎ^＋形ソース層２３と第１の柱状体１１との間、及びｎ^＋形ソース層２３と第３の柱状体との間において、複数の第１のトレンチＴ１が、Ｘ方向に沿ってｎ^＋形ソース層２３中からｐ形ベース層２２中を通りｎ⁻形ドリフト層２１中に延伸し、且つ、ｎ^＋形ドレイン層２３中、ｐ形ベース層中、及びｎ⁻形ドリフト層２１中をＺ方向に沿って延伸する。また、第１のトレンチＴ１は、Ｙ方向にそって離間して設けられる。第３の柱状体１３と第７の柱状体１７との間においても、複数の第１のトレンチＴ１が、ｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１中に同様に設けられる。

複数のゲート電極２６は、それぞれ、ゲート絶縁膜２５を介して複数の第１のトレンチのそれぞれの中に設けられる。すなわち、ｎ^＋形ソース層２３と第１の柱状体１１との間、及びｎ^＋形ソース層２３と第３の柱状体との間において、複数のゲート電極２６は、ゲート絶縁膜２５を介して、Ｘ方向に沿ってｎ＋形ソース層２３中から、ｐ形ベース層２２中を通り、ｎ−形ドリフト層２１中に延伸し、且つ、ｎ＋形ソース層２３中、ｐ形ベース層２２中、及びｎ−形ドリフト層２１中を、Ｚ方向に沿って延伸する。また、複数のゲート電極２６は、それぞれ、Ｙ方向に離間して設けられる。複数のゲート電極２６は、第３の柱状体１３と第７の柱状体１７との間においても同様に設けられる。

本実施形態に係るＭＯＳＦＥＴでは、ｐ形ベース層２２は、ＭＯＳＦＥＴ領域内において終端部を有しない。このため、本実施形態に係るＭＯＳＦＥＴのＭＯＳＦＥＴ領域内では、ｐ形ベース層２２の終端部における電界集中の発生が抑制されるため、第６の実施形態に係るＭＯＳＦＥＴと比べて耐圧が高い。

（第１３の実施形態）
第１３の実施形態に係る電力用半導体装置を図２５を用いて説明する。図２５は第１３の実施形態に係る電力用半導体装置の要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第１２の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１２の実施形態との相異点について主に説明する。

本実施形態に係るＭＯＳＦＥＴのＭＯＳＦＥＴ領域は、第１２の実施形態に係るＭＯＳＦＥＴのＭＯＳＦＥＴ領域において、以下の構造を有する。ｎ^＋形ドレイン層１０の第１の柱状体１１は、第５の柱状体と離間しないで連結され、第１の柱状体１１の側壁が、曲面を有する側壁５０により第５の柱状体１５の側壁に連続的に接続される。同様に、第７の柱状体１７の側壁が、曲面を有する側壁５０により、第５の柱状体１５の側壁に連続的に接続される。また、第３の柱状体１３は、第５の柱状体１５とは離間する。

第１の柱状体１１と第３の柱状体１３との間隔は、第３の柱状体１３と第７の柱状体１７との間隔と同じである。第３の柱状体１３と第４の柱状体１４との間隔は、第３の柱状体１３と第５の柱状体１５との間隔と同じで有り、第１の柱状体１１と第３の柱状体１３との間隔より狭い。

ｎ⁻形ドリフト層２１は、ｎ^＋形ドレイン層１０の底部１９の上面上、第１の柱状体１１の側壁上、第３の柱状体１３の側壁上、第４の柱状体１４の側壁上、第５の柱状体１５の側壁上、及び第７の柱状体１７の側壁上に、これらを連続して覆うように設けられ、第３の柱状体１３を取り囲む。ｐ形ベース層２２は、ｎ⁻形ドリフト層２１を介して、ｎ^＋形ドレイン層１０の底部１９の上面上、第１の柱状体１１の側壁上、第３の柱状体１３の側壁上、第４の柱状体１４の側壁上、第５の柱状体１５の側壁上、及び第７の柱状体１７の側壁上に、これらを連続して覆うように設けられ、第３の柱状体１３を取り囲む。ｎ^＋形ソース層２３は、第１の柱状体１１と第３の柱状体１３との間のｐ形ベース層中に、及び第３の柱状板１３と第７の柱状体１７との間のｐ形ベース層中に設けられ、Ｙ方向に沿って延伸する。ｎ^＋形ソース層２３は、Ｙ方向において両端で終端され、第３の柱状体１３と第４の柱状体１４との間、及び第３の柱状体１３と第５の柱状体１５との間には存在しない。

複数のゲート電極２６は、ゲート絶縁膜２５を介して、第１２の実施形態と同様にｎ^＋形ソース層２３、ｐ形ベース層２２、及びｎ⁻形ドリフト層２１中に設けられる。

本実施形態に係るＭＯＳＦＥＴにおいても、第１２の実施形態に係るＭＯＳＦＥＴと同様に、ＭＯＳＦＥＴ領域内でｐ形ベース層２２は、端部を有しない。このため、ＭＯＳＦＥＴ領域内の電界集中による耐圧の低下が抑制される。

（第１４の実施形態）
第１４の実施形態に係る電力用半導体装置を図２６を用いて説明する。図２６は第１４の実施形態に係る電力用半導体装置の要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第１３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１３の実施形態との相異点について主に説明する。

本実施形態に係るＭＯＳＦＥＴは、第１３の実施形態に係るＭＯＳＦＥＴのＭＯＳＦＥＴ領域において以下の構造を有する。ｎ^＋形ドレイン層１０の第３の柱状体１３は、中央に開口部を有する環状の柱状体である。開口部内のｎ^＋形ドレイン層１０の底部１９の上面上及び第３の柱状体１３の側壁上に、これらを連続して覆うようにｎ⁻形ドリフト層２１が設けられる。第３の柱状体１３の開口部内には、さらに、ｎ⁻形ドリフト層２１を介して、ｐ形半導体層３０及びショットキー電極２８が設けられ、第６の実施形態に係るＳＢＤ領域と同じ構造が設けられる。ただし、本実施形態に係るショットキー電極２８は、Ｙ方向における両端において、端部に丸みを有する。

環状の第３の柱状体１３は、Ｙ方向に延伸する２つの辺１３ａ、１３ｂと、Ｘ方向に延伸する２つの辺１３ｃ、１３ｄにより構成される。第３の柱状体１３の辺１３ａと第１の柱状体１１とで挟まれた領域は、第１３の実施形態に係るＭＯＳＦＥＴの第３の柱状体と第１の柱状体とで挟まれた領域と同じＭＯＳＦＥＴの構造を有する。同様に、第３の柱状体１３の辺１３ｂと第７の柱状体１７とで挟まれた領域は、第１３の実施形態に係るＭＯＳＦＥＴの第３の柱状体１３と第７の柱状体１７とで挟まれた領域と同じＭＯＳＦＥＴの構造を有する。

さらに、第４の柱状体１４と第３の柱状体１３の辺１３ｃとの間隔は、第５の柱状体と第３の柱状体１３の辺１３ｄ（図示省略）との間隔と等しく、第１の柱状体１１と第３の柱状体１３の辺１３ａとの間隔に等しい。第４の柱状体１４と第３の柱状体１３の辺１３ｃとで挟まれた領域は、第１の柱状体１１と第３の柱状体１３の辺１３ａとで挟まれた領域と同じＭＯＳＦＥＴの構造を有する。同様に、第５の柱状体１５と第３の柱状体１３の辺１３ｄとで挟まれた領域も、第１の柱状体１１と第３の柱状体１３の辺１３ａとで挟まれた領域と同じＭＯＳＦＥＴの構造を有する。

本実施形態に係るＭＯＳＦＥＴにおいても、第１３の実施形態に係るＭＯＳＦＥＴと同様に、ＭＯＳＦＥＴ領域内でｐ形ベース層２２は端部を有しない。このため、ＭＯＳＦＥＴ領域内では、ｐ形ベース層２２の端部の電界集中に起因した耐圧の低下が発生しにくい。

（第１５の実施形態）
第１５の実施形態に係る電力用半導体装置を図２７を用いて説明する。図２７は第１５の実施形態に係る電力用半導体装置の要部模式平面図である。平面図は、ソース電極、ゲート配線層、及び層間絶縁膜等を省略して上から見た図である。なお、第１２の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１２の実施形態との相異点について主に説明する。

本実施形態に係るＭＯＳＦＥＴは、第１２の実施形態に係るＭＯＳＦＥＴのＭＯＳＦＥＴ領域において、さらに、ショットキー電極２８を有する。すなわち、ＭＯＳＦＥＴ領域の中にＳＢＤが設けられる。ショットキー電極２８は、第３の柱状体１３の第４の柱状体１４側の一端に向かって、ｎ^＋形ソース層２３中からｐ形ベース層２２中を通りｎ⁻形ドリフト層２１中に延伸し、且つ、Ｚ方向に沿って、ｎ^＋形ソース層２３中、ｐ形ベース層２２中、及びｎ⁻形ドリフト層２１中を延伸する。ショットキー電極２８は、第３の柱状体１３の上記一端と第４の柱状体１４との間で、ｐ形ベース層に沿って設けられ、Ｚ方向に垂直な平面において円弧状の形状を有する。

同様にして、第１の柱状体１１の一端と第５の柱状体１５との間、及び第７の柱状体１７の一端と第５の柱状体との間においても、ｐ形ベース層２２に沿ってショットキー電極２８が設けられる。

本実施形態に係るＭＯＳＦＥＴでは、ショットキー電極２８のｎ⁻形ドリフト層２１とショットキー接合を形成する面がショットキー電極２８の湾曲している側にあるため、ショットキー電極２８からｎ⁻形ドリフト層２１中へ空乏層が広がりやすい。このため、ショットキー電極２８とｎ⁻形ドリフト層２１との接合部において電界集中が緩和されるので、ＳＢＤの耐圧が向上する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ ｎ^＋形ドレイン層
１１ 第１の柱状体
１２ 第２の柱状体
１３ 第３の柱状体
１４ 第４の柱状体
１５ 第５の柱状体
１６ 第６の柱状体
１７ 第７の柱状体
１９ 底部
２１ ｎ⁻形ドリフト層
２２ ｐ形ベース層
２３ ｎ^＋形ソース層
２４、２９、３０、３２ ｐ形半導体層
２５ ゲート絶縁膜
２６ ゲート電極
２７、３１ 層間絶縁膜
２８ ショットキー電極
３３ ｐ形アノード層
３４ 絶縁膜
３５ ｎ⁻形高抵抗層
４０ ソース電極
５０ 曲面を有する側壁
Ｍ マスク
Ｔ１ 第１のトレンチ
Ｔ２ 第２のトレンチ

Claims (15)

1. 第１の電極と、第２の電極と、複数のゲート電極と、を有し、前記第１の電極と前記第２の電極との間を流れる電流を前記複数のゲート電極により制御する、電力用半導体装置であって、
   底部と、前記底部から前記底部の上面に垂直な第１の方向に突出し前記底部の上面に平行な第２の方向に沿って延伸する第１の柱状体と、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸し前記第１の方向及び前記第２の方向に直交する第３の方向において前記第１の柱状体と離間する第２の柱状体と、を有し、前記第１の電極と電気的に接続された第１導電形の半導体層と、
   前記第１の柱状体の側壁上、前記底部の前記上面上、及び前記第２の柱状体の側壁上に連続するように設けられ、前記半導体層よりも第１導電形の不純物濃度が低い第１導電形の第１の半導体層と、
   前記第１の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第２の柱状体の前記側壁上に連続するように設けられた第２導電形の第２の半導体層と、
   前記第１の半導体層及び前記第２の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第２の柱状体の前記側壁上に連続するように設けられ、前記第１の半導体層よりも第１導電形の不純物の濃度が高い第１導電形の第３の半導体層と、
   前記第１の柱状体と前記第２の柱状体との間で前記第１の方向及び前記第２の方向に沿って延伸し、前記第１の柱状体と平行な面で前記第１の半導体層とショットキー接合を形成し、前記第２の電極と電気的に接続されたショットキー電極と、
   を備え、
   前記複数のゲート電極は、ゲート絶縁膜を介して、前記第３の方向に沿って前記第１の半導体層中から、前記第２の半導体層中を通り、前記第３の半導体層中に延伸し、且つ、前記第１の半導体層中、前記第２の半導体層中、及び前記第３の半導体層中を前記第１の方向に沿って延伸し、前記第２の方向に沿って離間して設けられ、
   前記第２の電極は、前記第２の半導体層及び前記第３の半導体層に電気的に接続され、
   前記ショットキー電極は、前記第３の方向に沿って前記第１の半導体層中から前記第２の半導体層中を通り前記第３の半導体層中に延伸する電力用半導体装置。
2. 第１の電極と、第２の電極と、複数のゲート電極と、を有し、前記第１の電極と前記第２の電極との間を流れる電流を前記複数のゲート電極により制御する、電力用半導体装置であって、
   底部と、前記底部から前記底部の上面に垂直な第１の方向に突出し前記底部の上面に平行な第２の方向に沿って延伸する第１の柱状体と、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸し前記第１の方向及び前記第２の方向に直交する第３の方向において前記第１の柱状体と離間する第２の柱状体と、を有し、前記第１の電極と電気的に接続された第１導電形の半導体層と、
   前記第１の柱状体の側壁上、前記底部の前記上面上、及び前記第２の柱状体の側壁上に連続するように設けられ、前記半導体層よりも第１導電形の不純物濃度が低い第１導電形の第１の半導体層と、
   前記第１の柱状体と前記第２の柱状体との間で前記第１の方向及び前記第２の方向に沿って延伸し、前記第１の柱状体と平行な面で前記第１の半導体層とショットキー接合を形成し、前記第２の電極と電気的に接続されたショットキー電極と、
   を備えた電力用半導体装置。
3. 前記第１の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第２の柱状体の前記側壁上に連続するように設けられた第２導電形の第２の半導体層と、
   前記第１の半導体層及び前記第２の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第２の柱状体の前記側壁上に連続するように設けられ、前記第１の半導体層よりも第１導電形の不純物の濃度が高い第１導電形の第３の半導体層と、
   をさらに備えた請求項２記載の電力用半導体装置。
4. 前記ショットキー電極は、前記第３の方向に沿って前記第１の半導体層中から前記第２の半導体層中を通り前記第３の半導体層中に延伸する請求項３記載の電力用半導体装置。
5. 前記ショットキー電極は、前記第３の方向に沿って前記第１の半導体層中から前記第２の半導体層中に延伸する請求項３記載の電力用半導体装置。
6. 前記複数のゲート電極は、ゲート絶縁膜を介して、前記第３の方向に沿って前記第１の半導体層中から、前記第２の半導体層中を通り、前記第３の半導体層中に延伸し、且つ、前記第１の半導体層中、前記第２の半導体層中、及び前記第３の半導体層中を前記第１の方向に沿って延伸し、前記第２の方向に沿って離間して設けられ、
   前記第２の電極は、前記第２の半導体層及び前記第３の半導体層に電気的に接続される請求項３〜５のいずれか１つに記載の電力用半導体装置。
7. 前記半導体層は、前記複数のゲート電極を有する第１領域と、前記第１の柱状体と前記第２の柱状体との前記第３の方向における間隔が前記第１領域よりも狭い第２領域と、を有し、
   前記第２領域において前記第１の柱状体の一端と前記第２の柱状体の一端は前記第３の方向に沿って接続され、
   前記第３の方向における前記第２の半導体層の幅は、前記第１領域よりも前記第２領域において狭く、
   前記第２の半導体層の一端は前記第２の方向において前記第１の柱状体及び前記第２の柱状体と前記第１の半導体層を介して離間する、請求項６記載の電力用半導体装置。
8. 前記複数のゲート電極は、ゲート絶縁膜を介して、前記第３の方向に沿って前記第１の半導体層中から、前記第２の半導体層中を通り、前記第３の半導体層中に延伸し、且つ、前記第１の半導体層中、前記第２の半導体層中、及び前記第３の半導体層中を前記第１の方向に沿って延伸し、前記第２の方向に沿って離間して設けられ、
   前記半導体層は、前記複数のゲート電極を有する第１領域と、前記第１の柱状体と前記第２の柱状体との前記第３の方向における間隔が前記第１領域よりも狭い第２領域と、を有し、
   前記第３の方向における前記第２の半導体層の幅は、前記第１領域よりも前記第２領域において狭く、
   前記ショットキー電極は、前記第２領域の前記第１の方向及び前記第２の方向において、前記第２の半導体層上に設けられる、請求項３記載の電力用半導体装置。
9. 前記複数のゲート電極は、ゲート絶縁膜を介して、前記第３の方向に沿って前記第１の半導体層中から、前記第２の半導体層中を通り、前記第３の半導体層中に延伸し、且つ、前記第１の半導体層中、前記第２の半導体層中、及び前記第３の半導体層中を前記第１の方向に沿って延伸し、前記第２の方向に沿って離間して設けられ、
   前記半導体層は、前記複数のゲート電極を有する第１領域と、前記第１の柱状体と前記第２の柱状体との前記第３の方向における間隔が前記第１領域よりも狭い第２領域と、を有し、
   前記第２の半導体層は、前記第１領域と前記第２領域との境界で終端され、
   前記ショットキー電極は、前記第２の半導体層と離間して前記第２領域に設けられる請求項３記載の電力用半導体装置。
10. 前記半導体層は、前記第１の柱状体の前記第２の柱状体とは反対側に離間して設けられ、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸する、第３の柱状体をさらに有し、
    前記第１の柱状体と前記第２の柱状体との前記第３の方向における間隔は、前記第１の柱状体と前記第３の柱状体との前記第３の方向における間隔よりも狭く、
    前記第１の半導体層は、さらに、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第３の柱状体の側壁上に連続して設けられ、
    前記第１の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第３の柱状体の前記側壁上に、連続して設けられた第２導電形の第２の半導体層と、
    前記第１の半導体層及び前記第２の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第３の柱状体の前記側壁上に、連続して設けられ、前記第１の半導体層よりも高い第２導電形不純物の濃度を有する第１導電形の第３の半導体層と、
    をさらに備え、
    前記複数のゲート電極は、ゲート絶縁膜を介して、前記第３の方向に沿って前記第１の半導体層中から、前記第２の半導体層中を通り、前記第３の半導体層中に延伸し、且つ、前記第１の半導体層中、前記第２の半導体層中、及び前記第３の半導体層中を前記第１の方向に沿って延伸し、前記第２の方向に沿って離間して設けられ、
    前記第２の電極は、前記第２の半導体層及び前記第３の半導体層に電気的に接続される請求項２記載の電力用半導体装置。
11. 前記半導体層は、
    前記第１の柱状体の前記第２の方向に沿った一端の側に設けられ、前記底部から前記第１の方向に突出し前記第３の方向に沿って延伸する、第４の柱状体と、
    前記第１の柱状体の前記第２の方向に沿った他端の側に設けられ、前記底部から前記第１の方向に突出し前記第３の方向に沿って延伸する、第５の柱状体と、
    前記第２の柱状体の前記第１の柱状体とは反対側に設けられ、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸し、前記第４の柱状体と直交する、第６の柱状体と、
    をさらに有し、
    前記第１の半導体層は、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第２の柱状体の前記側壁上から、さらに、前記第４の柱状体の側壁上、前記第５の柱状体の側壁上、及び前記第６の柱状体の側壁上まで連続するように設けられ、
    前記ショットキー電極は、前記第１の半導体層を介して、前記第２の柱状体と前記第１の柱状体との間、前記第２の柱状体と前記第４の柱状体との間、及び前記第２の柱状体と前記第６の柱状体との間に、設けられた請求項２または１０に記載の電力用半導体装置。
12. 前記半導体層は、前記第３の柱状体の前記第１の柱状体とは反対側であって、前記第４の柱状体と前記第５の柱状体との間において、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸する、第７の柱状体をさらに有し、
    前記第１の半導体層は、前記第１の柱状部の側壁上、前記底部の前記上面上、及び前記第３の柱状体の前記側壁上から、さらに、前記第４の柱状体の側壁上、前記第５の柱状体の前記側壁上、及び前記第７の柱状体の側壁上に連続するように設けられ、
    前記第２の半導体層は、前記第１の半導体層を介して、さらに、前記第４の柱状体の側壁上、前記第５の柱状体の前記側壁上、及び前記第７の柱状体の側壁上に連続するように設けられ、
    前記第３の半導体層は、前記第１の半導体層及び前記第２の半導体層を介して、さらに、前記第４の柱状体の側壁上、前記第５の柱状体の前記側壁上、及び前記第７の柱状体の側壁上に連続するように設けられ、
    前記複数のゲート電極は、前記第１の柱状体と前記第３の柱状体との間、及び前記第３の柱状体と前記第７の柱状体との間に、設けられる、請求項１０記載の電力用半導体装置。
13. 第１導電形の半導体層が、底部と、前記底部から前記底部の上面に垂直な第１の方向に突出し前記底部の上面に平行な第２の方向に沿って延伸する第１の柱状体と、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸し、前記第１の方向及び前記第２の方向に直交する第３の方向において前記第１の柱状体と離間する第２の柱状体と、を有するように、前記半導体層の第１の表面から前記半導体層をエッチングする工程と、
    前記第１の柱状体の側壁上、前記底部の前記上面上、及び前記第２の柱状体の側壁上に連続するように、前記半導体層よりも第１導電形の不純物の濃度が低い第１導電形の第１の半導体層を形成する工程と、
    前記第１の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第２の柱状体の前記側壁上に連続するように、第２導電形の第２の半導体層を形成する工程と、
    前記第１の半導体層及び前記第２の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第２の柱状体の前記側壁上に連続するように、前記第１の半導体層よりも第１導電形の不純物の濃度が高い第１導電形の第３の半導体層を形成する工程と、
    前記第１の柱状体が露出するまで、前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層を平坦化する工程と、
    前記第１の柱状体と前記第２の柱状体との間で、前記第３の方向に沿って前記第１の半導体層中から前記第２の半導体層中を通り前記第３の半導体中に延伸し、且つ前記第１の方向に沿って前記第１の半導体層中、前記第２の半導体層中、及び前記第３の半導体層中を延伸する第１のトレンチを形成する工程と、
    前記第１のトレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第１の柱状体と前記第２の柱状体との間で、前記第１の半導体層中から前記第２の半導体層中に延伸し、前記第１の半導体層中及び前記第２の半導体層中を前記第１の半導体層と前記第２の半導体層との接合面に沿って延伸する第２のトレンチを形成する工程と、
    前記第２のトレンチ内を埋め込み前記第１の半導体層とショットキー接合するショットキー電極を形成する工程と、
    前記半導体層に電気的に接続された第１の電極を形成する工程と、
    前記第２の半導体層、前記第３の半導体層、及び前記ショットキー電極とに電気的に接続された第２の電極を形成する工程と、
    を備えた電力用半導体装置の製造方法。
14. 第１導電形の半導体層が、底部と、前記底部から前記底部の上面に垂直な第１の方向に突出し前記底部の上面に平行な第２の方向に沿って延伸する第１の柱状体と、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸し、前記第１の方向及び前記第２の方向に直交する第３の方向において前記第１の柱状体と離間する第２の柱状体と、前記第１の柱状体の前記第２の柱状体とは反対側に離間して設けられ、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸する第３の柱状体と、を有するように、前記半導体層の第１の表面から前記半導体層をエッチングする工程と、
    前記第１の柱状体の側壁上、前記底部の前記上面上、前記第２の柱状体の側壁上、及び前記第３の柱状体の側壁上に連続するように、前記半導体層よりも第１導電形の不純物の濃度が低い第１導電形の第１の半導体層を形成する工程と、
    前記第１の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、前記第２の柱状体の前記側壁上、及び前記第３の柱状体の前記側壁上に連続するように、第２導電形の第２の半導体層を形成する工程と、
    前記第１の半導体層及び前記第２の半導体層を介して、前記第１の柱状体の前記側壁上、前記底部の前記上面上、及び前記第３の柱状体の前記側壁上に連続するように、前記第１の半導体層よりも第１導電形の不純物の濃度が高い第１導電形の第３の半導体層を形成する工程と、
    前記第１の柱状体が露出するまで、前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層を平坦化する工程と、
    前記第１の柱状体と前記第３の柱状体との間で、前記第３の方向に沿って前記第１の半導体層中から前記第２の半導体層中を通り前記第３の半導体中に延伸し、且つ前記第１の方向に沿って前記第１の半導体層中、前記第２の半導体層中、及び前記第３の半導体層中を延伸する第１のトレンチを形成する工程と、
    前記第１のトレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第１の柱状体と前記第２の柱状体との間で、前記第３の方向に沿って前記第２の半導体層を跨いで前記第１の半導体層中及び前記第２の半導体層中に前記第１の方向に沿って延伸する第２のトレンチを形成する工程と、
    前記第２のトレンチ内を埋め込み、前記第１の半導体層とショットキー接合するショットキー電極を形成する工程と、
    前記半導体層に電気的に接続された第１の電極を形成する工程と、
    前記第２の半導体層、前記第３の半導体層、及び前記ショットキー電極とに電気的に接続された第２の電極を形成する工程と、
    を備え、
    前記第１の柱状体と前記第２の柱状体との前記第３の方向における間隔は、前記第１の柱状体と前記第３の柱状体との前記第３の方向における間隔よりも狭く、
    前記第２の半導体層を形成する工程では、前記第１の柱状体と前記第２の柱状体との間で、前記第１の半導体層で形成された凹みを埋め込むように前記第２の半導体層を形成し、
    前記第３の半導体層を形成する工程では、前記第１の柱状体と前記第３の柱状体との間で、前記第２の半導体層で形成された凹みを埋め込むように前記第３の半導体層を形成する電力用半導体装置の製造方法。
15. 第１導電形の半導体層が、底部と、前記底部から前記底部の上面に垂直な第１の方向に突出し前記底部の上面に平行な第２の方向に沿って延伸する第１の柱状体と、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸し、前記第１の方向及び前記第２の方向に直交する第３の方向において前記第１の柱状体と離間する第２の柱状体と、前記第１の柱状体の前記第２の柱状体とは反対側に離間して設けられ、前記底部から前記第１の方向に突出し前記第２の方向に沿って延伸する第３の柱状体と、を有するように、前記半導体層の第１の表面から前記半導体層をエッチングする工程と、
    前記第１の柱状体の側壁上、前記底部の前記上面上、前記第２の柱状体の側壁上、及び前記第３の柱状体の側壁上を連続して覆うように、絶縁膜を形成する工程と、
    前記半導体層の前記底部の前記上面上の前記絶縁膜を除去する工程と、
    前記絶縁膜が取り除かれた前記半導体層の前記底部の前記上面上に、前記半導体層よりも第１導電形の不純物濃度が低い半導体層からなる第１導電形の高抵抗層を形成する工程と、
    前記高抵抗層と前記第１の柱状体との間、前記高抵抗層と前記第２の柱状体との間、及び前記高抵抗層と前記第３の柱状体との間を除いて、前記絶縁膜を全て除去する工程と、
    前記高抵抗層上、前記第１の柱状体の側壁上、前記第２の柱状体の側壁上、及び前記第３の柱状体の側壁上に連続するように、前記半導体層よりも第１導電形の不純物の濃度が低く前記高抵抗層よりも第１導電形の不純物の濃度が高い第１導電形の第１の半導体層を形成する工程と、
    前記第１の半導体層を介して、前記高抵抗層上、前記第１の柱状体の前記側壁上、前記第２の柱状体の前記側壁上、及び前記第３の柱状体の前記側壁上に連続するように第２導電形の第２の半導体層を形成する工程と、
    前記第１の半導体層及び前記第２の半導体層を介して、前記高抵抗層上、前記第１の柱状体の前記側壁上、及び前記第３の柱状体の前記側壁上に連続するように、前記第１の半導体層よりも第１導電形の不純物の濃度が高い第１導電形の第３の半導体層を形成する工程と、
    前記第１の柱状体が露出するまで、前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層を平坦化する工程と、
    前記第１の柱状体と前記第３の柱状体との間で、前記第３の方向に沿って前記第１の半導体層中から前記第２の半導体層中を通り前記第３の半導体中に延伸し、且つ前記第１の方向に沿って前記第１の半導体層中、前記第２の半導体層中、及び前記第３の半導体層中を延伸する第１のトレンチを形成する工程と、
    前記第１のトレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第１の柱状体と前記第２の柱状体との間で、前記第３の方向に沿って前記第２の半導体層を跨いで、前記第１の半導体層中及び前記第２の半導体層中に前記第１の方向に沿って延伸する第２のトレンチを形成する工程と、
    前記第２のトレンチ内を埋め込み、前記第１の半導体層とショットキー接合するショットキー電極を形成する工程と、
    前記半導体層に電気的に接続された第１の電極を形成する工程と、
    前記第２の半導体層、前記第３の半導体層、及び前記ショットキー電極とに電気的に接続された第２の電極を形成する工程と、
    を備え、
    前記第１の柱状体と前記第２の柱状体との前記第３の方向における間隔は、前記第１の柱状体と前記第３の柱状体との前記第３の方向における間隔よりも狭く、
    前記第２の半導体層を形成する工程では、前記第１の柱状体と前記第２の柱状体との間で、前記第１の半導体層で形成された凹みを埋め込むように前記第２の半導体層を形成し、
    前記第３の半導体層を形成する工程では、前記第１の柱状体と前記第３の柱状体との間で、前記第２の半導体層で形成された凹みを埋め込むように前記第３の半導体層を形成する電力用半導体装置の製造方法。

Images