KR20170121667A - Finfet 및 finfet 형성 방법 - Google Patents

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Abstract

실시예는 구조물로서, 상기 구조물은 기판 위의 제 1 핀, 기판 위의 제 2 핀 - 상기 제 2 핀은 제 1 핀에 인접함 - , 제 1 핀 및 제 2 핀을 둘러싸는 격리 영역 - 상기 격리 영역의 제 1 부분이 제 1 핀과 제 2 핀 사이에 있음 - , 제 1 핀 및 제 2 핀의 측벽을 따르고 상위 표면 위에 있는 게이트 구조물 - 상기 게이트 구조물은 제 1 핀 및 제 2 핀에서 채널 영역을 정의함 - , 게이트 구조물의 측벽 상의 게이트 시일 스페이서 - 상기 게이트 시일 스페이서의 제 1 부분이 제 1 핀과 제 2 핀 사이의 격리 영역의 제 1 부분 상에 있음 - , 및 게이트 구조물에 인접한 제 1 핀 및 제 2 핀 상의 소스/드레인 영역을 포함한다.

Description

FINFET 및 FINFET 형성 방법{FINFETS AND METHODS OF FORMING FINFETS}
우선권 주장 및 상호 참조
본 출원은 발명의 명칭이 "FINFETS AND METHODS OF FORMING FINFETS"인 2016년 4월 25일자에 출원된 미국 가특허 출원 제62/327,135호의 우선권을 주장하고, 이 출원은 참조용으로 본 명세서에 포함된다.
반도체 산업이 높은 디바이스 밀도, 높은 성능, 및 낮은 비용을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 문제 모두의 과제는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 입체적인 설계의 개발을 야기하였다. 종래의 FinFET는, 예를 들어, 기판의 실리콘 층의 일부를 에칭하여 제거함으로써 형성된 기판으로부터 연장된 얇은 수직 "핀"(또는 핀 구조)으로 제조된다. FinFET의 채널이 이 수직 핀에 형성된다. 게이트가 핀 위에 제공된다(예컨대, 랩핑). 채널의 양측 상에 게이트를 구비하는 것은, 양측으로부터 채널의 게이트 제어를 허용한다. 그러나, 반도체 제조에서 이러한 피처(feature) 및 공정들을 구현하는데 문제가 있다.
실시예는 구조물로서, 상기 구조물은 기판 위의 제 1 핀, 기판 위의 제 2 핀 - 상기 제 2 핀은 제 1 핀에 인접함 - , 제 1 핀 및 제 2 핀을 둘러싸는 격리 영역 - 상기 격리 영역의 제 1 부분이 제 1 핀과 제 2 핀 사이에 있음 - , 제 1 핀 및 제 2 핀의 측벽을 따르고 상위 표면 위에 있는 게이트 구조물 - 상기 게이트 구조물은 제 1 핀 및 제 2 핀에서 채널 영역을 정의함 - , 게이트 구조물의 측벽 상의 게이트 시일 스페이서 - 상기 게이트 시일 스페이서의 제 1 부분이 제 1 핀과 제 2 핀 사이의 격리 영역의 제 1 부분 상에 있음 - , 및 게이트 구조물에 인접한 제 1 핀 및 제 2 핀 상의 소스/드레인 영역을 포함한다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 3차원 보기의 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 일례이다.
도 2 내지 도 6, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 및 도 10 내지 도 14는 일부 실시예들에 따라, FinFET 제조의 중간 단계들의 3차원 보기 및 횡단면도이다.
도 15 및 도 16은 일부 실시예들에 따라, 게이트 라스트 구조물 공정의 중간 단계들의 횡단면도를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
핀 전계 효과 트랜지스터(FinFET) 및 FinFET를 형성하는 방법이 다양한 실시예들에 따라 제공된다. FinFET를 형성하는 중간 단계들이 도시된다. 본원에 논의된 일부 실시예들은 게이트 퍼스트 공정을 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 라스트 공정(때때로, 교체 게이트 공정으로 언급됨)이 사용될 수 있다. 실시예들의 일부 변형들이 논의된다. 당업자는 다른 실시예들의 범위 내에서 고려될 수 있는 다른 변형을 용이하게 이해할 것이다. 방법 실시예들이 특정 순서로 논의되었지만, 다양한 다른 방법 실시예들이 임의의 논리적인 순서로 수행될 수 있고, 본원에 설명된 단계보다 더 많거나 적은 단계들을 포함할 수 있다.
예시된 실시예들을 구체적으로 다루기 전에, 개시된 본 실시예들의 특정 유리한 특징과 양태들이 일반적으로 다루어질 것이다. 일반적인 용어에서, 본 개시는 반도체 디바이스 및 반도체 디바이스를 형성하는 방법으로서, 디바이스 향상을 위해, 적어도 FinFET의 채널 영역에 가까운 곳에서, 적은 결함(예컨대, 전위 등)을 갖는 FinFET에 에피택셜 소스/드레인 영역을 달성하기 위해, 간단하고 비용 효율이 높은 공정 흐름을 제공한다. 게다가, 이러한 간단하고 비용 효율이 높은 공정 흐름은 인접한 핀 사이의 누설을 감소시킴으로써 인접한 핀 사이에 더욱 양호한 격리를 달성할 수 있고, 또한 소스/드레인 영역에 대한 콘택 저항을 감소시킬 수 있다. 특히, 이하에 개시된 바와 같은 실시예들은 에피택셜 성장된 소스/드레인 영역을 이용하는 공정 흐름 및 구조물을 포함하고, 격리 영역(예컨대, 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역)의 격리 물질의 일부 및 측벽 스페이서 물질의 일부가 소스/드레인 영역에서 인접한 핀 사이에 남아 있다. 이러한 남아 있는 격리 물질 및 스페이서 물질은, 인접한 핀 사이의 에피택셜 볼륨의 양을 감소시키기 때문에, 전위의 발생을 억제한다. 또한, 남아 있는 격리 물질 및 스페이서 물질은 에피택셜 소스/드레인 구조물 사이의 캐패시턴스를 감소시킬 수 있다. 이 감소된 캐패시턴스는 디바이스에 대해 더욱 양호한 교류(alternating current; AC) 성능을 허용할 수 있다. 또한, 에피택셜 소스/드레인 구조물의 상위 표면은 비평면(예컨대, 물결 모양 및/또는 웨이브) 상단 표면을 가질 수 있고, 이는 위에 놓인 콘택에 대한 콘택 표면 영역을 증가시킬 수 있다. 이러한 증가된 콘택 표면은 소스/드레인 영역에 대한 콘택 저항을 감소시킬 수 있다.
도 1은 3차원 보기의 FinFET(30)의 일례를 도시한다. FinFET(30)는 기판(32) 상의 핀(36)을 포함한다. 기판(32)은 격리 영역(34)을 포함하고, 핀(36)은 이웃하는 격리 영역(34) 위로, 그리고 이웃하는 격리 영역(34) 사이로 돌출된다. 게이트 유전체(38)가 핀(36)의 측벽을 따르고 핀(36)의 상단 표면을 위에 있으며, 게이트 전극(40)이 게이트 유전체(38) 위에 있다. 소스/드레인 영역(42 및 44)이 게이트 유전체(38) 및 게이트 전극(40)에 대해 핀(36)의 양측에 배치된다. 도 1은 또한 나중 도면들에서 사용되는 기준 단면을 도시한다. 단면(B-B)은 FinFET(30)의 채널, 게이트 유전체(38), 및 게이트 전극(40)을 가로지른다. 단면(C-C)은 단면(B-B)과 평행하고, 소스/드레인 영역(42)을 가로지른다. 단면(A-A)은 단면(B-B)에 수직이고, 핀(36)의 세로축을 따르고, 예를 들어, 소스/드레인 영역(42 및 44) 사이의 전류 흐름의 방향에 있다. 후속 도면들은 명확함을 위해 이러한 기준 단면을 참조한다.
도 2 내지 도 6, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 및 도 10 내지 도 14는 일부 실시예들에 따라, FinFET 제조의 중간 단계들의 3차원 보기 및 횡단면도이다. 도 2 내지 도 6, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 및 도 10 내지 도 16은 다수의 핀을 제외하면, 도 1의 FinFET(30)와 유사한 FinFET를 도시한다. 도 2 내지 도 6은 단면(B-B)을 도시한다. 도 7a 내지 도 9c에서, "A" 명칭으로 끝나는 도면은 3차원 도면이고, "B" 명칭으로 끝나는 도면은 단면(B-B)을 도시하고, "C" 명칭으로 끝나는 도면은 단면(C-C)을 도시한다. 도 10 및 도 12 내지 도 14는 단면(C-C)을 도시하고, 도 11은 단면(A-A)을 도시한다.
도 2은 기판(50)을 나타낸다. 기판(50)은 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예컨대, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 물질 층을 포함한다. 절연 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연 층은 기판 상에 제공되고, 통상적으로, 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 안티몬화 인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 집적 회로 디바이스(도시되지 않음)를 포함할 수 있다. 트랜지스터, 다이오드, 커패시터, 저항, 이들의 조합 등과 같은 매우 다양한 집적 회로 디바이스들이 FinFET를 위한 설계의 구조적 및 기능적 요건을 발생시키기 위해 기판(50) 내에 및/또는 기판(50) 상에 형성될 수 있다는 것을 당업자라면 인식할 것이다. 집적 회로 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
도 3은 반도체 스트립(60)을 형성하기 위해, 기판(50) 위에 마스크 층(56)의 형성 및 패터닝, 및 마스크 층(52)을 사용하여 기판(50)의 패터닝을 도시한다. 일부 실시예들에서, 마스크 층(52)은 하드 마스크이고, 이하에서 하드 마스크(52)로서 언급될 수 있다. 하드 마스크(52)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄소-질소화합물, 또는 이들의 조합 등으로 형성될 수 있다.
일부 실시예들에서, 반도체 스트립(60)은 기판(50)에 트렌치를 에칭함으로써 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
도 4는 격리 영역(62)을 형성하기 위해 이웃하는 반도체 스트립(60) 사이에 절연 물질의 형성을 도시한다. 절연 물질은 실리콘 산화물, 질화물, 또는 이들의 조합 등과 같은 산화물일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예컨대, 산화물과 같은 다른 물질로 변환시키기 위해 원격 플라즈마 시스템 및 후 경화에서 CVD 기반 물질 증착) 또는 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 또한, 도 4에서, 화학적 기계적 연마(chemical mechanical polish; CMP)와 같은 평탄화 공정이 임의의 과도한 절연 물질(및, 존재하는 경우, 하드 마스크(56))을 제거하여, 동일 평면에 있는 반도체 스트립(60)의 상단 표면 및 격리 영역(62)의 상단 표면을 형성할 수 있다.
도 5는, 예컨대, 쉘로우 트렌치 격리(STI) 영역(62)을 형성하기 위해, 격리 영역(62)의 리세싱을 도시한다. 격리 영역(62)은, 반도체 스트립(60)의 상위 부분이 이웃하는 격리 영역(62) 사이에 돌출되어 반도체 핀(64)을 형성하도록 리세스된다. 격리 영역(62)의 상단 표면은, 도시된 바와 같은 평면, 볼록면, 오목면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. 격리 영역(62)의 상단 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 격리 영역(62)은 격리 영역(62)의 물질에 선택적인 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 희석된 불산(dilute hydrofluoric; dHF)을 사용하는 화학적 산화물 제거가 사용될 수 있다.
도 2 내지 도 5는 핀(64)을 형성하는 실시예를 도시하지만, 핀은 다양한 상이한 공정으로 형성될 수 있다. 일례에서, 핀은 반도체 스트립을 형성하기 위해 기판에 트렌치를 에칭함으로써 형성될 수 있다; 트렌치는 유전체 층으로 충전될 수 있다; 반도체 스트립이 핀을 형성하기 위해 유전체 층으로부터 돌출되도록 유전체 층은 리세스될 수 있다. 다른 예에서, 유전체 층이 기판의 상단 표면 위에 형성될 수 있다; 트렌치가 유전체 층을 통해 에칭될 수 있다; 호모에피택셜 구조물이 트렌치에 에피택셜 성장될 수 있다; 호모에피택셜 구조물이 핀을 형성하기 위해 유전체 층으로부터 돌출되도록 유전체 층은 리세스될 수 있다. 또 다른 예에서, 헤테로에피택셜 구조물이 핀을 위해 사용될 수 있다. 예를 들어, 반도체 스트립은 리세스될 수 있고, 반도체 스트립과는 상이한 물질이 대신에 에피택셜 성장될 수 있다. 또 다른 추가의 예에서, 유전체 층이 기판의 상단 표면 위에 형성될 수 있다; 트렌치가 유전체 층을 통해 에칭될 수 있다; 헤테로에피택셜 구조물이 기판과는 상이한 물질을 사용하여 트렌치에 에피택셜 성장될 수 있다; 헤테로에피택셜 구조물이 핀을 형성하기 위해 유전체 층으로부터 돌출되도록 유전체 층은 리세스될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예들에서, 성장된 물질은 사전 및 후속 주입을 제거할 수 있는 성장 동안 인시츄(in situ) 도핑될 수 있지만, 인시츄 및 주입 도핑은 함께 사용될 수 있다. 여전히 또한, PMOS 영역의 물질과는 상이한 물질을 NMOS 영역에서 에피택셜 성장시키는 것은 유리할 수 있다. 다양한 실시예들에서, 핀은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 약 0과 100 사이에 있을 수 있다), 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V 족 화합물 반도체, II-VI 족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 족 화합물 반도체를 형성하기 위해 이용 가능한 물질은, 비제한적으로, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다.
도 6은 반도체 핀(64) 위에 게이트 구조물의 형성을 도시한다. 유전체 층(도시되지 않음)이 반도체 핀(64) 및 격리 영역(62) 위에 형성된다. 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있고, 허용 가능한 기술에 따라 성막 또는 열 성장될 수 있다. 일부 실시예들에서, 유전체 층은 하이-k 유전체 물질일 수 있고, 이러한 실시예들에서, 유전체 층은 대략 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 이들의 다층, 및 이들의 조합의 실리케이트를 포함할 수 있다. 유전체 층의 형성 방법은 분자 빔 증착(Molecular-Beam Deposition; MBD), 원자층 증착(Atomic Layer Deposition; ALD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD) 등을 포함할 수 있다.
게이트 층(도시되지 않음)이 유전체 층 위에 형성되고, 마스크 층(도시되지 않음)이 게이트 층 위에 형성된다. 게이트 층은 유전체 층 위에 성막되고, 그런 다음 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 성막될 수 있다. 게이트 층은, 예를 들어, 폴리실리콘으로 형성될 수 있지만, 다른 물질들이 또한 사용될 수 있다. 일부 실시예들에서, 게이트 층은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합, 및 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물 등으로 형성될 수 있다.
층들이 형성된 이후에, 마스크 층은 마스크(70)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패턴화될 수 있다. 그런 다음, 마스크(70)의 패턴은 게이트(68) 및 게이트 유전체(66)를 형성하기 위해 허용 가능한 에칭 기술에 의해 게이트 층 및 유전체 층에 전달될 수 있다. 게이트(68) 및 게이트 유전체(66)는 반도체 핀(64)의 개개의 채널 영역을 커버한다. 게이트(68)는 또한 개개의 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a, 도 7b, 및 도 7c는 격리 영역(62), 반도체 핀(64), 게이트(68), 및 마스크(70)의 노출된 표면 상에 게이트 시일 스페이서(gate seal spacer)(72)의 형성을 도시한다. 열 산화 또는 성막 공정이 게이트 시일 스페이서(72)를 형성할 수 있다. 일부 실시예들에서, 게이트 시일 스페이서(72)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄소-질소화합물, 또는 이들의 조합과 같은 질화물로 형성될 수 있다.
도 8a, 도 8b, 및 도 8c는 게이트 구조물의 측벽 바깥쪽의 게이트 시일 스페이서의 일부분을 제거하는 것을 도시한다. 일부 실시예들에서, 건식 에칭 공정과 같은 이방성 에칭 공정이 게이트 구조물의 측벽 바깥쪽의 게이트 시일 스페이서(72)의 일부분을 제거하기 위해 사용될 수 있다. 일부 실시예들에서, 에칭 공정 이후에, 게이트 시일 스페이서(72)의 일부분이 인접한 반도체 핀(64) 사이의 격리 영역(62) 상에 남아 있다(도 8c, 도 9c, 도 10, 및 도 10 내지 도 14 참조). 일부 게이트 시일 스페이서 물질(72)이 격리 영역(62) 상에 남아 있는 이유는, 적어도 부분적으로, 반도체 핀(64)의 상단 표면과 비교하여, 게이트 시일 스페이서 물질(72)이 격리 영역(62) 상에 두껍게 형성되기 때문이다(도 7c 참조).
또한, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 및 도 9c에서, 게이트 구조물 바깥쪽의 핀(64)은 제거된다. 게이트 구조물은 핀(64)의 제거 동안 마스크로서 사용될 수 있다. 일부 실시예들에서, 게이트 구조물 바깥쪽의 핀(64)의 제거는 다단계 제거 공정이다. 일 실시예에서, 다단계 제거 공정은 제 1 건식 에칭 공정 및 제 2 습식 에칭 공정을 포함한다. 도 8a, 도 8b, 및 도 8c에 도시된 바와 같이, 제 1 건식 에칭 공정은 게이트 구조물 바깥쪽의 핀(64)의 상위 부분을 제거하면서, 인접한 핀(64) 사이의 격리 영역 상에 게이트 시일 스페이서 물질(72')을 유지한다. 제 2 습식 에칭 공정은 핀(64)의 남아 있는 부분을 선택적으로 에칭하고, 일부 실시예들에서, 반도체 핀(64) 및/또는 격리 영역(62)에 리세스(76)를 형성하기 위해 격리 영역(62)의 상위 표면 아래로 반도체 스트립(60) 내에서 에칭한다.
제 1 단계의 건식 에칭 공정은 RIE, NBE, 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 일 실시예에서, 제 1 단계의 건식 에칭 공정은, 게이트 시일 스페이서 물질(72')이 인접한 반도체 핀 사이의 격리 영역(62) 상에 보존되도록 낮은 충격을 이용하는 플라즈마 건식 에칭 공정이다. 에칭은 이방성일 수 있다. 일부 실시예들에서, 제 1 단계의 건식 에칭 공정은 대략 100 millitorr (mTorr)보다 크거나 같은 압력을 갖는 환경에서 대략 50 volt보다 작거나 같은 바이어스 전압을 갖는다. 플라즈마는 플라즈마 발생기에 결합되고, 플라즈마 시스템에 유도성 결합되고, 반응성 이온 에칭을 자기적으로 강화시키는 변압기, 전자 사이클로트론 공명, 원격 플라즈마 발생기 등과 같은, 플라즈마를 생성하는 임의의 적절한 방법에 의해 생성될 수 있다.
도 9a, 도 9b, 및 도 9c에 도시된 바와 같이, 제 1 건식 에칭 공정 이후에, 제 2 습식 에칭 공정이 또한 리세스(76)를 형성하기 위해 남아 있는 격리 영역(62)과 남아 있는 게이트 시일 스페이서 물질(72') 사이의 핀(64/60)을 제거한다. 일부 실시예들에서, 리세스(76)는 격리 영역(62)의 상단 표면 아래로 연장되는 표면을 갖는다. 이러한 제 2 습식 에칭 공정은 핀(64/60)의 물질과 격리 영역(62)의 물질 및 게이트 시일 스페이서 물질(72) 사이에 양호한 에칭 선택성을 갖는, 수산화테트라메틸암모늄(Tetramethylammonium hydroxide; TMAH), 수산화 암모늄(ammonium hydroxide; NH4OH), 핀(64/60)을 에칭할 수 있는 습식 에천트와 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 등방성일 수 있다. 일부 실시예들에서, 건식 및 습식 에칭 공정 양자 모두가 수행된 이후에, 남아 있는 게이트 시일 스페이서 물질(72')은 에칭 공정으로 인해 둥근 상단 표면(도 9c 참조)을 가질 수 있다. 일부 실시예들에서, 반도체 스트립(60)의 상단 표면은 리세스(76)의 하단 표면의 적어도 일부분으로서 노출된다.
도 10은 소스/드레인 영역(80)의 형성을 도시한다. 소스/드레인 영역(80)은 유기 금속 CVD(metal-organic CVD; MOCVD), 분자빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG), 또는 이들의 조합 등에 의해, 리세스 내에 물질을 에피택셜 성장시킴으로써 리세스(76) 내에 형성된다. 도 10에 도시된 바와 같이, 인접한 핀(64/60) 사이의 남아 있는 격리 영역 물질(62) 및 남아 있는 게이트 시일 스페이서 물질(72')의 차단으로 인해, 소스/드레인 영역(80)은 리세스(76)에 먼저 수직으로 성장되고(도 10의 섹션 B), 그 동안 소스/드레인 영역(80)은 수평으로 성장되지 않는다. 리세스(76)가 완전히 충전된 이후에, 소스/드레인 영역(80)은 패싯(facet)(도 10의 섹션 A)을 형성하기 위해 수직으로 그리고 수평으로 모두 성장된다. 도 10에 도시된 바와 같이, 남아 있는 게이트 시일 스페이서 물질(72')은, 에피택셜 소스/드레인 영역(80)의 성장으로부터의 힘 및/또는 에칭 단계로 인해 둥근 상단 표면 및 비평면 측벽(즉, 웨이브 또는 물결 모양 측벽)을 가질 수 있다.
도 10에서, 섹션(A 및 B)을 갖는 이중층(Bi-layer) 같은 에피택셜 소스/드레인 구조물(80)이 도시된다. 에피택셜 구조물 사이의 구조물(때때로 인터 에피택셜 구조물로서 언급됨)은, 남아 있는 격리 영역 물질(62) 및 남아 있는 게이트 시일 스페이서 물질(72') 양자 모두를 포함하고, 또한 인터 에피(Inter-Epi) 이중층 구조물로서 언급될 수 있다. 일부 실시예들에서, 남아 있는 게이트 시일 스페이서 물질(72')은 인접한 핀(64/60) 상의 소스/드레인 영역(80)의 양자의 A 섹션 사이로 연장되고, 양자의 A 섹션과 모두 접촉한다. 인터 에피 이중층 구조물은 제 2 층(L2)의 격리 영역 물질(62) 위에 제 1 층(L1)의 게이트 시일 스페이서 물질(72')을 포함한다. 일부 실시예들에서, L1은 대략 9 nm 내지 대략 15 nm의 범위의 높이를 갖는다. L1의 높이는 소스/드레인(80)의 에피택셜 볼륨을 제어하는 것을 도울 것이고, 이것은 디바이스의 WAT 성능에 직접적으로 영향을 미칠 것이다. 일부 실시예들에서, L2는 대략 14 nm 내지 대략 20 nm의 범위의 높이를 갖는다. L2의 높이는 인접한 핀 사이의 전기적 격리를 결정하는 것을 도울 것이고, 또한 소스/드레인(80)의 에피택셜 볼륨을 제어하는 것을 도울 것이다. 일부 실시예들에서, 인터 에피 이중층 구조물의 폭(W1)은 대략 17 nm 내지 대략 23 nm의 범위에 있다. 인터 에피 이중층 구조물의 폭(W1)이 크면 클수록, 인터 에피 이중층 구조물은 소스/드레인(80)의 에피택셜 볼륨에 더 많은 압력을 인가하여, WAT 성능을 저하시킬 수 있고, 특히, (Isat/Ion) 성능을 저하시킬 수 있다.
도 10에 도시된 바와 같이, 인접한 핀(64/60)의 소스/드레인 영역(80)은 연속적인 에피택셜 소스/드레인 영역(80)을 형성하기 위해 병합된다. 일부 실시예들에서, 인접한 핀(64/60)에 대한 소스/드레인 영역(80)은 함께 병합되지 않고, 별도의 소스/드레인 영역(80)으로 남아 있다. 결과 FinFET가 n 형 FinFET인 일부 예시적인 실시예들에서, 소스/드레인 영역(80)은 실리콘 탄화물(SiC), 실리콘 인화물(SiP), 인 도핑된 실리콘 탄화물(SiCP) 등을 포함한다. 결과 FinFET가 p 형 FinFET인 대안적인 예시적인 실시예들에서, 소스/드레인 영역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p 형 불순물을 포함한다.
에피택셜 소스/드레인 영역(80)은 소스/드레인 영역(80)을 형성하기 위해 도펀트로 주입될 수 있고, 어닐링이 이어진다. 주입 공정은 주입 공정으로부터 보호될 FinFET의 영역을 커버하기 위해 포토 레지스트와 같은 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 소스/드레인 영역(80)은 대략 1019 cm-3 내지 대략 1021 cm-3의 범위에 있는 불순물 농도를 가질 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역은 성장 동안 인시츄 도핑될 수 있다.
도 11은 도 1의 단면(A-A)을 따라 도 10의 중간 처리 단계를 도시한다. 도 11에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80)은 핀(64)의 개개의 표면으로부터 상승된 표면(예컨대, 핀(64)의 비리세스된 부분 위로 상승됨)을 가질 수 있고, 패싯을 가질 수 있다. 도 11은 또한 게이트 구조물의 측벽을 따라 게이트 시일 스페이서(72) 상의 게이트 스페이서(86)를 도시한다. 게이트 스페이서(86)는 물질을 컨포멀하게 성막하고 후속적으로 물질을 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 물질은 실리콘 질화물, SiCN, 이들의 조합 등일 수 있다. 게이트 스페이서(86)는 에피택셜 소스/드레인 영역(80) 이전 또는 이후에 형성될 수 있다. 일부 실시예들에서, 더미 게이트 스페이서가 에피택셜 소스/드레인 영역(80)의 에피택셜 공정 이전에 게이트 시일 스페이서(72) 상에 형성되고, 에피택셜 소스/드레인 영역(80)이 형성된 이후에 더미 게이트 스페이서는 제거되어 게이트 스페이서(86)로 교체된다.
소스/드레인 영역(80)의 형성 이후에, 캐핑층(84)이 소스/드레인 영역(80) 상에 형성된다. 캐핑층(84)은 소스/드레인 영역의 부분으로 고려될 수 있다. 일부 실시예들에서, 캐핑층(84)은 소스/드레인 영역(80) 상에 에피택셜 성장된다. 캐핑층(84)은 후속 공정(예컨대, 에칭 공정, 온도 처리 등) 동안 도펀트 손실로부터 소스/드레인 영역(80)을 보호하도록 돕는다. 소스/드레인 영역(80)의 지형은 도 10 및 도 12에 도시된 바와 같은 비평면, 또는 평면(도시되지 않음)이 되도록 제어될 수 있다.
소스/드레인 영역(80)은 40 %보다 큰 Ge 농도를 가질 수 있다. 소스/드레인 영역(80)의 높은 농도는, 소스/드레인 영역(80)이 FinFET의 채널 영역에 더 큰 응력(stress)을 가하도록 허용한다. 소스/드레인 영역(80)의 이러한 높은 도펀트 농도 부분은 응력층(80)으로 언급될 수 있다. 게다가, 캐핑층(84) 및 응력층(80)의 도펀트 농도는 상이할 수 있다. 예를 들어, 캐핑층(84)은 대략 40 %보다 낮은 Ge 농도를 가질 수 있고, 응력층(80)은 대략 40 %보다 큰 Ge 농도를 가질 수 있다.
일부 실시예들에서, 응력층(80) 및 캐핑층(84)은 단일 연속 에피택셜 공정으로 형성될 수 있다. 다른 실시예들에서, 이러한 구조물들은 별도의 공정으로 형성될 수 있다. 단일 연속 공정을 이용하는 실시예에서, 에피택셜 공정의 공정 파라미터(예컨대, 공정 가스 흐름, 온도, 압력 등)는 다양한 물질 조성을 갖는 이러한 구조물들을 형성하기 위해 변경될 수 있다. 예를 들어, 에피택시 동안, 게르마늄 함유 전구체(예컨대, GeH4)의 유량은 응력층(80)(때로는 버퍼층으로 언급됨)의 초기 형성 동안 제 1 레벨에 있을 수 있고, 응력층(80)의 주요 부분의 형성으로 전환할 때 제 2 레벨로 증가될 수 있다. 또한, 캐핑층(84)의 형성으로 전환할 때, 게르마늄 함유 전구체의 유량은 제 2 레벨에서부터 제 3 레벨로 감소될 수 있다. 캐핑층(84) 및 버퍼층은 소스/드레인 영역의 부분으로 고려될 수 있다.
하나 이상의 층간 유전체의 형성 및 콘택의 형성과 같은 FinFET 디바이스의 후속 공정이 수행될 수 있다. 이러한 공정들은 도 13 및 도 14를 참조하여 이하에 논의될 것이다.
도 13에서, 층간 유전체(interlayer dielectric; ILD)(90)가 도 12에 도시된 구조물 위에 성막된다. ILD(90)는 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate Glass; BPSG), 비도핑된 실리케이트 유리(undoped silicate glass; USG) 등과 같은 유전체 물질로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다.
도 14에서, 콘택(92)이 ILD(90)를 통해 형성된다. 콘택(92)에 대한 개구부가 ILD(90)를 통해 형성된다. 개구부는 허용 가능한 포토리소그래피 기술 및 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예들에서, 캐핑층(84)의 적어도 일부분이 개구부의 형성 동안 제거된다. 확산 장벽층, 접착층 등과 같은 라이너, 및 전도성 물질이 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정이 ILD(90)의 표면으로부터의 과도한 물질을 제거하기 위해 수행될 수 있다. 남아 있는 라이너 및 전도성 물질은 개구부에 콘택(92)을 형성한다. 어닐링 공정이 콘택(92)과 소스/드레인 영역(80)(존재한다면, 캐핑층(84)) 사이의 계면에서 실리사이드를 형성하기 위해 수행될 수 있다. 콘택(92)은 소스/드레인 영역(80)(존재한다면, 캐핑층(84))에 물리적 및 전기적으로 결합된다.
명시적으로 도시되지 않았지만, 기술 분야의 당업자는 추가의 처리 단계들이 도 14의 구조물 상에 수행될 수 있다는 것을 용이하게 이해할 것이다. 예를 들어, 다양한 금속간 유전체(inter-metal dielectric; IMD) 및 이들의 대응하는 금속화가 ILD(90) 위에 형성될 수 있다. 또한, 게이트(68)에 대한 콘택이 위에 놓인 유전체 층을 통해 형성될 수 있다.
또한, 일부 실시예들에서, 게이트 라스트 공정(때때로, 교체 게이트 공정으로 언급됨)이 사용될 수 있다. 이러한 실시예들에서, 게이트(68) 및 게이트 유전체(66)는 더미 구조물로 간주될 수 있으며, 후속 공정 동안 제거되어 활성 게이트 및 활성 게이트 유전체로 교체될 것이다.
도 15 및 도 16은 일부 실시예들에 따라, 게이트 라스트 구조물 공정의 중간 단계들의 횡단면도를 도시한다. 도 15 및 도 16은 도 1의 단면(A-A)을 따른 횡단면도이다.
도 15는 도 13의 공정 이후의 구조물을 도시하지만, 추가의 단계들이 수행될 수 있다. 이러한 추가의 단계들은, 게이트(68)(때때로, 이 실시예에서 더미 게이트(68)로서 언급됨), 게이트 시일 스페이서(72), 및 게이트(68) 바로 아래에 놓인 게이트 유전체 층(66)(때때로, 이 실시예에서 더미 게이트 유전체 층(66)으로서 언급됨)의 일부를 제거하는 단계를 포함한다. 일부 실시예들에서, 게이트(68), 게이트 유전체(66), 및 게이트 시일 스페이서(72)는 에칭 단계(들)에서 제거되어, 리세스가 형성된다. 각각의 리세스는 개개의 핀(64)의 채널 영역을 노출시킨다. 각각의 채널 영역은 에피택셜 소스/드레인 영역(80)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 게이트 유전체 층(66)은 더미 게이트(68)가 에칭될 때, 에칭 정지 층으로서 사용될 수 있다. 그런 다음, 더미 게이트(68)의 제거 이후에, 더미 게이트 유전체 층(66) 및 게이트 시일 스페이서(72)는 제거될 수 있다.
또한, 도 15에서, 게이트 유전체 층(96) 및 게이트 전극(98)이 교체 게이트 동안 형성된다. 게이트 유전체 층(96)은, 예컨대, 핀(64)의 상단 표면 및 측벽 상에, 게이트 스페이서(86)의 측벽 상에, 그리고 ILD(90)의 상단 표면 상에, 리세스에서 컨포멀하게 성막된다. 일부 실시예들에 따라, 게이트 유전체 층(96)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시예들에서, 게이트 유전체 층(96)은 하이-k 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체 층(96)은 대략 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체 층(96)의 형성 방법은 MBD, ALD, PECVD 등을 포함할 수 있다.
다음으로, 게이트 전극(98)은 게이트 유전체 층(96) 위에 각각 성막되고, 리세스의 남아 있는 부분을 충전한다. 게이트 전극(98)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 물질로 구성될 수 있다. 게이트 전극(98)의 충전 이후에, CMP와 같은 평탄화 공정이 게이트 전극(98)의 물질 및 게이트 유전체 층(96)의 과도한 부분을 제거하기 위해 수행될 수 있고, 이러한 과도한 부분들은 ILD(90)의 상단 표면 위에 있다. 따라서, 게이트 전극(98) 및 게이트 유전체 층(96)의 결과적으로 남아 있는 물질 부분은 결과 FinFET의 교체 게이트를 형성한다.
도 16에서, ILD(100)가 ILD(90) 위에 성막된다. 도 16에 또한 도시된 바와 같이, 콘택(92)이 ILD(100) 및 ILD(90)를 통해 형성되고, 콘택(102)이 ILD(100)를 통해 형성된다. 일 실시예에서, ILD(100)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예들에서, ILD(100)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 콘택(92)에 대한 개구부가 ILD(90 및 100)를 통해 형성된다. 콘택(102)에 대한 개구부가 ILD(100)를 통해 형성된다. 이러한 개구부들은 모두 동일한 공정으로 또는 별도의 공정으로 동시에 형성될 수 있다. 개구부들은 허용 가능한 포토리소그래피 기술 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽층, 접착층 등과 같은 라이너, 및 전도성 물질이 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정이 ILD(100)의 표면으로부터의 과도한 물질을 제거하기 위해 수행될 수 있다. 남아 있는 라이너 및 전도성 물질은 개구부에 콘택(92 및 102)을 형성한다. 어닐링 공정이 각각 콘택(92)과 에피택셜 소스/드레인 영역(80) 사이의 계면에서 실리사이드를 형성하기 위해 수행될 수 있다. 콘택(92)은 에피택셜 소스/드레인 영역(80)에 물리적 및 전기적으로 결합되고, 콘택(102)은 게이트 전극(98)에 물리적 및 전기적으로 결합된다.
실시예들은 장점을 달성할 수 있다. 예를 들어, 본 개시는 반도체 디바이스 및 반도체 디바이스를 형성하는 방법으로서, 디바이스 향상을 위해, 적어도 FinFET의 채널 영역에 가까운 곳에서, 적은 결함(예컨대, 전위 등)을 갖는 FinFET에 에피택셜 소스/드레인 영역을 달성하기 위해, 간단하고 비용 효율이 높은 공정 흐름을 제공한다. 게다가, 이러한 간단하고 비용 효율이 높은 공정 흐름은 인접한 핀 사이의 누설을 감소시킴으로써 인접한 핀 사이에 더욱 양호한 격리를 달성할 수 있고, 또한 소스/드레인 영역에 대한 콘택 적항을 감소시킬 수 있다. 특히, 이하에 개시된 바와 같은 실시예들은 에피택셜 성장된 소스/드레인 영역을 이용하는 공정 흐름을 포함하고, 격리 영역(예컨대, 쉘로우 트렌치 격리(STI) 영역)의 격리 물질의 일부 및 측벽 스페이서 물질의 일부가 소스/드레인 영역에서 인접한 핀 사이에 남아 있다. 이러한 남아 있는 격리 물질 및 스페이서 물질은, 인접한 핀 사이의 에피택셜 볼륨의 양을 감소시키기 때문에, 전위의 발생을 억제한다. 또한, 남아 있는 격리 물질 및 스페이서 물질은 에피택셜 소스/드레인 구조물 사이의 캐패시턴스를 감소시킬 수 있다. 이 감소된 캐패시턴스는 디바이스에 대해 더욱 양호한 교류(AC) 성능을 허용할 수 있다. 또한, 에피택셜 소스/드레인 구조물의 상위 표면은 비평면 상단 표면(예컨대, 물결 모양 및/또는 웨이브)을 가질 수 있고, 이는 위에 놓인 콘택에 대한 콘택 표면 영역을 증가시킬 수 있다. 이러한 증가된 콘택 표면은 소스/드레인 영역의에 대한 콘택 저항을 감소시킬 수 있다.
실시예는 구조물로서, 상기 구조물은 기판 위의 제 1 핀, 기판 위의 제 2 핀 - 상기 제 2 핀은 제 1 핀에 인접함 - , 제 1 핀 및 제 2 핀을 둘러싸는 격리 영역 - 상기 격리 영역의 제 1 부분이 제 1 핀과 제 2 핀 사이에 있음 - , 제 1 핀 및 제 2 핀의 측벽을 따르고 상위 표면 위에 있는 게이트 구조물 - 상기 게이트 구조물은 제 1 핀 및 제 2 핀에서 채널 영역을 정의함 - , 게이트 구조물의 측벽 상의 게이트 시일 스페이서 - 상기 게이트 시일 스페이서의 제 1 부분이 제 1 핀과 제 2 핀 사이의 격리 영역의 제 1 부분 상에 있음 - , 및 게이트 구조물에 인접한 제 1 핀 및 제 2 핀 상의 소스/드레인 영역을 포함한다.
다른 실시예는 방법으로서, 상기 방법은, 기판 상에 핀을 형성하는 단계, 핀을 둘러싸는 격리 영역 - 상기 격리 영역의 제 1 부분이 인접한 핀 사이에 있음 - 을 형성하는 단계, 핀 위에 게이트 구조물을 형성하는 단계, 게이트 구조물의 측벽 상에 게이트 시일 스페이서 - 상기 게이트 시일 스페이서의 제 1 부분이 인접한 핀 사이의 격리 영역의 제 1 부분 상에 있음 - 를 형성하는 단계, 및 게이트 구조물의 대향측 상에 소스/드레인 영역 - 상기 소스/드레인 영역의 적어도 하나가 게이트 시일 스페이서의 제 1 부분 위로 연장됨 - 을 형성하는 단계를 포함한다.
추가의 실시예는 방법으로서, 상기 방법은, 기판 위에 제 1 핀 및 제 2 핀 - 상기 제 2 핀은 제 1 핀에 인접함 - 을 형성하는 단계, 제 1 핀 및 제 2 핀을 둘러싸는 격리 물질 - 상기 격리 물질의 제 1 부분이 제 1 핀과 제 2 핀 사이에 있고, 제 1 핀 및 제 2 핀의 상위 부분은 격리 물질의 상단 표면 위로 연장됨 - 을 성막하는 단계, 제 1 핀 및 제 2 핀의 측벽을 따라 그리고 상위 표면 위에 게이트 구조물 - 상기 게이트 구조물은 제 1 핀 및 제 2 핀에서 채널 영역을 정의함 - 을 형성하는 단계, 게이트 구조물의 측벽 상에 게이트 시일 스페이서 - 상기 게이트 시일 스페이서의 제 1 부분이 제 1 핀과 제 2 핀 사이의 격리 물질의 제 1 부분 상에 있음 - 를 성막하는 단계, 제 1 핀 내의 제 1 리세스 및 제 2 핀 내의 제 2 리세스를 형성하기 위해 게이트 구조물 바깥쪽의 제 1 핀 및 제 2 핀을 리세스하는 단계, 및 제 1 핀의 제 1 리세스 및 제 2 핀의 제 2 리세스에 제 1 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함하고, 게이트 시일 스페이서의 제 1 부분은 제 1 소스/드레인 영역과 격리 물질의 제 1 부분 사이에 개재된다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 구조물에 있어서,
    기판 위의 제 1 핀;
    상기 기판 위의 제 2 핀 - 상기 제 2 핀은 상기 제 1 핀에 인접함 - ;
    상기 제 1 핀 및 상기 제 2 핀을 둘러싸는 격리 영역 - 상기 격리 영역의 제 1 부분이 상기 제 1 핀과 상기 제 2 핀 사이에 있음 - ;
    상기 제 1 핀 및 상기 제 2 핀의 측벽을 따르고, 상기 제 1 핀 및 상기 제 2 핀의 상위 표면 위에 있는 게이트 구조물 - 상기 게이트 구조물은 상기 제 1 핀 및 상기 제 2 핀에서 채널 영역을 정의함 - ;
    상기 게이트 구조물의 측벽 상의 게이트 시일 스페이서 - 상기 게이트 시일 스페이서의 제 1 부분이 상기 제 1 핀과 상기 제 2 핀 사이의 상기 격리 영역의 상기 제 1 부분 상에 있음 - ; 및
    상기 게이트 구조물에 인접한 상기 제 1 핀 및 상기 제 2 핀 상의 소스/드레인 영역
    을 포함하는 구조물.
  2. 제 1 항에 있어서, 상기 소스/드레인 영역은 상기 제 1 핀과 상기 제 2 핀 사이의 연속적인 소스/드레인 영역인 것인, 구조물.
  3. 제 1 항에 있어서, 상기 소스/드레인 영역은,
    상기 제 1 핀 상의 제 1 부분 - 상기 소스/드레인 영역의 상기 제 1 부분은 상기 제 1 핀으로부터 수직으로 연장됨 -; 및
    상기 제 1 부분 상의 제 2 부분 - 상기 제 2 부분은 수평으로 그리고 수직으로 모두 연장됨 -
    을 포함하는 것인, 구조물.
  4. 제 1 항에 있어서, 상기 소스/드레인 영역은 비평면 상단 표면을 갖는 것인, 구조물.
  5. 제 1 항에 있어서, 상기 소스/드레인 영역은 에피택셜 소스/드레인 영역인 것인, 구조물.
  6. 제 1 항에 있어서, 상기 소스/드레인 영역은,
    상기 제 1 핀 및 상기 제 2 핀 상의 버퍼층 - 상기 버퍼층은 제 1 도펀트의 제 1 도펀트 농도를 가짐 -;
    상기 버퍼층 상의 응력층 - 상기 응력층은 상기 제 1 도펀트의 제 2 도펀트 농도를 갖고, 상기 제 2 도펀트 농도는 상기 제 1 도펀트 농도보다 큼 -; 및
    상기 응력층 상의 캐핑층 - 상기 캐핑층은 상기 제 1 도펀트의 제 3 도펀트 농도를 갖고, 상기 제 3 도펀트 농도는 상기 제 2 도펀트 농도보다 적음 -
    을 포함하는 것인, 구조물.
  7. 제 1 항에 있어서, 상기 제 1 도펀트는 게르마늄인 것인, 구조물.
  8. 방법에 있어서,
    기판 상에 핀을 형성하는 단계;
    상기 핀을 둘러싸는 격리 영역 - 상기 격리 영역의 제 1 부분이 인접한 핀 사이에 있음 - 을 형성하는 단계;
    상기 핀 위에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 측벽 상에 게이트 시일 스페이서 - 상기 게이트 시일 스페이서의 제 1 부분이 인접한 핀 사이의 상기 격리 영역의 제 1 부분 상에 있음 - 를 형성하는 단계; 및
    상기 게이트 구조물의 대향측 상에 소스/드레인 영역 - 상기 소스/드레인 영역의 적어도 하나가 상기 게이트 시일 스페이서의 제 1 부분 위로 연장됨 - 을 형성하는 단계
    를 포함하는 방법.
  9. 방법에 있어서,
    기판 위에 제 1 핀 및 제 2 핀 - 상기 제 2 핀은 상기 제 1 핀에 인접함 - 을 형성하는 단계;
    상기 제 1 핀 및 상기 제 2 핀을 둘러싸는 격리 물질 - 상기 격리 물질의 제 1 부분이 상기 제 1 핀과 상기 제 2 핀 사이에 있고, 상기 제 1 핀 및 상기 제 2 핀의 상위 부분은 상기 격리 물질의 상단 표면 위로 연장됨 - 을 성막하는 단계;
    상기 제 1 핀 및 상기 제 2 핀의 측벽을 따라 그리고 상기 제 1 핀 및 상기 제 2 핀의 상위 표면 위에 게이트 구조물 - 상기 게이트 구조물은 상기 제 1 핀 및 상기 제 2 핀에서 채널 영역을 정의함 - 을 형성하는 단계;
    상기 게이트 구조물의 측벽 상에 게이트 시일 스페이서 - 상기 게이트 시일 스페이서의 제 1 부분이 상기 제 1 핀과 상기 제 2 핀 사이의 상기 격리 물질의 제 1 부분 상에 있음 - 를 성막하는 단계;
    상기 제 1 핀 내의 제 1 리세스 및 상기 제 2 핀 내의 제 2 리세스를 형성하기 위해 상기 게이트 구조물 바깥쪽의 상기 제 1 핀 및 상기 제 2 핀을 리세스하는 단계; 및
    상기 제 1 핀의 제 1 리세스 및 상기 제 2 핀의 제 2 리세스에 제 1 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 포함하고, 상기 게이트 시일 스페이서의 상기 제 1 부분은 상기 제 1 소스/드레인 영역과 상기 격리 물질의 제 1 부분 사이에 개재되는 것인, 방법.
  10. 제 9 항에 있어서,
    상기 제 1 핀, 상기 제 2 핀, 상기 제 1 소스/드레인 영역 위에 상기 게이트 구조물을 둘러싸는 제 1 층간 유전체를 형성하는 단계;
    상기 게이트 구조물을 활성 게이트 구조물로 교체하는 단계;
    상기 게이트 구조물 및 상기 제 1 층간 유전체 위에 제 2 층간 유전체를 형성하는 단계;
    상기 제 1 소스/드레인 영역에 전기적으로 결합되도록 상기 제 1 층간 유전체 및 상기 제 2 층간 유전체를 통해 제 1 콘택을 형성하는 단계; 및
    상기 활성 게이트 구조물에 전기적으로 결합되도록 상기 제 2 층간 유전체를 통해 제 2 콘택을 형성하는 단계
    를 더 포함하는 방법.
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