TWI682446B - 半導體元件的製造方法 - Google Patents

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TWI682446B
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高琬貽
廖書翎
林翔偉
程德恩
涂官瑤
林瑋耿
柯忠祁
李俊德
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台灣積體電路製造股份有限公司
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Abstract

本揭露描述具有低介電常數部件的半導體裝置結構及形成低介電常數部件的方法。一些範例是關於表面修飾層，其可在後續製程期間保護低介電常數部件。一些範例是關於具有低介電常數部件的閘極間隔物。一些範例是關於低介電常數接觸蝕刻終止層。此處描述用於形成此些部件的示例方法。

Description

半導體元件的製造方法
本揭露係關於一種半導體裝置的製造方法，且特別是關於低介電常數部件的製造方法。
隨著半導體工業進入奈米技術製程節點以追求更高的裝置密度、更高的性能、以及更低的成本，來自製造及設計雙方的挑戰導致了三維設計的發展，例如鰭式場效電晶體(fin field effect transistors,FinFETs)。典型的鰭式場效電晶體包括具有高深寬比的半導體鰭片，且其中形成有通道及源極/汲極區。利用通道之增加表面積的優點在鰭片結構之上且沿著鰭片結構的側壁形成閘極(例如，封裹(wrapping))以產生更快、更可靠且更好控制的半導體電晶體裝置。然而，隨著尺寸的微縮化，產生了新的挑戰。
本揭露實施例提供一種半導體元件的製造方法，在此方法中，使用原子層沉積製程形成介電層。上述介電層自介電層之初始形成部分至介電層之後續形成部分的方向上具有增加的氧濃度梯度，上述介電層在此方向上具有減少的氮濃度梯度。上述原子層沉積製程包括，在一週期中，以一氧流速 流送氧源前驅物、以及以一氮流速流送氮源前驅物；以及重複週期數次。在重複週期數次的過程中增加上述氧流速，且在重複周期數次的過程中減少上述氮流速。
本揭露實施例提供另一種半導體元件的製造方法，在此方法中，使用原子層沉積製程形成低介電常數介電層。上述低介電常數層具有一氧濃度、一第一氮濃度、以及一碳濃度。上述氧濃度大於上述第一氮濃度，上述第一氮濃度大於上述碳濃度。上述原子層沉積製程包括，在一週期中，流送具有R官能基的碳源前驅物；以及重複週期數次。
本揭露實施例提供又一種半導體元件的製造方法，在此方法中，使用原子層沉積製程形成低介電常數層。述原子層沉積製程包括，在一週期中，流送具有H官能基之矽及碳源前驅物；以及重複週期數次。
40‧‧‧鰭式場效電晶體裝置
42‧‧‧基板
44‧‧‧隔離區
46a、46b‧‧‧鰭片
48a、48b‧‧‧閘極介電質
50a、50b‧‧‧閘極電極
52a-52f‧‧‧源極/汲極區
70‧‧‧半導體基板
72‧‧‧遮罩
74‧‧‧鰭片
76‧‧‧溝槽
78‧‧‧隔離區
80‧‧‧介電層
82‧‧‧閘極層
84‧‧‧遮罩
86‧‧‧表面修飾層
88‧‧‧低介電常數閘極間隔層
90‧‧‧凹槽
92‧‧‧磊晶源極/汲極區
96‧‧‧低介電常數接觸蝕刻終止層
100‧‧‧第一層間介電質
102‧‧‧開口
104‧‧‧導電部件
106‧‧‧矽化物區
120‧‧‧共形層
122‧‧‧閘極電極
130‧‧‧第二層間介電質
132‧‧‧開口
134‧‧‧導電部件
136‧‧‧矽化物區
200、300、500、700、800‧‧‧製程流程圖
202、204、206、302、304、306、308、310、312、314、316、318、320、322、502、504、506、508、510、512、514、702、802、804、806、808、810‧‧‧步驟
402‧‧‧氧濃度梯度
404‧‧‧氮濃度梯度
602‧‧‧氧濃度
604、902‧‧‧氮濃度
606‧‧‧碳濃度
850、852‧‧‧化學結構
D‧‧‧尺寸
T1、T2、T3、T4‧‧‧厚度
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1圖係根據一些實施例繪示出示例簡化鰭式場效電晶體裝置(fin field effect transistors,FinFETs)的三維視圖。
第2A-2B、3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、及13A-13B圖係根據一些實施例繪示出在形成半導體裝置的一示例製程中之中間階段下的相應中間結構的剖面示意圖。
第14A-14B、15A-15B、16A-16B及17A-17B圖係根據一些實施例繪示出在形成半導體裝置的另一示例製程中之中間階段下的相應中間結構的剖面示意圖。
第18圖係根據一些實施例繪示出用於形成閘極間隔物的製程流程圖。
第19圖係根據一些實施例繪示出用於形成表面修飾層的製程流程圖。
第20圖係根據一些實施例之第17A圖之中間結構的一部分之剖面示意圖以繪示出根據第19圖之製程流程圖所形成的表面修飾層的額外細節。
第21圖係根據一些實施例繪示出用於形成低介電常數閘極間隔層的製程流程圖。
第22圖係根據一些實施例之第17A圖之中間結構的一部分之剖面示意圖以繪示出根據第21圖之製程流程圖所形成的低介電常數閘極間隔層的額外細節。
第23圖係根據一些實施例繪示出用於形成閘極間隔物的另一製程流程圖。
第24圖係根據一些實施例繪示出用於形成低介電常數閘極間隔層的另一製程流程圖。
第25圖係根據一些實施例繪示出具有H官能基的矽及碳源前驅物的通用化學結構以及有H官能基的矽及碳源前驅物氣體的一特定示例化學結構。
第26圖係根據一些實施例之第17A圖之中間結構的一部分之剖面示意圖以繪示出根據第24圖之製程流程圖所形成的低 介電常數閘極間隔層的額外細節。
以下的揭示內容提供許多不同的實施例或範例，以展示本揭露的不同部件。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。
再者，為了方便描述圖示中一元件或部件與另一(些)元件或部件的關係，可使用空間相對用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖示所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。
此處描述具有低介電常數部件的半導體裝置結構及形成低介電常數(low-k)部件的方法。於此處使用的低介電常數通常是指較二氧化矽低之介電常數，例如低於4.2，且更具體來說，3.9或更低。可實施此處描述的多種低介電常數部件 於半導體裝置結構中，例如具有或不具有此處描述的其他低介電常數部件。此外，用於形成低介電常數部件的製程可搭配此處描述的其他製程實施或在其他製程及/或背景中實施。此處描述的實施例的一些面向可藉由降低裝置中的介電常數值來增加裝置性能，從而降低裝置的電阻-電容(resistance-capacitance,RC)延遲數值。亦可達到其他優點。
在一些實施例中，舉例來說，例如在閘極間隔物結構中的表面修飾層具有氮及氧的濃度變化，且可被實施以在後續製程中保護低介電常數部件。上述表面修飾層可使用原子層沉積(atomic layer deposition,ALD)製程形成，其中透過至少一些後續週期來變化相應脈衝中的氮源前驅物及氧源前驅物的流速，以達到表面修飾層中的氮及氧的濃度變化。
在一些實施例中，例如在閘極間隔物結構中的低介電常數層具有較氮濃度大的氧濃度，上述氮濃度大於碳濃度。在低介電常數層中的任何情況下，氮濃度可小於十原子百分比(例如，大於零百分比且小於十原子百分比)，且在低介電常數層中的任何情況下，碳濃度可小於五原子百分比(例如，大於零百分比且小於五原子百分比)。上述低介電常數層可使用具有矽源前驅物、碳源前驅物、及氧源前驅物的原子層沉積(ALD)製程形成。上述碳源前驅物可包括R官能基(functional group)。
在一些實施例中，在低介電常數層中的任何情況下，例如在閘極間隔物結構中的低介電常數層具有小於五原子百分比的氮濃度。上述低介電常數層可使用具有矽及碳源前驅 物及氧源前驅物的原子層沉積(ALD)製程形成。上述矽及碳源前驅物可包括H官能基。
在一些實施例中，可使用沿著例如閘極堆疊的表面修飾層以及前述簡要提及的位於上述表面修飾層上的低介電常數層中至少一者來實施多層(例如，雙層)閘極間隔物結構。可以在多層閘極間隔物結構中使用上述低介電常數層中的任一個或兩個，多層閘極間隔物結構可更包括一或多個其他膜層。
在一些實施例中，可在半導體裝置結構中實施低介電常數接觸蝕刻終止層(contact etch stop layer,CESL)。上述低介電常數接觸蝕刻終止層可具有大於氮濃度的氧濃度。
前文概括地描述了此處描述的實施例的一些面向。此處描述的一些實施例是在鰭式場效電晶體(fin field effect transistors,FinFETs)的背景下描述的，且在一些實施例中組合了某些面向，以使這些面向可被清晰地、但卻簡要地描述。可在沒有此處描述的其他面向的情況下各種實施不同的面向。本揭露的一些面向的實施方式可被使用於其他製程中、於其他裝置中、及/或用於其他膜層。舉例來說，其他示例裝置可包括平面式場效電晶體(planar FET)、水平全繞式閘極場效電晶體(horizontal gate all around FETs,HGAA FET)、垂直全繞式閘極場效電晶體(vertical gate all around FETs,VGAA FET)、及其他裝置。此處描述示例方法及結構的一些變化。本領域具有通常知識者將可容易理解在其他實施例的範圍內可做其他的修改。雖然討論的一些方法實施例以特定順序進行， 各式其他方法實施例可以另一合乎邏輯的順序進行，且可包括少於或多於此處討論的步驟。
第1圖繪示出簡化鰭式場效電晶體裝置40之一範例的三維視圖。第1圖中未說明或描述的其他面向可於以下圖示及描述中得到。第1圖中的結構可以例如一或多個電晶體(例如，四個電晶體)的方式電性連接或耦合(couple)。
鰭式場效電晶體40包括位於基板42上的鰭片46a及46b。隔離區44位於上述基板42上，且鰭片46a及46b各自從相鄰的隔離區44之間突出於其上。閘極介電質48a及48b為沿著鰭片46a及46b的側壁及位於鰭片46a及46b的頂表面之上，且閘極電極50a及50b分別位於閘極介電質48a及48b之上。源極/汲極區52a-f設置在鰭片46a及46b的相應區域中。源極/汲極區52a及52b設置在對應於閘極介電質48a及閘極電極50a兩側的鰭片46a區域中。源極/汲極區52b及52c設置在對應於閘極介電質48b及閘極電極50b兩側的鰭片46a區域中。源極/汲極區52d及52e設置在對應於閘極介電質48a及閘極電極50a兩側的鰭片46b區域中。源極/汲極區52e及52f設置在對應於閘極介電質48b及閘極電極50b兩側的鰭片46b區域中。
在一些範例中，上述四個電晶體可藉由(1)源極/汲極區52a及52b、閘極介電質48a、及閘極電極50a；(2)源極/汲極區52b及52c、閘極介電質48b、及閘極電極50b；(3)源極/汲極區52d及52e、閘極介電質48a、及閘極電極50a；及(4)源極/汲極區52e及52f、閘極介電質48b、及閘極電極50b實現。舉例來說，如所標示的，在各電晶體之間可共享一些源極/汲極區， 且一些未繪示為共享的其他源極/汲極區可與未繪示的相鄰電晶體共享。在一些範例中，各式源極/汲極區中的各個源極/汲極區可被連接或耦合在一起，以使鰭式場效電晶體作為兩個功能(functional)電晶體實施。舉例來說，如果相鄰(例如，而非相對)源極/汲極區52a-52f電性連接，例如藉由磊晶成長合併(coalesce)此些區域(例如，合併源極/汲極區52a及52d、合併源極/汲極區52b及52e等)，可實現兩個功能電晶體。其他範例中的其他配置可實現其他數量的功能電晶體。
第1圖更繪示出用於後續圖示中的參考剖面。剖面A-A為沿著例如相對源極/汲極區52a-52f之間的鰭片46a中的通道的平面。剖面B-B垂直於剖面A-A的平面且橫跨鰭片46a中的源極/汲極區52a及橫跨鰭片46b中的源極/汲極區52d。為了清楚起見，後續圖示將參考此些參考剖面。以下附圖中以”A”符號結尾的圖示係對應於剖面A-A繪示出在製程的多個實例下的剖面示意圖，且以”B”符號結尾的圖示係對應於剖面B-B繪示出在製程的多個實例下的剖面示意圖。在一些圖示中，其中所示的一些組件或部件的元件符號可被省略以避免模糊其他組件或部件；此係為了便於描繪此些圖示。
第2A-B至13A-B圖係根據一些實施例之在形成半導體裝置的一示例製程中之中間階段下的相應中間結構的剖面示意圖。第2A-B至11A-B圖的面向可應用於此處所述之閘極先製製程(gate-first process)及置換閘極製程(replacement gate process)。第12A-B至13A-B圖繪示出此處所描述的閘極先製製程的更進一步的面向。
第2A及2B圖繪示出半導體基板70。此半導體基板70可為或包括整塊(bulk)半導體基板、絕緣層上覆半導體(semiconductor-on-insulator,SOI)基板、或相似基板，其可為摻雜(例如，使用p-型或n-型摻質(dopant))或未摻雜的。一般而言，絕緣層上覆半導體基板包括形成於絕緣層上的半導體材料的膜層。舉例來說，此絕緣層可為，埋藏氧化物(buried oxide,BOX)層、氧化矽(silicon oxide)層、或相似層。提供上述絕緣層於基板上，通常是矽(silicon)或玻璃(glass)基板。亦可使用其他基板，例如多層(multi-layered)或梯度(gradient)基板。在一些實施例中，半導體基板之半導體材料可包括含矽(silicon,Si)或鍺(germanium,Ge)的元素半導體；包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)或銻化銦(indium antimonide)的化合物(compound)半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的合金半導體；或上述之組合。
第3A及3B圖繪示出位於半導體基板70上的鰭片74的形成。在一些範例中，在鰭片74的形成中使用遮罩72(例如，硬遮罩)。舉例來說，沉積一或多個遮罩層於半導體基板70之上，且接著圖案化上述一或多個遮罩層成為遮罩72。在一些範例中，上述一或多個遮罩層可包括或為氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、碳氮化矽(silicon carbon nitride)、相似材料、或上述之組合，且可藉由化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、或其他沉積技術沉積。可使用光微影技術(photolithography)圖案化上述一或多個遮罩層。舉例來說，例如藉由使用旋轉塗佈(spin-on coating)可於一或多個遮罩層上形成光阻，且藉由使用適當光遮罩將光阻曝露至光中以圖案化光阻。可接著去除光阻的曝光或未曝光部分，其取決於使用的是正光阻或是負光阻。光阻的圖案可接著被轉移至一或多個遮罩層，例如藉由使用形成遮罩72的合適蝕刻製程。上述蝕刻製程可包括反應離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)、感應耦合電漿(inductive coupled plasma,ICP)蝕刻、相似製程、或上述之組合。此蝕刻可為非等向性(anisotropic)的。接著，在例如灰化(ashing)或濕式剝除(wet strip)製程中去除光阻。
可使用上述遮罩72蝕刻半導體基板70以在相鄰的一對鰭片74之間形成溝槽76，且使鰭片74自半導體基板70突出。此蝕刻製程可包括反應離子蝕刻、中性束蝕刻、感應耦合電漿蝕刻、相似製程、或上述之組合。此蝕刻可為非等向性的。
第4A及4B圖繪示出隔離區78的形成，各個隔離區78位於相應的溝槽76中。上述隔離區78可包括或為絕緣材料，例如氧化物(例如氧化矽)、氮化物(nitride)、相似材料、或上述之組合，且可藉由高密度電漿化學氣相沉積(high density plasma CVD,HDP-CVD)、流動式化學氣相沉積(flowable CVD,FCVD)(例如，於遠端控制(remote)電漿系統中沉積以化學氣相沉積為主的材料且後硬化(post curing)此材料使其轉變為例如 氧化物的其他材料)、相似製程、或上述之組合以形成此絕緣材料。可使用任意容許製程形成其他絕緣材料。在所繪示的實施例中，隔離區78包括藉由流動式化學氣相沉積製程形成的氧化矽。例如化學機械研磨(chemical mechanical polish,CMP)的平坦化製程可去除任何過量的絕緣材料及任何殘餘的遮罩(例如，用以蝕刻上述溝槽76且形成上述鰭片74)以將絕緣材料的頂表面形成為與鰭片74的頂表面共平面。可接著凹蝕(recess)此絕緣材料以形成隔離區78。凹蝕此絕緣材料使得鰭片74自相鄰隔離區78之間突出，其從而可界定至少一部份的鰭片74作為半導體基板70上的主動區。可使用容許蝕刻製程凹蝕此絕緣材料，例如對上述絕緣材料的材料具有選擇性的蝕刻製程。舉例來說，可採用使用CERTAS®蝕刻、應用材料公司(Applied Materials)的SICONI工具或稀釋氫氟酸(dilute hydrofluoric,dHF)的化學氧化物去除(chemical oxide removal)。此外，隔離區78的頂表面可具有如圖所繪示的平坦(flat)表面、凸(convex)面、凹(concave)面(例如碟狀(dishing))、或上述之組合，其可由蝕刻製程所導致。
本領域具有通常知識者將容易理解關於第2A-B圖至第4A-B圖之製程描述僅為可如何形成鰭片74之一範例。在其他實施例中，可形成介電層於半導體基板70的頂表面之上；可蝕刻溝槽穿過介電層；可磊晶成長同質磊晶(homoepitaxial)結構於此些溝槽中；且可凹蝕此介電層以使同質磊晶結構自介電層突出以形成鰭片。在其他的實施例中，異質磊晶(heteroepitaxial)結構可以用於此些鰭片。舉例來說，可凹蝕鰭 片74(例如，在平坦化隔離區78的絕緣材料之後且在凹蝕絕緣材料之前)，且可在其位置中磊晶成長不同於鰭片之材料的材料。在更進一步的實施例中，可於半導體基板70的頂表面之上形成介電層；可蝕刻溝槽穿過介電層；可使用不同於半導體基板70之材料的材料磊晶成長異質結構於上述溝槽中；且可凹蝕介電層以使異質結構自介電層突出以形成鰭片。在一些同質磊晶或異質磊晶結構為磊晶成長的實施例中，此成長材料可在成長過程中原位(in situ)摻雜，此可免除之前的鰭片的佈植，雖然原位摻雜及佈植摻雜可被一起使用。此外，用於磊晶成長n型裝置的材料使用不同於p型裝置中的材料的可能是有優勢的。
第5A及5B圖繪示出位於鰭片74上的閘極堆疊的形成。上述閘極堆疊位於鰭片結構74之上且垂直於鰭片結構74側向延伸。各個閘極堆疊包括介電層80、閘極層82、及遮罩84。上述閘極堆疊可以是閘極先製製程中的操作(operational)閘極堆疊或可以是置換閘極製程中的虛置(dummy)閘極堆疊。
在閘極先製製程中，上述介電層80可以是閘極介電質，且上述閘極層82可以是閘極電極。可藉由依序形成相應的膜層，且接著將此些相應的膜層圖案化成閘極堆疊以形成上述用於閘極堆疊的閘極介電質、閘極電極、及遮罩84。舉例來說，用於閘極介電質的膜層可包括或為氧化矽、氮化矽、高介電常數(high-k)介電材料、相似材料、或上述之多層膜。高介電常數介電材料可具有大於約7.0的介電常數值，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、上述之多層膜、或上述 之組合的金屬氧化物或金屬矽酸鹽(metal silicate)。上述用於閘極介電質的膜層可以是熱及/或化學成長在鰭片74上的、或共形沉積的，例如藉由電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)、原子層沉積、分子束沉積(molecular-beam deposition,MBD)、或其他沉積技術。用於上述閘極電極的膜層可包括或為矽(例如，多晶矽(polysilicon)，其可以是摻雜或未摻雜的)、含金屬材料(例如，鈦(titanium)、鎢(tungsten)、鋁(aluminum)、釕(ruthenium)、或相似金屬)、或上述之組合(例如矽化物或上述之多層膜)。可藉由化學氣相沉積、物理氣相沉積、或其他沉積技術沉積上述用於閘極電極的膜層。用於遮罩84的膜層可包括或為藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他沉積技術沉積的氮化矽、氮氧化矽、碳氮化矽、相似材料、或上述之組合。可接著圖案化用於遮罩84、閘極電極、及閘極介電質的膜層，舉例來說，如同先前所描述的，使用光微影技術及一或多道蝕刻製程，以形成用於各個閘極堆疊的遮罩84、閘極層82、及介電層80。
在置換閘極製程中，上述介電層80可以是界面介電質，且上述閘極層82可以是虛置閘極。可藉由依序形成相應的膜層，且接著將此些相應的膜層圖案化成閘極堆疊以形成上述用於閘極堆疊的界面介電質、虛置閘極、及遮罩84。舉例來說，用於界面介電質的膜層可包括或為氧化矽、氮化矽、相似材料、或上述之多層膜，且可以是熱及/或化學成長在鰭片74上的、或共形沉積的，例如藉由電漿增強化學氣相沉積、原子層沉積、或其他沉積技術。用於虛置閘極的膜層可包括或為矽 (例如，多晶矽)或藉由化學氣相沉積、物理氣相沉積、或其他沉積技術沉積的其他材料。用於遮罩84的膜層可包括或為藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他沉積技術沉積的氮化矽、氮氧化矽、碳氮化矽、相似材料、或上述之組合。可接著圖案化用於遮罩84、虛置閘極、及界面介電質的膜層，舉例來說，如同先前所描述的，使用光微影技術及一或多道蝕刻製程，以形成用於各個閘極堆疊的遮罩84、閘極層82、及介電層80。
在一些實施例中，在形成閘極堆疊之後，可在主動區中形成輕摻雜汲極(lightly doped drain,LDD)區(未具體繪示)。舉例來說，可使用閘極堆疊作為遮罩以佈植摻質至主動區中。舉例來說，示例摻質可包括或為，用於p型裝置的硼(boron)及用於n型裝置的磷(phosphorus)或砷(arsenic)，但可使用其他摻質。上述輕摻雜汲極區可具有範圍在約1015cm-3至約1017cm-3的摻質濃度。
第6A及6B圖繪示出沿著閘極堆疊及鰭片74的側壁及頂表面的表面修飾層86及低介電常數閘極間隔層88的形成。沿著鰭片74及閘極堆疊的側壁及頂表面(例如，沿著介電層80、閘極層82、及遮罩84的側壁，以及在遮罩84的頂表面上)，以及在隔離區78的頂表面上共形地沉積表面修飾層86。上述表面修飾層86可為或包括氮碳氧化矽(silicon oxyncarbonitride,SiOxCNy)或其他材料。在一些範例中，可使用原子層沉積製程沉積上述表面修飾層86，但亦可使用其他沉積技術。上述表面修飾層86中的氧濃度沿著遠離在其上沉積 (例如，自閘極堆疊的側壁)表面修飾層86的支撐表面的方向增加。上述表面修飾層86中的氮濃度沿著遠離在其上沉積(例如，自閘極堆疊的側壁)表面修飾層86的支撐表面的方向減少。上述表面修飾層86以及用於形成上述表面修飾層86的原子層沉積製程之範例的額外細節將於後續關於第19至20圖描述。在一些實施例中，可省略上述表面修飾層86。
共形地沉積低介電常數閘極間隔層88於表面修飾層86上。上述低介電常數閘極間隔層88可為或包括碳氧化矽(SiOC)或其他材料。在一些實施例中，可使用原子層沉積製程沉積上述低介電常數閘極間隔層88，但亦可使用其他沉積技術。在一些實施例中，用於沉積上述低介電常數閘極間隔層88的原子層沉積製程可使用包括R官能基(functional group)的前驅物。在此些或相似的範例中，低介電常數閘極間隔層88中的氮濃度可少於低介電常數閘極間隔層88的十原子百分比，且低介電常數閘極間隔層88中的碳濃度可少於低介電常數閘極間隔層88的五原子百分比。此外，在此些或相似的範例中，低介電常數閘極間隔層88中的氧濃度可大於低介電常數閘極間隔層88中的氮濃度，且低介電常數閘極間隔層88中的氮濃度可大於低介電常數閘極間隔層88中的碳濃度。在一些其他實施例中，用於沉積上述低介電常數閘極間隔層88的原子層沉積製程可使用包括H官能基的前驅物，且此原子層沉積製程並不包括含氮的前驅物。在此些或相似的範例中，低介電常數閘極間隔層88中的氮濃度可少於低介電常數閘極間隔層88的五原子百分比。上述低介電常數閘極間隔層88以及用於形成上述低介電 常數閘極間隔層88的原子層沉積製程之範例的額外細節將於後續關於第21、22、及24至26圖描述。在一些實施例中，可省略上述低介電常數閘極間隔層88。
第7A及7B圖繪示出多層閘極間隔物的形成。沿著閘極堆疊的側壁(例如，介電層80、閘極層82、及遮罩84的側壁)及在鰭片74之上形成多層閘極間隔物(例如，如所繪示的，雙層閘極間隔物)。舉例來說，取決於隔離區78上方的鰭片74的高度，殘餘(residual)多層閘極間隔物亦可沿著鰭片74的側壁形成。此類殘餘多層閘極間隔物亦可稱作為鰭片間隔物，且可沿著鰭片74的側壁保持，舉例來說，其將出現在第7B圖的剖面示意圖中。可藉由非等向性地蝕刻上述低介電常數閘極間隔層88及上述表面修飾層86來形成上述多層閘極間隔物。上述蝕刻製程可包括反應離子蝕刻(RIE)、中性束蝕刻(NBE)、或其他蝕刻製程。在其他實施例中，上述多層閘極間隔物可包括額外的及/或不同的膜層及/或不同的材料。
第8A及8B圖繪示出用於源極/汲極區的凹槽(recess)90的形成。如所繪示的，形成凹槽90於位於閘極堆疊兩側的鰭片74中。可藉由蝕刻製程進行凹蝕。上述蝕刻製程可為等向性(isotropic)或非等向性，或者，可以是對於半導體基板70的一個或多個晶面(crystalline plane)為選擇性的。因此，基於所實施的蝕刻製程，凹槽90可具有各種剖面輪廓。此蝕刻製程可為例如反應離子蝕刻、中性束蝕刻、或相似製程的乾蝕刻，或為例如使用四甲基氫氧化銨(tetramethyalammonium hydroxide,TMAH)、氫氧化銨(ammonium hydroxide,NH4OH) 或其他蝕刻劑的濕蝕刻。
第9A及9B圖繪示出凹槽90中的磊晶源極/汲極區92的形成。源極/汲極區92可包括或為矽鍺(SixGe1-x，其中x可約在0至1)、碳化矽、矽磷、純的或大體上純的鍺、三五族化合物半導體、二六族化合物半導體、或相似材料。舉例來說，用於形成三五族化合物半導體的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及相似材料。可藉由磊晶成長一材料於凹槽90中以形成位於凹槽90中的磊晶源極/汲極區92，例如藉由金屬有機化學氣相沉積(metal-organic CVD,MOCVD)、分子束磊晶(molecular beam epitaxy,MBE)、液相磊晶(liquid phase epitaxy,LPE)、氣相磊晶(vapor phase epitaxy,VPE)、選擇性磊晶成長(selective epitaxial growth,SEG)、相似製程、或上述之組合。如第9A及9B圖所繪示，由於隔離區78的阻擋(block)，磊晶源極/汲極區92首先在凹槽90中垂直成長，在此期間磊晶源極/汲極區92不會水平成長。在完全填充凹槽90之後，磊晶源極/汲極區92可垂直及水平成長以形成刻面(facet)，其可對應於半導體基板70的晶面。在一些範例中，用於p型裝置及n型裝置之磊晶源極/汲極區的材料是不同的。在凹蝕或磊晶成長期間，適當的遮罩可允許在不同的裝置中使用不同的材料。
本領域具有通常知識者將可容易理解關於第8A-B圖至第9A-B圖之凹蝕及磊晶成長可被省略，且可使用閘極堆疊及多層閘極間隔物作為遮罩以藉由佈植摻質至鰭片74中來形成源極/汲極區。在一些實施磊晶源極/汲極區92的範例中，磊 晶源極/汲極區92亦可被摻雜，例如在磊晶成長的過程中原位摻雜及/或在磊晶成長之後藉由佈植摻質至磊晶源極/汲極區92中。舉例來說，示例摻質可包括或為，用於p型裝置的硼(boron)及用於n型裝置的磷(phosphorus)或砷(arsenic)，但可使用其他摻質。上述磊晶源極/汲極區92(或其他源極/汲極區)可具有範圍在約1019cm-3至約1021cm-3的摻質濃度。因此，可藉由摻雜(例如，如果合適的話，在磊晶成長的過程中藉由佈植及/或原位摻雜)及/或磊晶成長界定出源極/汲極區，如果合適的話，其可進一步界定出主動區，其中界定的源極/汲極區在界定的主動區中。
第10A及10B圖描繪出低介電常數(low-k)接觸蝕刻終止層(CESL)96的形成。一般而言，蝕刻終止層可提供一種機制(mechanism)以在形成例如接觸件(contact)或通孔(via)時停止蝕刻製程。蝕刻終止層可由與鄰近的膜層或組件具有不同蝕刻選擇性的介電材料形成。上述低介電常數接觸蝕刻終止層96共形地形成在磊晶源極/汲極區92的表面上、多層閘極間隔物的側壁及頂表面上、遮罩84的頂表面上、及隔離區78的頂表面上。上述低介電常數接觸蝕刻終止層96可包括或為任何低介電常數介電材料，例如碳氧化矽、氮碳氧化矽、相似材料、或上述之組合。在一些範例中，低介電常數接觸蝕刻終止層96中的氧濃度可大於低介電常數接觸蝕刻終止層96中的氮濃度。在一些範例中，上述低介電常數接觸蝕刻終止層96不包括氮化矽或氮碳化矽。可藉由原子層沉積、化學氣相沉積、分子束沉積、或其他沉積技術來沉積上述低介電常數接觸蝕刻終止層96。在 一些範例中，代替低介電常數接觸蝕刻終止層96或除了低介電常數接觸蝕刻終止層96以外，可實施非低介電常數接觸蝕刻終止層。非低介電常數接觸蝕刻終止層可包括氮化矽、氮碳化矽、相似材料、或上述之組合。
第11A及11B圖繪示出位於低介電常數接觸蝕刻終止層96之上的第一層間介電質(interlayer dielectric,ILD)100的形成。上述第一層間介電質100可包括或為二氧化矽、低介電常數介電材料例如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass,FSG)、有機矽酸鹽玻璃(organosilicate glasses,OSG)、SiOxCy、旋轉塗佈玻璃(Spin-On-Glass)、旋轉塗佈聚合物(Spin-On-Polymers)、碳矽材料、上述之化合物(compound)、上述之複合物(composite)、相似材料、或上述之組合。可藉由旋轉塗佈、化學氣相沉積、流動式化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、或其他沉積技術沉積此第一層間介電質100。
可在沉積之後平坦化上述第一層間介電質100，例如藉由化學機械研磨(CMP)。在閘極先製製程中，第一層間介電質100的頂表面可位於低介電常數接觸蝕刻終止層96的上部及閘極堆疊上方。因此，低介電常數接觸蝕刻終止層96的上部可保持在閘極堆疊之上。
作為一範例，第12A及12B圖繪示出形成開口102 穿過第一層間介電質100及低介電常數接觸蝕刻終止層96至磊晶源極/汲極區92，以露出至少部分磊晶源極/汲極區92。舉例來說，可使用光微影製程及一或多道蝕刻製程以開口102來圖案化第一層間介電質100及低介電常數接觸蝕刻終止層96。
第13A及13B圖繪示出在開口102中形成導電部件104至磊晶源極/汲極區92。舉例來說，導電部件104可包括黏著及/或阻障層以及位於上述黏著及/或阻障層上的導電材料。在一些範例中，如所繪示的，上述導電部件104可包括位於磊晶源極/汲極區92上的矽化物區106。可共形地沉積上述黏著及/或阻障層於開口102中及於第一層間介電質100之上。上述黏著及/或阻障層可為或包括鈦(titanium)、氮化鈦(titanium nitride)、氧化鈦(titanium oxide)、鉭(tantalum)、氮化鉭(tantalum nitride)、氧化鉭(tantalum oxide)、相似材料、或上述之組合，且可藉由原子層沉積、化學氣相沉積、或其他沉積技術沉積。可透過使磊晶源極/汲極區92的上部與黏著及/或阻障層反應而在磊晶源極/汲極區92的上部上形成上述矽化物區106。可進行退火以促進磊晶源極/汲極區92與黏著及/或阻障層的反應。
可沉積上述導電材料於黏著及/或阻障層上且填充上述開口102。上述導電材料可為或包括鎢、銅、鋁、金、銀、上述之合金、相似材料、或上述之組合，且可藉由化學氣相沉積、原子層沉積、物理氣相沉積、或其他沉積技術沉積。舉例來說，在沉積導電部件104的材料之後，可藉由使用例如化學機械研磨的平坦化製程來去除過量的材料。平坦化製程可自第一層間介電質100的頂表面上方去除導電部件104的過量材 料。因此，導電部件104的頂表面及第一層間介電質100的頂表面可為共平面。導電部件104可為或可稱為接觸件、插塞(plug)等。
第14A-B至17A-B圖係根據一些實施例之在形成半導體裝置的另一示例製程中之中間階段下的相應中間結構的剖面示意圖。第14A-B至17A-B圖繪示出此處所描述的置換閘極製程的更進一步的面向。首先進行如上面關於第2A-B至第11A-B圖所描述的那些製程。
第14A及14B圖繪示出使用置換閘極結構來置換閘極堆疊。將上述第一層間介電質100及低介電常數接觸蝕刻終止層96形成為具有與閘極層82的頂表面共平面的頂表面。可進行例如化學機械研磨的平坦化製程，以使第一層間介電質100及低介電常數接觸蝕刻終止層96的頂表面與閘極層82的頂表面齊平(level)。化學機械研磨亦可去除位於閘極層82上的遮罩84(在一些例子中，以及多層閘極間隔物的上部)。因此，閘極層82透過第一層間介電質100及低介電常數接觸蝕刻終止層96露出其頂表面。
隨著閘極層82透過第一層間介電質100及低介電常數接觸蝕刻終止層96露出其頂表面，藉由例如一或多道蝕刻製程去除上述閘極層82及介電層80。可藉由對閘極層82具有選擇性的蝕刻製程以去除閘極層82，其中上述介電層80作為蝕刻終止層，且接著，可藉由對介電層80具有選擇性的不同蝕刻製程以去除介電層80。舉例來說，上述蝕刻製程可為反應離子蝕刻、中性束蝕刻、濕蝕刻、或其他蝕刻製程。在多層閘極間隔 物之間的閘極堆疊被去除之處形成凹槽，且透過上述凹槽露出鰭片74的通道區。
可在閘極堆疊被去除所形成凹槽中形成置換閘極結構。上述置換閘極結構各包括一或多個共形層120及閘極電極122。上述一或多個共形層120包括閘極介電層且包括一或多個功函數調整層。上述閘極介電層可共形地沉積在閘極堆疊被去除所形成凹槽中(例如，在隔離區78的頂表面上、沿著通道區的鰭片74的側壁及頂表面上、及多層閘極間隔物的側壁上)及在第一層間介電質100、低介電常數接觸蝕刻終止層96、及多層閘極間隔物的頂表面上。上述閘極介電層可為或包括氧化矽、氮化矽、高介電常數(high-k)介電材料、上述之多層膜、或其他介電材料。高介電常數介電材料可具有大於約7.0的介電常數值，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、上述之多層膜、或上述之組合的金屬氧化物或金屬矽酸鹽。可藉由原子層沉積、電漿增強化學氣相沉積、分子束沉積、或其他沉積技術沉積上述閘極介電層。
接著，如果實施，則功函數調整層可共形地沉積在閘極介電層上。上述功函數調整層可包括或為鉭、氮化鉭、鈦、氮化鈦、相似材料、或上述之組合，且可藉由原子層沉積、電漿增強化學氣相沉積、分子束沉積、或其他沉積技術沉積。相似於第一功函數調整層，可以依序沉積任何額外的功函數調整層。
形成用於閘極電極122的膜層於上述一或多個共形層120之上。用於閘極電極122的膜層可填充去除閘極堆疊所 形成之凹槽的剩餘部分。用於閘極電極122的膜層可為或包括含金屬材料例如鈷(Co)、釕(Ru)、鋁(Al)、鎢(W)、銅(Cu)、上述之多層膜、或上述之組合。可藉由原子層沉積、電漿增強化學氣相沉積、分子束沉積、物理氣相沉積、或其他沉積技術沉積用於閘極電極122的膜層。
去除位於第一層間介電質100、低介電常數接觸蝕刻終止層96、及多層閘極間隔物的頂表面上方的部分用於閘極電極122的膜層及部分之一或多個共形層120。舉例來說，例如化學機械研磨的平坦化製程可去除位於第一層間介電質100、低介電常數接觸蝕刻終止層96、及多層閘極間隔物的頂表面上方的部分用於閘極電極122的膜層及部分之一或多個共形層120。可因此形成如第14A圖中所繪示的包括閘極電極122及一或多個共形層120的置換閘極結構。
第15A及15B圖繪示出位於第一層間介電質100、置換閘極結構、多層閘極間隔物、及低介電常數接觸蝕刻終止層96之上的第二層間介電質130的形成。雖然並未繪示，在一些範例中，可在第一介電質100等之上沉積蝕刻終止層(etch stop layer,ESL)，且可在上述蝕刻終止層之上沉積上述第二層間介電質130。如果實施，則上述蝕刻終止層可包括或為氮化矽(silicon nitride)、碳氮化矽(silicon carbon nitride)、碳氧化矽(silicon carbon oxide)、氮化碳(carbon nitride)、相似材料、或上述之組合，且可藉由化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、或其他沉積技術沉積。上述第二層間介電質130可包括或為二氧化矽(silicon dioxide)、低介電常數介電材 料例如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass,FSG)、有機矽酸鹽玻璃(organosilicate glasses,OSG)、SiOxCy、旋轉塗佈玻璃(Spin-On-Glass)、旋轉塗佈聚合物(Spin-On-Polymers)、碳矽材料、上述之化合物(compound)、上述之複合物(composite)、相似材料、或上述之組合。可藉由旋轉塗佈、化學氣相沉積、流動式化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、或其他沉積技術沉積此第二層間介電質130。
作為一範例，第16A及16B圖繪示出形成開口132穿過第二層間介電質130、第一層間介電質100及低介電常數接觸蝕刻終止層96至磊晶源極/汲極區92，以露出至少部份的磊晶源極/汲極區92。舉例來說，可使用光微影技術及一或多道蝕刻製程以開口132來圖案化第二層間介電質130、第一層間介電質100及差異接觸蝕刻終止層96。
第17A及17B圖繪示出於開口132中形成導電部件134至磊晶源極/汲極區92。舉例來說，導電部件134可包括黏著及/或阻障層以及位於上述黏著及/或阻障層上的導電材料。在一些範例中，如所繪示的，上述導電部件134可包括位於磊晶源極/汲極區92上的矽化物區136。可共形地沉積上述黏著及/或阻障層於開口132中及於第二層間介電質130之上。上述黏著及/或阻障層可為或包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、 氧化鉭、相似材料、或上述之組合，且可藉由原子層沉積、化學氣相沉積、或其他沉積技術沉積。可透過使磊晶源極/汲極區92的上部與黏著及/或阻障層反應而在磊晶源極/汲極區92的上部上形成上述矽化物區136。可進行退火以促進磊晶源極/汲極區92與黏著及/或阻障層的反應。
可沉積上述導電材料於黏著及/或阻障層上且填充上述開口132。上述導電材料可為或包括鎢、銅、鋁、金、銀、上述之合金、相似材料、或上述之組合，且可藉由化學氣相沉積、原子層沉積、物理氣相沉積、或其他沉積技術沉積。舉例來說，在沉積導電部件134的材料之後，可藉由使用例如化學機械研磨的平坦化製程來去除過量的材料。平坦化製程可自第二層間介電質130的頂表面上方去除導電部件134的過量材料。因此，導電部件134的頂表面及第二層間介電質130的頂表面可為共平面。導電部件134可為或可稱為接觸件、插塞等。
第18圖係根據一些實施例繪示出用於形成閘極間隔物(例如，多層閘極間隔物)的製程流程圖200。在步驟202中，可選地，在裝置結構上形成表面修飾層，例如大體上於第6A至6B圖中示出及描述的。步驟202可被省略。在步驟204，使用具有R官能基前驅物的製程來形成低介電常數閘極間隔層。舉例來說，如果可選地實施上述表面修飾層，可在其上形成上述低介電常數閘極間隔層，或可形成在裝置結構上。上述低介電常數閘極間隔層的形成大體上於第6A至6B圖中示出及描述。在步驟206中，非等向性地蝕刻上述低介電常數閘極間隔層及上述表面修飾層(如果實施的話)以形成上述閘極間隔物，例如 大體上於第7A至7B圖中示出及描述的。
第19圖係根據一些實施例繪示出用於形成表面修飾層(例如在製程流程圖200的步驟202中)的製程流程圖300。在此範例中，製程流程圖300係原子層沉積製程。後續將清楚呈現，藉由製程流程圖300所形成的表面修飾層可以是SiOxCNy，其具有氧及氮的濃度變化。
在步驟302中，決定用於形成表面修飾層的初始前驅物流速。上述前驅物包括矽(Si)源前驅物氣體、碳(C)源前驅物氣體、氧(O)源前驅物氣體、以及氮(N)源前驅物氣體。在一些範例中，上述矽源前驅物為六氯矽烷(hexachlorodisilane,HCD,Si2C6)或其他前驅物；上述碳源前驅物為丙烯(propene,C3H6)或其他前驅物；上述氧源前驅物為氧氣(oxygen,O2)或其他前驅物；上述氮源前驅物為氨(ammonia,NH3)或其他前驅物。
步驟304至步驟318繪示出原子層沉積製程的週期。上述週期包括交替流送(或脈衝)及清除(purge)步驟，其中每個前驅物在週期期間被流送(或脈衝)且隨後至少被清除一次。在步驟304中，矽源前驅物在原子層沉積機台腔體中流送，基板(例如，其上形成有裝置結構，如第5A-B圖所示)被轉移至原子層沉積機台腔體中，且接著，在步驟306中，自原子層沉積機台腔體清除上述矽源前驅物。在一些範例中，上述矽源前驅物可在被清除前與基板上可用的反應位點(reaction sites)反應。在一些範例中，上述反應可使反應位點飽和，或上述矽源前驅物可能不與一些基板上可用的反應位點反應。同樣地，在步驟308中，碳源前驅物在原子層沉積機台腔體中流送，且接 著，在步驟310中，自原子層沉積機台腔體清除上述碳源前驅物。在一些範例中，上述碳源前驅物可在被清除前與基板上可用的反應位點反應。在一些範例中，上述反應可使反應位點飽和，或上述碳源前驅物可能不與一些基板上可用的反應位點反應。
在步驟312中，氧源前驅物在原子層沉積機台腔體中流送，且接著，在步驟314中，自原子層沉積機台腔體清除上述氧源前驅物。在一些範例中，上述氧源前驅物可在被清除前與基板上可用的反應位點反應。在一些範例中，至少在原子層沉積製程的初始週期中，上述反應不會使基板上的反應位點飽和，且上述氧源前驅物不會與一些基板上可用的反應位點反應。可藉由控制步驟312中的流速及流送(或脈衝)持續時間來防止飽和。舉例來說，藉由控制流速及持續時間，未有足夠的氧源前驅物使基板上的可用反應位點飽和。這可允許由這些週期所產生的氧濃度低於如果氧源前驅物被允許以飽和基板上的可用反應位點的氧濃度。
在步驟316中，氮源前驅物在原子層沉積機台腔體中流送，且接著，在步驟318中，自原子層沉積機台腔體清除上述氮源前驅物。在一些範例中，上述氮源前驅物可在被清除前與基板上可用的反應位點反應。在一些範例中，上述反應可使反應位點飽和，或上述氮源前驅物可能不與一些基板上可用的反應位點反應。
在步驟318之後，在步驟320中決定是否要進行額外的週期(例如，藉由是否進行配方(recipe)的多個週期以達到 目標厚度來決定)。如果是這樣，在操作322中，決定增加氧源前驅物的流速，且決定降低氮源前驅物的流速。接著，使用決定好的氧源前驅物及氮源前驅物的流速以進行另一週期。藉由增加氧源前驅物的流速，相較於先前週期使用較低的流速形成的氧濃度，使用增加的流速的週期所形成的氧濃度可被增加。相反地，藉由降低氮源前驅物的流速，相較於先前週期使用較高的流速形成的氮濃度，使用降低的流速的週期所形成的氮濃度可被降低。藉由增加氧源前驅物的流速，可在表面修飾層中形成增加的氧濃度梯度，並且藉降低氮源前驅物的流速，可在表面修飾層中形成降低的氮濃度梯度。在一些範例中，至少在原子層沉積製程的後期週期中，與氮源前驅物的反應不會使基板上的可用反應位點飽和且氮源前驅物不會與一些基板上的可用反應位點反應，這通常是由降低的氮源前驅物的流速所導致。藉由控制流速及流送(或脈衝)持續時間可防止飽和。舉例來說，藉由控制流速及持續時間，使其未有足夠的氮源前驅物使基板上的可用反應位點飽和。
如步驟322所指出的，可發生增加及降低直到達到一些閾值。舉例來說，決定增加氧源前驅物的流速可使基板上的可用反應位點飽和，且因此更進一步增加了通常不會增加的表面修飾層中所形成的氧濃度。此外，舉例來說，基於給定的流速可達到預期的濃度，使得可能不期望進一步增加或減少流速。
雖然在第19圖的製程流程圖300中針對每個週期指示了氧源前驅物及氮源前驅物的流速的增加及降低，但是， 舉例來說，這樣的增加及降低可發生在週期的各個區隔(interval)，以及，舉例來說，上述增加及降低可發生在不同週期之間。此些增加及降低可在預定數量的週期之後週期性地發生，或可非週期性地發生。
第20圖係根據一些實施例之第17A圖之中間結構的一部分之剖面示意圖以繪示出根據第19圖之製程流程圖300所形成的表面修飾層86的額外細節。雖然此處及以下所描述的不同範例係在置換閘極製程中的第17A圖的背景下描述，但此些描述亦可應用在閘極先製製程的背景中，例如第13A圖。
上述表面修飾層86具有增加的氧濃度梯度402及降低的氮濃度梯度404。如於第19圖所描述的，藉由分別增加及降低氧源前驅物及氮源前驅物的流速以形成增加的濃度梯度402及減少的濃度梯度404。舉例來說，使用第19圖的製程流程圖300，最靠近置換閘極結構(例如，共形層120的側壁)的側壁表面的部分上述表面修飾層86係富含氮的。舉例來說，最靠近置換閘極結構的側壁表面的部分上述表面修飾層86可具有範圍在約0原子百分比至約40原子百分比的氮原子濃度。由於表面修飾層86的此部分富含氮，所以可在製程中(例如在置換閘極製程中用以去除虛置閘極堆疊的蝕刻製程)保護閘極間隔物(例如，多層閘極間隔物)的其他部分。
在一些範例中，可進行第19圖的製程流程圖300的原子層沉積製程在約10個週期至30個週期的範圍，例如18個週期。在一些範例中，上述表面修飾層86的厚度T1(例如，在垂直於置換閘極結構的側壁表面的方向上)範圍可在約0埃(Å)至 約30埃，例如約30埃。上述表面修飾層86的厚度T1可以是位於置換閘極結構的側壁及導電部件134的最近表面之間的尺寸D的約0百分比(%)至約30%的範圍，例如約30%。可實施其他次數的週期及/或不同製程以形成表面修飾層86，且/或上述表面修飾層86可具有不同的厚度。
第21圖係根據一些實施例繪示出用於形成低介電常數閘極間隔層(例如在製程流程圖200的步驟204中)的製程流程圖500。在此範例中，上述製程流程圖500係原子層沉積製程。後續將清楚呈現，藉由製程流程圖500所形成的低介電常數閘極間隔層可以是氮氧化矽(silicon oxynitride,SiON)。
在步驟502中，決定用於形成低介電常數閘極間隔層的前驅物流速。上述前驅物包括矽(Si)源前驅物氣體、碳(C)源前驅物氣體(其具有R官能基)、以及氧(O)源前驅物氣體。在一些範例中，上述矽源前驅物為六氯矽烷(hexachlorodisilane,HCD,Si2C6)或其他前驅物；上述碳源前驅物為三乙胺(triethylamine,TEA,C6H15N)或其他前驅物；且上述氧源前驅物為氧氣(oxygen,O2)或其他前驅物。
步驟504至步驟514繪示出原子層沉積製程的週期。上述週期包括交替流送(或脈衝)及清除步驟，其中每個前驅物在週期期間被流送(或脈衝)且隨後至少被清除一次。在步驟504中，矽源前驅物在原子層沉積機台腔體中流送，基板(例如，其上形成有裝置結構，如第5A-B圖所示)被轉移至原子層沉積機台腔體中，且接著，在步驟506中，自原子層沉積機台腔體清除上述矽源前驅物。在一些範例中，上述矽源前驅物可 在被清除前與基板上可用的反應位點反應。在一些範例中，上述反應可使反應位點飽和，或上述矽源前驅物可能不與一些基板上可用的反應位點反應。同樣地，在步驟508中，具有R官能基的碳源前驅物在原子層沉積機台腔體中流送，且接著，在步驟510中，自原子層沉積機台腔體清除上述碳源前驅物。在一些範例中，上述具有R官能基的碳源前驅物可在被清除前與基板上可用的反應位點反應。在一些範例中，上述反應可使反應位點飽和，或上述碳源前驅物可能不與一些基板上可用的反應位點反應。同樣地，在步驟512中，氧源前驅物在原子層沉積機台腔體中流送，且接著，在步驟514中，自原子層沉積機台腔體清除上述氧源前驅物。在一些實施例中，上述氧源前驅物可在被清除前與基板上可用的反應位點反應。在一些範例中，上述反應可使反應位點飽和，或上述氧源前驅物可能不與一些基板上可用的反應位點反應。
在步驟514之後，在步驟516中決定是否要進行額外的週期。如果是這樣，則進行另一週期。可進行任意數量的週期以沉積具有預期厚度的低介電常數閘極間隔層。
第22圖係根據一些實施例之第17A圖之中間結構的一部分之剖面示意圖，以繪示出根據第21圖之製程流程圖500所形成的低介電常數閘極間隔層88的額外細節。上述低介電常數閘極間隔層88具有氧濃度602、氮濃度604、以及碳濃度606。低介電常數閘極間隔層88中的氧濃度602大於低介電常數閘極間隔層88中的氮濃度604，其中低介電常數閘極間隔層88中的氮濃度604大於低介電常數閘極間隔層88中的碳濃度 606。在一些範例中，低介電常數閘極間隔層88中的氮濃度604不超過10原子百分比，且低介電常數閘極間隔層88中的碳濃度606不超過5原子百分比。
在一些範例中，可進行第21圖的製程流程圖500的原子層沉積製程在約50個週期至150個週期的範圍，例如100個週期。在一些範例中，低介電常數閘極間隔層88的厚度T2(例如，在垂直於表面修飾層86的方向上)範圍可在約10埃至約80埃，例如約40埃。低介電常數閘極間隔層88的厚度T2可以是位於置換閘極結構的側壁及導電部件134的最近表面之間的尺寸D的約10%至約80%的範圍，例如約40%。可實施其他次數的週期及/或不同製程以形成低介電常數閘極間隔層88，且/或上述低介電常數閘極間隔層88可具有不同的厚度。
第23圖係根據一些實施例繪示出用於形成閘極間隔物(例如，多層閘極間隔物)的製程流程圖700。在步驟202中，可選地，在裝置結構上形成表面修飾層，例如大體上於第6A至6B圖中示出及描述的。先前已描述了步驟202。步驟202可被省略。在步驟702，使用具有H官能基前驅物的製程來形成低介電常數閘極間隔層。舉例來說，如果可選地實施上述表面修飾層，可在其上形成上述低介電常數閘極間隔層，或形成在裝置結構上。上述低介電常數閘極間隔層的形成大體上於第6A至6B圖中示出及描述。在步驟206中，非等向性地蝕刻上述低介電常數閘極間隔層及上述表面修飾層(如果實施的話)以形成上述閘極間隔物，例如大體上於第7A至7B圖中且示出及描述的。
第24圖係根據一些實施例繪示出用於形成低介電 常數閘極間隔層(例如在製程流程圖700的步驟702中)的製程流程圖800。在此範例中，上述製程流程圖800係原子層沉積製程。後續將清楚呈現，藉由製程流程圖800所形成的低介電常數閘極間隔層可以是碳氧化矽(SiOC)。
在步驟802中，決定用於形成低介電常數閘極間隔層的前驅物流速。上述前驅物包括矽(Si)及碳(C)源前驅物氣體(其包含H官能基)以及氧(O)源前驅物氣體。在一些範例中，上述矽及碳源前驅物為二(三氯甲矽烷基)甲烷(silated methane,(SiCl3)2CH2)或其他前驅物、且上述氧源前驅物為水蒸氣(H2O)或其他前驅物。在一些範例中，上述製程流程圖800的原子層沉積製程不包括含氮前驅物。第25圖係繪示出具有H官能基的矽及碳源前驅物的通用(generic)化學結構850以及二(三氯甲矽烷基)甲烷(silated methane,(SiCl3)2CH2)的特定示例化學結構852。上述通用化學結構850具有鍵結至兩個矽原子的H官能基H-C-H，其又鍵結至相應的離去基Lg。在特定化學結構852中，離去基Lg具有三個氯(chlorine)原子，以使各個矽原子鍵結至三個氯原子。
回到第24圖，步驟804至步驟810繪示出原子層沉積製程的週期。上述週期包括交替流送(或脈衝)及清除步驟，其中每個前驅物在週期期間被流送(或脈衝)且隨後至少被清除一次。在步驟804中，具有H官能基的矽及碳源前驅物在原子層沉積機台腔體中流送，基板(例如，其上形成有裝置結構，如第5A-B圖所示)被轉移至原子層沉積機台腔體中，且接著，在步驟806中，自原子層沉積機台腔體清除上述矽及碳源前驅 物。在一些範例中，上述矽及碳源前驅物可在被清除前與基板上可用的反應位點反應。在一些範例中，上述反應可使反應位點飽和，或上述矽及碳源前驅物可能不與一些基板上可用的反應位點反應。同樣地，在步驟808中，氧源前驅物在原子層沉積機台腔體中流送，且接著，在步驟810中，自原子層沉積機台腔體清除上述氧源前驅物。在一些實施例中，上述氧源前驅物可在被清除前與基板上可用的反應位點反應。在一些範例中，上述反應可使反應位點飽和，或上述氧源前驅物可能不與一些基板上可用的反應位點反應。
在步驟810之後，在步驟812中決定是否要進行額外的週期(例如，藉由是否進行配方的多個週期以達到目標厚度來決定)。如果是這樣，則進行另一週期。可進行任意數量的週期以沉積具有預期厚度的低介電常數閘極間隔層。
第26圖係根據一些實施例之第17A圖之中間結構的一部分之剖面示意圖以繪示出根據第24圖之製程流程圖800所形成的低介電常數閘極間隔層88的額外細節。上述低介電常數閘極間隔層88具有氮濃度902。在一些範例中，上述低介電常數閘極間隔層88中的氮濃度902不超過5原子百分比。
在一些範例中，可進行第24圖的製程流程圖800的原子層沉積製程在約0個週期至150個週期的範圍，例如70個週期。在一些範例中，低介電常數閘極間隔層88的厚度T3(例如，在垂直於表面修飾層86的方向上)範圍可在約0埃至約80埃，例如約40埃。低介電常數閘極間隔層88的厚度T3可以是位於置換閘極結構的側壁及導電部件134的最近表面之間的尺寸D的約0 %至約80%的範圍，例如約40%。可實施其他次數的週期及/或不同製程以形成低介電常數閘極間隔層88，且/或上述低介電常數閘極間隔層88可具有不同的厚度。
第26圖係更進一步繪示出低介電常數接觸蝕刻終止層96的厚度T4(例如，在垂直於低介電常數閘極間隔層88的方向上)，其範圍可在約40埃至約100埃，例如約40埃。低介電常數接觸蝕刻終止層96的厚度T4可以是位於置換閘極結構的側壁及導電部件134的最近表面之間的尺寸D的約40%至約100%的範圍，例如約50%。上述低介電常數接觸蝕刻終止層96具有不同厚度且可藉由表面修飾層86及低介電常數閘極間隔層88中的一或多個膜層或不藉由任何此些膜層來實施。
一些實施例可達到一些優點。在如前所述於閘極間隔層中實施表面修飾層的實施例中，上述表面修飾層中富含氮的部分可保護閘極間隔物的其他部分(例如，低介電常數部分)，例如在置換閘極製程中用以去除虛置閘極堆疊的蝕刻製程中。可實施其他實施例以在半導體裝置中實現較低的介電常數值，例如鰭式場效電晶體(FinFET)，其可藉由降低裝置的電阻-電容(resistance-capacitance,RC)延遲數值來提升裝置性能。可藉由其他實施例實現其他優點。
一實施例為一種方法。使用原子層沉積製程形成介電層。上述介電層自介電層之初始形成部分至介電層之後續形成部分的方向上具有增加的氧濃度梯度，上述介電層在此方向上具有減少的氮濃度梯度。上述原子層沉積製程包括，在一週期中，以一氧流速流送氧源前驅物、以及以一氮流速流送氮 源前驅物；以及重複週期數次。在重複周期數次的過程中增加氧流速，且在重複周期數次的過程中減少氮流速。在一實施例中，其中上述介電層沿著閘極堆疊形成。在一實施例中，更包括在上述介電層上形成低介電常數間隔層、以及形成閘極間隔層，形成上述閘極間隔層包括非等向性蝕刻上述低介電常數間隔層及上述介電層。在一實施例中，其中上述介電層之初始形成部分係富含氮的。在一實施例中，其中上述原子層沉積製程更包括在週期中以一矽流速流送矽源前驅物、以及以一碳流速流送碳源前驅物。在重複上述週期數次的過程中，上述矽流速及上述碳流速為定值。在一實施例中，其中上述矽源前驅物為Si2Cl6、上述碳源前驅物為C3H6、上述氧源前驅物為O2、以及上述氮源前驅物為NH3。
另一實施例為一種方法。使用原子層沉積製程形成低介電常數介電層。上述低介電常數層具有一氧濃度、一第一氮濃度、以及一碳濃度。上述氧濃度大於上述第一氮濃度，上述第一氮濃度大於上述碳濃度。上述原子層沉積製程包括，在一週期中，流送具有R官能基的碳源前驅物；以及重複週期數次。在一實施例中，其中上述第一氮濃度小於低介電常數層的10原子百分比、以及上述碳濃度小於低介電常數層的5原子百分比。在一實施例中，其中上述低介電常數層沿著閘極堆疊之側壁形成，且更包括沿著上述閘極堆疊之側壁形成閘極間隔物，形成上述閘極間隔物的步驟包括非等向性地蝕刻上述低介電常數層。在一實施例中，更包括沿著上述閘極堆疊之側壁形成表面修飾層，上述表面修飾層係設置在上述閘極堆疊及上述 低介電常數層之間，上述表面修飾層中之第二氮濃度自上述閘極堆疊至上述低介電常數層之方向上增加，其中形成上述閘極間隔物的步驟更包括非等向性地蝕刻上述表面修飾層，上述閘極間隔物包括上述低介電常數層及上述表面修層之相應部分。在一實施例中，其中上述原子層沉積製程更包括在週期中流送矽源前驅物、以及流送氧源前驅物。在一實施例中，其中上述矽源前驅物為Si2Cl6、上述碳源前驅物為C6H15N、以及上述氧源前驅物為O2。
又一實施例為一種方法。使用原子層沉積製程形成低介電常數層。述原子層沉積製程包括，在一週期中，流送具有H官能基之矽及碳源前驅物、以及重複週期數次。在一實施例中，其中上述低介電常數層具有一氮濃度，上述氮濃度小於上述低介電層數層的5原子百分比。在一實施例中，其中上述原子層沉積製程並未具有包括氮之前驅物。在一實施例中，其中上述矽及碳前驅物包括矽原子及離去基(leaving group)。在一實施例中，其中上述低介電常數層係沿著閘極堆疊之側壁形成，且更包括沿著上述閘極堆疊之側壁形成閘極間隔物，形成上述閘極間隔物的步驟包括非等向性地蝕刻上述低介電常數層。在一實施例中，更包括沿著上述閘極堆疊之側壁形成表面修飾層，上述低介電常數層係形成在上述表面修飾層上，上述表面修飾層係設置在上述閘極堆疊及上述低介電常數層之間，上述表面修飾層之氮濃度自上述閘極堆疊至上述低介電常數層之方向增加，其中形成上述閘極間隔物的步驟更包括非等向性地蝕刻上述表面修飾層，上述閘極間隔物包括上述低介電 常數層及上述表面修飾層之相應部分。在一實施例中，其中上述原子層沉積製程更包括，在週期中，流送氧源前驅物。在一實施例中，其中上述矽及碳源前驅物為(SiCl3)2CH2、以及上述氧源前驅物為H2O。
又一實施例為一種方法。在基板之主動區上形成閘極結構。沿著上述閘極結構的側壁及在上述主動區上形成閘極間隔物。上述主動區包括源極/汲極區，且上述閘極間隔物側向設置在上述源極/汲極區及上述閘極結構之間。沿著上述閘極間隔物的側壁及在主動區之源極/汲極區之上共形地形成低介電常數接觸蝕刻終止層。上述低介電常數接觸蝕刻終止層具有第一氧濃度及第一氮濃度。上述第一氧濃度大於上述第一氮濃度。
又一實施例為一種結構。上述結構包括位於基板上的主動區、位於上述主動區之上的閘極結構、以及沿著上述閘極結構的側壁的閘極間隔物。上述主動區包括源極/汲極區。上述閘極間隔物側向設置在上述閘極結構及上述源極/汲極區之間。上述閘極間隔物沿著上述閘極結構的側壁包括表面修飾層，且低介電常數層位於上述表面修飾層上。上述表面修飾層具有源離上述閘極結構而降低的第一氮濃度。
另一實施例為一種結構。上述結構包括位於基板上的主動區、位於上述主動區之上的閘極結構、以及沿著上述閘極結構的側壁的閘極間隔物。上述主動區包括源極/汲極區。上述閘極間隔物側向設置在上述閘極結構及上述源極/汲極區之間。上述閘極間隔物包括具有第一氧濃度、第一氮濃 度、及碳濃度的低介電常數層。上述第一氧濃度大於上述第一氮濃度，且上述第一氮濃度大於上述碳濃度。
另一實施例為一種結構。上述結構包括位於基板上的主動區、位於上述主動區之上的閘極結構、以及沿著上述閘極結構的側壁的閘極間隔物。上述主動區包括源極/汲極區。上述閘極間隔物側向設置在上述閘極結構及上述源極/汲極區之間。上述閘極間隔物包括具有小於低介電常數層的5個園子百分比的第一氮濃度的低介電常數層。
另一實施例為一種結構。上述結構包括位於基板上的主動區、位於上述主動區之上的閘極結構、沿著上述閘極結構的側壁的閘極間隔物、以及低介電常數接觸蝕刻終止層。上述主動區包括源極/汲極區。上述閘極間隔物側向設置在上述閘極結構及上述源極/汲極區之間。上述低介電常數接觸蝕刻終止層沿著上述閘極間隔物的側壁且在上述源極/汲極區之上側向延伸。
以上概略說明了本揭露數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
86‧‧‧表面修飾層
88‧‧‧低介電常數閘極間隔層
92‧‧‧磊晶源極/汲極區
96‧‧‧低介電常數接觸蝕刻終止層
100‧‧‧第一層間介電質
120‧‧‧共形層
122‧‧‧閘極電極
130‧‧‧第二層間介電質
134‧‧‧導電部件
136‧‧‧矽化物區
902‧‧‧氮濃度
D‧‧‧尺寸
T3、T4‧‧‧厚度

Claims (15)

  1. 一種半導體元件的製造方法，包括：使用原子層沉積(atomic layer deposition,ALD)製程形成一介電層，該介電層自該介電層之初始形成部分至該介電層之後續形成部分的方向上具有增加的氧濃度梯度，該介電層在該方向上具有減少的氮濃度梯度，該原子層沉積製程包括：在一週期中：以一氧流速流送一氧源前驅物；以一氮流速流送一氮源前驅物；以及重複該週期數次，其中在重複該週期數次的過程中增加該氧流速，且在重複該周期數次的過程中減少該氮流速。
  2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該介電層沿著一閘極堆疊形成。
  3. 如申請專利範圍第2項所述之半導體元件的製造方法，更包括：在該介電層上形成一低介電常數間隔層；以及形成一閘極間隔物，形成該閘極間隔物的步驟包括非等向性蝕刻該低介電常數間隔層及該介電層。
  4. 如申請專利範圍第1-3項中任一項所述之半導體元件的製造方法，其中該介電層之初始形成部分係富含氮的(nitrogen-rich)。
  5. 如申請專利範圍第1-3項中任一項所述之半導體元件的製造方法，其中： 該原子層沉積製程更包括，在該週期中：以一矽流速流送一矽源前驅物；以一碳流速流送一碳源前驅物；以及在重複該週期數次的過程中，該矽流速及該碳流速為定值(constant)。
  6. 如申請專利範圍第5項所述之半導體元件的製造方法，其中：該矽源前驅物為Si2Cl6；該碳源前驅物為C3H6；該氧源前驅物為O2；以及該氮源前驅物為NH3。
  7. 一種半導體元件的製造方法，包括：使用原子層沉積製程形成一低介電常數層，該低介電常數層具有一氧濃度、一第一氮濃度、以及一碳濃度，該氧濃度大於該第一氮濃度，該第一氮濃度大於該碳濃度，該原子層沉積製程包括：在一週期中，流送具有一R官能基的一碳源前驅物；以及重複該週期數次。
  8. 如申請專利範圍第7項所述之半導體元件的製造方法，其中：該第一氮濃度小於該低介電常數層的10原子百分比；以及該碳濃度小於該低介電常數層的5原子百分比。
  9. 如申請專利範圍第7-8項中任一項所述之半導體元件的製造方法，其中該低介電常數層沿著一閘極堆疊之側壁形成， 且更包括沿著該閘極堆疊之側壁形成一閘極間隔物，形成該閘極間隔物的步驟包括非等向性地蝕刻該低介電常數層，且更包括沿著該閘極堆疊之側壁形成一表面修飾層，該低介電常數層係形成在該表面修飾層上，該表面修飾層係設置在該閘極堆疊及該低介電常數層之間，該表面修飾層中之一第二氮濃度自該閘極堆疊至該低介電常數層之方向上增加，其中形成該閘極間隔物的步驟更包括非等向性地蝕刻該表面修飾層，該閘極間隔物包括該低介電常數層及該表面修飾層之相應部分。
  10. 如申請專利範圍第7項所述之半導體元件的製造方法，其中：該原子層沉積製程更包括，在該週期中：流送一矽源前驅物；以及流送一氧源前驅物。
  11. 一種半導體元件的製造方法，包括：使用原子層沉積製程形成一低介電常數層，該原子層沉積製程包括：在一週期中，流送具有H官能基之一矽及碳源前驅物；以及重複該週期數次。
  12. 如申請專利範圍第11項所述之半導體元件的製造方法，其中該低介電常數層具有一氮濃度，該氮濃度小於該低介電常數層的5原子百分比。
  13. 如申請專利範圍第11項所述之半導體元件的製造方法，其中該原子層沉積製程並未具有包括氮之前驅物。
  14. 如申請專利範圍第11項所述之半導體元件的製造方法，其中該矽及碳前驅物包括一矽原子及一離去基(leaving group)。
  15. 如申請專利範圍第11項所述之半導體元件的製造方法，其中該原子層沉積製程更包括，在該週期中，流送一氧源前驅物，其中該矽及碳源前驅物為(SiCl3)2CH2，且其中該氧源前驅物為H2O。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018110837A1 (de) 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Prozesse zur Bildung von Merkmalen mit einem niedrigen K-Wert und dadurch gebildete Aufbauten
US10872762B2 (en) * 2017-11-08 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming silicon oxide layer and semiconductor structure
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
JP6811202B2 (ja) * 2018-04-17 2021-01-13 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
US11296209B2 (en) * 2019-08-27 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. RF switch device with a sidewall spacer having a low dielectric constant
US11581226B2 (en) * 2019-09-27 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable epitaxy structures and method of forming the same
US11757020B2 (en) 2020-01-31 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
DE102020120634A1 (de) * 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11289585B2 (en) 2020-02-27 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of formation
TWI786548B (zh) * 2020-02-27 2022-12-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US20230008496A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US20230360906A1 (en) * 2022-05-05 2023-11-09 Applied Materials, Inc. Silicon-and-carbon-containing materials with low dielectric constants

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103189962A (zh) * 2010-10-06 2013-07-03 应用材料公司 光阻材料及硬掩模前驱物的原子层沉积
TW201724175A (zh) * 2015-09-30 2017-07-01 台灣積體電路製造股份有限公司 製造半導體元件的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4059183B2 (ja) 2003-10-07 2008-03-12 ソニー株式会社 絶縁体薄膜の製造方法
CN100590805C (zh) * 2007-06-22 2010-02-17 中芯国际集成电路制造(上海)有限公司 原子层沉积方法以及形成的半导体器件
JP5806612B2 (ja) * 2011-12-27 2015-11-10 東京エレクトロン株式会社 シリコン酸炭窒化膜の形成方法
CN103866268B (zh) * 2012-12-11 2018-07-13 中国科学院微电子研究所 基于氮的施主-受主共掺氧化锌薄膜的制备方法
US9064857B2 (en) 2012-12-19 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. N metal for FinFET
TW201435132A (zh) * 2013-02-22 2014-09-16 Applied Materials Inc 包含ＳｉＯＣ的膜的催化性原子層沉積
US9006064B2 (en) * 2013-03-11 2015-04-14 International Business Machines Corporation Multi-plasma nitridation process for a gate dielectric
US9703011B2 (en) 2013-05-07 2017-07-11 Corning Incorporated Scratch-resistant articles with a gradient layer
JP6154215B2 (ja) * 2013-06-28 2017-06-28 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
KR20160053001A (ko) * 2014-10-30 2016-05-13 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
US9287403B1 (en) * 2014-12-05 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
US9633838B2 (en) * 2015-12-28 2017-04-25 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Vapor deposition of silicon-containing films using penta-substituted disilanes

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103189962A (zh) * 2010-10-06 2013-07-03 应用材料公司 光阻材料及硬掩模前驱物的原子层沉积
TW201724175A (zh) * 2015-09-30 2017-07-01 台灣積體電路製造股份有限公司 製造半導體元件的方法

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