CN109585266A - 低k部件形成工艺和由此形成的结构 - Google Patents

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Abstract

这里描述了具有低k部件的半导体器件结构以及形成低k部件的方法。一些实例涉及可以在后续处理期间保护低k部件的表面修改层。一些实例涉及包括低k部件的栅极间隔件。一些实例涉及低k接触蚀刻停止层。本发明描述了用于形成这种部件的示例性方法。本发明实施例涉及低k部件形成工艺和由此形成的结构。

Description

低k部件形成工艺和由此形成的结构
技术领域
本发明实施例涉及低k部件形成工艺和由此形成的结构。
背景技术
随着半导体产业在追求更高的器件密度、更高的性能和更低的成本中已经进入到纳米技术工艺节点，来自制造和设计问题的挑战已经导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高纵横比并且在其中形成沟道以及源极/漏极区的半导体鳍。利用沟道的增大的表面积的优势，在鳍结构上方并且沿着鳍结构的侧面(例如，包裹鳍结构)形成栅极，以产生更快、更可靠和更易控制的半导体晶体管器件。然而，随着按比例缩小，出现了新的挑战。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：使用原子层沉积(ALD)工艺形成介电层，所述介电层在从所述介电层的初始形成部分至所述介电层的后续形成部分的方向上具有增加的氧浓度梯度，所述介电层在所述方向上具有降低的氮浓度梯度，所述原子层沉积工艺包括：对于一个循环，以氧流速流动氧源前体；以及以氮流速流动氮源前体；以及多次重复所述循环，其中，在多次重复所述循环期间，氧流速增加，并且在多次重复所述循环期间，氮流速降低。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：使用原子层沉积(ALD)工艺形成低k层，所述低k层具有氧浓度、第一氮浓度和碳浓度，所述氧浓度大于所述第一氮浓度，所述第一氮浓度大于所述碳浓度，所述原子层沉积工艺包括：对于一个循环，流动具有R官能团的碳源前体；以及多次重复所述循环。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：使用原子层沉积(ALD)工艺形成低k层，所述原子层沉积工艺包括：对于一个循环，流动具有H官能团的硅源前体和碳源前体；以及多次重复所述循环。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的示例性简化的鳍式场效应晶体管(FinFET)的三维图。
图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B、图6A-图6B、图7A-图7B、图8A-图8B、图9A-图9B、图10A-图10B、图11A-图11B、图12A-图12B和图13A-图13B是根据一些实施例的形成半导体器件的示例性工艺的中间阶段处的相应中间结构的截面图。
图14A-图14B、图15A-图15B、图16A-图16B和图17A-图17B是根据一些实施例的形成半导体器件的另一示例性工艺的中间阶段处的相应中间结构的截面图。
图18是根据一些实施例的用于形成栅极间隔件的工艺流程。
图19是根据一些实施例的用于形成表面修改层的工艺流程。
图20是图17A的中间结构的部分的截面图以示出根据一些实施例的根据图19的工艺流程形成的表面修改层的额外的细节。
图21是根据一些实施例的用于形成低k栅极间隔件层的工艺流程。
图22是图17A的中间结构的部分的截面图以示出根据一些实施例的根据图21的工艺流程形成的低k栅极间隔件层的额外的细节。
图23是根据一些实施例的用于形成栅极间隔件的另一工艺流程。
图24是根据一些实施例的用于形成低k栅极间隔件层的另一工艺流程。
图25示出根据一些实施例的具有H官能团的硅和碳源前体的通用化学结构以及具有H官能团的硅和碳源前体气体的示例性特定化学结构。
图26是图17A的中间结构的部分的截面图以示出根据一些实施例的根据图24的工艺流程形成的低k栅极间隔件层的额外的细节。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
这里描述了具有低k部件的半导体器件结构以及形成低k部件的方法。如本文所使用的低k通常是指低于二氧化硅的介电常数，诸如低于4.2，并且更特别地3.9或更低。可以在诸如具有或不具有本文描述的其他低k部件的半导体器件结构中实现本文描述的各种低k部件。此外，可以用本文描述的其他工艺或在其他工艺中和/或上下文中来实现用于形成低k部件的工艺。本文描述的实施例的一些方面可以通过降低器件中的k值来增强器件的性能，从而降低器件的电阻-电容(RC)延迟值。可以实现其他优势。
在一些实施例中，诸如在栅极间隔件结构中的表面修改层具有变化浓度的氮和氧，并且表面修改层例如可以实现为保护低k部件免受后续的处理。可以使用原子层沉积(ALD)工艺形成表面修改层，其中，通过至少一些后续循环来改变氮源前体和氧源前体在相应脉冲中的流速，以在表面修改层中实现变化浓度的氮和氧。
在一些实施例中，诸如在栅极间隔件结构中的低k层具有大于氮浓度的氧浓度，其中，氮浓度大于碳浓度。在低k层中在任何情况下氮浓度可以小于10原子百分比(例如，大于0％且小于10原子百分比)，并且在低k层中在任何情况下碳浓度可以小于5原子百分比(例如，大于0％且小于5原子百分比)。可以使用具有硅源前体、碳源前体和氧源前体的ALD工艺来形成低k层。碳源前体可以包括R官能团。
在一些实施例中，诸如在栅极间隔件结构中的低k层具有在低k层中在任何情况下小于5原子百分比的氮浓度。可以使用具有硅和碳源前体以及氧源前体的ALD工艺来形成低k层。硅和碳源前体可以包括H官能团。
在一些实施例中，可以使用沿着例如栅极堆叠件的表面修改层以及以上简要描述的表面修改层上至少一个低k层来实现多层(例如，双层)栅极间隔件结构。可以在多层栅极间隔件结构中使用低k层中的任一个或两个，其中，多层栅极间隔件结构可以进一步包括一个或多个其他层。
在一些实施例中，可以在半导体器件结构中实现低k接触蚀刻停止层(CESL)。低kCESL可具有高于氮浓度的氧浓度。
前文概括地概述了在此描述的实施例的一些方面。在具有在一些实施例中结合的特定方面的鳍式场效应晶体管(FinFET)的上下文中描述本文所述的一些实施例，从而使得可以清楚简要地描述那些方面。可以在没有本文所述的其他方面的情况下实现各个方面。本发明的一些方面的实现可以用在其他工艺中、在其他器件中和/或用于其他层。例如，其他示例性器件可以包括平面FET、水平全环栅极(HGAA)FET、垂直全环栅极(VGAA)FET以及其他器件。本发明描述了示例方法和结构的一些变化。本领域的普通技术人员将容易地理解，可以作出的其他修改预期在其他实施例的范围内。尽管以特定的顺序描述方法实施例，但是可以以任何逻辑顺序实施各个其他的方法实施例，并且可以包括比本文所描述的更少或更多的步骤。
图1示出在三维图中简化的FinFET 40的实例。相对于图1未示出或描述的其他方面从下面的图和描述中变得显而易见。图1中的结构可以以操作为例如一个或多个晶体管(诸如四个晶体管)的方式电连接或耦接。
FinFET 40包括位于衬底42上的鳍46a和46b。隔离区44位于衬底42上，并且鳍46a和46b均在相邻的隔离区44之上和之间突出。栅极电介质48a和48b沿着鳍46a和46b的侧壁并位于鳍46a和46b的顶面上方，并且栅电极50a和50b分别位于栅极电介质48a和48b上方。在鳍46a和46b的相应区域中设置源极/漏极区52a-52f。在鳍46a的相对于栅极电介质48a和栅电极50a的相对区域中设置源极/漏极区52a和52b。在鳍46a的相对于栅极电介质48b和栅电极50b的相对区域中设置源极/漏极区52b和52c。在鳍46b的相对于栅极电介质48a和栅电极50a的相对区域中设置源极/漏极区52d和52e。在鳍46b的相对于栅极电介质48b和栅电极50b的相对区域中设置源极/漏极区52e和52f。
在一些实例中，四个晶体管可以通过以下来实现：(1)源极/漏极区52a和52b、栅极电介质48a和栅电极50a；(2)源极/漏极区52b和52c、栅极电介质48b和栅电极50b；(3)源极/漏极区52d和52e、栅极电介质48a和栅电极50a；以及(4)源极/漏极区52e和52f、栅极电介质48b和栅电极50b。如图所示，可以在各个晶体管之间共享一些源极/漏极区，并且例如，可以与未示出的相邻晶体管共享未示出为共享的其他源极/漏极区。在一些实例中，可以将源极/漏极区中的各个源极/漏极区连接或耦接在一起，从而使得FinFET实现为两个功能晶体管。例如，如果诸如通过外延生长合并的区域(例如，源极/漏极区52a和52d合并，并且源极/漏极区52b和52e合并)电连接相邻(例如，与相反相对)的源极/漏极区52a-52f，可以实现两个功能晶体管。其他实例中的其他配置可以实现其他数量的功能晶体管。
图1还示出在稍后的图中使用的参考截面。截面A-A位于沿着例如位于相对的源极/漏极区52a-52f之间的鳍46a中的沟道的平面中。截面B-B位于与截面A-A垂直的平面中，并跨过鳍46a中的源极/漏极区52a以及跨过鳍46b中的源极/漏极区52d。为了清楚，后续的图是指这些参考截面。以“A”标记结尾的以下图示出与截面A-A相对应的各种处理情况下的截面图，以“B”标记结尾的以下图示出与截面B-B相对应的各种处理情况下的截面图。在一些图中，可以省略这里示出的组件或部件的一些参考标号以避免模糊其他组件或部件；这是为了便于描述图。
图2A-图2B至图13A-图13B是根据一些实施例的形成半导体器件的示例性工艺中的中间阶段处的相应中间结构的截面图。图2A-图2B至11A-图11B适用于本文所述的先栅工艺和替换栅极工艺。图12A-图12B和13A-图13B示出本文所述的先栅工艺的进一步的方面。
图2A和图2B示出半导体衬底70。半导体衬底70可以是或可以包括掺杂(例如，用p型或n型掺杂剂)或未掺杂的块状半导体衬底、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层。还可以使用诸如多层衬底或梯度衬底的其他衬底。在一些实施例中，半导体衬底的半导体材料可包括：包括硅(Si)或锗(Ge)的元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
图3A和图3B示出在半导体衬底70上形成鳍74。在一些实例中，在形成鳍74中使用掩模72(例如，硬掩模)。例如，在半导体衬底70上方沉积一个或多个掩模层，并且然后将一个或多个掩模层图案化成掩模72。在一些实例中，一个或多个掩模层可以包括或可以是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、ALD或另一沉积技术来沉积。可以使用光刻来图案化一个或多个掩模层。例如，诸如通过使用旋涂，可以在一个或多个掩模层上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光来进行图案化。然后，根据使用的是正性抗蚀剂还是负性抗蚀剂来去除光刻胶的曝光部分或未曝光部分。然后可以诸如通过使用合适的蚀刻工艺将光刻胶的图案转印至一个或多个掩模层来形成掩模72。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻等或它们的组合。蚀刻可以是各向异性的。后续地，例如，在灰化和/或湿剥离工艺中去除光刻胶。
使用掩模72，可以蚀刻半导体衬底70，从而使得在相邻的一对鳍74之间形成沟槽76，并且使得鳍74从半导体衬底70突出。蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或它们的组合。蚀刻可以是各向异性的。
图4A和图4B示出形成隔离区78，其中，每个隔离区78都位于相应的沟槽76中。隔离区78可以包括或可以是诸如氧化物(诸如氧化硅)、氮化物等或它们的组合的绝缘材料，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化为另一种材料，诸如氧化物)等或它们的组合来形成绝缘材料。可以使用通过任何可接受工艺形成的其他绝缘材料。在所示实施例中，隔离区78包括通过FCVD工艺形成的氧化硅。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料和任何剩余的掩模(例如，用于蚀刻沟槽76并形成鳍74)以形成共面的绝缘材料的顶面和鳍74的顶面。然后可以凹进绝缘材料以形成隔离区78。凹进绝缘材料，从而使得鳍74从相邻的隔离区78之间突出，因此这可以至少部分地将鳍74划定为半导体衬底70上的有源区。可以使用可接受的蚀刻工艺(诸如对绝缘材料的材料具有选择性的工艺)来凹进绝缘材料。例如，可使用化学氧化物去除，化学氧化物去除采用蚀刻或应用材料SICONI工具或稀释的氢氟酸(dHF)。此外，隔离区78的顶面可以具有如图所示的平坦的表面、凸表面、凹表面(诸如凹陷的)或它们的组合，这是由蚀刻工艺造成的。
本领域的普通技术人员将容易地理解，相对于图2A-图2B至图4A-图4B描述的工艺仅是如何形成鳍74的实例。在其他实施例中，可在半导体衬底70的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可在沟槽中外延生长同质外延结构；并且可以凹进介电层从而使得同质外延结构从介电层突出以形成鳍。仍在其他实施例中，异质外延结构可用于鳍。例如，可以凹进鳍74(例如，在平坦化隔离区78的绝缘材料之后且在凹进绝缘材料之前)，并且可以在其位置处外延生长与鳍不同的材料。还在另外的实施例中，可在半导体衬底70的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可使用与衬底70不同的材料在沟槽中外延生长异质外延结构；并且可以凹进介电层从而使得异质外延结构从介电层突出以形成鳍。在其中外延生长同质外延或异质外延结构的一些实施例中，可在生长期间原位掺杂生长的材料，这可避免先前鳍的注入，尽管可一起使用原位和注入掺杂。此外，外延生长与用于p型器件的材料不同的用于n型器件的材料可能是有优势的。
图5A和图5B示出在鳍74上形成栅极堆叠件。栅极堆叠件位于鳍74上方并且垂直于鳍74横向地延伸。每个栅极堆叠件包括介电层80、栅极层82和掩模84。栅极堆叠件可以是先栅工艺中的可操作栅极堆叠件或可以是替换栅极工艺中的伪栅极堆叠件。
在先栅工艺中，介电层80可以是栅极电介质，并且栅极层82可以是栅电极。可以通过顺序地形成相应的层，然后将这些层图案化成栅极堆叠件来形成用于栅极堆叠件的栅极电介质、栅电极和掩模84。例如，用于栅极电介质的层可以包括或可以是氧化硅、氮化硅、高k介电材料等或它们的多层。高k介电材料可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐、它们的多层或它们的组合。可以在鳍74上热生长和/或化学生长用于栅极电介质的层，或通过等离子体增强CVD(PECVD)、ALD、分子束沉积(MBD)或另一沉积技术共形地沉积用于栅极电介质的层。用于栅电极的层可以包括或可以是硅(例如，多晶硅，可以掺杂或未掺杂)、含金属材料(诸如钛、钨、铝、钌等)或它们的组合(诸如硅化物或它们的多层)。可以通过CVD、PVD或另一沉积技术来沉积用于栅电极的层。用于掩模84的层可以包括或可以是通过CVD、PVD、ALD或另一沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或它们的组合。然后可以例如使用如上所述的光刻和一个或多个蚀刻工艺来图案化用于掩模84、栅电极和栅极电介质的层以形成用于每个栅极堆叠件的掩模84、栅极层82和介电层80。
在替换栅极工艺中，介电层80可以是界面电介质，并且栅极层82可以是伪栅极。可以通过顺序地形成相应的层，并且然后将这些层图案化成栅极堆叠件来形成用于栅极堆叠件的界面电介质、伪电极和掩模84。例如，用于界面电介质的层可以包括或可以是氧化硅、氮化硅等或它们的多层，并且可以在鳍74上热生长和/或化学地生长，或诸如通过PECVD、ALD或另一沉积技术来共形地沉积。用于伪栅极的层可以包括或可以是硅(例如，多晶硅)或通过CVD、PVD或另一沉积技术沉积的另一种材料。用于掩模84的层可以包括或可以是通过CVD、PVD、ALD或另一沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或它们的组合。然后可以例如使用如上所述的光刻和一个或多个蚀刻工艺来图案化用于掩模84、伪电极和界面电介质的层以形成用于每个栅极堆叠件的掩模84、栅极层82和介电层80。
在一些实施例中，在形成栅极堆叠件之后，可以在有源区中形成轻掺杂的漏极(LDD)区(未具体示出)。例如，可以使用栅极堆叠件作为掩模将掺杂剂注入有源区中。示例性掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但是可以使用其他掺杂剂。LDD区可具有在从约1015cm-3至约1017cm-3的范围内的掺杂剂浓度。
图6A和图6B示出沿着栅极堆叠件和鳍74的侧壁和顶面形成表面修改层86和低k栅极间隔件层88。沿着鳍74和栅极堆叠件的侧壁和顶面(例如，沿着介电层80、栅极层82和掩模84的侧壁并且在掩模84的顶面上)并且在隔离区78的顶面上共形地沉积表面修改层86。表面修改层86可以是或可以包括碳氮氧化硅(SiOxCNy)或另一种材料。在一些实例中，可使用ALD工艺来沉积表面修改层86，但是可使用其他沉积技术。表面修改层86中的氧浓度在远离其上沉积有表面修改层86的支撑表面(例如，从栅极堆叠件的侧壁)的方向上增加。表面修改层86中的氮浓度在远离其上沉积有表面修改层86的支撑表面(例如，从栅极堆叠件的侧壁)的方向上减小。下面相对于图19和图20描述表面修改层86的实例和用于形成表面修改层86的ALD工艺的额外细节。在一些实施例中，可以省略表面修改层86。
在表面修改层86上共形地沉积低k栅极间隔件层88。低k栅极间隔件层88可以是或可以包括碳氧化硅(SiOC)或另一种材料。在一些实例中，可使用ALD工艺来沉积低k间隔件层88，但是可使用其他沉积技术。在一些实施例中，用于沉积低k栅极间隔件层88的ALD工艺可以使用包括R官能团的前体。在那些或类似的实例中，低k栅极间隔件层88中的氮浓度可以小于低k栅极间隔件层88的10原子百分比，并且低k栅极间隔件层88中的碳浓度可以小于低k栅极间隔件层88的5原子百分比。此外，在那些或类似的实例中，低k栅极间隔件层88中的氧浓度可以大于低k栅极间隔件层88中的氮浓度，其中，低k栅极间隔件层88中的氮浓度可以大于低k栅极间隔件层88中的碳浓度。在一些其他实施例中，用于沉积低k栅极间隔件层88的ALD工艺可以使用包括H官能团的前体，并且ALD工艺不包括含氮的前体。在那些或类似的实例中，低k栅极间隔件层88中的氮浓度可以小于低k栅极间隔件层88的5原子百分比。下面相对于图21、图22和图24-图26描述低k栅极间隔件层88的实例和用于形成低k栅极间隔件层88的这些实例的ALD工艺的额外细节。在一些实施例中，可以省略低k栅极间隔件88。
图7A和图7B示出形成多层栅极间隔件。沿着栅极堆叠件的侧壁(例如，介电层80、栅极层82和掩模84的侧壁)并且在鳍74上方形成多层栅极间隔件(例如，双层栅极间隔件，如图所示)。例如，根据鳍74的位于隔离区78之上的高度，还可以沿着鳍74的侧壁形成剩余的多层栅极隔离件。这种剩余的多层栅极间隔件也可以称为鳍间隔件，并且可以沿着鳍74的侧壁保留，这将存在于图7B的截面图中。可以通过各向异性地蚀刻低k栅极间隔件层88和表面修改层86来形成多层栅极间隔件。蚀刻工艺可以包括RIE、NBE或另一蚀刻工艺。在其他实施例中，多层栅极间隔件可以包括额外的和/或不同的层和/或材料。
图8A和图8B示出形成用于源极/漏极区的凹槽90。如图所示，在位于栅极堆叠件的相对侧上的鳍74中形成凹槽90。可以通过蚀刻工艺来进行凹进。蚀刻工艺可以是各向同性的或各向异性的，或进一步地，可以相对于半导体衬底70的一个或多个晶面具有选择性。因此，基于所实施的蚀刻工艺，凹槽90可具有各种截面轮廓。蚀刻工艺可以是诸如RIE、NBE等的干蚀刻或诸如使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或另一种蚀刻剂的湿蚀刻。
图9A和图9B示出在凹槽90中形成外延源极/漏极区92。外延源极/漏极区92可以包括或可以是硅锗(SixGe1-x，其中，x可以在约0和1之间)、碳化硅、硅磷、纯或基本纯的锗、Ⅲ-Ⅴ族化合物半导体、Ⅱ-Ⅵ族化合物半导体等。例如，用于形成Ⅲ-Ⅴ族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或它们的组合在凹槽90中外延生长材料来在凹槽90中形成外延源极/漏极区92。如图9A和图9B所示，由于隔离区78的阻挡，首先在凹槽90中垂直生长外延源极/漏极区92，在此期间不会水平生长外延源极/漏极区92。在完全填充凹槽90之后，外延源极/漏极区92可以垂直地和水平地生长以形成小平面，小平面可以对应于半导体衬底70的晶体平面。在一些实例中，对于p型器件和n型器件的外延源极/漏极区，使用不同的材料。在凹进或外延生长工艺期间适当的掩蔽可以允许不同的材料用于不同的器件。
本领域的普通技术人员也将容易地理解，可以省略图8A-图8B和图9A-图9B的凹进和外延生长，并且可以通过使用栅极堆叠件和多层栅极间隔件作为掩模将掺杂剂注入到鳍74中来形成源极/漏极区。在实施外延源极/漏极区92的一些实例中，也可以诸如通过外延生长期间的原位掺杂和/或通过在外延生长之后将掺杂剂注入到外延源极/漏极区92中来掺杂外延源极/漏极区92。示例性掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，尽管可以使用其他掺杂剂。外延源极/漏极区92(或其他源极/漏极区)可具有在从约1019cm-3至约1021cm-3的范围内的掺杂剂浓度。因此，如果适当的话，可以通过掺杂(例如，通过在外延生长期间的注入和/或原位掺杂，如果适当的话)和/或通过外延生长来划定(delineated)源极/漏极区，其可以进一步划定其中划定有源极/漏极区的有源区。
图10A和图10B示出形成低k接触蚀刻停止层(CESL)96。通常，蚀刻停止层可以在形成例如接触件或通孔时提供停止蚀刻工艺的机制。蚀刻停止层可以由与相邻的层或组件具有不同的蚀刻选择性的介电材料形成。在外延源极/漏极区92的表面、多层栅极间隔件的侧壁和顶面、掩模84的顶面和隔离区78的顶面上共形地沉积低k CESL 96。低k CESL 96可以包括或可以是诸如碳氧化硅、碳氮氧化硅等或它们的组合的任何低k介电材料。在一些实例中，低k CESL 96中的氧浓度可以大于低k CESL 96中的氮浓度。在一些实例中，低k CESL96不包括氮化硅或碳氮化硅。可以通过ALD、CVD、MBD或另一沉积技术来沉积低k CESL 96。在一些实例中，代替或除了低k CESL 96之外，可以实施非低k CESL。非低k CESL可以包括氮化硅、碳氮化硅等或它们的组合。
图11A和图11B示出在低k CESL 96上方形成第一层间电介质(ILD)100。第一ILD100可以包括或可以是二氧化硅，诸如氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料。可以通过旋涂、CVD、FCVD、PECVD、PVD或另一沉积技术来沉积第一ILD 100。
可以在沉积第一ILD 100之后诸如通过CMP对其进行平坦化。在先栅极工艺中，第一ILD 100的顶面可以位于低k CESL 96和栅极堆叠件的上部之上。因此，低k CESL 96的上部可以保留在栅极堆叠件上方。
作为实例，图12A和图12B示出穿过第一ILD 100和低k CESL 96形成至外延源极/漏极区92的开口102，以暴露外延源极/漏极区92的至少部分。例如，可以使用光刻和一个或多个蚀刻工艺将第一ILD 100和低k CESL 96图案化为具有开口102。
图13A和13B示出在开口102中形成至外延源极/漏极区92的导电部件104。例如，导电部件104可以包括粘合层和/或阻挡层以及位于粘合层和/或阻挡层上的导电材料。在一些实例中，如图所示，导电部件104可以包括位于外延源极/漏极区92上的硅化物区106。可以在开口102中且在第一ILD 100上方共形地沉积粘合层和/或阻挡层。粘合层和/或阻挡层可以是或可以包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或另一沉积技术来沉积。可以通过使外延源极/漏极区92的上部与粘合层和/或阻挡层反应而在外延源极/漏极区92的上部上形成硅化物区106。可以实施退火以促进外延源极/漏极区92与粘合层和/或阻挡层的反应。
导电材料可以沉积在粘合层和/或阻挡层上并填充开口102。导电材料可以是或可以包括钨、铜、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD或另一沉积技术来沉积。在沉积导电部件104的材料之后，可以例如通过使用诸如CMP的平坦化工艺去除多余的材料。平坦化工艺可以从第一ILD 100的顶面之上去除导电部件104的多余材料。因此，导电部件104和第一ILD 100的顶面可以是共面的。导电部件104可以是或可以称为接触件、插塞等。
图14A-图14B至图17A-图17B是根据一些实施例的形成半导体器件的另一示例性工艺中的中间阶段处的相应中间结构的截面图。图14A-图14B和图17A-图17B示出如本文所述的替换栅极工艺的其他方面。如以上相对于图2A-图2B至图11A-图11B所述的那样首先实施处理。
图14A和图14B示出用替换栅极结构替换栅极堆叠件。第一ILD 100和低k CESL 96形成为具有与栅极层82的顶面共面的顶面。可以实施诸如CMP的平坦化工艺以使第一ILD100和低k CESL 96的顶面与栅极层82的顶面齐平。CMP还可以去除栅极层82上的掩模84(并且，在一些情况下，多层栅极间隔件的上部)。因此，通过第一ILD 100和低k CESL 96暴露栅极层82的顶面。
在通过第一ILD 100和低k CESL 96暴露栅极层82的情况下，诸如通过一个或多个蚀刻工艺去除栅极层82和介电层80。可以通过对栅极层82具有选择性的蚀刻工艺去除栅极层82，其中，介电层80用作蚀刻停止层，并且后续可以通过对介电层80具有选择性的不同蚀刻工艺去除介电层80。蚀刻工艺可以是例如RIE、NBE、湿蚀刻或另一蚀刻工艺。在去除了栅极堆叠件的多层栅极间隔件之间形成凹槽，并且通过凹槽暴露鳍74的沟道区。
可以在去除了栅极堆叠件的位置处的凹槽中形成替换栅极结构。替换栅极结构均包括一个或多个共形层120和栅电极122。一个或多个共形层120包括栅极介电层并且可以包括一个或多个功函调整层。可以在去除栅极堆叠件的位置处的凹槽中(例如，在隔离区78的顶面、沿着沟道区的鳍74的侧壁和顶面以及多层栅极隔离件的侧壁上)并且在第一ILD100、低k CESL 96和多层栅极间隔件的顶面上共形地沉积栅极介电层。栅极介电层可以是或可以包括氧化硅、氮化硅、高k介电材料、它们的多层或其他介电材料。高k介电材料可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或金属硅酸盐或它们的组合。可以通过ALD、PECVD、MBD或另一沉积技术来沉积栅极介电层。
然后，如果实施，则可以在栅极介电层上共形地沉积功函调整层。功函调整层可以包括或可以是钽、氮化钽、钛、氮化钛等或它们的组合，并且可以通过ALD、PECVD、MBD或另一沉积技术来沉积。可以顺序地沉积与第一功函调整层类似的任何额外的功函调整层。
在一个或多个共形层120上方形成用于栅电极122的层。用于栅电极122的层可以填充位于去除的栅极堆叠件的位置处的剩余凹槽。用于栅电极122的层可以是或可以包括诸如Co、Ru、Al、W、Cu、它们的多层或它们的组合的含金属材料。可以通过ALD、PECVD、MBD、PVD或另一沉积技术来沉积用于栅电极122的层。
去除位于第一ILD 100、低k CESL 96和多层栅极间隔件的顶面之上的用于栅电极122的层和一个或多个共形层120的部分。例如，像CMP的平坦化工艺可以去除位于第一ILD100、低k CESL 96和多层栅极间隔件的顶面之上的用于栅电极122的层和一个或多个共形层120的部分。包括栅电极122和一个或多个共形层120的替换栅极结构因此可以形成为如图14A所示。
图15A和图15B示出在第一ILD 100、替换栅极结构、多层栅极间隔件和低k CESL96上方形成第二ILD 130。尽管未示出，但是在一些实例中，可以在第一ILD 100等上方沉积蚀刻停止层，并且可以在ESL上方沉积第二ILD 130。如果实施，则蚀刻停止层可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或另一沉积技术来沉积。第二ILD 130可以包括或可以是二氧化硅，诸如氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料。可以通过旋涂、CVD、FCVD、PECVD、PVD或另一沉积技术来沉积第二ILD 130。
作为实例，图16A和图16B示出形成穿过第二ILD130、第一ILD 100和低k CESL 96至外延源极/漏极区92的开口132以暴露外延源极/漏极区92的至少部分。例如，可以使用光刻和一个或多个蚀刻工艺将第二ILD130、第一ILD 100和低k CESL 96图案化为具有开口132。
图17A和17B示出在开口132中形成至外延源极/漏极区92的导电部件134。例如，导电部件134可以包括粘合层和/或阻挡层以及位于粘合层和/或阻挡层上的导电材料。在一些实例中，如图所示，导电部件134可以包括位于外延源极/漏极区92上的硅化物区136。可以在开口132中且在第二ILD 130上方共形地沉积粘合层和/或阻挡层。粘合层和/或阻挡层可以是或可以包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或另一沉积技术来沉积。可以通过使外延源极/漏极区92的上部与粘合层和/或阻挡层反应而在外延源极/漏极区92的上部上形成硅化物区136。可以实施退火以促进外延源极/漏极区92与粘合层和/或阻挡层的反应。
导电材料可以沉积在粘合层和/或阻挡层上并填充开口132。导电材料可以是或可以包括钨、铜、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD或另一沉积技术来沉积。在沉积导电部件134的材料之后，例如通过使用诸如CMP的平坦化工艺可以去除多余的材料。平坦化工艺可以从第一ILD 100的顶面之上去除导电部件134的多余材料。因此，导电部件134和第二ILD 130的顶面可以是共面的。导电部件134可以是或可以称为接触件、插塞等。
图18是根据一些实施例的用于形成栅极间隔件(例如，多层栅极间隔件)的工艺流程200。在操作202中，可选地，在器件结构上形成表面修改层，诸如通常在图6A和图6B中示出并且相对于图6A和图6B描述的。可以省略该操作202。在操作204中，使用利用R官能团前体的工艺形成低k栅极间隔件层。例如，则可以在表面修改层上，如果可选地实施，或在器件结构上形成低k栅极间隔件层。通常，在图6A和图6B中示出并且相对于图6A和图6B描述形成低k栅极间隔件层。在操作206中，各向异性地蚀刻低k栅极间隔件层以及，如果实施的话，表面修改层以形成栅极间隔件，诸如通常在图7A和图7B中示出并且相对于图7A和图7B描述的。
图19是根据一些实施例的诸如在工艺流程200的操作202中的用于形成表面修改层的工艺流程300。在该实例中，工艺流程300是ALD工艺。如将变得显而易见的，通过工艺流程300形成的表面修改层可以是具有变化的氧和氮浓度的SiOxCNy。
在操作302中，确定用于形成表面修改层的初始前体流速。前体包括硅(Si)源前体气体、碳(C)源前体气体、氧(O)源前体气体和氮(N)源前体气体。在一些实例中，硅源前体是六氯乙硅烷(HCD，Si2Cl6)或另一种前体；碳源前体是丙烯(C3H6)或另一种前体；氧源前体是氧气(O2)或另一种前体；并且氮源前体是氨(NH3)或另一种前体。
操作304至318示出ALD工艺的循环。该循环包括交替的流动(或脉冲)和净化操作，其中，在循环期间至少流动(或脉冲)并后续净化一次每个前体。在操作304中，硅源前体流入ALD工具室中，其中，将衬底(例如，其上形成有器件结构，例如如图5A-图5B所示)传送到ALD工具室中，并且后续在操作306中，从ALD工具室净化硅源前体。在一些实例中，硅源前体可在净化之前与衬底上可用的反应位点反应。在一些实例中，反应可以使反应位点饱和，或硅源前体可以不与衬底上可用的一些反应位点反应。类似地，在操作308中，碳源前体流入到ALD工具室中，并且后续在操作310中，从ALD工具室净化碳源前体。在一些实例中，碳源前体可在净化之前与衬底上可用的反应位点反应。在一些实例中，反应可以使反应位点饱和，或碳源前体可以不与衬底上可用的一些反应位点反应。
在操作312中，氧源前体流入到ALD工具室中，并且后续在操作314中，从ALD工具室净化氧源前体。在一些实例中，氧源前体可在净化之前与衬底上可用的反应位点反应。在一些实例中，至少在ALD工艺的初始循环中，反应不会使衬底上可用的反应位点饱和，并且氧源前体不会与衬底上可用的一些反应位点反应。通过控制在操作312中的流速和流动(或脉冲)的持续时间来防止饱和。例如，通过控制流速和持续时间，不充足的氧源前体可用于使衬底上可用的反应位点饱和。这可以允许由这样的循环产生的氧浓度低于如果允许使衬底上可用的反应位点饱和的氧源前体的氧浓度。
在操作316中，氮源前体流入到ALD工具室中，并且后续在操作318中，从ALD工具室净化氮源前体。在一些实例中，氮源前体可在净化之前与衬底上可用的反应位点反应。在一些实例中，反应可以使反应位点饱和，或氮源前体可以不与衬底上可用的一些反应位点反应。
在操作318之后，在操作320中确定是否实施额外的循环(例如，通过确定已经实施的用于配方的循环数量是否实现目标厚度)。如果是，则在操作322中，氧源前体的流速确定为将增加，并且氮源前体的流速确定为将减少。然后，使用氧源前体和氮源前体的确定流速实施另一循环。通过增加氧源前体的流速，相对于从使用较低流速的先前循环形成的氧浓度，可以增加从使用增加流速的循环形成的氧浓度。相反，通过降低氮源前体的流速，相对于从使用较高流速的先前循环形成的氮浓度，可以降低从使用降低流速的循环形成的氮浓度。通过增加氧源前体的流速，可以在表面修改层中形成增加的氧浓度梯度，并且通过降低氮源前体的流速，可以在表面修改层中形成降低的氮浓度梯度。在一些实例中，至少在ALD工艺的稍后循环中，与氮源前体的反应不会使衬底上可用的反应位点饱和，并且氮源前体不与衬底上可用的一些反应位点反应，这通常是由降低的氮源前体的流速引起的。通过控制流速和流动(或脉冲)的持续时间来防止饱和。例如，通过控制流速和持续时间，不充足的氮源前体可用于使衬底上可用的反应位点饱和。
如操作322所示，可能发生增加和减少直到达到某个阈值。例如，确定的氧源前体的增加流速可以饱和衬底上可用的反应位点，并且因此，进一步的增加通常不会增加形成在表面修改层中的氧浓度。此外，例如，可以基于给定的流速达到期望的浓度，从而使得不期望进一步的增加或减少。
尽管在图19的工艺流程300中针对每个循环指示用于氧源前体和氮源前体的流速的增加和减少，可以在例如循环的各个间隔处发生这种增加和减少，并且例如可以在不同的循环之间发生增加和减少。可以在预定数量的循环之后周期地发生，或可以非周期地发生这种增加和减少。
图20示出图17A的中间结构的部分的截面图以示出根据一些实施例的根据图19的工艺流程300形成的表面修改层86的额外细节。尽管在替换栅极工艺中在图17A的上下文中描述这里和下面描述的各个实例，这种描述也适用于诸如图13A中的先栅工艺的上下文。
表面修改层86具有增加的氧浓度梯度402和减少的氮浓度梯度404。如相对于图19所描述的，通过分别增加和减少氧源前体和氮源前体的流速来形成增加和减少的浓度梯度402和404。例如，使用图19的工艺流程300的与替换栅极结构的侧壁表面(例如，共形层120的侧壁)最接近的表面修改层86的部分是富氮的。与替换栅极结构的侧壁表面最接近的表面修改层86的部分可具有例如在从约0原子百分比至约40原子百分比的范围内的氮浓度。由于表面修改层86的这部分是富氮的，因此可以保护栅极间隔件(例如，多层栅极间隔件)的其他部分免受诸如在替换栅极工艺中去除伪栅极堆叠件的蚀刻工艺的处理。
在一些实例中，可以在从10个循环至30个循环的范围内(诸如18个循环)实施图19的工艺流程300的ALD工艺。在一些实例中，表面修改层86的厚度T1(例如，在与替换栅极结构的侧壁表面垂直的方向上)可以在从约至约的范围内(诸如约)。表面修改层86的厚度T1可以在替换栅极结构的侧壁与导电部件134的最近表面之间的尺寸D的约0％至约30％的范围内(诸如约30％)。可以实施其他数量的循环和/或不同的工艺以形成表面修改层86，和/或表面修改层86可以具有不同的厚度。
图21是根据一些实施例的诸如在工艺流程200的操作204中用于形成低k栅极间隔件层的工艺流程500。在该实例中，工艺流程500是ALD工艺。将变得显而易见，通过工艺流程500形成的低k栅极间隔件层可以是氮氧化硅(SiON)。
在操作502中，确定用于形成低k栅极间隔件层的前体流速。前体包括硅(Si)源前体气体、碳(C)源前体气体(包括R官能团)和氧(O)源前体气体。在一些实例中，硅源前体是六氯乙硅烷(HCD，Si2Cl6)或另一种前体；碳源前体是三乙胺(TEA，C6H15N)或另一种前体；并且氧源前体是氧(O2)或另一种前体。
操作504至514示出ALD工艺的循环。循环包括交替的流动(或脉冲)和净化操作，其中，在循环期间至少流动(或脉冲)并后续净化一次每个前体。在操作504中，硅源前体流入到ALD工具室中，将衬底(例如，其上形成有器件结构，例如如图5A-图5B所示)传送到ALD工具室中，并且后续在操作506中，从ALD工具室净化硅源前体。在一些实例中，硅源前体可在净化之前与衬底上可用的反应位点反应。在一些实例中，反应可以使反应位点饱和，或硅源前体可以不与衬底上可用的一些反应位点反应。类似地，在操作508中，具有R官能团的碳源前体流入到ALD工具室中，并且后续在操作510中，从ALD工具室净化碳源前体。在一些实例中，具有R官能团的碳源前体可在净化之前与衬底上可用的反应位点反应。在一些实例中，反应可以使反应位点饱和，或碳源前体可以不与衬底上可用的一些反应位点反应。类似地，在操作512中，氧源前体流入到ALD工具室中，并且后续在操作514中，从ALD工具室净化氧源前体。在一些实例中，氧源前体可在净化之前与衬底上可用的反应位点反应。在一些实例中，反应可以使反应位点饱和，或氧源前体可以不与衬底上可用的一些反应位点反应。
在操作514之后，在操作516中确定是否实施额外的循环。如果是，则实施另一循环。可以实施任何数量的循环来沉积具有期望厚度的低k栅极间隔件层。
图22示出图17A的中间结构的部分的截面图以示出根据一些实施例的根据图21的工艺流程500形成的低k栅极间隔件层88的额外细节。低k栅极间隔件层88具有氧浓度602、氮浓度604和碳浓度606。低k栅极间隔件层88中的氧浓度602大于低k栅极间隔件层88中的氮浓度604，低k栅极间隔件层88中的氮浓度604大于低k栅极间隔件层88中的碳浓度606。在一些实例中，低k栅极间隔件层88中的氮浓度604不超过10原子百分比，并且低k栅极间隔件层88中的碳浓度606不超过5原子百分比。
在一些实例中，可以在从50个循环至150个循环的范围内(诸如100个循环)实施图21的工艺流程500的ALD工艺。在一些实例中，低k栅极间隔件层88的厚度T2(例如，在与表面修改层86垂直的方向上)可以在从约至约的范围内(诸如约)。低k栅极间隔件层88的厚度T2可以在替换栅极结构的侧壁与导电部件134的最近表面之间的尺寸D的从约10％至约80％的范围内(诸如约40％)的范围内。可以实施其他数量的循环和/或不同的工艺来形成低k栅极间隔件层88，和/或低k栅极间隔件层88可以具有不同的厚度。
图23是根据一些实施例的用于形成栅极间隔件(例如，多层栅极间隔件)的工艺流程700。在操作202中，可选地，在器件结构上形成表面修改层，诸如通常在图6A和图6B中示出并且相对于图6A和图6B描述的。先前描述了操作202。可以省略该操作202。在操作702中，使用利用H官能团前体的工艺形成低k栅极间隔件层。例如，可以在表面修改层上(如果可选地实施)或在器件结构上形成低k栅极间隔件层。通常，在图6A和图6B示出并且相对于图6A和图6B描述低k栅极间隔件层。在操作206中，各向异性地蚀刻低k栅极间隔件层以及表面修改层(如果实施的话)以形成栅极间隔件，诸如通常在图7A和图7B中示出并且相对于图7A和图7B描述的。
图24是根据一些实施例的诸如在工艺流程700的操作702中用于形成低k栅极间隔件层的工艺流程800。在该实例中，工艺流程800是ALD工艺。将变得显而易见，通过工艺流程800形成的低k栅极间隔件层可以是SiOC。
在操作802中，确定用于形成低k栅极间隔件层的前体流速。前体包括硅(Si)和碳(C)源前体气体(包括H官能团)和氧(O)源前体气体。在一些实例中，硅和碳源前体是硅烷化的甲烷((SiCl3)2CH2)或另一种前体，并且氧源前体是蒸汽(H2O)或另一种前体。在一些实例中，工艺流程800的ALD工艺不包括含氮的前体。图25示出用于具有H官能团的硅和碳源前体气体的通用化学结构850和用于硅烷化的甲烷((SiCl3)2CH2)的特定化学结构852。通用化学结构850包括接合至两个硅原子的H官能团H-C-H，两个硅原子又接合至相应的离去基团Lg。在特定化学结构852中，离去基团Lg包括三个氯原子，从而使得每个硅原子与三个氯原子接合。
回到图24，操作804至810示出ALD工艺的循环。循环包括交替的流动(或脉冲)和净化操作，其中，在循环期间至少流动(或脉冲)并后续净化一次每个前体。在操作804中，具有H官能团的硅和碳源前体流入到ALD工具室中，其中，将衬底(例如，其上形成有器件结构，例如如图5A-图5B所示)传送到ALD工具室中，并且后续在操作806中，从ALD工具室净化硅和碳源前体。在一些实例中，硅和碳源前体可在净化之前与衬底上可用的反应位点反应。在一些实例中，反应可以使反应位点饱和，或硅和碳源前体可以不与衬底上可用的一些反应位点反应。类似地，在操作808中，氧源前体流入到ALD工具室中，并且后续在操作810中，从ALD工具室净化氧源前体。在一些实例中，氧源前体可在净化之前与衬底上可用的反应位点反应。在一些实例中，反应可以使反应位点饱和，或氧源前体可以不与衬底上可用的一些反应位点反应。
在操作810之后，在操作812中确定是否实施额外的循环(例如，通过确定已经实施的用于配方的循环数量是否实现目标厚度)。如果是，则实施另一循环。可以实施任何数量的循环来沉积具有期望厚度的低k栅极间隔件层。
图26示出图17A的中间结构的部分的截面图以示出根据一些实施例的根据图24的工艺流程800形成的低k栅极间隔件层88的额外细节。低k栅极间隔件层88具有氮浓度902。在一些实例中，低k栅极间隔件层88中的氮浓度902不超过5原子百分比。
在一些实例中，可以在从0个循环至150个循环的范围内(诸如70个循环)实施图24的工艺流程800的ALD工艺。在一些实例中，低k栅极间隔件层88的厚度T3(例如，在与表面修改层86垂直的方向上)可以在从约至约的范围内(诸如约)。低k栅极间隔件层88的厚度T3可以在替换栅极结构的侧壁与导电部件134的最近表面之间的尺寸D的从约0％至约80％的范围内(诸如约40％)。可以实施其他数量的循环和/或不同的工艺来形成低k栅极间隔件层88，和/或低k栅极间隔件层88可以具有不同的厚度。
图26还示出低k CESL96的厚度T4(例如，在与低k栅极间隔件层88垂直的方向上)，厚度T4可以在从约至约的范围内(诸如约)。低k CESL 96的厚度T4可以在替换栅极结构的侧壁与导电部件134的最近表面之间的尺寸D的从约40％至约100％的范围内(诸如约50％)。低k CESL 96可以具有不同的厚度，并且可以用表面修改层86和低k栅极间隔件层88中的任何一个或多个实现，或不用这些层中的任何层。
一些实施例可以获得一些优势。在如上所述的栅极间隔件中实现表面修改层的实施例中，诸如在替换栅极工艺中的去除伪栅极堆叠件的蚀刻工艺中，表面修改层的富氮部分可以保护栅极间隔件的其他部分(例如，低k部分)。可以实施其他实施例以在诸如FinFET的半导体器件中实现较低的k值，者可以通过降低器件的电阻-电容(RC)延迟值来提高器件的性能。其他实施例可以实现其他优势。
一种实施例是一种方法。使用原子层沉积(ALD)工艺形成介电层。介电层在从介电层的初始形成部分至介电层的后续形成部分的方向上具有增加的氧浓度梯度。介电层在该方向上具有降低的氮浓度梯度。对于一个循环，ALD工艺包括使氧源前体以氧流速流动，并使氮源前体以氮流速流动；并多次重复该循环。在多次重复该循环期间，氧流速增加，并且在多次重复该循环期间，氮流速降低。
另一实施例是一种方法。使用原子层沉积(ALD)工艺形成低k层。低k层具有氧浓度、第一氮浓度和碳浓度。氧浓度大于第一氮浓度，并且第一氮浓度大于碳浓度。对于一个循环，ALD工艺包括流动具有R官能团的碳源前体；并多次重复该循环。
另一实施例是一种方法。使用原子层沉积(ALD)工艺形成低k层。对于一个循环，ALD工艺包括流动具有H官能团的硅和碳源前体；并且多次重复该循环。
又一实施例是一种方法。在衬底的有源区上形成栅极结构。沿着栅极结构的侧壁并且在有源区上形成栅极间隔件。有源区包括源极/漏极区，并且在源极/漏极区和栅极结构之间横向地设置栅极间隔件。沿着栅极间隔件的侧壁并且在有源区的源极/漏极区上方共形地形成低k接触蚀刻停止层。低k接触蚀刻停止层具有第一氧浓度和第一氮浓度。第一氧浓度大于第一氮浓度。
又一实施例是一种结构。该结构包括位于衬底上的有源区、位于有源区上方的栅极结构以及沿着栅极结构的侧壁的栅极隔离件。有源区包括源极/漏极区。在栅极结构与源极/漏极区之间横向地设置栅极间隔件。栅极间隔件包括沿着栅极结构的侧壁的表面修改层以及位于表面修改层上的低k层。表面修改层具有远离栅极结构而减小的第一氮浓度。
另一实施例是一种结构。该结构包括位于衬底上的有源区、位于有源区上方的栅极结构以及沿着栅极结构的侧壁的栅极隔离件。有源区包括源极/漏极区。在栅极结构与源极/漏极区之间横向地设置栅极间隔件。栅极间隔件包括具有第一氧浓度、第一氮浓度和碳浓度的低k层。第一氧浓度大于第一氮浓度，并且第一氮浓度大于碳浓度。
另一实施例是一种结构。该结构包括位于衬底上的有源区、位于有源区上方的栅极结构以及沿着栅极结构的侧壁的栅极隔离件。该有源区包括源极/漏极区。在栅极结构与源极/漏极区之间横向地设置栅极间隔件。栅极间隔件包括具有比低k层的5原子百分比更小的第一氮浓度的低k层。
另一实施例是一种结构。该结构包括位于衬底上的有源区、位于有源区上方的栅极结构、沿着栅极结构的侧壁的栅极隔离件和低k接触蚀刻停止层。有源区包括源极/漏极区。在栅极结构与源极/漏极区之间横向地设置栅极间隔件。低k接触蚀刻停止层沿着栅极间隔件的侧壁并且在源极/漏极区上方横向地延伸。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：使用原子层沉积(ALD)工艺形成介电层，所述介电层在从所述介电层的初始形成部分至所述介电层的后续形成部分的方向上具有增加的氧浓度梯度，所述介电层在所述方向上具有降低的氮浓度梯度，所述原子层沉积工艺包括：对于一个循环，以氧流速流动氧源前体；以及以氮流速流动氮源前体；以及多次重复所述循环，其中，在多次重复所述循环期间，氧流速增加，并且在多次重复所述循环期间，氮流速降低。
在上述方法中，沿着栅极堆叠件形成所述介电层。
在上述方法中，还包括：在所述介电层上形成低k间隔件层；以及形成栅极间隔件包括各向异性地蚀刻所述低k间隔件层和所述介电层。
在上述方法中，所述介电层的初始形成部分是富氮的。
在上述方法中，对于所述循环，所述原子层沉积工艺还包括：以硅流速流动硅源前体；以及以碳流速流动碳源前体；以及所述硅流速和所述碳流速在多次重复所述循环期间是恒定的。
在上述方法中，所述硅源前体是Si2Cl6；所述碳源前体是C3H6；所述氧源前体是O2；以及所述氮源前体是NH3。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：使用原子层沉积(ALD)工艺形成低k层，所述低k层具有氧浓度、第一氮浓度和碳浓度，所述氧浓度大于所述第一氮浓度，所述第一氮浓度大于所述碳浓度，所述原子层沉积工艺包括：对于一个循环，流动具有R官能团的碳源前体；以及多次重复所述循环。
在上述方法中，所述第一氮浓度小于所述低k层的10原子百分比；以及所述碳浓度小于所述低k层的5原子百分比。
在上述方法中，所述低k层沿着栅极堆叠件的侧壁形成，并且还包括沿着所述栅极堆叠件的侧壁形成栅极间隔件，形成栅极间隔件包括各向异性地蚀刻所述低k层。
在上述方法中，还包括：沿着所述栅极堆叠件的侧壁形成表面修改层，在所述表面修改层上形成所述低k层，所述表面修改层设置在所述栅极堆叠件和所述低k层之间，所述表面修改层中的第二氮浓度在从所述栅极堆叠件至所述低k层的方向上增加，其中，形成所述栅极间隔件还包括各向异性地蚀刻所述表面修改层，所述栅极间隔件包括所述低k层和所述表面修改层的相应部分。
在上述方法中，对于所述循环，所述原子层沉积工艺还包括：使硅源前体流动；以及使氧源前体流动。
在上述方法中，所述硅源前体是Si2Cl6；所述碳源前体是C6H15N；以及所述氧源前体是O2。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：使用原子层沉积(ALD)工艺形成低k层，所述原子层沉积工艺包括：对于一个循环，流动具有H官能团的硅源前体和碳源前体；以及多次重复所述循环。
在上述方法中，所述低k层具有小于所述低k层的5原子百分比的氮浓度。
在上述方法中，所述原子层沉积工艺不包括含氮的前体。
在上述方法中，所述硅源前体和碳源前体包括硅原子和离去基团。
在上述方法中，所述低k层沿着栅极堆叠件的侧壁形成，并且还包括沿着所述栅极堆叠件的侧壁形成栅极间隔件，形成所述栅极间隔件包括各向异性地蚀刻所述低k层。
在上述方法中，还包括：沿着所述栅极堆叠件的侧壁形成表面修改层，在所述表面修改层上形成所述低k层，所述表面修改层设置在所述栅极堆叠件和所述低k层之间，所述表面修改层中的氮浓度在从所述栅极堆叠件至所述低k层的方向上增加，其中，形成所述栅极间隔件还包括各向异性地蚀刻所述表面修改层，所述栅极间隔件包括所述低k层和所述表面修改层的相应部分。
在上述方法中，对于所述循环，所述原子层沉积工艺还包括使氧源前体流动。
在上述方法中，所述硅和碳源前体是(SiCl3)2CH2；以及所述氧源前体是H2O。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
使用原子层沉积(ALD)工艺形成介电层，所述介电层在从所述介电层的初始形成部分至所述介电层的后续形成部分的方向上具有增加的氧浓度梯度，所述介电层在所述方向上具有降低的氮浓度梯度，所述原子层沉积工艺包括：
对于一个循环，
以氧流速流动氧源前体；以及
以氮流速流动氮源前体；以及
多次重复所述循环，其中，在多次重复所述循环期间，氧流速增加，并且在多次重复所述循环期间，氮流速降低。
2.根据权利要求1所述的方法，其中，沿着栅极堆叠件形成所述介电层。
3.根据权利要求2所述的方法，还包括：
在所述介电层上形成低k间隔件层；以及
形成栅极间隔件包括各向异性地蚀刻所述低k间隔件层和所述介电层。
4.根据权利要求1所述的方法，其中，所述介电层的初始形成部分是富氮的。
5.根据权利要求1所述的方法，其中：
对于所述循环，所述原子层沉积工艺还包括：
以硅流速流动硅源前体；以及
以碳流速流动碳源前体；以及
所述硅流速和所述碳流速在多次重复所述循环期间是恒定的。
6.根据权利要求5所述的方法，其中：
所述硅源前体是Si2Cl6；
所述碳源前体是C3H6；
所述氧源前体是O2；以及
所述氮源前体是NH3。
7.一种形成半导体器件的方法，包括：
使用原子层沉积(ALD)工艺形成低k层，所述低k层具有氧浓度、第一氮浓度和碳浓度，所述氧浓度大于所述第一氮浓度，所述第一氮浓度大于所述碳浓度，所述原子层沉积工艺包括：
对于一个循环，流动具有R官能团的碳源前体；以及
多次重复所述循环。
8.根据权利要求7所述的方法，其中：
所述第一氮浓度小于所述低k层的10原子百分比；以及
所述碳浓度小于所述低k层的5原子百分比。
9.根据权利要求7所述的方法，其中，所述低k层沿着栅极堆叠件的侧壁形成，并且还包括沿着所述栅极堆叠件的侧壁形成栅极间隔件，形成栅极间隔件包括各向异性地蚀刻所述低k层。
10.一种形成半导体器件的方法，包括：
使用原子层沉积(ALD)工艺形成低k层，所述原子层沉积工艺包括：
对于一个循环，流动具有H官能团的硅源前体和碳源前体；以及
多次重复所述循环。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018110837A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Prozesse zur Bildung von Merkmalen mit einem niedrigen K-Wert und dadurch gebildete Aufbauten
US10872762B2 (en) * 2017-11-08 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming silicon oxide layer and semiconductor structure
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
JP6811202B2 (ja) * 2018-04-17 2021-01-13 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
US11296209B2 (en) * 2019-08-27 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. RF switch device with a sidewall spacer having a low dielectric constant
US11581226B2 (en) * 2019-09-27 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable epitaxy structures and method of forming the same
US11757020B2 (en) 2020-01-31 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
DE102020120634A1 (de) * 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11289585B2 (en) 2020-02-27 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of formation
TWI786548B (zh) * 2020-02-27 2022-12-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US20230008496A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US20230360906A1 (en) * 2022-05-05 2023-11-09 Applied Materials, Inc. Silicon-and-carbon-containing materials with low dielectric constants

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101330016A (zh) * 2007-06-22 2008-12-24 中芯国际集成电路制造(上海)有限公司 原子层沉积方法以及形成的半导体器件
CN103866268A (zh) * 2012-12-11 2014-06-18 中国科学院微电子研究所 基于氮的施主-受主共掺氧化锌薄膜的制备方法
CN103887340A (zh) * 2012-12-19 2014-06-25 台湾积体电路制造股份有限公司 用于FinFET的N金属
CN105408774A (zh) * 2013-05-07 2016-03-16 康宁股份有限公司 具有梯度层的耐划痕制品
US20160111272A1 (en) * 2015-12-28 2016-04-21 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Vapor deposition of silicon-containing films using penta-substituted disilanes
CN105575997A (zh) * 2014-10-30 2016-05-11 三星显示有限公司 透明显示基板和透明显示设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4059183B2 (ja) * 2003-10-07 2008-03-12 ソニー株式会社 絶縁体薄膜の製造方法
TW201224190A (en) 2010-10-06 2012-06-16 Applied Materials Inc Atomic layer deposition of photoresist materials and hard mask precursors
JP5806612B2 (ja) 2011-12-27 2015-11-10 東京エレクトロン株式会社 シリコン酸炭窒化膜の形成方法
TW201435132A (zh) * 2013-02-22 2014-09-16 Applied Materials Inc 包含ＳｉＯＣ的膜的催化性原子層沉積
US9006064B2 (en) * 2013-03-11 2015-04-14 International Business Machines Corporation Multi-plasma nitridation process for a gate dielectric
JP6154215B2 (ja) * 2013-06-28 2017-06-28 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9287403B1 (en) * 2014-12-05 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
US10312075B2 (en) 2015-09-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Treatment system and method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101330016A (zh) * 2007-06-22 2008-12-24 中芯国际集成电路制造(上海)有限公司 原子层沉积方法以及形成的半导体器件
CN103866268A (zh) * 2012-12-11 2014-06-18 中国科学院微电子研究所 基于氮的施主-受主共掺氧化锌薄膜的制备方法
CN103887340A (zh) * 2012-12-19 2014-06-25 台湾积体电路制造股份有限公司 用于FinFET的N金属
CN105408774A (zh) * 2013-05-07 2016-03-16 康宁股份有限公司 具有梯度层的耐划痕制品
CN105575997A (zh) * 2014-10-30 2016-05-11 三星显示有限公司 透明显示基板和透明显示设备
US20160111272A1 (en) * 2015-12-28 2016-04-21 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Vapor deposition of silicon-containing films using penta-substituted disilanes

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