KR102146405B1 - 로우 ｋ 특징부 형성 프로세스 및 그에 의해 형성된 구조물 - Google Patents

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슈 링 리아오
시앙-웨이 린
테-은 쳉
관-야오 투
웨이-켄 린
충-치 코
춘 테 리
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Abstract

로우 k 특징부를 갖는 반도체 디바이스 구조물 및 로우 k 특징부를 형성하는 방법이 여기에 기재된다. 일부 예는, 후속 프로세싱 동안 로우 k 특징부를 보호할 수 있는 표면 개질 층에 관한 것이다. 일부 예는, 로우 k 특징부를 포함하는 게이트 스페이서에 관한 것이다. 일부 예는, 로우 k 콘택 에칭 정지 층에 관한 것이다. 이러한 특징부를 형성하기 위한 예시적인 방법이 기재된다.

Description

로우 ｋ 특징부 형성 프로세스 및 그에 의해 형성된 구조물{LOW-K FEATURE FORMATION PROCESSES AND STRUCTURES FORMED THEREBY}
본 출원은, 2017년 9월 29일 출원되고 발명의 명칭이 “LOW-K FEATURE FORMATION PROCESSES AND STRUCTURES FORMED THEREBY”인 미국 가특허 출원 번호 제62/565,755호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
반도체 산업이 보다 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 둘 다의 이슈로부터의 난제로 인해 핀 전계 효과 트랜지스터(FinFET; Fin Field Effect Transistor)와 같은 3차원 설계가 개발되었다. FinFET 디바이스는 통상적으로, 높은 종횡비(aspect ratio)를 가지며 채널 및 소스/드레인 영역이 형성되는 반도체 핀을 포함한다. 핀 구조물의 측부 위에 그리고 이를 따라 게이트가 형성되며(예컨대, 둘러쌈), 채널의 증가된 표면적을 이용하여 더 빠르고 보다 신뢰성있으며 보다 잘 제어되는 반도체 트랜지스터 디바이스를 생성한다. 그러나, 스케일링의 감소로 새로운 난제가 제시되고 있다.
로우 k 특징부를 갖는 반도체 디바이스 구조물 및 로우 k 특징부를 형성하는 방법이 여기에 기재된다. 일부 예는, 후속 프로세싱 동안 로우 k 특징부를 보호할 수 있는 표면 개질 층에 관한 것이다. 일부 예는, 로우 k 특징부를 포함하는 게이트 스페이서에 관한 것이다. 일부 예는, 로우 k 콘택 에칭 정지 층에 관한 것이다. 이러한 특징부를 형성하기 위한 예시적인 방법이 기재된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 예시적인 단순화된 핀 전계 효과 트랜지스터(FinFET)의 3차원 도면이다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 및 도 13a, 도 13b는 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 프로세스의 중간 단계에서의 각자의 중간 구조물의 단면도들이다.
도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 및 도 17a, 도 17b는 일부 실시예에 따라 반도체 디바이스를 형성하는 다른 예시적인 프로세스의 중간 단계에서의 각자의 중간 구조물의 단면도들이다.
도 18은 일부 실시예에 따라 게이트 스페이서를 형성하기 위한 프로세스 흐름이다.
도 19는 일부 실시예에 따라 표면 개질 층을 형성하기 위한 프로세스 흐름이다.
도 20은 일부 실시예에 따라 도 19의 프로세스 흐름에 따라 형성된 표면 개질 층의 추가적인 세부사항을 예시하기 위한, 도 17a의 중간 구조물의 일부의 단면도이다.
도 21은 일부 실시예에 따라 로우 k 게이트 스페이서 층을 형성하기 위한 프로세스 흐름이다.
도 22는 일부 실시예에 따라 도 21의 프로세스 흐름에 따라 형성된 로우 k 게이트 스페이서 층의 추가적인 세부사항을 예시하기 위한, 도 17a의 중간 구조물의 일부의 단면도이다.
도 23은 일부 실시예에 따라 게이트 스페이서를 형성하기 위한 또다른 프로세스 흐름이다.
도 24는 일부 실시예에 따라 로우 k 게이트 스페이서 층을 형성하기 위한 또다른 프로세스 흐름이다.
도 25는 일부 실시예에 따라 H 작용기를 갖는 실리콘 및 탄소 소스 전구체에 대한 일반 화학적 구조 및 H 작용기를 갖는 실리콘 및 탄소 소스 전구체에 대한 예시적인 특정 화학적 구조를 예시한다.
도 26는 일부 실시예에 따라 도 24의 프로세스 흐름에 따라 형성된 로우 k 게이트 스페이서 층의 추가적인 세부사항을 예시하기 위한, 도 17a의 중간 구조물의 일부의 단면도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
로우 k(low-k) 특징부(feature)를 갖는 반도체 디바이스 구조물 및 로우 k 특징부를 형성하는 방법이 여기에 기재된다. 로우 k는, 여기에서 사용될 때, 일반적으로 실리콘 이산화물보다 더 낮은 유전 상수, 예를 들어 4.2보다 더 낮은, 보다 구체적으로는 3.9 이하인 유전 상수를 지칭한다. 여기에 기재된 다양한 로우 k 특징부들은, 예를 들어 여기에 기재된 다른 로우 k 특징부들과 함께 또는 이들 없이, 반도체 디바이스 구조물에서 구현될 수 있다. 또한, 로우 k 특징부를 형성하기 위한 프로세스는 여기에 기재된 다른 프로세스와 함께 또는 다른 프로세스 및/또는 콘텍스트에서 구현될 수 있다. 여기에 기재된 실시예의 일부 양상은 디바이스에서의 k 값을 낮춤으로써 디바이스의 성능을 향상시킬 수 있으며, 그리하여 디바이스의 저항-커패시턴스(RC; resistance-capacitance) 지연 값을 낮출 수 있다. 다른 이점이 달성될 수 있다.
일부 실시예에서, 게이트 스페이서 구조물에서와 같은 표면 개질(surface modification) 층은 변화하는 농도의 질소 및 산소를 가지며, 예를 들어 후속 프로세싱으로부터 로우 k 특징부를 보호하도록 구현될 수 있다. 표면 개질 층은 원자층 증착(ALD; Atomic Layer Deposition) 프로세스를 사용하여 형성될 수 있으며, 표면 개질 층에서의 질소 및 산소의 변화하는 농도를 달성하도록 적어도 일부 후속 사이클을 통해 각자의 펄스에서 질소 소스 전구체 및 산소 소스 전구체의 유량이 달라진다.
일부 실시예에서, 게이트 스페이서 구조물에서와 같은 로우 k 층은 질소 농도보다 더 큰 산소 농도를 가지며, 질소 농도는 탄소 농도보다 더 크다. 질소 농도는 로우 k 층에서 임의의 경우에 10 원자 퍼센트보다 더 작을 수 있고(예컨대, 0 퍼센트보다 더 크고 10 원자 퍼센트보다 더 작음), 탄소 농도는 로우 k 층에서 임의의 경우에 5 원자 퍼센트보다 더 작을 수 있다(예컨대, 0 퍼센트보다 더 크고 5 원자 퍼센트보다 더 작음). 로우 k 층은 실리콘 소스 전구체, 탄소 소스 전구체, 및 산소 소스 전구체를 이용한 ALD 프로세스를 사용하여 형성될 수 있다. 탄소 소스 전구체는 R 작용기를 포함할 수 있다.
일부 실시예에서, 게이트 스페이서 구조물에서와 같은 로우 k 층은, 로우 k 층에서 임의의 경우에 5 원자 퍼센트보다 더 작은 질소 농도를 갖는다. 로우 k 층은 실리콘 및 탄소 소스 전구체, 및 산소 소스 전구체를 이용한 ALD 프로세스를 사용하여 형성될 수 있다. 실리콘 및 탄소 소스 전구체는 H 작용기를 포함할 수 있다.
일부 실시예에서, 예컨대 게이트 스택을 따르는 표면 개질 층 및 표면 개질 층 상의 상기 간략하게 기재된 로우 k 층 중의 적어도 하나를 사용하여 다층(예컨대, 이중층) 게이트 스페이서 구조물이 구현될 수 있다. 로우 k 층의 어느 하나 또는 둘 다는, 하나 이상의 다른 층을 더 포함할 수 있는 다층 게이트 스페이서 구조물에서 사용될 수 있다.
일부 실시예에서, 로우 k 콘택 에칭 정지 층(CESL; low-k Contact Etch Stop Layer)이 반도체 디바이스 구조물에서 구현될 수 있다. 로우 k CESL은 질소 농도보다 더 큰 산소 농도를 가질 수 있다.
전술한 바는 여기에 기재된 실시예의 일부 양상을 개괄적으로 설명한 것이다. 여기에 기재된 일부 실시예는 핀 전계 효과 트랜지스터(FinFET)에 관련하여 기재되며, 이들 양상이 명확하게 하지만 간략하게 기재될 수 있도록 일부 실시예에서 특정 양상이 결합된다. 여기에 기재된 다른 양상 없이도 다양한 양상이 구현될 수 있다. 본 개시의 일부 양상의 구현은 다른 프로세스에서, 다른 디바이스에서 그리고/또는 다른 층에 대하여 사용될 수 있다. 예를 들어, 다른 예시적인 디바이스는 평면 FET, HGAA(Horizontal Gate All Around) FET, VGAA(Vertical Gate All Around) FET, 및 다른 디바이스를 포함할 수 있다. 예시적인 방법 및 구조물의 일부 변형이 기재된다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 다른 실시예의 범위 내에서 고려되며 행해질 수 있는 다른 수정을 용이하게 이해할 수 있을 것이다. 방법 실시예는 특정 순서로 기재되었을 수 있지만, 다양한 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있고, 여기에 기재된 것보다 더 적거나 더 많은 단계를 포함할 수 있다.
도 1은 3차원 도면으로 단순화된 FinFET(40)의 예를 예시한다. 도 1에 예시되거나 도 1에 관련하여 기재되지 않은 다른 양상들이 다음의 도면 및 설명으로부터 명백하게 될 수 있다. 도 1에서의 구조물은 예를 들어 하나의 트랜지스터 또는 4개의 트랜지스터와 같은 그 이상의 트랜지스터로서 동작할 방식으로 전기적으로 접속 또는 연결될 수 있다.
FinFET(40)은 기판(42) 상에 핀(46a 및 46b)을 포함한다. 아이솔레이션(isolation) 영역(44)이 기판(42) 상에 있고, 핀(46a 및 46b)은 각각 이웃하는 아이솔레이션 영역(44) 위에 그리고 이웃하는 아이솔레이션 영역(44) 사이로부터 돌출한다. 게이트 유전체(48a 및 48b)가 핀(46a 및 46b)의 측벽을 따라 그리고 상부 표면 위에 있으며, 게이트 전극(50a 및 50b)은 각각 게이트 유전체(48a 및 48b) 위에 있다. 소스/드레인 영역(52a-f)이 핀(46a 및 46b)의 각자의 영역에 배치된다. 소스/드레인 영역(52a 및 52b)은 게이트 유전체(48a) 및 게이트 전극(50a)에 관련하여 핀(46a)의 대향 영역에 배치된다. 소스/드레인 영역(52b 및 52c)은 게이트 유전체(48b) 및 게이트 전극(50b)에 관련하여 핀(46a)의 대향 영역에 배치된다. 소스/드레인 영역(52d 및 52e)은 게이트 유전체(48a) 및 게이트 전극(50a)에 관련하여 핀(46b)의 대향 영역에 배치된다. 소스/드레인 영역(52e 및 52f)은 게이트 유전체(48b) 및 게이트 전극(50b)에 관련하여 핀(46b)의 대향 영역에 배치된다.
일부 예에서, 4개의 트랜지스터는 다음에 의해 구현될 수 있다: (1) 소스/드레인 영역(52a 및 52b), 게이트 유전체(48a), 및 게이트 전극(50a); (2) 소스/드레인 영역(52b 및 52c), 게이트 유전체(48b), 및 게이트 전극(50b); (3) 소스/드레인 영역(52d 및 52e), 게이트 유전체(48a), 및 게이트 전극(50a); 및 (4) 소스/드레인 영역(52e 및 52f), 게이트 유전체(48b) 및 게이트 전극(50b). 표시된 바와 같이, 일부 소스/드레인 영역이 다양한 트랜지스터들 간에 공유될 수 있고, 공유되어 있는 것으로 예시되지 않은 다른 소스/드레인 영역이 예를 들어 예시되지 않은 이웃 트랜지스터와 공유될 수 있다. 일부 예에서, 소스/드레인 영역의 다양한 것들은 FinFET이 2개의 기능 트랜지스터로서 구현되도록 함께 접속되거나 연결될 수 있다. 예를 들어, 이웃하는(예컨대, 대향하는 것이 아니라) 소스/드레인 영역(52a-f)이, 예를 들어 에피텍셜 성장에 의해 영역들을 합치는(coalescing) 것을 통해, 전기적으로 접속되는 경우(예컨대, 소스/드레인 영역(52a 및 52d)이 합쳐지고, 소스/드레인 영역(52b 및 52e)이 합쳐지는 등), 2개의 기능 트랜지스터가 구현될 수 있다. 다른 예에서의 다른 구성은 다른 수의 기능 트랜지스터를 구현할 수 있다.
도 1은 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 A-A는 예컨대 대향하는 소스/드레인 영역(52a-f) 사이의 핀(46a)에서의 채널을 따르는 평면에 있는 것이다. 단면 B-B는 단면 A-A에 수직인 평면에 있는 것이며, 핀(46a)에서의 소스/드레인 영역(52a)을 가로질러 그리고 핀(46b)에서의 소스/드레인 영역(52d)을 가로질러 있는 것이다. 후속 도면들은 명확하게 하기 위해 이 기준 단면들을 참조한다. "A” 표시로 끝나는 다음의 도면은 단면 A-A에 대응하는 프로세싱의 다양한 경우에서의 단면도를 예시하고, “B” 표시로 끝나는 다음의 도면은 단면 B-B에 대응하는 프로세싱의 다양한 경우에서의 단면도를 예시한다. 일부 도면에서, 여기에 예시된 컴포넌트 또는 특징부의 일부 참조 번호는 다른 컴포넌트 또는 특징부를 모호하게 하는 것을 피하기 위해 생략될 수 있으며, 이는 도면을 도시하는 것을 용이하게 하기 위한 것이다.
도 2a, 도 2b 내지 도 13a, 도 13b는 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 프로세스의 중간 단계에서의 각자의 중간 구조물의 단면도들이다. 도 2a, 도 2b 내지 도 11a, 도 11b의 양상은 여기에 기재된 바와 같이 게이트 퍼스트(gate-first) 프로세스에 그리고 교체 게이트(replacement gate) 프로세스에 적용가능하다. 도 12a, 도 12b 및 도 13a, 도 13b는 여기에 기재된 바와 같이 게이트 퍼스트 프로세스의 부가의 양상을 예시한다.
도 2a 및 도 2b는 반도체 기판(70)을 예시한다. 반도체 기판(70)은, 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등일 수 있거나 또는 이를 포함할 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 반도체 기판의 반도체 재료는, 실리콘(Si) 또는 게르마늄(Ge)을 포함한 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP,또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3a 및 도 3b는 반도체 기판(70) 상의 핀(74)의 형성을 예시한다. 일부 예에서, 마스크(72)(예컨대, 하드 마스크)가 핀(74)을 형성하는 데에 사용된다. 예를 들어, 하나 이상의 마스크 층이 반도체 기판(70) 위에 퇴적되고, 그 다음 하나 이상의 마스크 층은 마스크(72)로 패터닝된다. 일부 예에서, 하나 이상의 마스크 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), ALD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 마스크 층은 포토리소그래피를 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트가, 예를 들어 스핀온 코팅을 사용함으로써, 하나 이상의 마스크 층 상에 형성될 수 있고, 적합한 포토마스크를 사용하여 포토 레지스트를 광에 노출시킴으로써 패터닝될 수 있다. 그 다음, 포지티브 레지스트가 사용되는지 아니면 네가티브 레지스트가 사용되는지에 따라 포토 레지스트의 노출된 부분 또는 노출되지 않은 부분이 제거될 수 있다. 그 다음, 예를 들어 적합한 에칭 프로세스를 사용함으로써, 포토 레지스트의 패턴이 하나 이상의 마스크 층에 전사될 수 있으며, 이는 마스크(72)를 형성한다. 에칭 프로세스는 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch), 유도 결합 플라즈마(ICP; inductive coupled plasma) 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성일 수 있다. 그 후에, 포토 레지스트는 예를 들어 애싱 또는 습식 스트립 프로세스에서 제거된다.
마스크(72)를 사용하여, 이웃하는 핀 쌍(74) 사이에 트렌치(76)가 형성되도록 그리고 핀(74)이 반도체 기판(70)으로부터 돌출하도록 반도체 기판(70)이 에칭될 수 있다. 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성일 수 있다.
도 4a 및 도 4b는 대응하는 트렌치(76)에 각각 아이솔레이션 영역(78)의 형성을 예시한다. 아이솔레이션 영역(78)은 (실리콘 산화물과 같은) 산화물, 질화물 등, 또는 이들의 조합과 같은 절연 재료이거나 이를 포함할 수 있고, 절연 재료는 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), 유동가능 CVD(FCVD; flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 또다른 재료로 변환하게 하기 위한 포스트 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 아이솔레이션 영역(78)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물을 포함한다. 절연 재료의 상부 표면 및 핀(74)의 상부 표면이 공면을 이루게끔(coplanar) 형성하도록, 화학 기계적 연마(CMP; Chemical Mechanical Polish)와 같은 평탄화 프로세스가 임의의 과도한 절연 재료 및 임의의 나머지 마스크(예컨대, 트렌치(76)를 에칭하고 핀(74)을 형성하는 데에 사용됨)를 제거할 수 있다. 그 다음, 절연 재료는 아이솔레이션 영역(78)을 형성하도록 리세싱될(recessed) 수 있다. 절연 재료는, 이웃하는 아이솔레이션 영역들(78) 사이로부터 핀(74)이 돌출하도록 리세싱되며, 이는 적어도 부분적으로 그리하여 반도체 기판(70) 상의 활성 영역으로서 핀(74)을 묘사할(delineate) 수 있다. 절연 재료는, 절연 재료의 재료에 선택적인 것과 같은, 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 dHF(dilute hydrofluoric) 산을 사용하는 화학적 산화물 제거가 사용될 수 있다. 또한, 아이솔레이션 영역(78)의 상부 표면은 에칭 프로세스로부터의 결과일 수 있는, 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(디싱과 같은), 또는 이들의 조합을 가질 수 있다.
당해 기술 분야에서의 통상의 지식을 가진 자라면, 도 2a, 도 2b 내지 도 4a, 도 4b에 관련하여 기재된 프로세스는 단지 핀(74)이 어떻게 형성될 수 있는지의 예일 뿐이라는 것을 쉽게 이해할 수 있을 것이다. 다른 실시예에서, 반도체 기판(70)의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 트렌치 내에 호모에피텍셜(homoepitaxial) 구조물이 에피텍셜 성장될 수 있고, 호모에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다. 또 다른 실시예에서, 호모에피텍셜 구조물이 핀에 사용될 수 있다. 예를 들어, 핀(74)이 리세싱될 수 있고(예컨대, 아이솔레이션 영역(78)의 절연 재료를 평탄화한 후에 그리고 절연 재료를 리세싱하기 전에), 핀과는 다른 재료가 그 자리에 에피텍셜 성장될 수 있다. 또 부가의 실시예에서, 반도체 기판(70)의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 반도체 기판(70)과는 다른 재료를 사용하여 트렌치 내에 헤테로에피텍셜(heteroepitaxial) 구조물이 에피텍셜 성장될 수 있고, 헤테로에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피텍셜 또는 헤테로에피텍셜 구조물이 에피텍셜 성장되는 일부 실시예에서, 성장된 재료는 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 핀의 사전 주입을 배제할 수 있지만 인시추 및 주입 도핑이 함께 사용될 수 있다. 또한, p 타입 디바이스에 대한 재료와는 다른 n 타입 디바이스에 대한 재료를 에피텍셜 성장시키는 것이 유리할 수 있다.
도 5a 및 도 5b는 핀(74) 상의 게이트 스택의 형성을 예시한다. 게이트 스택은 핀(74) 위에 있으며 측방으로(laterally) 핀(74)에 수직으로 연장한다. 각각의 게이트 스택은 유전체 층(80), 게이트 층(82), 및 마스크(84)를 포함한다. 게이트 스택은 게이트 퍼스트 프로세스에서의 동작 게이트 스택일 수 있고 또는 교체 게이트 프로세스에서의 더미 게이트 스택일 수 있다.
게이트 퍼스트 프로세스에서, 유전체 층(80)은 게이트 유전체일 수 있고, 게이트 층(82)은 게이트 전극일 수 있다. 게이트 스택을 위한 게이트 유전체, 게이트 전극, 및 마스크(84)는, 각자의 층을 순차적으로 형성한 다음, 그 층들을 게이트 스택으로 패터닝함으로써 형성될 수 있다. 예를 들어, 게이트 유전체를 위한 층은 실리콘 산화물, 실리콘 질화물, 하이 k(high-k) 유전체 재료 등, 또는 이들의 다층이거나 이를 포함할 수 있다. 하이 k 유전체 재료는 약 7.0보다 더 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 이들의 다층, 또는 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체를 위한 층은 핀(74) 상에 열적으로(thermally) 그리고/또는 화학적으로 성장되거나, 또는 예를 들어 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), ALD, 분자 빔 증착(MBD; molecular-beam deposition), 또는 또다른 퇴적 기술에 의해 컨포멀로(conformally) 퇴적될 수 있다. 게이트 전극을 위한 층은, 실리콘(예컨대, 도핑되거나 도핑되지 않을 수 있는 폴리실리콘), (티타늄, 텅스텐, 알루미늄, 루테늄 등과 같은) 금속 함유 재료, 또는 (이들의 실리사이드 또는 복수의 층과 같은) 이들의 조합이거나 이를 포함할 수 있다. 게이트 전극을 위한 층은 CVD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 마스크(84)를 위한 층은, CVD, PVD, ALD, 또는 또다른 퇴적 기술에 의해 퇴적된, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있다. 그 다음, 마스크(84), 게이트 전극, 및 게이트 유전체를 위한 층들은, 각각의 게이트 스택을 위한 마스크(84), 게이트 층(82) 및 유전체 층(80)을 형성하도록, 예를 들어 상기에 기재된 바와 같은 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 패터닝될 수 있다.
교체 게이트 프로세스에서, 유전체 층(80)은 계면 유전체일 수 있고, 게이트 층(82)은 더미 게이트일 수 있다. 게이트 스택을 위한 계면 유전체, 더미 게이트, 및 마스크(84)는, 각자의 층을 순차적으로 형성한 다음, 그 층들을 게이트 스택으로 패터닝함으로써 형성될 수 있다. 예를 들어, 계면 유전체를 위한 층은 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 다층이거나 이를 포함할 수 있고, 핀(74) 상에 열적으로 그리고/또는 화학적으로 성장될 수 있거나 또는 예를 들어 PECVD, ALD, 또는 또다른 퇴적 기술에 의해, 컨포멀로 퇴적될 수 있다. 더미 게이트를 위한 층은, CVD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적된 실리콘(예컨대, 폴리실리콘) 또는 또다른 재료이거나 이를 포함할 수 있다. 마스크(84)를 위한 층은, CVD, PVD, ALD, 또는 또다른 퇴적 기술에 의해 퇴적된, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있다. 그 다음, 마스크(84), 더미 게이트, 및 계면 유전체를 위한 층들은, 각각의 게이트 스택을 위한 마스크(84), 게이트 층(82) 및 유전체 층(80)을 형성하도록, 예를 들어 상기에 기재된 바와 같은 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 패터닝될 수 있다.
일부 실시예에서, 게이트 스택을 형성한 후에, 저농도 도핑된 드레인(LDD; lightly doped drain) 영역(구체적으로 예시되지는 않음)이 활성 영역에 형성될 수 있다. 예를 들어, 마스크로서 게이트 스택을 사용하여 도펀트가 활성 영역 안으로 주입될 수 있다. 예시적인 도펀트는 예를 들어, p 타입 디바이스의 경우 붕소이거나 이를 포함할 수 있고 n 타입 디바이스의 경우 인 또는 비소이거나 이를 포함할 수 있지만, 다른 도펀트가 사용될 수 있다. LDD 영역은 약 1015 cm-3 내지 약 1017 cm-3 범위의 도펀트 농도를 가질 수 있다.
도 6a 및 도 6b는 게이트 스택 및 핀(74)의 측벽 및 상부 표면을 따라 표면 개질 층(86) 및 로우 k 게이트 스페이서 층의 형성을 예시한다. 표면 개질 층(86)은 핀(74) 및 게이트 스택의 측벽 및 상부 표면을 따라(예컨대, 유전체 층(80), 게이트 층(82), 및 마스크(84)의 측벽을 따라 그리고 마스크(84)의 상부 표면 상에) 그리고 아이솔레이션 영역(78)의 상부 표면 상에 컨포멀로 퇴적된다. 표면 개질 층(86)은 SiOxCNy(silicon oxyncarbonitride) 또는 또다른 재료이거나 이를 포함할 수 있다. 일부 예에서, 표면 개질 층(86)은 ALD 프로세스를 사용하여 퇴적될 수 있지만, 다른 퇴적 기술이 사용될 수 있다. 표면 개질 층(86)에서의 산소 농도는 표면 개질 층(86)이 위에 퇴적되는 지지 표면으로부터 멀어지는 방향으로(예컨대, 게이트 스택의 측벽으로부터) 증가한다. 표면 개질 층(86)에서의 질소 농도는 표면 개질 층(86)이 위에 퇴적되는 지지 표면으로부터 멀어지는 방향으로(예컨대, 게이트 스택의 측벽으로부터) 감소한다. 표면 개질 층(86) 및 표면 개질 층(86)을 형성하기 위한 ALD 프로세스의 예의 추가적인 세부사항이 도 19 및 도 20에 관련하여 아래에 기재된다. 일부 실시예에서, 표면 개질 층(86)은 생략될 수 있다.
로우 k 게이트 스페이서 층(88)이 표면 개질 층(86) 상에 컨포멀로 퇴적된다. 로우 k 게이트 스페이서 층(88)은 실리콘 옥시카바이드(SiOC) 또는 또다른 재료이거나 이를 포함할 수 있다. 일부 예에서, 로우 k 게이트 스페이서 층(88)은 ALD 프로세스를 사용하여 퇴적될 수 있지만, 다른 퇴적 기술이 사용될 수 있다. 일부 실시예에서, 로우 k 게이트 스페이서 층(88)을 퇴적하기 위한 ALD 프로세스는 R 작용기를 포함하는 전구체를 사용할 수 있다. 이들 또는 유사 예에서, 로우 k 게이트 스페이서 층(88)에서의 질소 농도는 로우 k 게이트 스페이서 층(88)의 10 원자 퍼센트보다 더 작을 수 있고, 로우 k 게이트 스페이서 층(88)에서의 탄소 농도는 로우 k 게이트 스페이서 층(88)의 5 원자퍼센트보다 더 작을 수 있다. 또한, 이들 또는 유사 예에서, 로우 k 게이트 스페이서 층(88)에서의 산소 농도는 로우 k 게이트 스페이서 층(88)에서의 질소 농도보다 더 클 수 있고, 로우 k 게이트 스페이서 층(88)에서의 질소 농도는 로우 k 게이트 스페이서 층(88)에서의 탄소 농도보다 더 클 수 있다. 일부 다른 실시예에서, 로우 k 게이트 스페이서 층(88)을 퇴적하기 위한 ALD 프로세스는 H 작용기를 포함하는 전구체를 사용할 수 있고, ALD 프로세스는 질소를 포함하는 전구체를 포함하지 않는다. 이들 또는 유사 예에서, 로우 k 게이트 스페이서 층(88)에서의 질소 농도는 로우 k 게이트 스페이서 층(88)의 5 원자 퍼센트보다 더 작을 수 있다. 로우 k 게이트 스페이서 층(86) 및 로우 k 게이트 스페이서 층(88)의 이 예를 형성하기 위한 ALD 프로세스의 예의 추가적인 세부사항이 도 21, 도 22 및 도 24 내지 도 26에 관련하여 아래에 기재된다. 일부 실시예에서, 로우 k 게이트 스페이서 층(88)은 생략될 수 있다.
도 7a 및 도 7b는 다층 게이트 스페이서의 형성을 예시한다. 다층 게이트 스페이서(예컨대, 예시된 바와 같은 이중층 게이트 스페이서)는 게이트 스택의 측벽(예컨대, 유전체 층(80), 게이트 층(82), 및 마스크(84)의 측벽)을 따라 그리고 핀(74) 위에 형성된다. 잔여 다층 게이트 스페이서도 또한, 예를 들어 아이솔레이션 영역(78) 위의 핀(74)의 높이에 따라, 핀(74)의 측벽을 따라 형성될 수 있다. 이러한 잔여 다층 게이트 스페이서는 핀 스페이서로도 지칭될 수 있고, 핀(74)의 측벽을 따라 남아있을 수 있으며, 이는 예를 들어 도 7b의 단면도에 존재할 것이다. 다층 게이트 스페이서는 로우 k 게이트 스페이서 층(88) 및 표면 개질 층(86)을 이방성 에칭함으로써 형성될 수 있다. 에칭 프로세스는 RIE, NBE, 또는 또다른 에칭 프로세스를 포함할 수 있다. 다층 게이트 스페이서는 다른 실시예에서 추가의 그리고/또는 상이한 층 및/또는 재료를 포함할 수 있다.
도 8a 및 도 8b는 소스/드레인 영역에 대한 리세스(90)의 형성을 예시한다. 예시된 바와 같이, 리세스(90)는 게이트 스택의 대향측에 있는 핀(74)에 형성된다. 리세싱은 에칭 프로세스에 의해 이루어질 수 있다. 에칭 프로세스는 등방성 또는 이방성일 수 있고, 또는 반도체 기판(70)의 하나 이상의 결정면에 관련하여 선택적일 수 있다. 따라서, 리세스(90)는 구현되는 에칭 프로세스에 기초하여 다양한 단면 프로파일을 가질 수 있다. 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭, 또는 TMAH(tetramethyalammonium hydroxide), NH4OH(ammonium hydroxide) 또는 또다른 에천트를 사용한 것과 같은 습식 에칭일 수 있다.
도 9a 및 도 9b는 리세스(90)에서의 에피텍시 소스/드레인 영역(92)의 형성을 예시한다. 에피텍시 소스/드레인 영역(92)은 실리콘 게르마늄(SixGe1-x, 여기에서 x는 대략 0과 100 사이일 수 있음), 실리콘 카바이드, 실리콘 인, 순수하거나 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등이거나 이를 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 에피텍시 소스/드레인 영역(92)은, 예를 들어 금속 유기 CVD(MOCVD; metal-organic CVD), 분자 빔 에피텍시(MBE), 액상 에피텍시(LPE; liquid phase epitaxy), 기상 에피텍시(VPE; vapor phase epitaxy), 선택적 에피텍셜 성장(SEG; selective epitaxial growth) 등, 또는 이들의 조합에 의해, 리세스(90)에 재료를 에피텍셜 성장시킴으로써, 리세스(90)에 형성될 수 있다. 도 9a 및 도 9b에 예시된 바와 같이, 아이솔레이션 영역(78)에 의한 차단으로 인해, 에피텍시 소스/드레인 영역(92)은 먼저 리세스(90)에서 수직으로 성장되며, 그 시간 동안 에피텍시 소스/드레인 영역(92)은 수평으로 성장하지 않는다. 리세스(90)가 충분히 채워진 후에, 에피텍시 소스/드레인 영역(92)은 수직으로 그리고 수평으로 둘 다 성장하며 패싯(facet)을 형성할 수 있고, 이는 반도체 기판(70)의 결정면에 대응할 수 있다. 일부 예에서, p 타입 디바이스 및 n 타입 디바이스에 대한 에피텍시 소스/드레인 영역에 상이한 재료가 사용된다. 리세싱 또는 에피텍셜 성장 동안의 적절한 마스킹은 상이한 재료가 상이한 디바이스에 사용되게 할 수 있다.
당해 기술 분야에서의 통상의 지식을 가진 자라면, 도 8a, 도 8b 및 도 9a, 도 9b의 리세싱 및 에피텍셜 성장이 생략될 수 있고, 게이트 스택 및 다층 게이트 스페이서를 마스크로서 사용하여 핀(74)에 도펀트를 주입함으로써 소스/드레인 영역이 형성될 수 있다는 것을 또한 용이하게 이해할 수 있을 것이다. 에피텍시 소스/드레인 영역(92)이 구현되는 일부 예에서, 에피텍시 소스/드레인 영역(92)은 또한, 예를 들어 에피텍셜 성장 동안 인시추 도핑에 의해 그리고/또는 에피텍셜 성장 후에 에피텍시 소스/드레인 영역(92)에 도펀트를 주입함으로써, 도핑될 수 있다. 예시적인 도펀트는 예를 들어 p 타입 디바이스의 경우 붕소이거나 이를 포함할 수 있고 n 타입 디바이스의 경우 인 또는 비소이거나 이를 포함할 수 있지만, 다른 도펀트가 사용될 수 있다. 에피텍시 소스/드레인 영역(92)(또는 다른 소스/드레인 영역)은 약 1019 cm-3 내지 약 1021 cm-3 범위의 도펀트 농도를 가질 수 있다. 따라서, 소스/드레인 영역은, 도핑에 의해(예컨대, 적절한 경우, 주입 및/또는 에피텍셜 성장 동안의 인시추에 의해) 그리고/또는 적절한 경우 에피텍셜 성장에 의해 묘사될 수 있으며, 이는 소스/드레인 영역이 묘사되는 활성 영역을 더 묘사할 수 있다.
도 10a 및 도 10b는 로우 k 콘택 에칭 정지 층(CESL)(96)의 형성을 예시한다. 일반적으로, 에칭 정지 층은 예컨대 콘택 또는 비아를 형성할 때 에칭 프로세스를 정지할 메커니즘을 제공할 수 있다. 에칭 정지 층은 인접한 층 또는 컴포넌트와 상이한 에칭 선택도를 갖는 유전체 재료로 형성될 수 있다. 로우 k CESL(96)은 에피텍시 소스/드레인 영역(92)의 표면, 다층 게이트 스페이서의 측벽 및 상부 표면, 마스크(84)의 상부 표면, 및 아이솔레이션 영역(78)의 상부 표면 상에 컨포멀로 퇴적된다. 로우 k CESL(96)은 실리콘 옥시카바이드, 실리콘 옥시카보나이트라이드 등, 또는 이들의 조합과 같은 임의의 로우 k 유전체 재료이거나 이를 포함할 수 있다. 일부 예에서, 로우 k CESL(96)에서의 산소 농도는 로우 k CESL(96)에서의 질소 농도보다 더 클 수 있다. 로우 k CESL(96)은 일부 예에서 실리콘 질화물 또는 실리콘 탄소 질화물을 포함하지 않는다. 로우 k CESL 층(96)은 ALD, CVD, MBD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 일부 예에서, 비(non)-로우 k CESL이 로우 k CESL(96) 대신에 또는 이에 추가적으로 구현될 수 있다. 비-로우 k CESL은 실리콘 질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합을 포함할 수 있다.
도 11a 및 도 11b는 로우 k CESL(96) 위의 제1 층간 유전체(ILD; interlayer dielectric)(100)의 형성을 예시한다. 제1 ILD(100)는 실리콘 이산화물, 실리콘 산질화물과 같은 로우 k 유전체 재료, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glasses), SiOxCy, 스핀온글래스(Spin-On-Glass), 스핀온폴리머(Spin-On-Polymers), 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물 등, 또는 이들의 조합이거나 이를 포함할 수 있다. 제1 ILD(100)는 스핀온, CVD, FCVD, PECVD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
제1 ILD(100)는 퇴적된 후에, 예를 들어 CMP에 의해 평탄화될 수 있다. 게이트 퍼스트 프로세스에서, 제1 ILD(100)의 상부 표면은 로우 k CESL(96) 및 게이트 스택의 상부 부분 위에 있을 수 있다. 따라서, 로우 k CESL(96)의 상부 부분은 게이트 스택 위에 남아있을 수 있다.
도 12a 및 도 12b는 예로서 에피텍시 소스/드레인 영역(92)의 적어도 일부를 노출시키도록 제1 ILD(100) 및 로우 k CESL(96)을 통해 에피텍시 소스/드레인 영역(92)까지 개구(102)의 형성을 예시한다. 제1 ILD(100) 및 로우 k CESL(96)은 예를 들어 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 개구(102)를 갖도록 패터닝될 수 있다.
도 13a 및 도 13b는 에피텍시 소스/드레인 영역(92)까지의 개구(102) 내의 전도성 특징부(104)의 형성을 예시한다. 전도성 특징부(104)는 예를 들어 접착 및/또는 배리어 층 및 접착 및/또는 배리어 층 상의 전도성 재료를 포함할 수 있다. 일부 예에서, 전도성 특징부(104)는 예시된 바와 같이 에피텍시 소스/드레인 영역(92) 상의 실리사이드 영역(106)을 포함할 수 있다. 접착 및/또는 배리어 층은 개구(102) 내에 그리고 제1 ILD(100) 위에 컨포멀로 퇴적될 수 있다. 접착 및/또는 배리어 층은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈럼, 탄탈럼 질화물, 탄탈럼 산화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, ALD, CVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 에피텍시 소스/드레인 영역(92)의 상부 부분을 접착 및/또는 배리어 층과 반응시킴으로써 실리사이드 영역(106)이 에피텍시 소스/드레인 영역(92)의 상부 부분 상에 형성될 수 있다. 에피텍시 소스/드레인 영역(92)의 접착 및/또는 배리어 층과의 반응을 용이하게 하도록 어닐이 수행될 수 있다.
접착 및/또는 배리어 층 상에 전도성 재료가 퇴적되어 개구(102)를 채울 수 있다. 전도성 재료는 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, ALD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 전도성 특징부(104)의 재료가 퇴적된 후에, 예를 들어 CMP와 같은 평탄화 프로세스를 사용함으로써 과도한 재료가 제거될 수 있다. 평탄화 프로세스는 제1 ILD(100)의 상부 표면 위로부터 전도성 특징부(104)의 과도한 재료를 제거할 수 있다. 따라서, 전도성 특징부(104) 및 제1 ILD(100)의 상부 표면이 공면을 이룰 수 있다. 전도성 특징부(104)는 콘택, 플러그 등일 수 있거나 또는 이로 지칭될 수 있다.
도 14a, 도 14b 내지 도 17a, 도 17b는 일부 실시예에 따라 반도체 디바이스를 형성하는 또다른 예시적인 프로세스의 중간 단계에서의 각자의 중간 구조물의 단면도들이다. 도 14a, 도 14b 및 도 17a, 도 17b는 여기에 기재된 바와 같이 교체 게이트 프로세스의 부가의 양상을 예시한다. 프로세싱은 먼저 도 2a, 도 2b 내지 도 11a, 도 11b에 관련하여 상기에 기재된 바와 같이 수행된다.
도 14a 및 도 14b는 게이트 스택의 교체 게이트 구조물로의 교체를 예시한다. 제1 ILD(100) 및 로우 k CESL(96)은 상부 표면이 게이트 층(82)의 상부 표면과 공면을 이루도록 형성된다. 제1 ILD(100) 및 로우 k CESL(96)의 상부 표면을 게이트 층(82)의 상부 표면과 균등하게 하도록(level) CMP와 같은 평탄화 프로세스가 수행될 수 있다. CMP는 또한 게이트 층(82) 상의 마스크(84)(그리고 일부 경우에 다층 게이트 스페이서의 상부 부분)를 제거할 수 있다. 따라서, 게이트 층(82)의 상부 표면은 제1 ILD(100) 및 로우 k CESL(96)을 통해 노출된다.
게이트 층(82)이 제1 ILD(100) 및 로우 k CESL(96)을 통해 노출되며, 게이트 층(82) 및 유전체 층(80)은 예를 들어 하나 이상의 에칭 프로세스에 의해 제거된다. 게이트 층(82)은 게이트 층(82)에 선택적인 에칭 프로세스에 의해 제거될 수 있으며, 유전체 층(80)은 에칭 정지 층으로서 작용하고, 그 후에 유전체 층(80)은 유전체 층(80)에 선택적인 다른 에칭 프로세스에 의해 제거될 수 있다. 에칭 프로세스는 예를 들어 RIE, NBE, 습식 에칭, 또는 또다른 에칭 프로세스일 수 있다. 게이트 스택이 제거되는 다층 게이트 스페이서 사이에 리세스가 형성되고, 핀(74)의 채널 영역이 리세스를 통해 노출된다.
게이트 스택이 제거된 곳에 형성된 리세스에 교체 게이트 구조물이 형성된다. 교체 게이트 구조물은 각각 하나 이상의 컨포멀 층(120) 및 게이트 전극(122)을 포함한다. 하나 이상의 컨포멀 층(120)은 게이트 유전체 층을 포함하고 하나 이상의 일함수(work-function) 튜닝 층을 포함할 수 있다. 게이트 유전체 층은 게이트 스택이 제거된 곳의 리세스에(예컨대, 아이솔레이션 영역(78)의 상부 표면, 채널 영역에 따른 핀(74)의 측벽 및 상부 표면, 및 다층 게이트 스페이서의 측벽 상에) 그리고 제1 ILD(100), 로우 k CESL(96), 및 다층 게이트 스페이서의 상부 표면 상에 컨포멀로 퇴적될 수 있다. 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 하이 k 유전체 재료, 그의 다층, 또는 다른 유전체 재료이거나 또는 이를 포함할 수 있다. 하이 k 유전체 재료는 약 7.0보다 더 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 또는 이들의 조합의 금속 산화물 또는 금속 실리케이트를 포함할 수 있다. 게이트 유전체 층은 ALD, PECVD, MBD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
그 다음, 만약 구현된다면, 일함수 튜닝 층은 게이트 유전체 층 상에 컨포멀로 퇴적될 수 있다. 일함수 튜닝 층은, 탄탈럼, 탄탈럼 질화물, 티타늄, 티타늄 질화물 등, 또는 이들의 조합이거나 또는 이를 포함할 수 있고, ALD, PECVD, MBD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 임의의 추가적인 일함수 튜닝 층이 제1 일함수 튜닝 층과 유사하게 순차적으로 퇴적될 수 있다.
게이트 전극(122)을 위한 층이 하나 이상의 컨포멀 층(120) 위에 형성된다. 게이트 전극(122)을 위한 층은 게이트 스택이 제거된 곳의 나머지 리세스를 채울 수 있다. 게이트 전극(122)을 위한 층은 Co, Ru, Al, W, Cu, 이들의 다층, 또는 이들의 조합과 같은 금속 함유 재료이거나 또는 이를 포함할 수 있다. 게이트 전극(122)을 위한 층은 ALD, PECVD, MBD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
게이트 전극(122)을 위한 층의 그리고 제1 ILD(100), 로우 k CESL(96), 및 다층 게이트 스페이서의 상부 표면 위의 하나 이상의 컨포멀 층(120)의 일부가 제거된다. 예를 들어, CMP와 같은 평탄화 프로세스가, 게이트 전극(122)을 위한 층 그리고 제1 ILD(100), 로우 k CESL(96), 및 다층 게이트 스페이서의 상부 표면 위의 하나 이상의 컨포멀 층(120)의 일부를 제거할 수 있다. 따라서 게이트 전극(122) 및 하나 이상의 컨포멀 층(120)을 포함하는 교체 게이트 구조물이 도 14a에 예시된 바와 같이 형성될 수 있다.
도 15a 및 도 15b는 제1 ILD(100), 교체 게이트 구조물, 다층 게이트 스페이서, 및 로우 k CESL(96) 위의 제2 ILD(130)의 형성을 예시한다. 예시되지 않았지만, 일부 예에서, 에칭 정지 층이 제1 ILD(100) 등 위에 퇴적될 수 있고, 제2 ILD(130)가 ESL 위에 퇴적될 수 있다. 만약 구현된다면, 에칭 정지 층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, PECVD, ALD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 제2 ILD(130)는 실리콘 이산화물, 실리콘 산질화물과 같은 로우 k 유전체 재료, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, 스핀온글래스(Spin-On-Glass), 스핀온폴리머(Spin-On-Polymers), 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물 등, 또는 이들의 조합이거나 이를 포함할 수 있다. 제2 ILD(130)는 스핀온, CVD, FCVD, PECVD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
도 16a 및 도 16b는 예로서 에피텍시 소스/드레인 영역(92)의 적어도 일부를 노출시키도록 제2 ILD(130), 제1 ILD(100) 및 로우 k CESL(96)을 통해 에피텍시 소스/드레인 영역(92)까지 개구(132)의 형성을 예시한다. 제2 ILD(130), 제1 ILD(100) 및 로우 k CESL(96)은 예를 들어 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 개구(132)를 갖도록 패터닝될 수 있다.
도 17a 및 도 17b는 에피텍시 소스/드레인 영역(92)까지의 개구(132) 내의 전도성 특징부(134)의 형성을 예시한다. 전도성 특징부(134)는 예를 들어 접착 및/또는 배리어 층 및 접착 및/또는 배리어 층 상의 전도성 재료를 포함할 수 있다. 일부 예에서, 전도성 특징부(134)는 예시된 바와 같이 에피텍시 소스/드레인 영역(92) 상의 실리사이드 영역(136)을 포함할 수 있다. 접착 및/또는 배리어 층은 개구(132) 내에 그리고 제2 ILD(130) 위에 컨포멀로 퇴적될 수 있다. 접착 및/또는 배리어 층은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈럼, 탄탈럼 질화물, 탄탈럼 산화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, ALD, CVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 에피텍시 소스/드레인 영역(92)의 상부 부분을 접착 및/또는 배리어 층과 반응시킴으로써 실리사이드 영역(136)이 에피텍시 소스/드레인 영역(92)의 상부 부분 상에 형성될 수 있다. 에피텍시 소스/드레인 영역(92)의 접착 및/또는 배리어 층과의 반응을 용이하게 하도록 어닐이 수행될 수 있다.
접착 및/또는 배리어 층 상에 전도성 재료가 퇴적되어 개구(132)를 채울 수 있다. 전도성 재료는 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, ALD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 전도성 특징부(134)의 재료가 퇴적된 후에, 예를 들어 CMP와 같은 평탄화 프로세스를 사용함으로써 과도한 재료가 제거될 수 있다. 평탄화 프로세스는 제1 ILD(100)의 상부 표면 위로부터 전도성 특징부(134)의 과도한 재료를 제거할 수 있다. 따라서, 전도성 특징부(134) 및 제2 ILD(130)의 상부 표면이 공면을 이룰 수 있다. 전도성 특징부(134)는 콘택, 플러그 등일 수 있거나 이로 지칭될 수 있다.
도 18은 일부 실시예에 따라 게이트 스페이서(예컨대, 다층 게이트 스페이서)를 형성하기 위한 프로세스 흐름(200)이다. 동작 202에서, 선택적으로, 예를 들어 도 6a 및 도 6b에 관련하여 일반적으로 예시되고 설명된 바와 같이, 표면 개질 층이 디바이스 구조물 상에 형성된다. 동작 202는 생략될 수 있다. 동작 204에서, R 작용기 전구체를 사용하는 프로세스를 사용하여 로우 k 게이트 스페이서 층이 형성된다. 로우 k 게이트 스페이서 층은 예를 들어, 만약 선택적으로 구현된다면 표면 개질 층 상에, 또는 디바이스 구조물 상에 형성될 수 있다. 일반적으로, 로우 k 게이트 스페이서 층의 형성은 도 6a 및 도 6b에 관련하여 예시되고 설명되어 있다. 동작 206에서, 로우 k 게이트 스페이서 층 및 만약 구현된다면 표면 개질 층은, 예를 들어 도 7a 및 도 7b에 관련하여 일반적으로 예시되고 설명된 바와 같이, 게이트 스페이서를 형성하도록 이방성 에칭된다.
도 19는 일부 실시예에 따라 예를 들어 프로세스 흐름(200)의 동작 202에서, 표면 개질 층을 형성하기 위한 프로세스 흐름(300)이다. 프로세스 흐름(300)은 이 예에서 ALD 프로세스이다. 명백해질 대로, 프로세스 흐름(300)에 의해 형성된 표면 개질 층은 변하는 농도의 산소 및 질소를 갖는 SiOxCNy일 수 있다.
동작 302에서, 표면 개질 층을 형성하기 위한 초기 전구체 유량이 결정된다. 전구체는 실리콘(Si) 소스 전구체 가스, 탄소(C) 소스 전구체 가스, 산소(O) 소스 전구체 가스, 및 질소(N) 소스 전구체 가스를 포함한다. 일부 예에서, 실리콘 소스 전구체는 헥사클로로디실란(HCD, Si2Cl6) 또는 또다른 전구체이고, 탄소 소스 전구체는 프로펜(C3H6) 또는 또다른 전구체이고, 산소 소스 전구체는 산소(O2) 또는 또다른 전구체이고, 질소 소스 전구체는 암모니아(NH3) 또는 또다른 전구체이다.
동작 304 내지 318은 ALD 프로세스의 사이클을 예시한다. 사이클은 교대의 유동(flow)(또는 펄스) 및 퍼지(purge) 동작을 포함하며, 각각의 전구체는 사이클 동안 적어도 한번 유동(또는 펄싱)되고 그 후에 퍼지된다. 동작 304에서, 기판(예컨대, 그 위에 디바이스 구조물이 예컨대 도 5a 및 도 5b에 예시된 바와 같이 형성됨)이 안으로 이송되는 ALD 툴 챔버 내에서 실리콘 소스 전구체가 유동되고, 그 후에 동작 306에서, 실리콘 소스 전구체가 ALD 툴 챔버로부터 퍼지된다. 일부 예에서, 실리콘 소스 전구체는 퍼지되기 전에 기판 상의 이용가능한 반응 사이트(reaction site)와 반응할 수 있다. 일부 예에서, 반응은 반응 사이트를 포화시킬 수 있고, 또는 실리콘 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않을 수 있다. 마찬가지로, 동작 308에서, 탄소 소스 전구체가 ALD 툴 챔버 내에서 유동되고, 그 후에 동작 310에서 탄소 소스 전구체가 ALD 툴 챔버로부터 퍼지된다. 일부 예에서, 탄소 소스 전구체는 퍼지되기 전에 기판 상의 이용가능한 반응 사이트와 반응할 수 있다. 일부 예에서, 반응은 반응 사이트를 포화시킬 수 있고, 또는 탄소 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않을 수 있다.
동작 312에서, 산소 소스 전구체가 ALD 툴 챔버 내에서 유동되고, 그 후에 동작 314에서 산소 소스 전구체가 ALD 툴 챔버로부터 퍼지된다. 일부 예에서, 산소 소스 전구체는 퍼지되기 전에 기판 상의 이용가능한 반응 사이트와 반응할 수 있다. 일부 예에서, 적어도 ALD 프로세스의 초기 사이클(들)에서, 반응은 기판 상의 이용가능한 반응 사이트를 포화시키지 않고, 산소 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않는다. 동작 312에서 유동(또는 펄스)의 유량 및 지속기간을 제어함으로써 포화가 방지될 수 있다. 유량 및 지속기간을 제어함으로써, 예를 들어 불충분한 산소 소스 전구체가 기판 상의 이용가능한 반응 사이트를 포화시키는 데에 이용가능할 수 있다. 이는 이러한 사이클(들)로부터의 결과인 산소 농도가, 산소 소스 전구체가 기판 상의 이용가능한 반응 사이트를 포화시킬 수 있는 경우보다 더 낮아지게 할 수 있다.
동작 316에서, 질소 소스 전구체가 ALD 툴 챔버 내에서 유동되고, 그 후에 동작 318에서 질소 소스 전구체가 ALD 툴 챔버로부터 퍼지된다. 일부 예에서, 질소 소스 전구체는 퍼지되기 전에 기판 상의 이용가능한 반응 사이트와 반응할 수 있다. 일부 예에서, 반응은 반응 사이트를 포화시킬 수 있고, 또는 질소 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않을 수 있다.
동작 318 후에, 동작 320에서, 추가의 사이클이 수행되어야 할지 여부의 결정이 행해진다(예컨대, 타겟 두께를 달성하기 위해 레시피에 대한 복수의 사이클이 수행되었는지 여부를 결정함으로써). 그러한 경우, 동작 322에서, 산소 소스 전구체에 대한 유량은 증가되도록 결정되고, 질소 소스 전구체에 대한 유량은 감소되도록 결정된다. 그 다음, 산소 소스 전구체 및 질소 소스 전구체의 결정된 유량을 사용하여 또다른 사이클이 수행된다. 산소 소스 전구체에 대한 유량을 증가시킴으로써, 증가된 유량을 사용하여 사이클(들)로부터 형성된 산소 농도는 더 낮은 유량(들)을 사용한 이전의 사이클(들)로부터 형성된 산소 농도(들)에 비해 증가될 수 있다. 반대로, 질소 소스 전구체에 대한 유량을 감소시킴으로써, 감소된 유량을 사용한 사이클(들)로부터 형성된 질소 농도는 더 높은 유량(들)을 사용한 이전의 사이클(들)로부터 형성된 질소 농도(들)에 비해 감소될 수 있다. 산소 소스 전구체의 유량을 증가시킴으로써, 표면 개질 층에 증가하는 농도 구배의 산소가 형성될 수 있고, 질소 소스 전구체의 유량을 감소시킴으로써, 표면 개질 층에 감소하는 농도 구배의 질소가 형성될 수 있다. 일부 예에서, 적어도 ALD 프로세스의 후기 사이클(들)에서, 질소 소스 전구체와의 반응은 기판 상의 이용가능한 반응 사이트를 포화시키지 않고, 질소 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않으며, 이는 일반적으로 질소 소스 전구체에 대한 감소된 유량에 의해 야기된 것이다. 유동(또는 펄스)의 유량 및 지속기간을 제어함으로써 포화가 방지될 수 있다. 유량 및 지속기간을 제어함으로써, 예를 들어 불충분한 질소 소스 전구체가 기판 상의 이용가능한 반응 사이트를 포화시키는 데에 이용가능할 수 있다.
동작 322에 나타낸 바와 같이, 증가 및 감소는 일부 임계에 도달할 때까지 일어날 수 있다. 예를 들어, 산소 소스 전구체의 결정된 증가된 유량은 기판 상의 이용가능한 반응 사이트를 포화시킬 수 있고, 따라서 더 이상의 증가는 일반적으로 표면 개질 층에 형성된 산소의 농도를 증가시키지 않을 것이다. 또한, 예를 들어, 주어진 유량에 기초하여 원하는 농도에 도달할 수 있으며, 그리하여 더 이상의 증가 또는 감소를 원하지 않을 수 있다.
산소 소스 전구체 및 질소 소스 전구체에 대한 유량의 증가 및 감소가 도 19의 프로세스 흐름(300)에서 각각의 사이클에 대하여 표시되어 있지만, 이러한 증가 및 감소는 예를 들어 사이클의 다양한 구간에서 일어날 수 있고, 예를 들어 증가 및 감소는 상이한 사이클들 사이에 일어날 수 있다. 증가 및 감소는 미리 결정된 수의 사이클 후에 주기적으로 일어날 수 있고, 또는 비주기적으로 일어날 수 있다.
도 20은 일부 실시예에 따라 도 19의 프로세스 흐름(300)에 따라 형성된 표면 개질 층(86)의 추가적인 세부사항을 예시하기 위한 도 17a의 중간 구조물의 일부의 단면도를 예시한다. 여기에 그리고 아래에 기재된 다양한 예는 교체 게이트 프로세스에서 도 17a에 관련하여 설명되어 있지만, 이러한 설명은 또한 도 13a에서와 같은 게이트 퍼스트 프로세스에 관련해서도 적용가능하다.
표면 개질 층(86)은 증가하는 산소 농도 구배(402) 및 감소하는 질소 농도 구배(404)를 갖는다. 농도 구배(402 및 404)는 도 19에 관련하여 기재된 바와 같이, 각각 산소 소스 전구체 및 질소 소스 전구체의 유량을 증가 및 감소시킴으로써 증가 및 감소로 형성된다. 예를 들어, 교체 게이트 구조물의 측벽 표면(예컨대, 컨포멀 층(120)의 측벽)에 가장 근접한 표면 개질 층(86)의 부분은 도 19의 프로세스 흐름(300)을 사용하여 질소가 풍부하다(nitrogen-rich). 교체 게이트 구조물의 측벽 표면에 가장 근접한 표면 개질 층(86)의 부분은 예를 들어 약 0 원자 퍼센트 내지 약 40 원자 퍼센트 범위의 질소 농도를 가질 수 있다. 표면 개질 층(86)의 이 부분이 질소가 풍부함으로써, 게이트 스페이서(예컨대, 다층 게이트 스페이서)의 다른 부분은 교체 게이트 프로세스에서 더미 게이트 스택을 제거하기 위한 에칭 프로세스와 같은 프로세싱으로부터 보호될 수 있다.
일부 예에서, 도 19의 프로세스 흐름(300)의 ALD 프로세스는, 18 사이클과 같이, 10 사이클 내지 30 사이클 범위로 수행될 수 있다. 일부 예에서, 표면 개질 층(86)의 두께 T1(예컨대, 교체 게이트 구조물의 측벽 표면에 수직인 방향으로)은, 약 0 Å 내지 약 30 Å 범위, 예를 들어 약 30 Å일 수 있다. 표면 개질 층(86)의 두께 T1은, 교체 게이트 구조물의 측벽과 전도성 특징부(134)의 가장 가까운 표면 사이의 치수 D의 약 0 퍼센트 내지 약 30 퍼센트의 범위, 예를 들어 약 30 퍼센트일 수 있다. 다른 횟수의 사이클 및/또는 상이한 프로세스가 표면 개질 층(86)을 형성하도록 구현될 수 있고 그리고/또는 표면 개질 층(86)은 상이한 두께를 가질 수 있다.
도 21은 일부 실시예에 따라, 예를 들어 프로세스 흐름(200)의 동작 204에서, 로우 k 게이트 스페이서 층을 형성하기 위한 프로세스 흐름(500)이다. 프로세스 흐름(500)은 이 예에서 ALD 프로세스이다. 명백해질 대로, 프로세스 흐름(500)에 의해 형성된 로우 k 스페이서 층은 실리콘 산질화물(SiON)일 수 있다.
동작 502에서, 로우 k 게이트 스페이서 층을 형성하기 위한 전구체 유량이 결정된다. 전구체는 실리콘(Si) 소스 전구체 가스, 탄소(C) 소스 전구체 가스(R 작용기를 포함함), 및 산소(O) 소스 전구체 가스를 포함한다. 일부 예에서, 실리콘 소스 전구체는 헥사클로로디실란(HCD, Si2Cl6) 또는 또다른 전구체이고, 탄소 소스 전구체는 트리에틸아민(TEA, C6H15N) 또는 또다른 전구체이고, 산소 소스 전구체는 산소(O2) 또는 또다른 전구체이다.
동작 504 내지 514는 ALD 프로세스의 사이클을 예시한다. 사이클은 교대하는 유동(또는 펄스) 및 퍼지 동작을 포함하며, 각각의 전구체는 사이클 동안 적어도 한번 유동(또는 펄싱)되고 그 후에 퍼지된다. 동작 504에서, 기판(예컨대, 그 위에 디바이스 구조물이 예컨대 도 5a 및 도 5b에 예시된 바와 같이 형성됨)이 안으로 이송되는 ALD 툴 챔버 내에서 실리콘 소스 전구체가 유동되고, 그 후에 동작 506에서, 실리콘 소스 전구체가 ALD 툴 챔버로부터 퍼지된다. 일부 예에서, 실리콘 소스 전구체는 퍼지되기 전에 기판 상의 이용가능한 반응 사이트와 반응할 수 있다. 일부 예에서, 반응은 반응 사이트를 포화시킬 수 있고, 또는 실리콘 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않을 수 있다. 마찬가지로, 동작 508에서, R 작용기를 갖는 탄소 소스 전구체가 ALD 툴 챔버 내에서 유동되고, 그 후에 동작 510에서 탄소 소스 전구체가 ALD 툴 챔버로부터 퍼지된다. 일부 예에서, R 작용기를 갖는 탄소 소스 전구체는 퍼지되기 전에 기판 상의 이용가능한 반응 사이트와 반응할 수 있다. 일부 예에서, 반응은 반응 사이트를 포화시킬 수 있고, 또는 탄소 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않을 수 있다. 마찬가지로, 동작 512에서, 산소 소스 전구체가 ALD 툴 챔버 내에서 유동되고, 그 후에 동작 514에서 산소 소스 전구체가 ALD 툴 챔버로부터 퍼지된다. 일부 예에서, 산소 소스 전구체는 퍼지되기 전에 기판 상의 이용가능한 반응 사이트와 반응할 수 있다. 일부 예에서, 반응은 반응 사이트를 포화시킬 수 있고, 또는 산소 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않을 수 있다.
동작 514 후에, 동작 516에서, 추가의 사이클이 수행되어야 할지 여부의 결정이 행해진다. 그러한 경우, 또다른 사이클이 수행된다. 원하는 두께를 갖는 로우 k 게이트 스페이서 층을 퇴적하도록 임의의 수의 사이클이 수행될 수 있다.
도 22는 일부 실시예에 따라 도 21의 프로세스 흐름(500)에 따라 형성된 로우 k 게이트 스페이서 층(88)의 추가적인 세부사항을 예시하기 위한 도 17a의 중간 구조물의 일부의 단면도를 예시한다. 로우 k 게이트 스페이서 층(88)은 산소 농도(602), 질소 농도(604), 및 탄소 농도(606)를 갖는다. 로우 k 게이트 스페이서 층(88)에서의 산소 농도(602)는 로우 k 게이트 스페이서 층(88)에서의 질소 농도(604)보다 더 크고, 로우 k 게이트 스페이서 층(88)에서의 질소 농도(604)는 로우 k 게이트 스페이서 층(88)에서의 탄소 농도(606)보다 더 크다. 일부 예에서, 로우 k 게이트 스페이서 층(88)에서의 질소 농도(604)는 10 원자 퍼센트를 넘지 않고, 로우 k 게이트 스페이서 층(88)에서의 탄소 농도(606)는 5 원자 퍼센트를 넘지 않는다.
일부 예에서, 도 21의 프로세스 흐름(500)의 ALD 프로세스는 100 사이클과 같이, 50 사이클 내지 150 사이클 범위로 수행될 수 있다. 일부 예에서, 로우 k 게이트 스페이서 층(88)의 두께 T2(예컨대, 표면 개질 층(86)에 수직인 방향으로)은, 약 10 Å 내지 약 80 Å 범위, 예를 들어 약 40 Å일 수 있다. 로우 k 게이트 스페이서 층(88)의 두께 T2는, 교체 게이트 구조물의 측벽과 전도성 특징부(134)의 가장 가까운 표면 사이의 치수 D의 약 10 퍼센트 내지 약 40 퍼센트의 범위, 예를 들어 약 40 퍼센트일 수 있다. 다른 횟수의 사이클 및/또는 상이한 프로세스가 로우 k 게이트 스페이서 층(88)을 형성하도록 구현될 수 있고 그리고/또는 로우 k 게이트 스페이서 층(88)은 상이한 두께를 가질 수 있다.
도 23은 일부 실시예에 따라 게이트 스페이서(예컨대, 다층 게이트 스페이서)를 형성하기 위한 프로세스 흐름(700)이다. 동작 202에서, 선택적으로, 예를 들어 도 6a 및 도 6b에 관련하여 일반적으로 예시되고 설명된 바와 같이, 표면 개질 층이 디바이스 구조물 상에 형성된다. 동작 202는 앞서 설명되었다. 동작 202는 생략될 수 있다. 동작 702에서, H 작용기 전구체를 사용하는 프로세스를 사용하여 로우 k 게이트 스페이서 층이 형성된다. 로우 k 게이트 스페이서 층은 예를 들어, 만약 선택적으로 구현된다면 표면 개질 층 상에, 또는 디바이스 구조물 상에 형성될 수 있다. 일반적으로, 로우 k 게이트 스페이서 층의 형성은 도 6a 및 도 6b에 관련하여 예시되고 설명되어 있다. 동작 206에서, 로우 k 게이트 스페이서 층 및 만약 구현된다면 표면 개질 층은, 예를 들어 도 7a 및 도 7b에 관련하여 일반적으로 예시되고 설명된 바와 같이, 게이트 스페이서를 형성하도록 이방성 에칭된다.
도 24는 일부 실시예에 따라, 예를 들어 프로세스 흐름(700)의 동작 702에서, 로우 k 게이트 스페이서 층을 형성하기 위한 프로세스 흐름(800)이다. 프로세스 흐름(800)은 이 예에서 ALD 프로세스이다. 명백해질 대로, 프로세스 흐름(800)에 의해 형성된 로우 k 게이트 스페이서 층은 SiOC일 수 있다.
동작 802에서, 로우 k 게이트 스페이서 층을 형성하기 위한 전구체 유량이 결정된다. 전구체는 실리콘(Si) 및 탄소(C) 소스 전구체 가스(H 작용기를 포함함), 및 산소(O) 소스 전구체 가스를 포함한다. 일부 예에서, 실리콘 및 탄소 소스 전구체는 (SiCl3)2CH2 또는 또다른 전구체이고, 산소 소스 전구체는 스팀(H2O) 또는 또다른 전구체이다. 일부 예에서, 프로세스 흐름(800)의 ALD 프로세스는 질소를 포함하는 전구체를 포함하지 않는다. 도 25는 H 작용기를 갖는 실리콘 및 탄소 소스 전구체 가스에 대한 일반 화학적 구조(850) 및 (SiCl3)2CH2에 대한 특정 화학적 구조(852)를 예시한다. 일반 화학적 구조(850)는 2개의 실리콘 원자에 결합된 H 작용기 H-C-H를 포함하며, 이는 이어서 각자의 이탈기 Lg에 결합된다. 특정 화학적 구조(852)에서는, 이탈기 Lg는 3개의 염소 원자를 포함하며, 그리하여 각각의 실리콘 원자가 3개의 염소 원자에 결합된다.
도 24로 돌아가서, 동작 804 내지 810은 ALD 프로세스의 사이클을 예시한다. 사이클은 교대하는 유동(또는 펄스) 및 퍼지 동작을 포함하며, 각각의 전구체는 사이클 동안 적어도 한번 유동(또는 펄싱)되고 그 후에 퍼지된다. 동작 804에서, 기판(예컨대, 그 위에 디바이스 구조물이 예컨대 도 5a 및 도 5b에 예시된 바와 같이 형성됨)이 안으로 이송되는 ALD 툴 챔버 내에서 H 작용기를 갖는 실리콘 및 탄소 소스 전구체가 유동되고, 그 후에 동작 806에서, 실리콘 및 탄소 소스 전구체가 ALD 툴 챔버로부터 퍼지된다. 일부 예에서, 실리콘 및 탄소 소스 전구체는 퍼지되기 전에 기판 상의 이용가능한 반응 사이트와 반응할 수 있다. 일부 예에서, 반응은 반응 사이트를 포화시킬 수 있고, 또는 실리콘 및 탄소 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않을 수 있다. 마찬가지로, 동작 808에서, 산소 소스 전구체가 ALD 툴 챔버 내에서 유동되고, 그 후에 동작 810에서 산소 소스 전구체가 ALD 툴 챔버로부터 퍼지된다. 일부 예에서, 산소 소스 전구체는 퍼지되기 전에 기판 상의 이용가능한 반응 사이트와 반응할 수 있다. 일부 예에서, 반응은 반응 사이트를 포화시킬 수 있고, 또는 산소 소스 전구체는 기판 상의 이용가능한 일부 반응 사이트와 반응하지 않을 수 있다.
동작 810 후에, 동작 812에서, 추가의 사이클이 수행되어야 할지 여부의 결정이 행해진다(예컨대, 타겟 두께를 달성하기 위해 레시피에 대한 복수의 사이클이 수행되었는지 여부를 결정함으로써). 그러한 경우, 또다른 사이클이 수행된다. 원하는 두께를 갖는 로우 k 게이트 스페이서 층을 퇴적하도록 임의의 수의 사이클이 수행될 수 있다.
도 26은 일부 실시예에 따라 도 24의 프로세스 흐름(800)에 따라 형성된 로우 k 게이트 스페이서 층의 추가적인 세부사항을 예시하기 위한 도 17a의 중간 구조물의 일부의 단면도를 예시한다. 로우 k 게이트 스페이서 층(88)은 질소 농도(902)를 갖는다. 일부 예에서, 로우 k 게이트 스페이서 층(88)에서의 질소 농도(902)는 5 원자 퍼센트를 넘지 않는다.
일부 예에서, 도 24의 프로세스 흐름(800)의 ALD 프로세스는 70 사이클과 같이, 0 사이클 내지 150 사이클 범위로 수행될 수 있다. 일부 예에서, 로우 k 게이트 스페이서 층(88)의 두께 T3(예컨대, 표면 개질 층(86)에 수직인 방향으로)은, 약 0 Å 내지 약 80 Å 범위, 예를 들어 약 40 Å일 수 있다. 로우 k 게이트 스페이서 층(88)의 두께 T3은, 교체 게이트 구조물의 측벽과 전도성 특징부(134)의 가장 가까운 표면 사이의 치수 D의 약 0 퍼센트 내지 약 80 퍼센트의 범위, 예를 들어 약 40 퍼센트일 수 있다. 다른 횟수의 사이클 및/또는 상이한 프로세스가 로우 k 게이트 스페이서 층(88)을 형성하도록 구현될 수 있고 그리고/또는 로우 k 게이트 스페이서 층(88)은 상이한 두께를 가질 수 있다.
도 26은 로우 k CESL(96)의 두께 T4(예컨대, 로우 k 게이트 스페이서 층(88)에 수직인 방향으로)를 더 예시하며, 이는 약 40 Å 내지 약 100 Å 범위, 예를 들어 약 40 Å일 수 있다. 로우 k CESL(96)의 두께 T4는, 교체 게이트 구조물의 측벽과 전도성 특징부(134)의 가장 가까운 표면 사이의 치수 D의 약 40 퍼센트 내지 약 100 퍼센트의 범위, 예를 들어 약 50 퍼센트일 수 있다. 로우 k CESL(96)은 상이한 두께를 가질 수 있고, 표면 개질 층(86) 및 로우 k 게이트 스페이서 층(88) 중의 임의의 하나 이상과 함께 또는 임의의 이들 층 없이 구현될 수 있다.
일부 실시예는 이점을 달성할 수 있다. 상기 기재된 바와 같이 게이트 스페이서에 표면 개질 층을 구현하는 실시예에서, 표면 개질 층의 질소가 풍부한 부분은, 예를 들어 교체 게이트 프로세스에서 더미 게이트 스택을 제거하기 위한 에칭 프로세스에서, 게이트 스페이서의 다른 부분(예컨대, 로우 k 부분)을 보호할 수 있다. FinFET과 같은 반도체 디바이스에서 더 낮은 k 값을 달성하도록 다른 실시예가 구현될 수 있으며, 이는 디바이스의 저항-커패시턴스(RC) 지연 값을 낮춤으로써 디바이스의 성능을 개선할 수 있다. 다른 실시예에 의해 다른 이점이 달성될 수 있다.
실시예는 방법이다. 원자층 증착(ALD) 프로세스를 사용하여 유전체 층이 형성된다. 상기 유전체 층은 상기 유전체 층의 처음에 형성된 부분에서 상기 유전체 층의 나중에 형성된 부분으로의 방향으로 증가하는 산소 농도 구배를 갖는다. 상기 유전체 층은 상기 방향으로 감소하는 질소 농도 구배를 갖는다. 상기 ALD 프로세스는, 한 사이클 동안, 산소 유량으로 산소 소스 전구체를 유동시키고, 질소 유량으로 질소 소스 전구체를 유동시키는 단계; 및 상기 사이클을 복수 회 반복하는 단계를 포함한다. 상기 산소 유량은 상기 사이클을 복수 회 반복하는 단계 동안 증가하고, 상기 질소 유량은 상기 사이클을 복수 회 반복하는 단계 동안 감소한다.
또다른 실시예는 방법이다. 원자층 증착(ALD) 프로세스를 사용하여 로우 k 층이 형성된다. 상기 로우 k 층은 산소 농도, 제1 질소 농도, 및 탄소 농도를 갖는다. 상기 산소 농도는 상기 제1 질소 농도보다 더 크고, 상기 제1 질소 농도는 상기 탄소 농도보다 더 크다. 상기 ALD 프로세스는, 한 사이클 동안, R 작용기를 갖는 탄소 소스 전구체를 유동시키는 단계; 및 상기 사이클을 복수 회 반복하는 단계를 포함한다.
부가의 실시예는 방법이다. 원자층 증착(ALD) 프로세스를 사용하여 로우 k 층이 형성된다. 상기 ALD 프로세스는, 한 사이클 동안, H 작용기를 갖는 실리콘 및 탄소 소스 전구체를 유동시키는 단계; 및 상기 사이클을 복수 회 반복하는 단계를 포함한다.
또 부가의 실시예는 방법이다. 기판의 활성 영역 상에 게이트 구조물이 형성된다. 상기 게이트 구조물의 측벽을 따라 그리고 상기 활성 영역 상에 게이트 스페이서가 형성된다. 상기 활성 영역은 소스/드레인 영역을 포함하고, 상기 게이트 스페이서는 측방으로 상기 소스/드레인 영역과 상기 게이트 구조물 사이에 배치된다. 상기 게이트 스페이서의 측벽을 따라 그리고 상기 활성 영역의 소스/드레인 영역 위에 로우 k 콘택 에칭 정지 층이 컨포멀로(conformally) 형성된다. 상기 로우 k 콘택 에칭 정지 층은 제1 산소 농도 및 제1 질소 농도를 갖는다. 상기 제1 산소 농도는 상기 제1 질소 농도보다 더 크다.
또 부가의 실시예는 구조물이다. 상기 구조물은 기판 상의 활성 영역, 상기 활성 영역 위의 게이트 구조물, 및 상기 게이트 구조물의 측벽에 따르는 게이트 스페이서를 포함한다. 상기 활성 영역은 소스/드레인 영역을 포함한다. 상기 게이트 스페이서는 측방으로 상기 게이트 구조물과 상기 소스/드레인 영역 사이에 배치된다. 상기 게이트 스페이서는 상기 게이트 구조물의 측벽에 따르는 표면 개질 층 및 상기 표면 개질 층 상의 로우 k 층을 포함한다. 상기 표면 개질 층은 상기 게이트 구조물로부터 멀어지며 감소하는 제1 질소 농도를 갖는다.
또다른 실시예는 구조물이다. 상기 구조물은 기판 상의 활성 영역, 상기 활성 영역 위의 게이트 구조물, 및 상기 게이트 구조물의 측벽에 따르는 게이트 스페이서를 포함한다. 상기 활성 영역은 소스/드레인 영역을 포함한다. 상기 게이트 스페이서는 측방으로 상기 게이트 구조물과 상기 소스/드레인 영역 사이에 배치된다. 상기 게이트 스페이서는 제1 산소 농도, 제1 질소 농도 및 탄소 농도를 갖는 로우 k 층을 포함한다. 상기 제1 산소 농도는 상기 제1 질소 농도보다 더 크고, 상기 제1 질소 농도는 상기 탄소 농도보다 더 크다.
또다른 실시예는 구조물이다. 상기 구조물은 기판 상의 활성 영역, 상기 활성 영역 위의 게이트 구조물, 및 상기 게이트 구조물의 측벽에 따르는 게이트 스페이서를 포함한다. 상기 활성 영역은 소스/드레인 영역을 포함한다. 상기 게이트 스페이서는 측방으로 상기 게이트 구조물과 상기 소스/드레인 영역 사이에 배치된다. 상기 게이트 스페이서는 로우 k 층의 5 원자 퍼센트보다 더 작은 제1 질소 농도를 갖는 로우 k 층을 포함한다.
또다른 실시예는 구조물이다. 상기 구조물은 기판 상의 활성 영역, 상기 활성 영역 위의 게이트 구조물, 상기 게이트 구조물의 측벽에 따르는 게이트 스페이서, 및 로우 k 콘택 에칭 정지 층을 포함한다. 상기 활성 영역은 소스/드레인 영역을 포함한다. 상기 게이트 스페이서는 측방으로 상기 게이트 구조물과 상기 소스/드레인 영역 사이에 배치된다. 상기 로우 k 콘택 에칭 정지 층은 상기 게이트 스페이서의 측벽을 따라 있으며 상기 소스/드레인 영역 위에 측방으로 연장한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
원자층 증착(ALD; Atomic Layer Deposition) 프로세스를 사용하여 유전체 층을 형성하는 단계를 포함하고,
상기 유전체 층은 상기 유전체 층의 처음에 형성된 부분에서 상기 유전체 층의 나중에 형성된 부분으로의 방향으로 증가하는 산소 농도 구배를 가지며, 상기 유전체 층은 상기 방향으로 감소하는 질소 농도 구배를 갖고,
상기 ALD 프로세스는,
한 사이클 동안:
산소 유량으로 산소 소스 전구체를 유동시키고,
질소 유량으로 질소 소스 전구체를 유동시키는 단계; 및
상기 사이클을 복수 회 반복하는 단계
를 포함하고,
상기 산소 유량은 상기 사이클을 복수 회 반복하는 단계 동안 증가하고, 상기 질소 유량은 상기 사이클을 복수 회 반복하는 단계 동안 감소하는 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 유전체 층은 게이트 스택을 따라 형성되는 것인 방법.
실시예 3. 실시예 2에 있어서,
상기 유전체 층 상에 로우 k(low-k) 스페이서 층을 형성하는 단계; 및
상기 로우 k 스페이서 층 및 상기 유전체 층을 이방성 에칭하는 것을 포함하여 게이트 스페이서를 형성하는 단계를 더 포함하는 방법.
실시예 4. 실시예 1에 있어서, 상기 유전체 층의 처음에 형성된 부분은 질소가 풍부한(nitrogen-righ) 것인 방법.
실시예 5. 실시예 1에 있어서,
상기 ALD 프로세스는, 상기 사이클 동안:
실리콘 유량으로 실리콘 소스 전구체를 유동시키고,
탄소 유량으로 탄소 소스 전구체를 유동시키는 단계
를 더 포함하고,
상기 실리콘 유량 및 상기 탄소 유량은 상기 사이클을 복수 회 반복하는 단계 동안 일정한 것인 방법.
실시예 6. 실시예 5에 있어서,
상기 실리콘 소스 전구체는 Si2Cl6이고,
상기 탄소 소스 전구체는 C3H6이고,
상기 산소 소스 전구체는 O2이고,
상기 질소 소스 전구체는 NH3인 것인 방법.
실시예 7. 방법에 있어서,
원자층 증착(ALD) 프로세스를 사용하여 로우 k 층을 형성하는 단계를 포함하고,
상기 로우 k 층은 산소 농도, 제1 질소 농도, 및 탄소 농도를 가지며, 상기 산소 농도는 상기 제1 질소 농도보다 더 크고, 상기 제1 질소 농도는 상기 탄소 농도보다 더 크고,
상기 ALD 프로세스는,
한 사이클 동안, R 작용기를 갖는 탄소 소스 전구체를 유동시키는 단계; 및
상기 사이클을 복수 회 반복하는 단계
를 포함하는 것인 방법.
실시예 8. 실시예 7에 있어서,
상기 제1 질소 농도는 상기 로우 k 층의 10 원자 퍼센트보다 더 작고,
상기 탄소 농도는 상기 로우 k 층의 5 원자 퍼센트보다 더 작은 것인 방법.
실시예 9. 실시예 7에 있어서, 상기 로우 k 층은 게이트 스택의 측벽을 따라 형성되고, 상기 방법은, 상기 로우 k 층을 이방성 에칭하는 것을 포함하여 상기 게이트 스택의 측벽을 따라 게이트 스페이서를 형성하는 단계를 더 포함하는 방법.
실시예 10. 실시예 9에 있어서, 상기 게이트 스택의 측벽을 따라 표면 개질(surface modification) 층을 형성하는 단계를 더 포함하고, 상기 로우 k 층은 상기 표면 개질 층 상에 형성되며, 상기 표면 개질 층은 상기 게이트 스택과 상기 로우 k 층 사이에 배치되고, 상기 표면 개질 층 내의 제2 질소 농도는 상기 게이트 스택에서 상기 로우 k 층으로의 방향으로 증가하고, 상기 게이트 스페이서를 형성하는 단계는 상기 표면 개질 층을 이방성 에칭하는 단계를 더 포함하며, 상기 게이트 스페이서는 상기 로우 k 층 및 상기 표면 개질 층의 각자의 부분을 포함하는 것인 방법.
실시예 11. 실시예 7에 있어서,
상기 ALD 프로세스는, 상기 사이클 동안:
실리콘 소스 전구체를 유동시키고,
산소 소스 전구체를 유동시키는 단계
를 더 포함하는 것인 방법.
실시예 12. 실시예 11에 있어서,
상기 실리콘 소스 전구체는 Si2Cl6이고,
상기 탄소 소스 전구체는 C6H15N이고,
상기 산소 소스 전구체는 O2인 것인 방법.
실시예 13. 방법에 있어서,
원자층 증착(ALD) 프로세스를 사용하여 로우 k 층을 형성하는 단계를 포함하고,
상기 ALD 프로세스는,
한 사이클 동안, H 작용기를 갖는 실리콘 및 탄소 소스 전구체를 유동시키는 단계; 및
상기 사이클을 복수 회 반복하는 단계
를 포함하는 것인 방법.
실시예 14. 실시예 13에 있어서, 상기 로우 k 층은 상기 로우 k 층의 5 원자 퍼센트보다 더 작은 질소 농도를 갖는 것인 방법.
실시예 15. 실시예 13에 있어서, 상기 ALD 프로세스는 질소를 포함하는 전구체를 포함하지 않는 것인 방법.
실시예 16. 실시예 13에 있어서, 상기 실리콘 및 탄소 소스 전구체는 실리콘 원자 및 이탈기를 포함하는 것인 방법.
실시예 17. 실시예 13에 있어서, 상기 로우 k 층은 게이트 스택의 측벽을 따라 형성되며, 상기 방법은, 상기 로우 k 층을 이방성 에칭하는 것을 포함하여 상기 게이트 스택의 측벽을 따라 게이트 스페이서를 형성하는 단계를 더 포함하는 방법.
실시예 18. 실시예 17에 있어서, 상기 게이트 스택의 측벽을 따라 표면 개질 층을 형성하는 단계를 더 포함하고, 상기 로우 k 층은 상기 표면 개질 층 상에 형성되며, 상기 표면 개질 층은 상기 게이트 스택과 상기 로우 k 층 사이에 배치되고, 상기 표면 개질 층 내의 질소 농도는 상기 게이트 스택에서 상기 로우 k 층으로의 방향으로 증가하고, 상기 게이트 스페이서를 형성하는 단계는 상기 표면 개질 층을 이방성 에칭하는 단계를 더 포함하며, 상기 게이트 스페이서는 상기 로우 k 층 및 상기 표면 개질 층의 각자의 부분을 포함하는 것인 방법.
실시예 19. 실시예 13에 있어서, 상기 ALD 프로세스는, 상기 사이클 동안, 산소 소스 전구체를 유동시키는 단계를 더 포함하는 것인 방법.
실시예 20. 실시예 19에 있어서,
상기 실리콘 및 탄소 소스 전구체는 (SiCl3)2CH2이고,
상기 산소 소스 전구체는 H2O인 것인 방법.

Claims (10)

  1. 방법에 있어서,
    원자층 증착(ALD; Atomic Layer Deposition) 프로세스를 사용하여 유전체 층을 형성하는 단계를 포함하고,
    상기 유전체 층은 상기 유전체 층의 처음에 형성된 부분에서 상기 유전체 층의 나중에 형성된 부분으로의 방향으로 증가하는 산소 농도 구배를 가지며, 상기 유전체 층은 상기 방향으로 감소하는 질소 농도 구배를 갖고, 상기 유전체 층은 게이트 스택을 따라 형성되고, 상기 유전체 층에서의 질소 농도 구배는 상기 게이트 스택에 가까운 부분에서 상기 게이트 스택으로부터 먼 부분으로의 방향으로 감소하고,
    상기 ALD 프로세스는,
    한 사이클 동안:
    산소 유량으로 산소 소스 전구체를 유동시키고,
    질소 유량으로 질소 소스 전구체를 유동시키는 단계; 및
    상기 사이클을 복수 회 반복하는 단계
    를 포함하고,
    상기 산소 유량은 상기 사이클을 복수 회 반복하는 단계 동안 증가하고, 상기 질소 유량은 상기 사이클을 복수 회 반복하는 단계 동안 감소하는 것인 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 유전체 층 상에 로우 k(low-k) 스페이서 층을 형성하는 단계; 및
    상기 로우 k 스페이서 층 및 상기 유전체 층을 이방성 에칭하는 것을 포함하여 게이트 스페이서를 형성하는 단계를 더 포함하는 방법.
  4. 청구항 1에 있어서, 상기 유전체 층의 처음에 형성된 부분은 질소가 풍부한(nitrogen-rich) 것인 방법.
  5. 청구항 1에 있어서,
    상기 ALD 프로세스는, 상기 사이클 동안:
    실리콘 유량으로 실리콘 소스 전구체를 유동시키고,
    탄소 유량으로 탄소 소스 전구체를 유동시키는 단계
    를 더 포함하고,
    상기 실리콘 유량 및 상기 탄소 유량은 상기 사이클을 복수 회 반복하는 단계 동안 일정한 것인 방법.
  6. 청구항 5에 있어서,
    상기 실리콘 소스 전구체는 Si2Cl6이고,
    상기 탄소 소스 전구체는 C3H6이고,
    상기 산소 소스 전구체는 O2이고,
    상기 질소 소스 전구체는 NH3인 것인 방법.
  7. 방법에 있어서,
    게이트 스택의 측벽을 따라 표면 개질(surface modification) 층을 형성하는 단계; 및
    원자층 증착(ALD) 프로세스를 사용하여 상기 표면 개질 층 상에 로우 k 층을 형성하는 단계를 포함하고,
    상기 로우 k 층은 산소 농도, 제1 질소 농도, 및 탄소 농도를 가지며, 상기 산소 농도는 상기 제1 질소 농도보다 더 크고, 상기 제1 질소 농도는 상기 탄소 농도보다 더 크고,
    상기 ALD 프로세스는,
    한 사이클 동안, 탄소 소스 전구체를 유동시키는 단계; 및
    상기 사이클을 복수 회 반복하는 단계
    를 포함하고,
    상기 표면 개질 층 내의 제2 질소 농도는 상기 게이트 스택에서 상기 로우 k 층으로의 방향으로 증가하는 것인 방법.
  8. 청구항 7에 있어서, 상기 로우 k 층은 상기 게이트 스택의 측벽을 따라 형성되고, 상기 방법은, 상기 로우 k 층을 이방성 에칭하는 것을 포함하여 상기 게이트 스택의 측벽을 따라 게이트 스페이서를 형성하는 단계를 더 포함하는 것인 방법.
  9. 청구항 8에 있어서,
    상기 표면 개질 층은 상기 게이트 스택과 상기 로우 k 층 사이에 배치되고, 상기 게이트 스페이서를 형성하는 단계는 상기 표면 개질 층을 이방성 에칭하는 단계를 더 포함하며, 상기 게이트 스페이서는 상기 로우 k 층 및 상기 표면 개질 층의 각자의 부분을 포함하는 것인 방법.
  10. 방법에 있어서,
    게이트 스택의 측벽을 따라 표면 개질(surface modification) 층을 형성하는 단계; 및
    원자층 증착(ALD) 프로세스를 사용하여 상기 표면 개질 층 상에 로우 k 층을 형성하는 단계를 포함하고,
    상기 ALD 프로세스는,
    한 사이클 동안, H 작용기를 갖는 실리콘 및 탄소 소스 전구체를 유동시키는 단계; 및
    상기 사이클을 복수 회 반복하는 단계
    를 포함하고,
    상기 표면 개질 층 내의 질소 농도는 상기 게이트 스택에서 상기 로우 k 층으로의 방향으로 증가하는 것인 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018110837A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Prozesse zur Bildung von Merkmalen mit einem niedrigen K-Wert und dadurch gebildete Aufbauten
US10872762B2 (en) * 2017-11-08 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming silicon oxide layer and semiconductor structure
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
JP6811202B2 (ja) * 2018-04-17 2021-01-13 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
US11462397B2 (en) 2019-07-31 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US11296209B2 (en) * 2019-08-27 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. RF switch device with a sidewall spacer having a low dielectric constant
CN112582347A (zh) 2019-09-27 2021-03-30 台湾积体电路制造股份有限公司 半导体装置的形成方法
US11581226B2 (en) * 2019-09-27 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable epitaxy structures and method of forming the same
DE102020120634A1 (de) * 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11757020B2 (en) 2020-01-31 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
TWI786548B (zh) * 2020-02-27 2022-12-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US11289585B2 (en) * 2020-02-27 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of formation
US20230008496A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US20230360906A1 (en) * 2022-05-05 2023-11-09 Applied Materials, Inc. Silicon-and-carbon-containing materials with low dielectric constants

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252503A1 (en) * 2013-03-11 2014-09-11 International Business Machines Corporation Multi-plasma nitridation process for a gate dielectric

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4059183B2 (ja) 2003-10-07 2008-03-12 ソニー株式会社 絶縁体薄膜の製造方法
CN100590805C (zh) 2007-06-22 2010-02-17 中芯国际集成电路制造(上海)有限公司 原子层沉积方法以及形成的半导体器件
TW201224190A (en) 2010-10-06 2012-06-16 Applied Materials Inc Atomic layer deposition of photoresist materials and hard mask precursors
JP5806612B2 (ja) * 2011-12-27 2015-11-10 東京エレクトロン株式会社 シリコン酸炭窒化膜の形成方法
CN103866268B (zh) * 2012-12-11 2018-07-13 中国科学院微电子研究所 基于氮的施主-受主共掺氧化锌薄膜的制备方法
US9064857B2 (en) 2012-12-19 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. N metal for FinFET
TW201435132A (zh) * 2013-02-22 2014-09-16 Applied Materials Inc 包含ＳｉＯＣ的膜的催化性原子層沉積
US9703011B2 (en) * 2013-05-07 2017-07-11 Corning Incorporated Scratch-resistant articles with a gradient layer
JP6154215B2 (ja) * 2013-06-28 2017-06-28 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
KR20160053001A (ko) * 2014-10-30 2016-05-13 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
US9287403B1 (en) * 2014-12-05 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
US10312075B2 (en) 2015-09-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Treatment system and method
US9633838B2 (en) * 2015-12-28 2017-04-25 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Vapor deposition of silicon-containing films using penta-substituted disilanes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252503A1 (en) * 2013-03-11 2014-09-11 International Business Machines Corporation Multi-plasma nitridation process for a gate dielectric

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