JP2008306184A - キャパシタレスdram及びその製造方法 - Google Patents
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Abstract
【解決手段】ソース、ドレイン及びチャンネルを含む基板と、基板のチャンネル上に形成されたゲートと、チャンネル下に備えられたホール保存ユニットと、を備えることを特徴とするキャパシタレスDRAMである。基板は、絶縁層と、絶縁層上に形成されたソース、ドレイン及びチャンネルを含む半導体層とで形成される。ホール保存ユニットは、他の半導体層と、他の半導体層内に存在するホール保存体と、を備える。
【選択図】図2
Description
)ほどと、図4のΔI1よりはるかに大きいということが分かる。これは、本発明の
キャパシタレスDRAMのセンシングマージンが従来のキャパシタレスDRAMのそれよりはるかに大きいことを意味する。
25 酸化物層
35 第2シリコン層
35a ソース
35b ドレイン
35c チャンネルボディ
40 ホール保存ユニット
45 ゲート絶縁層
55 ゲート導電層
65 第3シリコン層
75 ホール保存体
200 基板
210 ゲート
C1 チャンネル領域
Claims (46)
- ソース、ドレイン及びチャンネルを含む基板と、
前記基板の前記チャンネル上に形成されたゲートと、
前記チャンネル下に備えられたホール保存ユニットと、を備えることを特徴とするキャパシタレスDRAM。 - 前記基板は、
絶縁層と、
前記絶縁層上に形成された前記ソース、前記ドレイン及び前記チャンネルを含む半導体層と、で形成されたことを特徴とする請求項1に記載のキャパシタレスDRAM。 - 前記ホール保存ユニットは、
他の半導体層と、
前記他の半導体層内に存在するホール保存体と、を備えることを特徴とする請求項2に記載のキャパシタレスDRAM。 - 前記他の半導体層は、p型半導体層であることを特徴とする請求項3に記載のキャパシタレスDRAM。
- 前記ホール保存体の価電子帯は、前記半導体層の価電子帯より高いことを特徴とする請求項3に記載のキャパシタレスDRAM。
- 前記ホール保存体の価電子帯は、前記他の半導体層の価電子帯より高いことを特徴とする請求項3に記載のキャパシタレスDRAM。
- 前記ホール保存ユニットは、
前記ソースと前記ドレインとの間の前記半導体層の下層部に形成され、前記ソース及びドレインと離隔されたホール保存体であることを特徴とする請求項2に記載のキャパシタレスDRAM。 - 前記ホール保存体の価電子帯は、前記半導体層の価電子帯より高いことを特徴とする請求項7に記載のキャパシタレスDRAM。
- 前記ホール保存体は、前記ソース及び前記ドレインと離隔されたことを特徴とする請求項3に記載のキャパシタレスDRAM。
- 前記ホール保存体は、半導体物質及び金属物質のうち少なくとも何れか一つを含むことを特徴とする請求項5に記載のキャパシタレスDRAM。
- 前記ホール保存体は、半導体物質及び金属物質のうち少なくとも何れか一つを含むことを特徴とする請求項6に記載のキャパシタレスDRAM。
- 前記ホール保存体は、半導体物質及び金属物質のうち少なくとも何れか一つを含むことを特徴とする請求項8に記載のキャパシタレスDRAM。
- 前記半導体層は、Si層であり、前記半導体物質は、Ge、Si−Ge、Al−Sb及びGa−Sbのうち何れか一つであることを特徴とする請求項10に記載のキャパシタレスDRAM。
- 前記半導体層は、Si層であり、前記半導体物質は、Ge、Si−Ge、Al−Sb及びGa−Sbのうち何れか一つであることを特徴とする請求項11に記載のキャパシタレスDRAM。
- 前記半導体層は、Si層であり、前記半導体物質は、Ge、Si−Ge、Al−Sb及びGa−Sbのうち何れか一つであることを特徴とする請求項12に記載のキャパシタレスDRAM。
- 前記基板は、SOI基板であることを特徴とする請求項1に記載のキャパシタレスDRAM。
- 前記半導体層の前記ソースと前記ドレインとの間の領域は、完全空乏された領域または部分空乏された領域であることを特徴とする請求項2に記載のキャパシタレスDRAM。
- 前記ホール保存ユニットは、半導体層及び前記半導体層内に形成されたホール保存体を含むことを特徴とする請求項1に記載のキャパシタレスDRAM。
- 前記ホール保存体は、層構造であることを特徴とする請求項3、8及び18に記載のキャパシタレスDRAM。
- 前記ホール保存体は、量子点を含むことを特徴とする請求項3、7及び18に記載のキャパシタレスDRAM。
- 絶縁層及び半導体層が順次に積層された構造の基板を設ける工程と、
前記半導体層の下層部に、前記絶縁層と接触され、離隔された二酸化領域を形成する工程と、
前記酸化領域の間の前記半導体層に不純物をイオン注入して、ホール保存体を形成する工程と、
前記ホール保存体に対応する前記半導体層の領域上にゲートを形成する工程と、
前記ゲート両側の前記酸化領域上の前記半導体層の領域に、ソース及びドレインを形成する工程と、を含むことを特徴とするキャパシタレスDRAMの製造方法。 - 前記基板は、SOI基板であることを特徴とする請求項21に記載のキャパシタレスDRAMの製造方法。
- 前記ホール保存体は、前記酸化された二つの領域間の前記半導体層内に埋め込まれていることを特徴とする請求項21に記載のキャパシタレスDRAMの製造方法。
- 前記ホール保存体の価電子帯は、前記半導体層の価電子帯より高いことを特徴とする請求項21に記載のキャパシタレスDRAMの製造方法。
- 前記ホール保存体を形成するために、前記半導体層内にイオン注入する前記不純物は、Geであることを特徴とする請求項21に記載のキャパシタレスDRAMの製造方法。
- 前記酸化領域を形成する工程と前記ホール保存体を形成する工程との間に、前記酸化領域の間の前記半導体層内にp型不純物をイオン注入する工程をさらに含むことを特徴とする請求項21に記載のキャパシタレスDRAMの製造方法。
- 前記基板を設ける工程と前記酸化領域を形成する工程との間に、前記酸化領域の間の前記半導体層内にp型不純物をイオン注入する工程をさらに含むことを特徴とする請求項21に記載のキャパシタレスDRAMの製造方法。
- 前記ホール保存体は、前記p型不純物がイオン注入された前記半導体層内に埋め込まれていることを特徴とする請求項26または27に記載のキャパシタレスDRAMの製造方法。
- 第1半導体層、ホール保存層及び第2半導体層が順次に積層された構造物を設ける工程と、
前記構造物上にゲート用マスク層を形成する工程と、
前記マスク層の両側の前記第2半導体層及び前記ホール保存層をエッチングし、前記第1半導体層の一部を所定厚さにエッチングする工程と、
前記マスク層を除去する工程と、
前記エッチングされた第1半導体層上に、前記ホール保存層及び前記第2半導体層を覆う絶縁層を形成する工程と、
前記絶縁層が形成された結果物を裏返す工程と、
前記ホール保存層に対応する前記第1半導体層の領域上にゲートを形成する工程と、
前記ゲートの両側の前記第1半導体層にソース及びドレインを形成する工程と、を含むことを特徴とするキャパシタレスDRAMの製造方法。 - 前記ホール保存層の価電子帯は、前記第1及び第2半導体層の価電子帯より高いことを特徴とする請求項29に記載のキャパシタレスDRAMの製造方法。
- 前記第1及び第2半導体層は、Si層であることを特徴とする請求項29に記載のキャパシタレスDRAMの製造方法。
- 前記ホール保存層は、半導体物質層または金属物質層であることを特徴とする請求項29に記載のキャパシタレスDRAMの製造方法。
- 前記ホール保存層は、Ge層、Si−Ge層、Al−Sb層及びGa−Sb層のうち何れか一つであることを特徴とする請求項32に記載のキャパシタレスDRAMの製造方法。
- 前記積層構造物を裏返す工程と前記ゲートを形成する工程との間に、前記第1半導体層の上面を所定の厚さまでエッチングする工程をさらに含むことを特徴とする請求項29に記載のキャパシタレスDRAMの製造方法。
- 絶縁層及び半導体層が順次に積層された構造を含む基板を設ける工程と、
前記半導体層の一部上にホール保存体を形成する工程と、
前記半導体層上に前記ホール保存体を覆う他の半導体層を形成する工程と、
前記ホール保存体の上部の前記他の半導体層上にゲートを形成する工程と、
前記ゲートの両側の前記他の半導体層内にソース及びドレインを形成する工程と、を含むことを特徴とするキャパシタレスDRAMの製造方法。 - 前記基板は、SOI基板であることを特徴とする請求項35に記載のキャパシタレスDRAMの製造方法。
- 前記基板を設ける工程と前記ホール保存体を形成する工程との間に、一部厚さの前記半導体層をエッチングする工程をさらに含むことを特徴とする請求項35に記載のキャパシタレスDRAMの製造方法。
- 前記半導体層と前記他の半導体層とは、同じ物質であることを特徴とする請求項35に記載のキャパシタレスDRAMの製造方法。
- 前記ホール保存体の価電子帯は、前記半導体層及び前記他の半導体層の価電子帯より高いことを特徴とする請求項35に記載のキャパシタレスDRAMの製造方法。
- 前記ホール保存体は、半導体物質及び金属物質のうち、少なくとも何れか一つを含むことを特徴とする請求項39に記載のキャパシタレスDRAMの製造方法。
- 前記半導体層は、Si層であり、前記半導体物質は、Ge、Si−Ge、Al−Sb及びGa−Sbのうち何れか一つであることを特徴とする請求項40に記載のキャパシタレスDRAMの製造方法。
- 前記他の半導体層を形成する工程と前記ゲートを形成する工程との間に、前記ホール保存体の両側の前記半導体層の一部を酸化させる工程をさらに含むことを特徴とする請求項35に記載のキャパシタレスDRAMの製造方法。
- 前記半導体層の酸化された部分に接触される、前記他の半導体層の下層部を酸化させることを特徴とする請求項42に記載のキャパシタレスDRAMの製造方法。
- 前記ホール保存体は、複数の量子点を含むことを特徴とする請求項35に記載のキャパシタレスDRAMの製造方法。
- 前記酸化させる工程と前記ゲート形成工程との間に、前記ホール保存体が存在する前記半導体層及び前記他の半導体層領域に、p型不純物を注入することを特徴とする請求項42に記載のキャパシタレスDRAMの製造方法。
- 前記酸化させる工程と前記ゲート形成工程との間に、前記ホール保存体が存在する前記半導体層及び前記他の半導体層領域に、p型不純物を注入することを特徴とする請求項43に記載のキャパシタレスDRAMの製造方法。
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