CN1263154C - 半导体存储器及其制造方法 - Google Patents

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Abstract

半导体存储器具备：绝缘膜上形成的半导体层；和多个由第1和第2晶体管串联连接构成的存储单元矩阵状配置形成的存储单元阵列，上述存储单元的一侧连接到位线上，另一侧施加有基准电位。其制造方法包括：在半导体衬底上边叠层氧化层和硅有源层；形成把上述硅有源层隔离成各个元件形成区的元件隔离区，与上述硅有源层大体位于同一平面；在上述硅有源层上边邻近形成成对的2个晶体管栅电极；以上述栅电极为掩模，向扩散层形成区注入规定的离子；通过用热处理工序激活注入的离子，形成成对的晶体管；以及形成分别与一侧和另一侧栅电极连接的第1和第2栅极布线。

Description

半导体存储器及其制造方法
技术领域
本发明是关于一种半导体存储器，特别是，关于采用在绝缘膜上形成的SOI(绝缘体基硅)元件的MIS型半导体存储器。
背景技术
在采用金属-绝缘体-半导体(MIS)型半导体元件的存储器LSI方面，元件集成度的提高和随之存储容量的增加是改善性能的重要项目。从来，集成度的提高都是通过缩小其元件尺寸而达成的。
众所周知，作为存储器LSI有SRAM(Static Random AccessMemory：静态随机存取存储器)和DRAM(Dynamic RandomAccess Memory：动态随机存取存储器)，在DRAM方面，通过用于保持电荷的1个电容器和控制电荷注入和放出的1个晶体管的组合，形成1个存储单元。因为，DRAM中，不需要象SRAM那样的交叉连接的晶体管，能够缩小存储器尺寸，所以适合于高集成化，实际上，DRAM是可以走向高集成度化的一条途径。
但是，与晶体管的小型化相比，电容器的小型化是困难的，随着LSI的集成度提高，相对地增加需要较大面积的电容器的占有面积，形成保证确实动作的电容器容量将变得困难起来。另一方面，因为另外需要电容器制造工序，导致制造方法复杂化，引起制造周期长、成本增加、合格率(成品率)降低。
为了解决存在这种电容器而带来的问题，提出了各种方案。作为其中之一，大家都知道，采用在绝缘膜上形成元件的SOI构造的存储单元。这是基于利用局部耗尽型的SOI元件，采用在处于其浮置状态的体区中与存储数据对应积累或放出电荷的办法，使元件的阈值电压变动，读出时通过检测该阈值识别数据的这种原理。
图13中示出利用这种SOI元件的存储单元100的基本电路图。将局部耗尽型晶体管Tr的栅极连到字线WL1，源、漏的一方连到位线BL，另一方连到Vss。
以下说明该存储单元的动作。另外，在这里，表示采用n沟道型MOSFET(nMOS)的例子。
首先，当向处于浮置状态的体区进行数据的写入时，把栅电极的字线WL设定为高电位(高)状态，例如Vcc，位线BL如果为高状态，例如同样为Vcc，只要沟道电流流动，就发生碰撞电离，体区积累空穴。并且，在连接位线的扩散层与体区之间存在的pn结受到反向偏置，因此发生反向漏电流，其结果，体区电位上升，元件阈值电压下降。该状态变成例如数据“1”的写入。
另一方面，如果把字线设定为高状态，例如Vcc，位线设定为低电位状态，例如-Vcc的话，存在于连接位线的扩散层与体区之间的pn结受正向偏压。因此，存在于体区的空穴流入位线侧，使体区的空穴浓度降低。其结果，体区电位下降，元件阈值电压上升。该状态变成数据“0”的写入。
这样，可以使局部耗尽晶体管的阈值变化对应于所存储的数据。
按照这样的办法，在现有的专用面积上不使用以往有问题的电容器，而能作成只用1个晶体管的1个存储单元，达成高集成度化、制造方法的简化和成本的降低等。
但是，采用这样的构成时，为了进行数据“0”的写入，对位线施加-vcc时，也打算流动沟道电流，会发生有效地抽出体区的空穴将变得困难，数据“0”的写入费时间，或发生写入变成不稳定的问题。
发明内容
按照本发明的一个实施例，提供了一种半导体存储器，包括：在绝缘膜上形成的半导体层；和具有多个矩阵状配置的存储单元的存储单元阵列，所述各存储单元由上述半导体层内形成的、串联连接的第1和第2晶体管构成，上述各存储单元的一侧连接到位线上，而另一侧施加有基准电位；其中，上述第1和第2晶体管为MIS型局部耗尽晶体管，以及上述第1和第2晶体管是同一导电类型，上述第1晶体管的栅极上连接第1字线，上述第2晶体管的栅极上连接与上述第1字线成对的反逻辑的第2字线。
在本发明提供的上述半导体存储器中，上述第1和第2晶体管分别形成在第1和第2晶体管体区内，通过控制向选出的一个存储单元的晶体管体区注入电荷，或从该晶体管体区放出电荷来控制一个所述晶体管的阈值，从而进行数据的存储，以及向上述局部耗尽的晶体管的体区的电荷注入通过随沟道电流流动而发生的碰撞电离来进行。
本发明还提供一种半导体存储器的制造方法，包括：在半导体衬底上边叠层氧化层和硅有源层；形成把上述硅有源层隔离成各个元件形成区的元件隔离区，与上述硅有源层大体位于同一平面；通过淀积栅电极材料并图形化，在上述硅有源层上边邻近形成成对的2个晶体管栅电极；以上述栅电极为离子注入掩模，向扩散层形成区注入规定的离子；通过用热处理工序激活注入的离子，形成上述成对的晶体管；以及上述成对的晶体管之中，形成与一侧栅电极连接的第1栅极布线和与另一侧栅电极连接的第2栅极布线。
附图说明
图1是表示使用于本发明半导体存储器存储单元的一个实施例的基本概念的典型图。
图2是表示使用多个图1中所示存储单元形成存储单元阵列状态的概略连接图。
图3是表示使用多个图1中所示存储单元形成存储单元阵列状态的概略连接图。
图4是给选定的存储单元写入数据“1”时的动作定时图。
图5是给选定的存储单元写入数据“0”时的动作定时图。
图6是表示因存储数据的内容不同，数据读出时漏电流变化的曲线图。
图7是表示写入数据“1”时读出动作波形的定时图。
图8是表示写入数据“0”时读出动作波形的定时图。
图9A-9D是制造图1中所示半导体存储器的本发明制造方法的一个实施例工序的剖面图。
图10是用图9A-9D工序形成的元件平面图。
图11A-11F是说明本发明半导体存储器制造方法的其它实施例工序的元件剖面图。
图12是用图11A-11F工序形成的元件平面图。
图13是表示现有采用SOI元件的存储单元基本构成的电路图。
具体实施方式
以下，边参照附图，边详细说明本发明的实施例。
图1是表示使用于本发明半导体存储器一个实施方案的存储单元10的基本概念典型图。
参照图1，存储单元是在绝缘膜上边形成的半导体层(SOI)中形成的2个n沟道型局部耗尽MOSFET(nMOS)的晶体管Tr1和晶体管Tr2串联连接而成，其中晶体管Tr1的一侧扩散层连到位线BL，另一侧扩散层连接晶体管Tr2的一侧扩散层，晶体管Tr2的另一侧扩散层连到表示接地的电源Vss。晶体管Tr1的另一侧与晶体管Tr2一侧的结点成为浮置状态，把该结点称为结点f。
并且，在晶体管Tr1的栅极上，连接有作为存储单元选择信号线的第1字线WL，晶体管Tr2的栅极上，连接着作为与第1字线反逻辑的选择信号线的第2字线/WL。
图2和图3的概略连接图中，示出使用多个图1所示存储单元10形成存储单元阵列的方式。
图2中，矩阵状配置图1所示的存储单元10，存储单元间纵向交互配置字线WL和字线/WL并与各存储单元10的栅电极连接，存储单元10间横向交互通过位线BL和接地电源电位Vss，并连接存储单元10的各端子。在这样的配置方面，属于邻接列的存储单元10成为互相变成镜像关系的位置关系。并且，采用使之能够完全独立选择各字线WL和字线/WL的办法，能容易地选择存储单元列。
图3中，存储单元10的配置等虽然与图2时同样，但是字线WL和字线/WL成对，采用倒相器INV使字线WL的信号电平反相的信号供给与其成对的字线/WL的办法，获得互补的关系。
接着，详细说明使用上述这种局部耗尽型SOI的存储单元的动作。这里如图1所示，表示采用2个nMOS形成一个存储单元10时的动作实施例，不特别限定位线和字线的电位，只是把低电位(低)电平设定为例如Vss、高电位(高)电平设定为例如Vcc来说明。
首先，存储单元在非选择的场合，第1字线成为低电位，晶体管Tr1变成关断状态，第2字线为高电位，晶体管Tr2处于接通状态。所以，在晶体管Tr1和晶体管Tr2共同的结点f呈现Vss电位。
图4是表示给选定的存储单元10写入数据“1”时的动作定时图。首先在时刻t1，使第1字线WL从Vss变成Vcc，同时使第2字线/WL从Vcc变向Vss。因此，晶体管Tr1变成接通，晶体管Tr2变成关断。这时，因字线与晶体管Tr1体区间的电容耦合，晶体管Tr1的体电位Vbody1上升。
其次，在比时刻t1稍晚的时刻t2，使位线BL从Vss向Vcc变化。这时，由于连接位线的扩散层与体区间存在的pn结的电容耦合，晶体管Tr1的体电位上升。此时，通常进行使位线BL预充电到任意电位，在本实施例中也可以应用。另外，不限定该预充电电位，而且可以采用不会引起动作问题的限定的任意电位。随着该位线BL的电位变化，在晶体管Tr1内流动沟道电流。与该沟道电流对应，发生碰撞电离，空穴流入体区，使体电位徐徐上升。这时，在与位线BL连接的扩散层与体区之间存在的pn结成为反向偏置状态，由于流过反向漏电流，进而向体区注入空穴。结果，结点f的电位逐渐接近Vcc，达到后维持Vcc。另外，在第1和第2字线的电位变化前位线BL变化时，同样的沟道电流流入晶体管Tr1，发生同样的碰撞电离，晶体管Tr1的体电位上升。
接着，在时刻t3，使位线BL从例如Vcc变成例如Vss。这时，由于上述的pn结电容耦合，体电位瞬时下降，向晶体管Tr1流入沟道电流，发生与其对应的碰撞电离，使空穴流入体区，进而维持晶体管Tr1的体电位。另外，结点f的电位逐渐接近Vss。
然后，在时刻t4，随着第1字线WL从Vss向例如Vcc，第2字线/WL从Vss向Vcc变化，数据写入动作结束。即使这时，也因为上述的电容耦合，使体电位从Vcc稍稍降低。
另外，也可以在位线BL的电位变化前进行第1和第2字线的电位变化，但是此时，为了不发生碰撞电离，如上所述，使位线预先改变的办法是理想的。
图5是表示给选定的存储单元10写入数据“0”时的动作定时图。
首先，与数据“1”写入时同样，在时刻t11，使第1字线WL从Vss变成Vcc，同时使第2字线/WL从Vcc向Vss变化。因此，晶体管Tr1变成接通状态，晶体管Tr2变成关断状态。这时，因第1字线与晶体管Tr1体区间的电容耦合，晶体管Tr1的体电位Vbody1上升。
为了实现与位线的低电位对应的电位，需要充分地抽出晶体管Tr1体区内的空穴。所以，在时刻t2，使位线BL从Vss向预充电电位-Vcc变化。由于连接位线BL的扩散层与体区间存在的pn结的电容耦合，晶体管Tr1的体电位下降。另外，该预充电电位可以是任意的电位，在本实施例中也可以使用其它电位。
随着该位线的电位变化，使在晶体管Tr1的体区与连接位线BL的扩散层的结点f间存在的pn结正向偏置，因而吐出体区内的空穴，晶体管Tr1的体电位Vbody1进一步下降。同时，结点f的电位逐渐接近-Vcc。另外，因为晶体管Tr2的状态是关断状态，结点f成为浮置的状态，沟道电流几乎不流到晶体管Tr1，有效地抽出体区的空穴，可以稳定地写入低电位。
然后，在时刻t13，如果使字线WL向Vss，使字线/WL变成Vcc，晶体管Tr1的体电位Vbody1下降。而且，在之后不久的时刻t14，由于使位线从-Vcc变化到例如Vss，数据的写入动作结束。
此时，也因为上述的电容耦合，使体电位Vbody1上升。
另外，如图4中说明的那样，当把位线的电压设定为例如-1V的时候，与体区之间的pn结是正向偏置，因而瞬时体电位可能变化到约-0.5V，达到提高写入数据“0”时的容限。
以上的写入动作例中，表示使第1字线和第2字线同步，分别给出互补电位的例子，然而也可以非同步控制各字线上的电位变化。
接着，说明有关数据读出。为了读出数据，基于存入数据的晶体管Tr1的元件阈值电压之差，使用例如电流读出型的读出放大器，通过检测电流值之差来进行。
图6是表示按照存入数据的内容，数据读出时漏电流变化的曲线图，横轴表示栅极电位Vg，纵轴表示漏电流的对数。由该曲线很清楚，流动相同漏电流所需要的栅电压，写入数据“0”的晶体管Tr1比写入数据“1”的晶体管Tr1的一方要高。但是，写入数据“1”的晶体管Tr1的阈值下降，写入数据“0”的晶体管Tr1阈值电压上升。为此，采用由虚线表示的沟道字线电位进行数据读出时，写入数据“1”的晶体管Tr1的漏电流为比写入数据“0”的晶体管Tr1的漏电流要高的值。通过检出这些电流值之差，就可以进行数据“1”和数据“0”的判定。
具体点说，作为判定中使用的栅极电位，即位线电位，通常采用电源电压的一半，例如Vcc/2。
图7是表示写入数据“1”时的读出动作波形定时图。
在这里，非选择时将位线预充电到Vcc/2，读出开始时刻t21选定的存储单元，字线WL和字线/WL共同设定为Vcc/2。这时，随着晶体管Tr1的体电位Vbody1上升，流向位线的电流增大，检出位线电位BL上升，可以判定为数据“1”。
另一方面，图8是表示写入数据“0”时的读出动作波形定时图。与图7时同样，将位线预充电到Vcc/2，读出开始时刻t31，字线WL和字线/WL设定为Vcc/2。但是，因为晶体管Tr1的体电位Vbody1下降，即使时刻t31后，Vbody1也是负电位。因此，流向位线的电流比图7的场合要小，位线电位BL下降，将其检出可以判定为数据“0”。
按照本实施例，串联2个晶体管构成存储单元，不需要电容器，可以达到高集成度，同时能够稳定地写入数据。
以上说明的实施例中，用使用2个nMOS的例子进行说明，然而采用2个p沟道MOS晶体管(pMOS)同样也能够实现。但是nMOS的数据“1”写入容限比pMOS的场合要大，因而采用nMOS方面，相同写入条件的话可更加小型化。
并且，可以把2个晶体管的导电类型制成互相相反的CMOS构成，能够获得同样的效果。对此后面叙述。
进而，保持晶体管Tr1和晶体管Tr2的构成不变，使位线和Vss互逆动作，而且，通过用第2字线控制其信号定时，采用边给晶体管Tr1的体区写入数据，也边给晶体管Tr2的体区同样写入数据的办法，可以在2个元件内保持2个数据。
图9A-9D是表示图1中所示半导体存储器制造方法的一个实施例工序的元件剖面图。
首先，利用对硅半导体衬底离子注入氧离子以后进行热处理，获得氧化层和其上的硅层的SIMOX(Separation by IMplantationof OXygen：氧离子注入隔离)法或将底面上形成有氧化膜的硅片粘合到硅半导体衬底表面上的键合法等，获得半导体衬底11上边具有介以例如由氧化硅膜构成的埋入氧化膜(BOX：Buried OXide)12形成的SOI有源层13的SOI构造。而且，该SOI有源层，采用例如热氧化法和NH4F的蚀刻法，薄膜化为例如约150nm的所需膜厚。
其次，如图9A所示，为了把SOI有源层13电隔离成各个元件形成区，例如通过用绝缘膜埋入浅槽的STI(浅沟槽隔离)法形成元件隔离区14。
其次，为了调整元件的阈值电压，例如用离子注入法，例如按剂量1.5×1012cm-2，向元件形成区的SOI有源层13内导入杂质。
接着，如图9B所示，SOI有源层13上边，例如用热氧化法形成成为栅绝缘膜的绝缘膜15。进而，其上用CVD(Chemical VaporDeposition：化学汽相淀积)法，淀积200nm膜厚的多晶硅16。
其次，如图9C所示，以光刻胶等为掩模，例如通过用反应离子蚀刻法(RIE：Reactive Ion Etching)，蚀刻除去源和漏区上的多晶硅16制成图形，获得栅电极17。
用这些栅电极17为离子注入掩模，例如用离子注入法，向扩散层形成区导入杂质。然后，通过进行用热处理工序，例如RTA(RapidThermal Annealing：快速热退火)法的退火，激活由离子注入导入的杂质。
然后，如图9D所示，淀积层间绝缘膜18，在需要处形成接触孔，把铝等电极布线材料埋入这些接触孔，同时在层间绝缘膜18的上边形成布线材料层，将其制成图形，形成第1字线(WL)电极布线19、第2字线(/WL)电极布线20、位线电极布线21和Vss电极布线22，完成要求的局部耗尽型SOI半导体器件。另外，布线也可以按照要求方法形成多层布线。
图10是用以上的工序形成的元件平面图，对与图9D中表示的同样构成要素附加同样参照标号。
图11A-11E中，是本发明半导体存储器制造方法的另一实施例工序的剖面图，表示采用CMOS型存储单元50的例子。
首先，用SIMOX法或键合法等，在半导体衬底51上边获得具有介以例如由硅氧化膜构成的埋入氧化膜52形成的SOI有源层53的SOI构造。而且，该SOI有源层53，采用例如热氧化法和NH4F的蚀刻法，薄膜化为例如约150nm的所需膜厚。
其次，如图11A所示，为了把SOI有源层53电隔离成各个元件形成区，例如用绝缘膜埋入浅槽的STI(浅沟槽隔离)法形成沟槽状元件隔离区54。
其次，如图11B所示，为了调整元件的阈值电压，例如用离子注入法，向元件形成区的SOI有源层53内导入杂质。本实施例中，因为采用CMOS构造，与导入的离子配合，选择性形成掩蔽导入区以外区域的光刻胶55。在图11B中，表示向pMOS形成区导入杂质的样子，作为杂质例如按剂量1.5×1013cm-2导入硼离子。同样也对nMOS形成区进行离子注入工序，作为杂质例如按剂量1.5×1013cm-2导入磷离子。
然后，如图11C所示，在SOI有源层53上边，例如用热氧化法形成栅绝缘膜56。进而，其上用CVD(Chemical Vapor Deposition：化学汽相淀积)法，淀积200nm膜厚的多晶硅57。
其次如图11D所示，以光刻胶等为掩模，通过例如用反应离子蚀刻法(RIE：Reactive Ion Etching)，蚀刻除去源和漏区上的多晶硅57制成图形，获得栅电极58。
以这些栅电极58为离子注入掩模，例如用离子注入法，向扩散层形成区导入杂质。这时，因为pMOS和nMOS中导入的离子不同，所以形成图1E所示的pMOS扩散层时，用光刻胶59掩蔽，例如按掺杂量3×1015cm-2注入硼离子。同样，形成nMOS区的扩散层时，用光刻胶掩蔽pMOS区，例如按掺杂量3×1015cm-2注入磷离子。然后，通过进行用热处理工序，例如RTA(Rapid Thermal Annealing：快速热退火)法的退火，激活由离子注入导入的杂质，形成变为源、漏的高浓度杂质扩散层。
然后，如图11F所示，采用自对准淀积的自对准硅化物工序，在源区上边、漏区上边、以及栅电极上边形成硅化物60例如CoSi2。
接着，淀积层间绝缘膜61，在需要处形成接触孔62，蒸镀铝等电极布线材料63，埋入这些接触孔62，同时形成于层间绝缘膜61的上边，将层间绝缘膜60上的电极布线材料制成图形，形成第1字线(WL)电极布线64、第2字线(/WL)电极布线(图未示出)、位线BL电极布线65和Vss电极布线66，完成要求的局部耗尽型SOI半导体器件。该半导体器件中，把nMOS的扩散层连接到位线，把pMOS的扩散层连接到Vss电源线。
图12中表示如以上形成的存储单元50的平面图。这是CMOS型的存储单元，所以如第1实施例的情况那样，不需要使第2字线与第1字线电隔离，变为nMOS和pMOS共用同一栅电极。
按照这些实施例，不需要电容器，很容易制造只用MIS型元件构成的DRAM元件。
另外，本发明不限于实施例示出的元件形成工艺或器件参数，而是可以适当变更实施。例如，上述实施例中，布线为单层，然而也可以按照要求方法形成多层布线。此时，为了形成上层布线，就应再次重复层间绝缘膜的形成、接触孔的形成、电极材料的蒸镀、图形化的工序。
并且，实施例中，虽然采用SOI衬底利用nMOSFET、或CMOSFET进行说明，但是不限于此，也可以利用例如pMOSFET、或SOS(蓝宝石上硅)等的衬底。
此外，在不脱离本发明宗旨的范围内，可以进行各种变形加以实施。

Claims (10)

1、一种半导体存储器，包括：
在绝缘膜上形成的半导体层；和
具有多个矩阵状配置的存储单元的存储单元阵列，所述各存储单元由上述半导体层内形成的、串联连接的第1和第2晶体管构成，上述各存储单元的一侧连接到位线上，而另一侧施加有基准电位；
其中，上述第1和第2晶体管为MIS型局部耗尽晶体管，以及
上述第1和第2晶体管是同一导电类型，上述第1晶体管的栅极上连接第1字线，上述第2晶体管的栅极上连接与上述第1字线成对的反逻辑的第2字线。
2、根据权利要求1所述的半导体存储器，其特征是：控制上述字线与上述反逻辑的字线，使其状态同步发生变化。
3、根据权利要求1所述的半导体存储器，其特征是：自上述字线和上述反逻辑字线的一方状态变化经过规定延迟时间后，发生另一方的状态变化。
4、根据权利要求1所述的半导体存储器，其特征是：在上述第1字线与第2字线之间设置有使信号电平反转的反相器。
5、根据权利要求1所述的半导体存储器，其特征是：上述同一导电类型的晶体管是n沟道型。
6、根据权利要求1所述的半导体存储器，其特征是：由上述第1和第2晶体管构成的存储单元是在由元件隔离区包围的区域内形成的。
7、根据权利要求1所述的半导体存储器，其特征是：上述绝缘膜和上述半导体层是在半导体衬底上边形成的。
8、根据权利要求1所述的半导体存储器，其特征是：上述绝缘膜和上述半导体层是绝缘衬底上的半导体层。
9、根据权利要求6所述的半导体存储器，其特征是：上述元件隔离区是沟槽型元件隔离膜。
10、根据权利要求1所述的半导体存储器，其特征是：
上述第1和第2晶体管分别形成在第1和第2晶体管体区内，通过控制向选出的一个存储单元的晶体管体区注入电荷，或从该晶体管体区放出电荷来控制一个所述晶体管的阈值，从而进行数据的存储，以及
向上述局部耗尽的晶体管的体区的电荷注入是通过随沟道电流流动而发生的碰撞电离来进行的。
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