JPH1185512A - 命令圧縮格納および命令復元機能を有するデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】ＶＬＩＷ方式計算機のロードモジュールに本質
的に挿入されてしまうＮＯＰ命令を排除することにより
ロードモジュール本体を圧縮させる方式を提供し、さら
に、圧縮されたロードモジュールを実行時にハードウェ
ア的に伸張させる装置を提供することを目的とする。 【解決手段】少なくとも特定の命令コード列に関して圧
縮した形で表現するとともに、その圧縮の形態を示す圧
縮形態指示情報を付加してメモリに格納し、メモリから
読み出したとき、その圧縮形態指示情報にもとづいて元
の命令コード列に復元する。また、各命令コード毎に本
来の格納位置を指示する格納位置指示情報を付加し、特
定の命令コードを省略した形でメモリに格納し、メモリ
から読み出したとき、その格納位置指示情報にもとづい
て元の命令コード列に復元する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＮＯＰ（Ｎｏ Ｏ
ｐｅｒａｔｉｏｎ）命令を含む命令列からＮＯＰ命令の
少なくとも一部を排除し、命令格納用メモリを効率的に
使用できるようにしたデータ処理装置に関する。特に、
本発明は、ＶＬＩＷ方式計算機への適用が主目的のもの
であり、ＶＬＩＷ方式計算機のロードモジュールに本質
的に挿入されてしまうＮＯＰ命令を排除することにより
ロードモジュールを圧縮しその容量を小さくし、圧縮さ
れたロードモジュールを命令実行時にハードウェア回路
により自動的に伸張するようにしたデータ処理装置に関
する。

【０００２】

【従来の技術】近年のコンピュータシステムの高速化に
ともない、新しいＣＰＵの動作方式であるＶＬＩＷ方式
の計算機の実用化が要求されている。ＶＬＩＷ方式の計
算機を限られたメモリ空間に実装しなければならない場
合は、ＶＬＩＷ方式のロードモジュールは極力小さくし
なければならないという必要がある。

【０００３】従来のＶＬＩＷ方式計算機においては、そ
のロードモジュールにはＮＯＰ命令も含めてロードモジ
ュールを形成していた。ところが、ＶＬＩＷ方式の計算
機を専用処理モジュールなどのような少ないメモリ空間
しか有しない計算機システムに導入した場合、ロードモ
ジュールに本来は不要なＮＯＰ命令を含んでいるため、
ロードモジュール全体に対する実行命令の割合が低く、
命令格納用メモリにおける実行命令の占有率が低いとい
う問題がある。

【０００４】

【発明が解決しようとする課題】したがって、ＶＬＩＷ
方式の計算機では、メモリの実効的な利用効率が悪く、
ＶＬＩＷ方式計算機の産業的な利用を困難にさせてい
る。本発明は、ＶＬＩＷ方式計算機のロードモジュール
に本質的に挿入されてしまうＮＯＰを排除することによ
り、ロードモジュール本体を圧縮させる方式を提供し、
さらに、圧縮されたロードモジュールを実行時にハード
ウェア的に伸張させる装置を提供することを目的として
いる。

【０００５】

【課題を解決するための手段】本発明の第１の主要な態
様は、以下の構成を有する。図１は、本発明の第１の主
要な態様を示す図であり、図１（ａ）は処理装置の構成
を示す図、図１（ｂ）は命令コード列を示す図である。
図１（ａ）において、１は命令格納メモリ、２は命令コ
ード復元回路である。本発明の第１の主要な態様におい
て、命令格納メモリ１は、少なくとも特定の命令コード
列に関しては圧縮された形で表現される命令コード列
と、その命令コード列に関する圧縮の形態を示す圧縮形
態指示情報とを格納する。命令コード復元回路２は、命
令格納メモリ１から読み出された命令コード列を、その
命令コード列に付加された圧縮形態指示情報にもとづい
て、非圧縮の状態に復元する。また、図１（ｂ）に示す
ように、複数の命令コード３−１〜３−ｎからなる命令
コード列に圧縮形態指示情報４が付加される。

【０００６】本発明の第２の主要な態様は、以下の構成
を有する。図２４は、本発明の第２の主要な態様を示す
図であり、図２４（ａ）は処理装置の構成を示す図、図
２４（ｂ）は命令コード列を示す図である。図２４
（ａ）において、５１は命令格納メモリ、５２は命令コ
ード復元回路である。本発明の第２の主要な態様におい
て、命令格納メモリ５１は、所定数の命令コードからな
る命令コード列の単位で命令コードの格納および読み出
しが可能であり、各命令コード毎に本来の格納位置を指
示する格納位置指示情報が付加されるとともに、特定の
命令コードを省略して圧縮した形の命令コード列を格納
する。命令コード復元回路５２は、命令格納メモリ５１
から読み出された命令コード列を、各命令コードに付加
された格納位置指示情報にもとづいて、非圧縮の状態に
復元する。また、図２４（ｂ）に示すように、各命令コ
ード５４−１〜５４−ｎのそれぞれに格納位置指示情報
５３−１〜５３−ｎが付加される。

【０００７】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。図２は、本発明の１実施例
の命令フォーマットを示す図であり、４スロットＶＬＩ
Ｗ命令を圧縮して命令格納用メモリに格納する際の命令
フォーマットを示している。

【０００８】４つの命令コードからなる１語のＶＬＩＷ
命令において、ＮＯＰ命令以外の有効命令が少なくとも
３個存在する場合（すなわち、ＮＯＰ命令が存在しない
か、あるいは１個だけ存在する場合）は、図２（ａ）に
示す長形式命令でそのＶＬＩＷ命令を表現する。この長
形式命令は命令圧縮を行わず、１語のＶＬＩＷ命令にお
いて１つだけＮＯＰ命令が出現しても、そのＮＯＰ命令
を省略せずに他の有効命令と同様に取り扱ってメモリに
格納するものである。

【０００９】また、４つの命令コードからなる１語のＶ
ＬＩＷ命令において、ＮＯＰ命令が２個あるいは３個存
在する場合は、図２（ｂ）に示す短形式命令でそのＶＬ
ＩＷ命令を表現する。本実施例では、４スロットの命令
で１ＶＬＩＷ命令を構成するため、有効命令が各スロッ
トに現れるパターンは、図３（ａ）に示す１６パターン
である。図３（ａ）では、有効命令にはハッチングを施
して示している。図３（ａ）における、有効命令パター
ン番号が１から５までの５個のパターンでは、ＮＯＰ命
令が０または１個、すなわち有効命令が４個または３個
であるため、図２（ａ）に示す長形式でそのＶＬＩＷ命
令を表現する。

【００１０】また、有効命令パターン番号が６から１５
までの１０個のパターンでは、１つのＶＬＩＷ命令に含
まれる有効命令が２個または１個（すなわちＮＯＰ命令
が２個または３個）であるため、図２（ｂ）に示す短形
式でそのＶＬＩＷ命令を表現する。ここで、情報ビット
に書かれる情報は、どのスロットに有効命令が存在する
かを示す情報であり、図３（ｂ）のように定義してい
る。

【００１１】具体的に説明すると、有効命令パターン番
号６ではＡ，Ｂが有効命令であるため情報ビットパター
ン番号１の情報ビット形式が付加され、有効命令パター
ン番号７ではＡ，Ｃが有効命令であるため情報ビットパ
ターン番号２の情報ビット形式が付加され、有効命令パ
ターン番号８ではＡ，Ｄが有効命令であるため情報ビッ
トパターン番号３の情報ビット形式が付加され、有効命
令パターン番号９ではＢ，Ｃが有効命令であるため情報
ビットパターン番号４の情報ビット形式が付加され、有
効命令パターン番号１０ではＢ，Ｄが有効命令であるた
め情報ビットパターン番号５の情報ビット形式が付加さ
れ、有効命令パターン番号１１ではＣ，Ｄが有効命令で
あるため情報ビットパターン番号６の情報ビット形式が
付加される。

【００１２】ここで、有効命令パターン番号１２〜１５
における有効命令が１個しか存在しないケースに関し
て、図３（ｂ）の情報ビットパターン表には直接対応す
るパターンが示されていない。これらのケースでは、有
効命令以外の３個のＮＯＰ命令のうちのいずれか１個を
メモリに格納すべき命令として取り扱い、有効命令パタ
ーン６〜１１のいずれかのパターンを適用して、情報ビ
ットを付加するようにする。

【００１３】例えば、有効命令パターン番号１２の場
合、命令ＢのＮＯＰ命令を省略せずにメモリに格納すべ
き命令とすると、前記した有効命令パターン番号６と同
一の情報ビット形式が付加され、命令ＣのＮＯＰ命令を
省略せずにメモリに格納すべき命令とすると、前記した
有効命令パターン番号７と同一の情報ビット形式が付加
され、命令ＤのＮＯＰ命令を省略せずにメモリに格納す
べき命令とすると、前記した有効命令パターン番号８と
同一の情報ビット形式が付加される。有効命令パターン
番号１３〜１５の場合も同様である。どのＮＯＰ命令と
対にして格納するかは、回路設計時に任意に決定するこ
とができる。

【００１４】ここで、本実施例では、情報ビットを４ビ
ットとし、３ビットで情報パターンを表し、残りの１ビ
ットで後続するＶＬＩＷ命令がすべてＮＯＰ命令で埋ま
っているかどうかを表すようにしている。図３（ｂ）の
情報ビットパターン中の最上位の空白欄のビットが
「１」の場合は、後続するＶＬＩＷ命令内の４個の命令
がすべてＮＯＰ命令であることを示す。

【００１５】したがって、図３（ａ）の有効命令パター
ン番号１６に示すケース（ＶＬＩＷ命令内の４個の命令
がすべてＮＯＰ命令のケース）では、直前に位置する命
令の情報ビットの最上位ビットを「１」とすることで、
メモリへの格納を省略することができる。さらに、図３
（ｂ）の情報ビットパターン中の最上位の空白欄のビッ
ト数を増加すれば、すべてＮＯＰで埋まっている複数個
の連続するＶＬＩＷ命令が存在することを暗黙のうちに
指示することができ、それらを省略することができるよ
うになる。

【００１６】図４は、短形式命令と長形式命令の具体例
を示す図である。ＶＬＩＷ命令を構成する各命令エレメ
ントはそれぞれ２２ビットで表現される。短形式命令の
場合２つの命令エレメントと４ビットのＴＡＧ情報から
なる４８ビット形式であり、、長形式命令の場合は２つ
の短形式命令を結合した形の９６ビット形式である。Ｔ
ＡＧの意味は、図３で示した情報ビットと同一であり、
次の通りである。

【００１７】ＴＡＧ［０：２］ ０００： 長形式（前半） ００１： 短形式１（ＳｌｏｔＡ，ＳｌｏｔＢ） ０１０： 短形式２（ＳｌｏｔＡ，ＳｌｏｔＣ） ０１１： 短形式３（ＳｌｏｔＡ，ＳｌｏｔＤ） １００： 短形式４（ＳｌｏｔＢ，ＳｌｏｔＣ） １０１： 短形式５（ＳｌｏｔＢ，ＳｌｏｔＤ） １１０： 短形式６（ＳｌｏｔＣ，ＳｌｏｔＤ） １１０： 長形式（後半） ＴＡＧ［３］ ０： ＣｏｄｅＲＡＭ上で直後にある命令が後続命令で
ある。

【００１８】１： ＣｏｄｅＲＡＭ上で直後にある命令
の前に、全スロットがＮＯＰ命令であるＶＬＩＷ命令が
存在する。 図５は、長短命令で圧縮された命令を展開する回路構成
例を示す。図５において、１０は図４に示す短形式命令
および長形式命令を格納するＣｏｄｅＲＡＭ、１１は命
令バッファ、１２は補助バッファ、１３〜１７はスイッ
チ回路（Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｔ）、１８はアドレ
ス生成回路、１９はコントロール回路、２０はＣｏｄｅ
ＲＡＭ１１から読み出されてスイッチ回路１３、１４
（Ｓ０、Ｓ１）に入力される上位スロット部分のデータ
形式を示すもの、２１はＣｏｄｅＲＡＭ１１から読み出
されてスイッチ回路１５、１６（Ｓ２、Ｓ３）に入力さ
れる下位スロット部分のデータ形式を示すものである。

【００１９】図６は、スイッチ回路（Ｓ０、Ｓ１、Ｓ
２、Ｓ３、Ｔ）１３〜１７の論理的なスイッチ構成を示
す図であり、図６（ａ）がスイッチ回路（Ｓ０、Ｓ１、
Ｓ２、Ｓ３）１３〜１６の構成を示し、図６（ｂ）がス
イッチ回路（Ｔ）１７の構成を示す。図５における○で
示す部分が図６における各スイッチ接点部分（部分スイ
ッチ）に対応している。

【００２０】図５において命令の展開は、命令バッファ
１１と補助バッファ１２を接続する縦線（ｃｏｌｕｍ
ｎ）と、ＣｏｄｅＲＡＭ１１からの出力線である横線
（ｒｏｗ）とを接続する各スイッチ回路を予め定められ
た規則により開閉することにより行われる。展開された
命令は各スロットに対応した命令バッファ１１に書き込
まれ、ここからＤステージに発行（ｉｓｓｕｅ）され
る。補助バッファ１２は、展開過程にある命令の一部を
一時的に格納しておくために使用される。

【００２１】各スイッチ回路群では、１つまたは複数の
スイッチが同時に開閉される。スイッチ群のスイッチン
グルールは入力スロットに入る長短命令の組合せにより
決定される。スイッチングルールを図７に示す。図７で
は、長形式命令と短形式命令の組合せごとに、各スイッ
チＳ０、Ｓ１、Ｓ２、Ｓ３、Ｔについて、どの部分スイ
ッチがオン（ｏｎ）となるかを示している。一例につい
て説明すると、上位スロットが長形式（前半）、下位ス
ロットが長形式（後半）の場合（番号１）、スイッチＳ
０の部分スイッチ０、スイッチＳ１の部分スイッチ０、
スイッチＴの部分スイッチ２と３、スイッチＳ２の部分
スイッチ２、スイッチＳ３の部分スイッチ２が同時にオ
ンとなる。この場合、上位スロットおよび下位スロット
の命令が命令バッファ１１へストレートに入力されるこ
とが容易に理解されよう。

【００２２】これらのスイッチングルールにより各スイ
ッチをオン／オフする制御は、コントロール回路１９に
より実行される。コントロール回路１９は各命令のＴＡ
Ｇ部を解釈し、その情報にもとづいてスイッチ制御動作
を実行する。図７において、［ ］のように空白で示さ
れている箇所は、対応するスイッチの部分スイッチがす
べてオフ状態であることを示している。例えば、番号
２、３のスロット形式ではスイッチＴが、番号４、５の
スロット形式ではスイッチＳ２、Ｓ３が、番号４’、
５’のスロット形式ではスイッチＳ０、Ｓ１、Ｔがそれ
ぞれオフ状態となる。なお、番号４、５のスロット形式
が読み出されたときは、次のサイクルで同一スロットの
再読み出しが行われ、再読み出しされたときのスイッチ
ング制御が番号４’、５’のスイッチングルールで実行
される。これらの制御の詳細は後述する。

【００２３】また、上位スロットに短形式命令が入った
場合のスイッチＳ０、Ｓ１および下位スロットに短形式
命令が入った場合のスイッチＳ２、Ｓ３は、番号５の入
力スロット形式を除いて、それぞれスイッチングルール
Ｆ（ｉ）で制御される。図８にスイッチングルールＦ
（ｉ）の詳細を示す。短形式ｉは、図４に関連して前述
したＴＡＧ［０：２］の説明で述べた短形式番号と同一
である。また番号ｉは、図３（ｂ）の情報ビットパター
ン番号と同一のものである。

【００２４】以下に、圧縮前の命令シーケンス例、圧縮
後の命令シーケンス例、その圧縮命令シーケンスを図５
の回路により元の命令列に展開する動作例を図面により
詳細に説明する。図９（ａ）は、ＶＬＩＷ命令の命令シ
ーケンス例である。図９（ａ）において、ＩｎはＮＯＰ
命令、Ｉ０〜Ｉ９はＮＯＰ命令以外の有効命令である。
また、各ＶＬＩＷ命令の右側に、ＮＯＰ命令の個数およ
びそのＶＬＩＷ命令が長形式と短形式のいずれに変換さ
れるかが示されている。

【００２５】図９（ｂ）は、図９（ａ）に示す命令シー
ケンスを圧縮した結果の命令列を示す。図９（ｂ）にお
いて、２つの命令毎に設けられている［ＸＹ］はＴＡＧ
を次のように表現している。 Ｘ ：＝ ＴＡＧ［３］； Ｙ ：＝ ＴＡＧ［０：２］ つまり、Ｙは短形式の番号を表していることに他ならな
い。また、長形式の場合、後半の命令のＴＡＧは７（１
１１）にしている。

【００２６】図１０〜図１７は、図９（ｂ）に示されて
いる圧縮された命令列を展開して復元する動作態様を説
明する図である。以下に展開動作を説明する。 （１）サイクル０（図１０（ａ）） １番目の命令、［００］Ｉ０ Ｉ１ ［０７］Ｉ２ Ｉ
３をフェッチする。ＴＡＧの下位ビットが「０」と
「７」であり、図７の１番目の「長形式（前半）、長形
式（後半）」の形であることが分かり、スイッチングル
ール［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ３］は［０、０、
［２、３］、２、２］が適用される。スイッチＳ０は部
分スイッチ０、スイッチＳ１は部分スイッチ０、スイッ
チＴは部分スイッチ２と３、スイッチＳ２は部分スイッ
チ２、スイッチＳ３は部分スイッチ２がオンとなること
を指示するものであるから、図１０（ａ）に示す黒丸印
の部分スイッチがオンとなる。この結果、入力スロット
の命令Ｉ０、Ｉ１、Ｉ２、Ｉ３がそのまま命令バッファ
Ａ、Ｂ、Ｃ、Ｄへ入力される。 （２）サイクル１（図１０（ｂ）） ２番目の命令、［００］Ｉ４ Ｉ５ ［０７］Ｉ６ Ｉ
ｎをフェッチする。ＴＡＧの下位ビットが「０」と
「７」であり、１番目の命令と同じ「長形式（前半）、
長形式（後半）」の形であることから、１番目の命令と
同一のスイッチングルールが適用され、入力スロットの
命令Ｉ４、Ｉ５、Ｉ６、Ｉｎがそのまま命令バッファ
Ａ、Ｂ、Ｃ、Ｄへ入力される。 （３）サイクル２（図１１（ａ）） ３番目の命令、［００］Ｉ７ Ｉｎ ［１７］Ｉ８ Ｉ
９をフェッチする。ＴＡＧの下位ビットが「０」と
「７」であり、１番目および２番目の命令と同じ「長形
式（前半）、長形式（後半）」の形であることから、１
番目および２番目の命令と同一のスイッチングルールが
適用され、入力スロットの命令Ｉ７、Ｉｎ、Ｉ８、Ｉ９
がそのまま命令バッファＡ、Ｂ、Ｃ、Ｄへ入力される。
ここで下位スロットのＴＡＧの上位ビットが「１」であ
ることから、直後のＶＬＩＷ命令はすべてＮＯＰ命令か
らなることが指示され、後続命令ＮＯＰフラグがオンと
される。 （４）サイクル３（図１１（ｂ）） 直前のサイクル２において後続命令ＮＯＰフラグがオン
とされたことから、次の命令のフェッチは抑止され、命
令バッファのＡ、Ｂ、Ｃ、Ｄ部のすべてにＮＯＰ命令の
Ｉｎがセットされる。なお、図５において命令バッファ
１１にＮＯＰ命令をセットする回路構成は図示を省略し
ている。 （５）サイクル４（図１２（ａ）） ４番目の命令、［０６］Ｉ０ Ｉ１ ［０５］Ｉ２ Ｉ
３をフェッチする。ＴＡＧの下位ビットが「６」と
「５」であり、図７の２番目の「短形式（形式ｉ）、短
形式（形式ｉ）」の形であることが分かり、スイッチン
グルール［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ３］は［Ｆ
（ｉ）、［ ］、Ｆ（ｉ）］が適用される。図８から、
［Ｓ０、Ｓ１］に対応するＦ（ｉ）は［２、２］（ｉ＝
６）、［Ｓ２、Ｓ３］に対応するＦ（ｉ）は［１、２］
（ｉ＝５）であり、［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ
３］は［２、２、［ ］、１、２］となる。

【００２７】前述したように、［Ｔ］が空白の［ ］の
形のときはスイッチＴがすべてオフである。ここで、ス
イッチＴがオフ状態となり、他のスイッチＳ０〜Ｓ３が
動作する形を採るときは、（ａ）命令バッファ中の命令
が入力されない残りの部分にはＮＯＰ命令Ｉｎがセット
され、（ｂ）スイッチＳ２、Ｓ３により入力された下位
スロットの命令は補助バッファ１２にセットされ、
（ｃ）下位スロットのＴＡＧの下位ビットが後続命令型
フラグにセットされるように制御が行われる。したがっ
て、上位スロットの命令Ｉ０、Ｉ１が命令バッファＣ、
Ｄへ入力され、命令バッファＡ、ＢにはＮＯＰ命令Ｉｎ
が入力される。そして下位スロットの命令Ｉ２、Ｉ３は
補助バッファＢ’、Ｄ’に入力される。後続命令型フラ
グには、下位スロットのＴＡＧの下位ビット「５」がセ
ットされる。

【００２８】なお、下位スロットのＴＡＧの下位ビット
が「０」または「７」のとき、すなわち下位スロットが
長形式（前半）または長形式（後半）のときは、後続命
令型フラグへのセットは行われない。 （６）サイクル５（図１２（ｂ）） 直前のサイクルで後続命令型フラグに値５がセットされ
たことから、命令フェッチは実行されず、スイッチＴの
部分スイッチ１、３がオンとされ、補助バッファＢ’、
Ｄ’の内容が命令バッファＢ、Ｄへ転送される。同時に
命令バッファＡ、ＣへＮＯＰ命令Ｉｎが入力される。そ
の後、後続命令型フラグはリセットされる。 （７）サイクル６（図１３（ａ）） ５番目の命令、［０２］Ｉ４ Ｉ５ ［０６］Ｉｎ Ｉ
６をフェッチする。ＴＡＧの下位ビットが「２」と
「６」であり、図７の２番目の「短形式（形式ｉ）、短
形式（形式ｉ）」の形であることが分かり、スイッチン
グルール［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ３］は［Ｆ
（ｉ）、［ ］、Ｆ（ｉ）］が適用される。図８から、
［Ｓ０、Ｓ１］に対応するＦ（ｉ）は［０、１］（ｉ＝
２）、［Ｓ２、Ｓ３］に対応するＦ（ｉ）は［２、２］
（ｉ＝６）であり、［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ
３］は［０、１、［ ］、２、２］となる。

【００２９】サイクル４と同様に「短形式（形式ｉ）、
短形式（形式ｉ）」の形であることから、サイクル４と
同様な動作が行われる。すなわち、上位スロットの命令
Ｉ４、Ｉ５が命令バッファＡ、Ｃへ入力され、命令バッ
ファＢ、ＤにはＮＯＰ命令Ｉｎが入力される。そして下
位スロットの命令Ｉｎ、Ｉ６は補助バッファＣ’、Ｄ’
に入力される。後続命令型フラグには、下位スロットの
ＴＡＧの下位ビット「６」がセットされる。 （８）サイクル７（図１３（ｂ）） 直前のサイクルで後続命令型フラグに値６がセットされ
たことから、命令フェッチは実行されず、スイッチＴの
部分スイッチ２、３がオンとされ、補助バッファＣ’、
Ｄ’の内容が命令バッファＣ、Ｄへ転送される。同時に
命令バッファＡ、ＢへＮＯＰ命令Ｉｎが入力される。そ
の後、後続命令型フラグはリセットされる。 （９）サイクル８（図１４（ａ）） ６番目の命令、［０４］Ｉｎ Ｉ７ ［１１］Ｉｎ Ｉ
８ をフェッチする。ＴＡＧの下位ビットが「４」と「１」
であり、図７の２番目の「短形式（形式ｉ）、短形式
（形式ｉ）」の形であることが分かり、スイッチングル
ール［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ３］は［Ｆ
（ｉ）、［ ］、Ｆ（ｉ）］が適用される。図８から、
［Ｓ０、Ｓ１］に対応するＦ（ｉ）は［１、１］（ｉ＝
４）、［Ｓ２、Ｓ３］に対応するＦ（ｉ）は［０、０］
（ｉ＝１）であり、［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ
３］は［１、１、［ ］、０、０］となる。

【００３０】サイクル４、６と同様に「短形式（形式
ｉ）、短形式（形式ｉ）」の形であることから、サイク
ル４、６と同様な動作が行われる。すなわち、上位スロ
ットの命令Ｉｎ、Ｉ７が命令バッファＢ、Ｃへ入力さ
れ、命令バッファＡ、ＤにはＮＯＰ命令Ｉｎが入力され
る。そして下位スロットの命令Ｉｎ、Ｉ８は補助バッフ
ァＡ’、Ｂ’に入力される。後続命令型フラグには、下
位スロットのＴＡＧの下位ビット「１」がセットされ
る。

【００３１】ここで下位スロットのＴＡＧの上位ビット
が「１」であることから、直後のＶＬＩＷ命令はすべて
ＮＯＰ命令からなることが指示され、後続命令ＮＯＰフ
ラグがオンとされる。 （１０）サイクル９（図１４（ｂ）） 直前のサイクルで後続命令型フラグに値１がセットさ
れ、後続命令ＮＯＰフラグもオンにセットされている状
態である。

【００３２】この場合、後続命令型フラグの値にもとづ
いて補助バッファの内容を命令バッファに転送する動作
が優先的に行われる。直前のサイクルで後続命令型フラ
グに値１がセットされたことから、命令フェッチは実行
されず、スイッチＴの部分スイッチ０、１がオンとさ
れ、補助バッファＡ’、Ｂ’の内容が命令バッファＡ、
Ｂへ転送される。同時に命令バッファＣ、ＤへＮＯＰ命
令Ｉｎが入力される。その後、後続命令型フラグはリセ
ットされる。 （１１）サイクル１０（図１５（ａ）） 後続命令ＮＯＰフラグがオンにセットされていることか
ら、次の命令のフェッチは抑止され、命令バッファの
Ａ、Ｂ、Ｃ、Ｄ部のすべてにＮＯＰ命令Ｉｎがセットさ
れる。その後、後続命令ＮＯＰフラグはリセットされ
る。 （１２）サイクル１１（図１５（ｂ）） ７番目の命令、［０３］Ｉ９ Ｉ０ ［００］Ｉ１ Ｉ
２をフェッチする。ＴＡＧの下位ビットが「３」と
「０」であり、図７の３番目の「短形式（形式ｉ）、長
形式（前半）」の形であることが分かり、スイッチング
ルール［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ３］は［Ｆ
（ｉ）、［ ］、０、０］が適用される。図８から、
［Ｓ０、Ｓ１］に対応するＦ（ｉ）は［０、２］（ｉ＝
３）であり、［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ３］は
［０、２、［ ］、０、０］となる。

【００３３】このスイックング条件により、上位スロッ
トの命令Ｉ９、Ｉ０が命令バッファＡ、Ｄへ入力され、
命令バッファＢ、ＣにはＮＯＰ命令Ｉｎが入力される。
そして下位スロットの命令Ｉ１、Ｉ２は補助バッファ
Ａ’、Ｂ’へ入力される。 （１３）サイクル１２（図１６（ａ）） ８番目の命令、［０７］Ｉ３ Ｉ４ ［０１］Ｉ５ Ｉ
６をフェッチする。ＴＡＧの下位ビットが「７」と
「１」であり、図７の５番目の「長形式（後半）、短形
式（形式ｉ）」の形であることが分かり、スイッチング
ルール［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ３］は［２、
２、［０、１］、［ ］］が適用される。これにより、
補助バッファＡ’、Ｂ’内の命令Ｉ１、Ｉ２が命令バッ
ファＡ、Ｂへ転送され、上位スロットの命令Ｉ３、Ｉ４
が命令バッファＣ、Ｄへ入力される。

【００３４】前述したように、番号４、５のスロット形
式が読み出されたときは、次のサイクルで同一スロット
の再読み出しが行われ、再読み出しされたときのスイッ
チング制御が番号４’、５’のスイッチングルールで実
行される。そのため、番号４、５のスロット形式が読み
出されたときは、再読み込みフラグがセットされる。そ
のため、本サイクル１２では、再読み込みフラグがセッ
トされる。 （１４）サイクル１３（図１６（ｂ）） 再読み込みフラグがセットされているため、８番目の命
令、［０７］Ｉ３ Ｉ４ ［０１］Ｉ５ Ｉ６を再フェ
ッチする。再フェッチ動作では、番号５’のスイッチン
グルール［［］、［ ］、Ｆ（ｉ）］が適用される。図
８から、［Ｓ２、Ｓ３］に対応するＦ（ｉ）は［０、
０］（ｉ＝１）であり、［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、
Ｓ３］は［［ ］、［ ］、０、０］となる。後続命令
型フラグには、下位スロットのＴＡＧの下位ビット
「１」がセットされる。

【００３５】これにより、下位スロットの命令Ｉ５、Ｉ
６が補助バッファＡ’、Ｂ’へ入力される。その後、再
読み込みフラグがリセットされる。スイッチングルール
が番号４’、５’の場合は、下位スロットの命令が補助
バッファへ格納されるだけであり、命令バッファへの入
力は行われない。そのため、このサイクルではＤステー
ジへの命令供給がスキップされることになる。 （１５）サイクル１４（図１７） 直前のサイクルで後続命令型フラグに値１がセットされ
たことから、命令フェッチは実行されず、スイッチＴの
部分スイッチ０、１がオンとされ、補助バッファＡ’、
Ｂ’の内容が命令バッファＡ、Ｂへ転送される。同時に
命令バッファＣ、ＤへＮＯＰ命令Ｉｎが入力される。そ
の後、後続命令型フラグはリセットされる。

【００３６】以上の動作により、図９（ｂ）に示す圧縮
した命令列から図９（ａ）に示す元の命令列が復元され
たことになる。本実施例では、補助バッファを一組しか
持たないため、下位スロットが長形式（前半）である命
令列の後で読み出される、上位スロットが長形式（後
半）の命令列については、これを２回続けて読み出す方
式を採っている。図１８は、長形式（前半）を下位スロ
ットに含む入力スロットおよび長形式（後半）を含む入
力スロットの読み出し順序を示す状態遷移表である。図
中の番号は、図７の番号に対応している。

【００３７】図１９は、長短命令で圧縮された命令を展
開する他の回路構成例を示す。図１９の構成例は、圧縮
された命令列の組合せがどのような形式であっても、Ｄ
ステージへの展開（復元）命令列の供給をスキップさせ
ることなく連続して行えるようにしたものである。図１
９において、１０は図４に示す短形式命令および長形式
命令を格納するＣｏｄｅＲＡＭ、１１は命令バッファ、
１２は補助バッファ、１３〜１７はスイッチ回路（Ｓ
０、Ｓ１、Ｓ２、Ｓ３、Ｔ）、１８はアドレス生成回
路、１９はコントロール回路、２０はＣｏｄｅＲＡＭ１
１から読み出されてスイッチ回路１３、１４（Ｓ０、Ｓ
１）に入力される上位スロット部分のデータ形式を示す
もの、２１はＣｏｄｅＲＡＭ１１から読み出されてスイ
ッチ回路１５、１６（Ｓ２、Ｓ３）に入力される下位ス
ロット部分のデータ形式を示すもの、３０、３１はスイ
ッチ回路（Ｓ４、Ｓ５）、３２、３３は３２、３３は交
替バッファ、３４、３５はスイッチ、３６は交替バッフ
ァ３２、３３から読み出されてスイッチ回路３０、３１
（Ｓ４、Ｓ５）に入力される下位スロット部分のデータ
形式を示すものである。

【００３８】図１９の構成例では、前述した図５の実施
例に対してさらに、スイッチ回路（Ｓ４、Ｓ５）３０、
３１、交替バッファ３２、３３、スイッチ３４、３５が
付加された構成となっている。交替バッファ３２、３
３、スイッチ３４、３５からなる部分は、ＣｏｄｅＲＡ
Ｍ１１から読み出された下位スロット命令を、１サイク
ル遅れた後続サイクルにおいてスイッチ回路（Ｓ４、Ｓ
５）３０、３１に供給するための回路である。一方のス
イッチ３４がバッファ３２側に接続されＲＡＭ１１から
読み出された下位スロット命令をバッファ３２にセット
するとき、他方のスイッチ３５はバッファ３３側に接続
されバッファ３３の出力をスイッチ回路（Ｓ４、Ｓ５）
３０、３１に供給する。反対に、一方のスイッチ３４が
バッファ３３側に接続されＲＡＭ１１から読み出された
下位スロット命令をバッファ３３にセットするとき、他
方のスイッチ３５はバッファ３２側に接続されバッファ
３２の出力をスイッチ回路（Ｓ４、Ｓ５）３０、３１に
供給する。スイッチ３４、３５は、１サイクル毎に切り
替え動作が行われる。

【００３９】スイッチ回路（Ｓ４、Ｓ５）３０、３１の
構成は、図６（ａ）の構成において部分スイッチ０だけ
が設けられているものに相当する。図１９の回路構成例
におけるスイッチングルールを図２０に示す。図５の回
路構成例に対応する図７のスイッチングルールとは一部
同一であり、一部異なっている。すなわち、上位スロッ
トが長形式（前半）、下位スロットが長形式（後半）の
場合、および上位スロットと下位スロットがともに短形
式（形式ｉ）の場合は、両スイッチングルールは基本的
に同一である。その他の場合は、両スイッチングルール
に相違がある。

【００４０】図１９の回路構成例において、図９（ｂ）
に示されている圧縮された命令列を展開して復元する動
作態様を以下に説明する。図９（ｂ）の１番目の命令か
ら６番目の命令までにおける命令読み出し、展開（復
元）動作は、図５の回路構成例の場合と同一である。図
１０（ａ）のサイクル０から図１５（ａ）のサイクル１
０までの動作と同一の動作が行われる。この間、交替バ
ッファ３２、３３からは１サイクル前の下位スロットが
読み出され続けるが、スイッチＳ４、Ｓ５はオフ状態の
ままであるので、命令バッファ１１への格納動作に影響
を与えることはない。

【００４１】したがって、図９（ｂ）の７番目の命令読
み出しから動作を説明する。 （１２’）サイクル１１’（図２１） ７番目の命令、［０３］Ｉ９ Ｉ０ ［００］Ｉ１ Ｉ
２をフェッチする。ＴＡＧの下位ビットが「３」と
「０」であり、図２０の番号１３の「短形式（形式
ｉ）、長形式（前半）」の形であることが分かり、スイ
ッチングルール［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ３］は
［Ｆ（ｉ）、［ ］、［ ］］が適用される。図８か
ら、［Ｓ０、Ｓ１］に対応するＦ（ｉ）は［０、２］
（ｉ＝３）であり、［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ
３］は［０、２、［ ］、［］］となる。また、［Ｓ
４、Ｓ５］は［ ］であり、オフ状態を示す。

【００４２】このスイックング条件により、上位スロッ
トの命令Ｉ９、Ｉ０が命令バッファＡ、Ｄへ入力され、
命令バッファＢ、ＣにはＮＯＰ命令Ｉｎが入力される。
図５の構成例におけるサイクル１１では、［Ｓ２、Ｓ
３］が［０、０］となり、下位スロットの命令Ｉ１、Ｉ
２が補助バッファＡ’、Ｂ’へ入力されたが、図２１の
本構成例では［Ｓ２、Ｓ３］は［ ］であり、補助バッ
ファへの入力動作は行われない。この点が図２１の本構
成例の大きな特徴である。 （１３’）サイクル１２’（図２２） ８番目の命令、［０７］Ｉ３ Ｉ４ ［０１］Ｉ５ Ｉ
６をフェッチする。ＴＡＧの下位ビットが「７」と
「１」であり、図２０の番号１５の「長形式（後半）、
短形式（形式ｉ）」の形であることが分かり、スイッチ
ングルール［Ｓ０、Ｓ１、［Ｔ］、Ｓ２、Ｓ３］は
［２、２、［ ］、Ｆ（ｉ）］が適用される。また、
［Ｓ４、Ｓ５］は［０、０］であり、オン状態を示す。

【００４３】これにより、交替バッファ３２、３３に格
納されている前回サイクルの下位スロットの命令Ｉ１、
Ｉ２が命令バッファＡ、Ｂへ入力され、今回サイクルの
上位スロットの命令Ｉ３、Ｉ４が命令バッファＣ、Ｄへ
入力される。さらに今回サイクルの下位スロットの命令
Ｉ５、Ｉ６が補助バッファＡ’、Ｂ’に入力される。後
続命令型フラグには、今回サイクルの下位スロットのＴ
ＡＧの下位ビット「１」がセットされる。

【００４４】図５の構成例では再読み込みフラグが設け
られたが、図１９の本構成例では同一スロットの再読み
出しが行われないため、再読み込みフラグは設けられて
いない。 （１４’）サイクル１３’（図２３） 直前のサイクルで後続命令型フラグに値１がセットされ
たことから、命令フェッチは実行されず、スイッチＴの
部分スイッチ０、１がオンとされ、補助バッファＡ’、
Ｂ’の内容が命令バッファＡ、Ｂへ転送される。同時に
命令バッファＣ、ＤへＮＯＰ命令Ｉｎが入力される。そ
の後、後続命令型フラグはリセットされる。

【００４５】以上の動作により、図９（ｂ）に示す圧縮
した命令列から図９（ａ）に示す元の命令列が復元され
たことになる。前述したように、図１９の実施例では、
補助バッファ１２とは別に交替バッファ２２、２３を設
け、下位スロットが長形式（前半）の命令は、後続する
サイクルにおいてこの交替バッファ２２、２３から取り
出すようにしたので、Ｄステージへの命令供給を連続し
て行うことができる。

【００４６】図２５は、本発明の他の１実施例の命令列
圧縮方式を示す図である。図２５（ａ）は圧縮される前
の命令列を示し、図２５（ｂ）は圧縮された後の命令列
を示す。本実施例の方式は、各命令コードに情報ビット
としてフラグを付与し、このフラグにより当該命令コー
ドがどのスロットに入るべき命令かを示すようにしたも
のである。

【００４７】図２５（ａ）において、ｉ０からｉ７は有
効命令（ＮＯＰ命令以外の命令）であるとする。この命
令列は、命令の前にその命令がどのスロットに入るべき
命令かを示したフラグを付して、図２５（ｂ）に示すよ
うに命令メモリに格納される。図２５に示されるよう
に、命令コードｉ０、ｉ４はスロットＡに入る命令であ
るため、それぞれフラグＡが付与され、命令コードｉ
１、ｉ５、ｉ７はスロットＢに入る命令であるため、そ
れぞれフラグＢが付与され、命令コードｉ３はスロット
Ｃに入る命令であるため、フラグＣが付与され、命令コ
ードｉ２、ｉ６はスロットＤに入る命令であるため、そ
れぞれフラグＤが付与される。

【００４８】ここで、注意すべきことは、ＮＯＰ命令が
スロット数と同一の数またはそれ以上の数だけ連続する
ときは、ＮＯＰ命令の内のあるものは省略しないで残す
ようにする。具体的には、有効命令および省略しないで
残すＮＯＰ命令のそれぞれの任意の命令の間において、
省略するＮＯＰ命令の数は最大でも、（スロット数−
１）個までとするように配慮する。図２５に示すよう
に、１ＶＬＩＷ命令が４スロットで構成される場合は、
省略するＮＯＰ命令の数は最大でも３個とする。

【００４９】この理由は、スロット数と同一の数または
それ以上の数だけ連続するＮＯＰ命令を省略して命令メ
モリに格納すると、命令メモリ中の先行する命令コード
と後続する命令コードの関係において、（１）圧縮前の
命令列において、後続する命令コードが先行する命令コ
ードと同一のＶＬＩＷ命令内に存在したものか、それと
もその次のＶＬＩＷ命令内に存在したものか、（２）圧
縮前の命令列において、後続する命令コードが先行する
命令コードの存在するＶＬＩＷ命令の次のＶＬＩＷ命令
内に存在したものか、それともさらにその次のＶＬＩＷ
命令内に存在したものか、等の判定が不可能になってし
まうからである。すなわち、後続命令の位置を確定する
ことができなくなるからである。

【００５０】図２５の例では、省略するＮＯＰ命令の数
を最大でも３個とするように、スロットＢのＮＯＰ命令
を適宜残すように配慮している。具体的には、サイクル
３、サイクル５およびサイクル６におけるスロットＢの
ＮＯＰ命令を省略せずに命令メモリに格納している。図
２５の例では、省略せずに残すＮＯＰ命令のスロット位
置をＢスロットに固定しているが、他のスロット位置に
固定してもよい。さらに、スロット位置を固定せずに、
前記した条件を満たす範囲内で任意のスロット位置のＮ
ＯＰ命令を残す方法をとることもできる。

【００５１】なお、圧縮前の命令列において後続行がす
べてＮＯＰ命令であるということを明示的に指示する情
報をさらに付加して使用すれば、スロット数と同一の数
またはそれ以上の数だけ連続するＮＯＰ命令を省略する
ことが可能となる。図２６は、図２５に示す形式で圧縮
された命令を展開する１実施例の回路構成例を示す。図
２６において、６０は圧縮された命令を格納するＣｏｄ
ｅＲＡＭ、６１は分配回路、６２−１〜６２−４は命令
バッファ、６３は補助バッファ、６４は命令選択回路、
６５−１〜６５−４はマージ回路、６６は制御回路、６
７は改行フラグ設定回路、６８−１〜６８−４は改行フ
ラグ判定回路、６９はＤスロットから読み出されたスロ
ット位置指定フラグを保持するＤスロットフラグ保持回
路、７０は命令バッファ６２−１〜６２−４および補助
バッファ６３内の個々の命令コードバッファに付加され
る空きフラグ、７１は補助バッファ６３の内容がセット
される命令バッファの番号を保持するフラグ、７２は改
行フラグ設定回路６７と分配回路６１の間の信号線にお
ける情報の形態を示すものである。

【００５２】図２６の回路では、ＣｏｄｅＲＡＭ６０か
ら読み出した命令語を分配回路６１で展開して、複数の
命令バッファ６２−１〜６２−４にセットする。命令選
択回路６４はサイクリックに順次、命令バッファ６２−
１〜６２−４の内容を読み出して、Ｄステージへ供給し
ていく。分配回路６１で展開して複数の命令バッファ６
２−１〜６２−４にセットする際に、命令バッファに残
されているデータとの重複が生じる場合は、新規にセッ
トする重複部分のデータをいったん補助バッファ６３に
格納する。該当する命令バッファが空き状態になった時
点で補助バッファ６３の内容を該当命令バッファへ移
す。

【００５３】改行フラグ設定回路６７は、ＣｏｄｅＲＡ
Ｍ６０から読み出した圧縮命令コード列中での隣り合う
２つの命令コードに関して、（１）後続する命令語が先
行する命令語と同一ＶＬＩＷ命令に属するのか、（２）
それとも、後続する命令語は先行する命令語の属するＶ
ＬＩＷ命令の次に位置するＶＬＩＷ命令に属するのか、
を判定し、（１）の場合は改行フラグを０に設定し、
（２）の場合は改行フラグを１に設定する。この改行フ
ラグを判定することにより、制御回路６６は、各命令語
を格納する命令バッファの位置に関して、先行する命令
語と同一命令バッファに格納するのか、あるいは先行す
る命令語を格納する命令バッファの次の位置の命令バッ
ファに格納するのかを判定して、分配回路の分配動作を
制御することが可能となる。改行フラグ判定回路６８−
１〜６８−４は、命令語とペアにして格納されているス
ロット位置指定フラグＡ〜Ｂをもとに、以下に示す判定
論理で改行フラグを設定する。

【００５４】・スロット位置指定フラグがＡのとき、→
無条件に改行フラグをオンにする。 ・スロット位置指定フラグがＢのとき、→ 直前の命令
語のスロット位置指定フラグがＢ，Ｃ，Ｄを示している
とき改行フラグをオンにする。

【００５５】・スロット位置指定フラグがＣのとき、→
直前の命令語のスロット位置指定フラグがＣ，Ｄを示
しているとき改行フラグをオンにする。 ・スロット位置指定フラグがＤのとき、→ 直前の命令
語のスロット位置指定フラグがＤを示しているとき改行
フラグをオンにする。 なお、ＣｏｄｅＲＡＭ６０から読み出した命令語列の先
頭位置の命令語に関しては、前回フェッチ時の命令語列
中の最終位置の命令語が直前の命令語となる。このた
め、Ｄスロットフラグ保持回路６９は、ＣｏｄｅＲＡＭ
６０から読み出した命令語列の最終位置の命令語に付加
されているスロット位置指定フラグを次のフェッチサイ
クルまで保持しておく。

【００５６】Ｄステージへの命令供給は、命令選択回路
６４がサイクリックに４個の命令バッファの内容を読み
出していくことにより行われる。また、ＣｏｄｅＲＡＭ
６０からの命令フェッチタイミングについては、現在Ｄ
ステージへ命令を供給している命令バッファの後段の命
令バッファが空きの状態、および未完成の場合（途中ま
で命令語が入っている状態）のとき、次のサイクルは命
令フェッチサイクルとなる。現在Ｄステージへ命令を供
給している命令バッファの後段の命令バッファが完成状
態（確定命令語で埋まっている状態）のときは、次のサ
イクルは命令フェッチ中止のサイクルとなる。

【００５７】図２７〜図３２は、図２６の回路におい
て、図２５（ｂ）に示されている圧縮命令語を展開して
図２５（ａ）の命令列に復元する動作を示す。 （１）サイクル１（図２７） １番目の命令、Ａ：ｉ０ Ｂ：ｉ１ Ｄ：ｉ２ Ｃ：ｉ
３をフェッチする。命令Ａ：ｉ０とＣ：ｉ３に改行フラ
グ１が設定され、命令Ｂ：ｉ１とＤ：ｉ２に改行フラグ
０が設定される。これにより、命令Ａ：ｉ０、Ｂ：ｉ
１、Ｄ：ｉ２は１番目の命令バッファに格納され、命令
Ｃ：ｉ３は２番目の命令バッファに格納される。格納さ
れた命令語間の空き命令語にはＮＯＰ命令が埋め込まれ
る。Ｄステージへは、１番目の命令、 ｉ０ ｉ１
ｎｏｐ ｉ２が送出される。 （２）サイクル２（図２８） ２番目の命令、Ａ：ｉ４ Ｂ：ｎｏｐ Ｂ：ｉ５ Ｄ：
ｉ６をフェッチする。命令Ａ：ｉ４とＢ：ｉ５に改行フ
ラグ１が設定され、命令Ｂ：ｎｏｐとＤ：ｉ６に改行フ
ラグ０が設定される。これにより、命令Ａ：ｉ４と命令
Ｂ：ｎｏｐは３番目のバッファに格納され、命令Ｂ：ｉ
５とＤ：ｉ６は４番目の命令バッファに格納される。格
納された命令語間の空き命令語にはＮＯＰ命令が埋め込
まれる。Ｄステージへは、２番目の命令、 ｎｏｐ
ｎｏｐ ｉ３ ｎｏｐが送出される。 （３）サイクル３（図２９） 命令バッファ中に完成した命令が存在するため、命令フ
ェッチは実行されない。Ｄステージへは、３番目の命
令、 ｉ４ ｎｏｐ ｎｏｐ ｎｏｐが送出され
る。 （４）サイクル４（図３０） 命令バッファ中に完成した命令が存在するため、命令フ
ェッチは実行されない。Ｄステージへは、４番目の命
令、 ｎｏｐ ｉ５ ｎｏｐ ｉ６が送出され
る。 （５）サイクル５（図３１） ３番目の命令、Ｂ：ｎｏｐ Ｂ：ｎｏｐ Ｂ：ｉ７
（Ｘ）をフェッチする。図２５（ｂ）では、エントリａ
＋２の４番目の位置の命令語の内容を図示していない
が、図２５（ａ）のサイクル７に示す形に復元するため
には、図示しないサイクル８のスロットＡまたはスロッ
トＢの少なくとも一方に有効命令が存在していることが
必要である。３個の命令、Ｂ：ｎｏｐ、Ｂ：ｎｏｐ、
Ｂ：ｉ７に各々改行フラグが設定される。先頭のＢ：ｎ
ｏｐは１番目の命令バッファに格納され、２番目の命令
Ｂ：ｎｏｐは２番目の命令バッファに格納され、３番目
の命令Ｂ：ｉ７は３番目の命令バッファに格納される。
Ｄステージへは、５番目の命令、 ｎｏｐ ｎｏｐ
ｎｏｐ ｎｏｐが送出される。 （６）サイクル６（図３２） 命令バッファ中に完成した命令が存在するため、命令フ
ェッチは実行されない。Ｄステージへは、６番目の命
令、 ｎｏｐ ｎｏｐ ｎｏｐ ｎｏｐが送出さ
れる。 （７）図示しない次のサイクル７で、７番目の命令、
ｎｏｐ ｉ７ ｎｏｐ ｎｏｐがＤステージへ送
出される。図２６の構成例において、さらに、圧縮した
命令語に後続するＶＬＩＷ命令がすべてＮＯＰ命令で構
成されていることを示すビットをスロット位置指定フラ
グとともに付加するように構成することもできる。

【００５８】図３３は、図２５に示す形式で圧縮された
命令を展開する他の１実施例の回路構成例を示す。図３
３において、８０は圧縮された命令を格納するＣｏｄｅ
ＲＡＭ、８１は分配回路、８２−１〜８２−２は命令バ
ッファ、８３は補助バッファ、８４は命令選択回路、８
５は命令選択制御回路である。本実施例では、命令バッ
ファとして、交互に使用される２つのバッファのみもう
け、ＣｏｄｅＲＡＭ８０から読み出され、展開された命
令コードであって２つの命令バッファに入りきらない部
分は補助バッファ８３に格納するようにしている。さら
に、命令バッファ８２−１〜８２−２内の個々のバッフ
ァＡ０〜Ｄ０、Ａ１〜Ｄ１にはそれぞれ、状態を示すビ
ットが付加されている。図３４は、この状態ビットの内
容を示す図である。

【００５９】状態Ｅは、当該スロットは空き状態であ
り、ＮＯＰ命令を出力して入力待ちとなる状態である。
状態Ｖは、当該スロットに命令コードが存在する状態で
あり、その命令コードを出力して入力待ちとなる状態で
ある。状態Ｎは、当該スロットにＮＯＰ命令が存在し、
そのＮＯＰ命令を出力して入力待ちとなる状態である。

【００６０】状態Ｄは、当該スロットに命令コードが存
在するが、その命令コードは保存した状態のまま、ＮＯ
Ｐ命令を出力して前記状態Ｖに遷移する状態である。図
３５は、命令語に位置指定フラグを付加して圧縮した命
令コード列とその展開結果の命令コード列を示す図であ
る。図３５（ａ）は、命令格納メモリからフェッチされ
るパターンの一例であり、図３５（ｂ）は、図３５
（ａ）に示すパターンを展開した場合の命令発行の順序
を示すものである。

【００６１】図３６〜図３８は、図３５（ａ）に示すパ
ターンを図３３の回路で展開していくときの展開態様を
示す図である。以下に、その展開動作を説明する。 （１）サイクル０（図３６（ａ）） １番目の圧縮命令、Ａ０ Ｂ０ Ｄ０ Ｂ１をフェッチ
する。Ａ０、Ｂ０、Ｄ０、は左側の命令バッファに格納
され、Ｂ１は右側のバッファに格納される。 （２）サイクル１（図３６（ｂ）） １番目の圧縮命令、Ｃ０ Ｃ１ Ａ１ Ａ２をフェッチ
する。左側の命令バッファから命令Ａ０、Ｂ０、ｎｏ
ｐ、Ｄ０が発行され、Ｃ１が左側命令バッファ、Ｃ０、
Ａ１が右側命令バッファ、Ａ２が補助バッファに格納さ
れる。 （３）サイクル２（図３６（ｃ）） フェッチは中止され、右側命令バッファから命令ｎｏ
ｐ、Ｂ１、Ｃ０、ｎｏｐが発行され、補助バッファ内の
Ａ２が左側命令バッファに格納される。 （４）サイクル３（図３６（ｄ）） フェッチは中止され、左側命令バッファから命令ｎｏ
ｐ、ｎｏｐ、Ｃ１、ｎｏｐが発行される。 （５）サイクル４（図３７（ａ）） ３番目の圧縮命令、Ｄ１ Ｄ２ Ｂ２ Ｄ３をフェッチ
する。 右側命令バッファから命令Ａ１、ｎｏｐ、ｎｏ
ｐ、ｎｏｐが発行され、Ｄ１が左側命令バッファ、Ｄ２
が右側命令バッファ、Ｂ２、Ｄ３が補助バッファに格納
される。 （６）サイクル５（図３７（ｂ）） フェッチは中止され、左側命令バッファから命令Ａ２、
ｎｏｐ、ｎｏｐ、Ｄ１が発行され、補助バッファ内のＢ
２、Ｄ３が左側命令バッファに格納される。（７）サイ
クル６（図３７（ｃ）） ４番目の圧縮命令、Ｃ２ Ｃ３ Ｃ４ Ｃ５ をフェッチする。 右側命令バッファから命令ｎｏｐ、
ｎｏｐ、ｎｏｐ、Ｄ２が発行され、Ｃ２が右側命令バッ
ファ、Ｃ３が右側命令バッファ、Ｃ４、Ｃ５が補助バッ
ファに格納される。 （８）サイクル７（図３７（ｄ）） フェッチは中止され、左側命令バッファから命令ｎｏ
ｐ、Ｂ２、ｎｏｐ、Ｄ３が発行される。 （９）サイクル８（図３８（ａ）） フェッチは中止され、右側命令バッファから命令ｎｏ
ｐ、ｎｏｐ、Ｃ２、ｎｏｐが発行される。 （１０）サイクル９（図３８（ｂ）） フェッチは中止され、左側命令バッファから命令ｎｏ
ｐ、ｎｏｐ、Ｃ３、ｎｏｐが発行され、補助バッファ内
のＣ４が右側命令バッファに格納される。 （１１）サイクル１０（図３８（ｃ）） フェッチは中止され、右側命令バッファから命令ｎｏ
ｐ、ｎｏｐ、Ｃ４、ｎｏｐが発行され、補助バッファ内
のＣ５が左側命令バッファに格納される。 （１２）サイクル１１（図３８（ｄ）） フェッチは中止され、左側命令バッファから命令ｎｏ
ｐ、ｎｏｐ、Ｃ５、ｎｏｐが発行される。なお、図３３
〜図３８に示す実施例において、状態フラグＤを設定す
る条件は、 １）メモリからフェッチして命令バッファに格納する場
合、および ２）補助バッファから命令バッファに格納する場合にお
いて、 その命令バッファ内において、該当格納スロットの右側
に既にＶフラグの立っている他のスロットが存在する場
合である。また、補助バッファの数を十分に増やすこと
により、Ｄフラグを設けない方式をとることも可能であ
る。

【００６２】図３３の構成例において、さらに、圧縮し
た命令語に後続するＶＬＩＷ命令がすべてＮＯＰ命令で
構成されていることを示すビットをスロット位置指定フ
ラグとともに付加するように構成することもできる。次
に、圧縮されてメモリに格納される命令へのプログラム
カウンタの与え方の１実施例を図３９に示す。図３９
は、ＮＯＰ命令が省略されて圧縮された命令列におい
て、それをロードモジュールに格納した状況を示してい
る。図３９に示すように、プログラムカウンタは、ロー
ドモジュール内の有効命令の先頭に付している。図３９
において、ｉ０〜ｉ１５は命令エレメントを表してい
る。

【００６３】命令フェッチの単位は４命令エレメントで
あり、４命令エレメント毎に必ずフェッチ動作が行われ
る。プログラムカウンタは、ＶＬＩＷ命令の固有の番号
を指すものと考えられる。図３９では、ｉ０とｉ１は短
形式であり、ＮＯＰ命令が２つどこかに省略されてい
る。そこで、このＶＬＩＷ命令のプログラムカウンタを
「０」と定義している。つまり、ｉ０の先頭である。ｉ
２とｉ３も同時にフェッチされるが、これは次のタイミ
ングで実行されるべきＶＬＩＷ命令ある。

【００６４】ｉ２とｉ３は長形式であるため、次のサイ
クルでフェッチが実行されるまで、このＶＬＩＷ命令は
揃わない。プログラムカウンタは、命令エレメントアド
レス方式をとるものとする。すなわち、１個の命令エレ
メントを１と数える。したがって、図３９に示すよう
に、命令エレメントｉ２から始まるＶＬＩＷ命令のプロ
グラムカウンタは２となる。

【００６５】同様に、ｉ６から始まるＶＬＩＷ命令のプ
ログラムカウンタは６となる。すなわち、圧縮のために
省略された命令コードにはプログラムカウンタを付与せ
ず、省略されずに命令格納メモリに格納される命令コー
ドにプログラムカウンタを付与するものである。そし
て、プログラムカウンタは、現在の命令が短形式なら
ば、次のプログラムカウンタは＋２することによって得
られ、現在の命令が長形式ならば、次のプログラムカウ
ンタは＋４することによって得られる。

【００６６】図４０は、本発明の１実施例のプログラム
カウンタ更新制御回路である。図４０において、１００
はプログラムカウンタを保持するレジスタ、１０１は命
令格納メモリ（ＣｏｄｅＲＡＭ）、１０２は長短命令形
式判定回路、１０３と１０４は選択回路、１０５は加算
回路、１０６は出力先選択回路、１０７はサブルーチン
コールの戻り番地を保持するレジスタ、１０８は＋４を
指示する信号線、１０９は＋２を指示する信号線、１１
０は分岐先プログラムカウンタのオフセット値を指示す
る信号線、１１１はサブルーチンコールの戻り番地オフ
セット値（ＲＯＦＦ）を指示する信号線である。

【００６７】ＰＣレジスタ１００の内容をアドレスとし
て命令ＲＡＭ１０１の該当番地にアクセスして、その格
納内容をフェッチする。ここで、フェッチされる命令は
ＶＬＩＷ命令であり、前記した通り、フェッチした命令
が長形式の場合は次のプログラムカウンタを得るために
現在のプログラムカウンタに値４を加算する。フェッチ
した命令が短形式の場合は次のプログラムカウンタを得
るために現在のプログラムカウンタに値２を加算する。
この判断を行うのが、長短命令形式判定回路１０２であ
る。さらに、図４０においては、フェッチした命令が分
岐先だった場合の分岐先アドレスを生成するデータパス
も示している。つまり、分岐先アドレスはフェッチした
ＶＬＩＷ命令に含まれる分岐命令の命令コード中に含ま
れている分岐先プログラムカウンタのオフセット値をも
って、これを現在のプログラムカウンタに加えることで
分岐先アドレスを制御する。

【００６８】次に、サブルーチンコール命令のリターン
アドレスについて説明する。サブルーチンコール命令の
リターンアドレスは、サブルーチンコール命令を含むＶ
ＬＩＷ命令が長形式か短形式かの２通りの各々に対し
て、さらに、遅延スロットの命令が長形式か短形式か暗
黙ＮＯＰ命令かの３通りのバリエーションがある。した
がって、全部で６通りのバリエーションがある。

【００６９】この６通りのバリエーションを図４１と図
４２に示す。図４１、図４２において、ターゲット命令
とはサブルーチンコール命令が発行されて、サブルーチ
ンコール命令が実行され、リターン命令が実行されたと
きに、戻るべき命令を意味している。ここで、遅延スロ
ットに含まれるＶＬＩＷ命令はサブルーチンが実行され
る前に必ず実行されるＶＬＩＷ命令であることに注意す
る。

【００７０】図４１、図４２に示すバリエーションをす
べて表に書き下すと、図４３のようになる。図４３にお
いて、ＲＯＦＦとは、サブルーチンコール命令が発行さ
れた場合、リターンアドレス（図４１、図４２ではＰ
Ｃ’として表現している）を算出するために必要なオフ
セット値である。このＲＯＦＦは、図４１、図４２およ
び図４３に示すように、サブルーチンコール命令を含む
ＶＬＩＷ命令が長形式なのか短形式なのか、さらに、遅
延スロットのＶＬＩＷ命令が長形式なのか、短形式なの
か、暗黙ＮＯＰ命令なのかでバリエーションがあり、計
算で求めることができない。そこで、本発明では、ＲＯ
ＦＦの値をサブルーチンコール命令の命令フィールドに
即値として与えるようにしている。

【００７１】すなわち、サブルーチンコール命令の命令
形式は図４４に示す形式にしている。このＲＯＦＦの値
は、アセンブラが自動的に挿入する。戻り番地は、ＲＯ
ＦＦとサブルーチンコールを含む命令のブログラムカウ
ンタとの和を計算して、戻り番地を格納するレジスタに
確保する。すなわち、戻り番地は、戻り番地＝ サブル
ーチンコール命令を含むＶＬＩＷ命令のＰＣ ＋ ＲＯ
ＦＦのようにして計算される。このようにすることによ
り、命令圧縮を行っている場合でも、サブルーチンコー
ル命令に対応する正しい戻り番地を確保することができ
る。図４０の回路で説明すると、ＰＣレジスタ１００の
内容と戻り番地オフセット信号線１１１の値とが加算回
路１０５で加算され、戻り番地保持レジスタ１０７に格
納されることで前記した動作が実現される。

【００７２】前記したように、ＲＯＦＦを命令中に埋め
込んでいるので、これを現在のプログラムカウンタの内
容と加算することでサブルーチンコールの戻り番地を決
定している。この値は、サブルーチンがコールされ、サ
ブルーチンが一連の命令を実行し終えた後に、プログラ
ムカウンタにセットされ、それによりサブルーチンから
の戻りが実現される。

【００７３】

【発明の効果】以上説明したように、本発明によれば、
ＶＬＩＷ方式の計算機においてロードモジュールの容量
を増大させる原因となるＮＯＰ命令をロードモジュール
から排除することができ、ロードモジュールを圧縮する
ことが可能となるという顕著な効果が得られる。このよ
うに本発明は、ＶＬＩＷ方式の計算機を産業的に実現す
る技術に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の第１の主要な態様を示す図である。

【図２】本発明の１実施例の命令フォーマットを示す図
である。

【図３】本発明の実施例における命令パターンおよび情
報ビットパターンを示す図である

【図４】短形式命令と長形式命令の具体例を示す図であ
る。

【図５】長短命令で圧縮された命令を展開する回路構成
例を示す図である。

【図６】スイッチ回路の論理的なスイッチ構成を示す図
である。

【図７】スイッチ回路群のスイッチングルールを示す図
である。

【図８】スイッチングルールＦ（ｉ）の詳細を示す図で
ある。

【図９】ＶＬＩＷ命令の命令シーケンス例およびそれを
圧縮した結果の命令シーケンスを示す図である。

【図１０】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図１１】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図１２】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図１３】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図１４】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図１５】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図１６】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図１７】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図１８】長形式（前半）を下位スロットに含む入力ス
ロットおよび長形式（後半）を含む入力スロットの読み
出し順序を示す状態遷移表を示す図である。

【図１９】長短命令で圧縮された命令を展開する他の回
路構成例を示す図である。

【図２０】図１９の回路構成例におけるスイッチングル
ールを示す図である。

【図２１】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図２２】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図２３】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図２４】本発明の第２の主要な態様を示す図である。

【図２５】本発明の他の１実施例の命令圧縮方式を示す
図である。

【図２６】図２５に示す形式で圧縮された命令を展開す
る１実施例の回路構成例を示す図である。

【図２７】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図２８】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図２９】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図３０】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図３１】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図３２】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図３３】図２５に示す形式で圧縮された命令を展開す
る他の１実施例の回路構成例を示す図である。

【図３４】図３３に示す実施例で使用される状態ビット
の内容を示す図である。

【図３５】命令語に位置指定フラグを付加して圧縮した
命令コード列とその展開結果の命令コード列を示す図で
ある。

【図３６】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図３７】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図３８】圧縮された命令列を展開して復元する動作態
様を示す図である。

【図３９】圧縮されてメモリに格納される命令へのプロ
グラムカウンタの与え方の１実施例を示す図である。

【図４０】本発明の１実施例のプログラムカウンタ更新
制御回路を示す図である。

【図４１】サブルーチンコール命令のリターンアドレス
のバリエーションを示す図である。

【図４２】サブルーチンコール命令のリターンアドレス
のバリエーションを示す図である。

【図４３】サブルーチンコール命令のリターンアドレス
のバリエーションを表にして示した図である。

【図４４】サブルーチンコール命令の命令形式を示す図
である。

【符号の説明】

１ 命令格納メモリ ２ 命令コード復元回路 ３−１〜３−ｎ 命令コード列 ４ 圧縮形態指示情報 ５１ 命令格納メモリ ５２ 命令コード復元回路 ５３−１〜５３−ｎ 格納位置指示情報 ５４−１〜５４−ｎ 命令コード

Claims (44)

【特許請求の範囲】
1. 【請求項１】 少なくとも特定の命令コード列に関して
   は圧縮された形で表現される命令コード列と、その命令
   コード列に関する圧縮の形態を示す圧縮形態指示情報と
   を格納する命令格納メモリと、 前記命令格納メモリから読み出された命令コード列を、
   その命令コード列に付加された圧縮形態指示情報にもと
   づいて、非圧縮の状態に復元する命令コード復元回路と
   をそなえたことを特徴とする命令圧縮格納および命令復
   元機能を有するデータ処理装置。
2. 【請求項２】 前記命令コードはＶＬＩＷ命令の構成要
   素であり、 圧縮前の状態のＶＬＩＷ命令中のＮＯＰ命令の数が所定
   数以上のとき、複数のＮＯＰ命令の内の少なくとも一部
   を省略する形で命令コード列の圧縮が行われ、さらにＮ
   ＯＰ命令の数および位置にしたがって、圧縮の形態が決
   定されることを特徴とする請求項１に記載の命令圧縮格
   納および命令復元機能を有するデータ処理装置。
3. 【請求項３】 ＶＬＩＷ命令を構成する命令スロット数
   より少ない数の命令コードにより構成される命令コード
   列に対応して、それぞれ圧縮形態指示情報が付加される
   ことを特徴とする請求項２に記載の命令圧縮格納および
   命令復元機能を有するデータ処理装置。
4. 【請求項４】 後続するＶＬＩＷ命令がすべてＮＯＰ命
   令で構成されていることを示す情報を先行する命令コー
   ド列に付加される圧縮形態指示情報に含ませることによ
   り、すべてＮＯＰ命令で構成されているＶＬＩＷ命令を
   省略した形で命令格納メモリへの命令コード列の格納が
   行われ、 命令格納メモリから読み出した圧縮形態指示情報から、
   後続するＶＬＩＷ命令がすべてＮＯＰ命令で構成されて
   いることを示す情報を検出したとき、命令コード復元回
   路において、すべてＮＯＰ命令で構成されているＶＬＩ
   Ｗ命令を復元することを特徴とする請求項３に記載の命
   令圧縮格納および命令復元機能を有するデータ処理装
   置。
5. 【請求項５】 少なくとも特定の命令コード列に関して
   は圧縮された形で表現される命令コード列と、その命令
   コード列に関する圧縮の形態を示す圧縮形態指示情報と
   を格納する命令格納メモリと、 復元された命令を格納する命令バッファと、 復元過程にある命令の一部を一時的に格納する補助バッ
   ファと、 命令格納メモリから読み出された命令の上位スロット部
   分を構成する命令コード列を命令バッファに入力するた
   めの第１のスイッチング手段と、 命令格納メモリから読み出された命令の下位スロット部
   分を構成する命令コード列を命令バッファおよび補助バ
   ッファに入力するための第２のスイッチング手段と、 補助バッファの内容を命令バッファに転送するための第
   ３のスイッチング手段と、 圧縮形態指示情報にもとづいて、第１のスイッチング手
   段、第２のスイッチング手段および第３のスイッチング
   手段を制御するための制御回路手段とをそなえたことを
   特徴とする命令圧縮格納および命令復元機能を有するデ
   ータ処理装置。
6. 【請求項６】 前記命令コードはＶＬＩＷ命令の構成要
   素であり、 圧縮前の状態のＶＬＩＷ命令中のＮＯＰ命令の数が所定
   数以上のとき、複数のＮＯＰ命令の内の少なくとも一部
   を省略する形で命令コード列の圧縮が行われ、さらにＮ
   ＯＰ命令の数および位置にしたがって、圧縮の形態が決
   定されることを特徴とする請求項５に記載の命令圧縮格
   納および命令復元機能を有するデータ処理装置。
7. 【請求項７】 ＶＬＩＷ命令を構成する命令スロット数
   より少ない数の命令コードにより構成される命令コード
   列に対応して、それぞれ圧縮形態指示情報が付加される
   ことを特徴とする請求項６に記載の命令圧縮格納および
   命令復元機能を有するデータ処理装置。
8. 【請求項８】 後続するＶＬＩＷ命令がすべてＮＯＰ命
   令で構成されていることを示す情報を先行する命令コー
   ド列に付加される圧縮形態指示情報に含ませることによ
   り、すべてＮＯＰ命令で構成されているＶＬＩＷ命令を
   省略した形で命令格納メモリへの命令コード列の格納が
   行われ、 命令格納メモリから読み出した圧縮形態指示情報から、
   後続するＶＬＩＷ命令がすべてＮＯＰ命令で構成されて
   いることを示す情報を検出したとき、命令コード復元回
   路において、すべてＮＯＰ命令で構成されているＶＬＩ
   Ｗ命令を復元することを特徴とする請求項７に記載の命
   令圧縮格納および命令復元機能を有するデータ処理装
   置。
9. 【請求項９】 前記第１のスイッチング手段は、対応す
   る命令コード列内の各命令コード毎に第１の部分スイッ
   チング手段を個別にそなえ、各第１の部分スイッチング
   手段は対応する各命令コードを命令バッファ中の互いに
   異なる部分に１力させるように動作し、 前記第２のスイッチング手段は、対応する命令コード列
   内の各命令コード毎に第２の部分スイッチング手段を個
   別にそなえ、各第２の部分スイッチング手段は対応する
   各命令コードを命令バッファおよび補助バッファ中の互
   いに異なる部分に入力させるように動作することを特徴
   とする請求項５から請求項８のいずれかに記載の命令圧
   縮格納および命令復元機能を有するデータ処理装置。
10. 【請求項１０】 命令格納メモリから読み出された命令
    の下位スロット部分を遅延して出力する遅延出力バッフ
    ァと、 遅延出力バッファからの出力を命令バッファの上位部分
    に入力するための第４のスイッチング手段とをさらにそ
    なえたことを特徴とする請求項９に記載の命令圧縮格納
    および命令復元機能を有するデータ処理装置。
11. 【請求項１１】 所定数の命令コードからなる命令コー
    ド列の単位で命令コードの格納および読み出しが可能な
    命令格納メモリであって、各命令コード毎に本来の格納
    位置を指示する格納位置指示情報が付加されるととも
    に、特定の命令コードを省略して圧縮した形の命令コー
    ド列を格納する命令格納メモリと、 前記命令格納メモリから読み出された命令コード列を、
    各命令コードに付加された格納位置指示情報にもとづい
    て、非圧縮の状態に復元する命令コード復元回路とをそ
    なえたことを特徴とする命令圧縮格納および命令復元機
    能を有するデータ処理装置。
12. 【請求項１２】 前記命令コードはＶＬＩＷ命令の構成
    要素であり、前記格納位置指示情報はＶＬＩＷ命令のス
    ロット位置情報であり、前記特定の命令コードはＮＯＰ
    命令であることを特徴とする請求項１１に記載の命令圧
    縮格納および命令復元機能を有するデータ処理装置。
13. 【請求項１３】 圧縮前の命令コード列中において存在
    するＮＯＰ命令列からＮＯＰ命令を省略するとき、連続
    して省略されるＮＯＰ命令の数が所定数を越えないよう
    にＮＯＰ命令を圧縮コード列中に存在させることを特徴
    とする請求項１２に記載の命令圧縮格納および命令復元
    機能を有するデータ処理装置。
14. 【請求項１４】 省略せずに圧縮コード列中に存在させ
    るＮＯＰ命令の位置を、圧縮前のＶＬＩＷ命令語の特定
    スロット位置に固定させることを特徴とする請求項１３
    に記載の命令圧縮格納および命令復元機能を有するデー
    タ処理装置。
15. 【請求項１５】 後続するＶＬＩＷ命令がすべてＮＯＰ
    命令で構成されていることを示す情報を命令コードに付
    加することにより、すべてＮＯＰ命令で構成されている
    ＶＬＩＷ命令を省略した形で命令格納メモリへの命令コ
    ード列の格納が行われ、 命令格納メモリから読み出した命令コードに、後続する
    ＶＬＩＷ命令がすべてＮＯＰ命令で構成されていること
    を示す情報が付加されていることを検出したとき、命令
    コード復元回路において、すべてＮＯＰ命令で構成され
    ているＶＬＩＷ命令を復元することを特徴とする請求項
    １２から請求項１４のいずれかに記載の命令圧縮格納お
    よび命令復元機能を有するデータ処理装置。
16. 【請求項１６】 所定数の命令コードからなる命令コー
    ド列の単位で命令コードの格納および読み出しが可能な
    命令格納メモリであって、各命令コード毎に本来の格納
    位置を指示する格納位置指示情報が付加されるととも
    に、特定の命令コードを省略して圧縮した形の命令コー
    ド列を格納する命令格納メモリと、 それぞれ複数の命令コードが格納され、サイクリックに
    命令の取り出しが行われる複数の命令バッファと、 命令格納メモリから読み出された圧縮命令コード列を展
    開して前記複数の命令バッファに送出する命令コード分
    配手段と、 命令コードに付加されている格納位置指示情報および命
    令取り出し中の命令バッファを指示する情報にもとづい
    て、前記命令コード分配手段における圧縮命令コード列
    の展開動作を制御するための制御回路手段とをそなえた
    ことを特徴とする命令圧縮格納および命令復元機能を有
    するデータ処理装置。
17. 【請求項１７】 前記命令コードはＶＬＩＷ命令の構成
    要素であり、前記格納位置指示情報はＶＬＩＷ命令のス
    ロット位置情報であり、前記特定の命令コードはＮＯＰ
    命令であることを特徴とする請求項１６に記載の命令圧
    縮格納および命令復元機能を有するデータ処理装置。
18. 【請求項１８】 圧縮前の命令コード列中において存在
    するＮＯＰ命令列からＮＯＰ命令を省略するとき、連続
    して省略されるＮＯＰ命令の数が所定数を越えないよう
    にＮＯＰ命令を圧縮コード列中に存在させることを特徴
    とする請求項１７に記載の命令圧縮格納および命令復元
    機能を有するデータ処理装置。
19. 【請求項１９】 省略せずに圧縮コード列中に存在させ
    るＮＯＰ命令の位置を、圧縮前のＶＬＩＷ命令語の特定
    スロット位置に固定させることを特徴とする請求項１８
    に記載の命令圧縮格納および命令復元機能を有するデー
    タ処理装置。
20. 【請求項２０】 後続するＶＬＩＷ命令がすべてＮＯＰ
    命令で構成されていることを示す情報を命令コードに付
    加することにより、すべてＮＯＰ命令で構成されている
    ＶＬＩＷ命令を省略した形で命令格納メモリへの命令コ
    ード列の格納が行われ、 命令格納メモリから読み出した命令コードに、後続する
    ＶＬＩＷ命令がすべてＮＯＰ命令で構成されていること
    を示す情報が付加されていることを検出したとき、命令
    コード復元回路において、すべてＮＯＰ命令で構成され
    ているＶＬＩＷ命令を復元することを特徴とする請求項
    １７から請求項１９のいずれかに記載の命令圧縮格納お
    よび命令復元機能を有するデータ処理装置。
21. 【請求項２１】 圧縮した形の命令コード列中の隣り合
    う２つの命令コードにそれぞれ付加されている格納位置
    指示情報を比較することにより、復元後の命令コード列
    において、その２つの命令コード中の後続位置の命令コ
    ードが先行位置の命令コードと同一の命令語内に位置す
    るものであるか、あるいは後続位置の命令コードが先行
    する命令コードが属する命令語の次の位置の命令語内に
    位置するものであるかを指示するフラグ情報を抽出する
    フラグ情報抽出手段をそなえ、 前記制御回路手段は、前記フラグ情報抽出手段から出力
    されるフラグ情報を使用して各命令コードを複数の命令
    バッファのいずれかへ送出していくことを特徴とする請
    求項１７から請求項２０のいずれかに記載の命令圧縮格
    納および命令復元機能を有するデータ処理装置。
22. 【請求項２２】 命令バッファの各スロットに、そのス
    ロットの状態を指示するフラグをもうけ、前記制御回路
    手段は、フラグ情報を使用して各命令コードを複数の命
    令バッファのいずれかへ送出していくとともに、フラグ
    情報を更新していくことを特徴とする請求項１７から請
    求項２０のいずれかに記載の命令圧縮格納および命令復
    元機能を有するデータ処理装置。
23. 【請求項２３】 前記フラグは、（１）当該スロットは
    空き状態であり、ＮＯＰ命令を出力して入力待ちとなる
    第１の状態と、（２）当該スロットに命令コードが存在
    する状態であり、その命令コードを出力して入力待ちと
    なる第２の状態と、（３）当該スロットにＮＯＰ命令が
    存在し、そのＮＯＰ命令を出力して入力待ちとなる第３
    の状態と、（４）当該スロットに命令コードが存在する
    が、その命令コードは保存した状態のまま、ＮＯＰ命令
    を出力して前記第２の状態に遷移する第４の状態のいず
    れの状態にあるかを指示するものであることを特徴とす
    る請求項２２に記載の命令圧縮格納および命令復元機能
    を有するデータ処理装置。
24. 【請求項２４】 命令格納メモリから読み出した命令コ
    ードを前記複数の命令バッファのいずれにも格納できな
    い場合に、その命令コードを一時的に保持する補助バッ
    ファをもうけたことを特徴とする請求項２１から請求項
    ２３のいずれかに記載の命令圧縮格納および命令復元機
    能を有するデータ処理装置。
25. 【請求項２５】 少なくとも特定の命令コード列に関し
    ては圧縮された形で表現される命令コード列と、その命
    令コード列に関する圧縮の形態を示す圧縮形態指示情報
    とを格納する命令格納メモリと、 前記命令格納メモリから読み出された命令コード列を、
    その命令コード列に付加された圧縮形態指示情報にもと
    づいて、非圧縮の状態に復元する命令コード復元回路と
    をそなえ、さらに圧縮のために省略された命令コードに
    はプログラムカウンタを付与せず、省略されずに前記命
    令格納メモリに格納される命令コードにプログラムカウ
    ンタを付与したことを特徴とする命令圧縮格納および命
    令復元機能を有するデータ処理装置。
26. 【請求項２６】 サブルーチンコール命令の命令コード
    内にリターンオフセット値を即値として与え、サブルー
    チンコールを含む命令のプログラムカウンタにサブルー
    チンコール命令内に即値として与えているリターンオフ
    セット値を加えた値のプログラムカウンタがサブルーチ
    ンコールを終了した後の戻りプログラムカウンタとなる
    ように構成したことを特徴とする請求項２５に記載の命
    令圧縮格納および命令復元機能を有するデータ処理装
    置。
27. 【請求項２７】 前記命令コードはＶＬＩＷ命令の構成
    要素であり、 圧縮前の状態のＶＬＩＷ命令中のＮＯＰ命令の数が所定
    数以上のとき、複数のＮＯＰ命令の内の少なくとも一部
    を省略する形で命令コード列の圧縮が行われ、さらにＮ
    ＯＰ命令の数および位置にしたがって、圧縮の形態が決
    定されることを特徴とする請求項２６に記載の命令圧縮
    格納および命令復元機能を有するデータ処理装置。
28. 【請求項２８】 ＶＬＩＷ命令を構成する命令スロット
    数より少ない数の命令コードにより構成される命令コー
    ド列に対応して、それぞれ圧縮形態指示情報が付加され
    ることを特徴とする請求項２７に記載の命令圧縮格納お
    よび命令復元機能を有するデータ処理装置。
29. 【請求項２９】 後続するＶＬＩＷ命令がすべてＮＯＰ
    命令で構成されていることを示す情報を先行する命令コ
    ード列に付加される圧縮形態指示情報に含ませることに
    より、すべてＮＯＰ命令で構成されているＶＬＩＷ命令
    を省略した形で命令格納メモリへの命令コード列の格納
    が行われ、 命令格納メモリから読み出した圧縮形態指示情報から、
    後続するＶＬＩＷ命令がすべてＮＯＰ命令で構成されて
    いることを示す情報を検出したとき、命令コード復元回
    路において、すべてＮＯＰ命令で構成されているＶＬＩ
    Ｗ命令を復元することを特徴とする請求項２８に記載の
    命令圧縮格納および命令復元機能を有するデータ処理装
    置。
30. 【請求項３０】 所定数の命令コードからなる命令コー
    ド列の単位で命令コードの格納および読み出しが可能な
    命令格納メモリであって、各命令コード毎に本来の格納
    位置を指示する格納位置指示情報が付加されるととも
    に、特定の命令コードを省略して圧縮した形の命令コー
    ド列を格納する命令格納メモリと、 前記命令格納メモリから読み出された命令コード列を、
    各命令コードに付加された格納位置指示情報にもとづい
    て、非圧縮の状態に復元する命令コード復元回路とをそ
    なえ、さらに圧縮のために省略された命令コードにはプ
    ログラムカウンタを付与せず、省略されずに前記命令格
    納メモリに格納される命令コードにプログラムカウンタ
    を付与したことを特徴とする命令圧縮格納および命令復
    元機能を有するデータ処理装置。
31. 【請求項３１】 サブルーチンコール命令の命令コード
    内にリターンオフセット値を即値として与え、サブルー
    チンコールを含む命令のプログラムカウンタにサブルー
    チンコール命令内に即値として与えているリターンオフ
    セット値を加えた値のプログラムカウンタがサブルーチ
    ンコールを終了した後の戻りプログラムカウンタとなる
    ように構成したことを特徴とする請求項３０に記載の命
    令圧縮格納および命令復元機能を有するデータ処理装
    置。
32. 【請求項３２】 前記命令コードはＶＬＩＷ命令の構成
    要素であり、前記格納位置指示情報はＶＬＩＷ命令のス
    ロット位置情報であり、前記特定の命令コードはＮＯＰ
    命令であることを特徴とする請求項３１に記載の命令圧
    縮格納および命令復元機能を有するデータ処理装置。
33. 【請求項３３】 圧縮前の命令コード列中において存在
    するＮＯＰ命令列からＮＯＰ命令を省略するとき、連続
    して省略されるＮＯＰ命令の数が所定数を越えないよう
    にＮＯＰ命令を圧縮コード列中に存在させることを特徴
    とする請求項３２に記載の命令圧縮格納および命令復元
    機能を有するデータ処理装置。
34. 【請求項３４】 省略せずに圧縮コード列中に存在させ
    るＮＯＰ命令の位置を、圧縮前のＶＬＩＷ命令語の特定
    スロット位置に固定させることを特徴とする請求項３３
    に記載の命令圧縮格納および命令復元機能を有するデー
    タ処理装置。
35. 【請求項３５】 後続するＶＬＩＷ命令がすべてＮＯＰ
    命令で構成されていることを示す情報を命令コードに付
    加することにより、すべてＮＯＰ命令で構成されている
    ＶＬＩＷ命令を省略した形で命令格納メモリへの命令コ
    ード列の格納が行われ、 命令格納メモリから読み出した命令コードに、後続する
    ＶＬＩＷ命令がすべてＮＯＰ命令で構成されていること
    を示す情報が付加されていることを検出したとき、命令
    コード復元回路において、すべてＮＯＰ命令で構成され
    ているＶＬＩＷ命令を復元することを特徴とする請求項
    ３２から請求項３４のいずれかに記載の命令圧縮格納お
    よび命令復元機能を有するデータ処理装置。
36. 【請求項３６】 少なくとも特定の命令コード列に関し
    ては圧縮された形で表現される命令コード列と、その命
    令コード列に関する圧縮の形態を示す圧縮形態指示情報
    とを格納する記憶媒体。
37. 【請求項３７】 前記命令コードはＶＬＩＷ命令の構成
    要素であり、 圧縮前の状態のＶＬＩＷ命令中のＮＯＰ命令の数が所定
    数以上のとき、複数のＮＯＰ命令の内の少なくとも一部
    を省略する形で命令コード列の圧縮が行われ、さらにＮ
    ＯＰ命令の数および位置にしたがって、圧縮の形態が決
    定されることを特徴とする請求項３６に記載の記憶媒
    体。
38. 【請求項３８】 ＶＬＩＷ命令を構成する命令スロット
    数より少ない数の命令コードにより構成される命令コー
    ド列に対応して、それぞれ圧縮形態指示情報が付加され
    ることを特徴とする請求項３７に記載の記憶媒体。
39. 【請求項３９】 後続するＶＬＩＷ命令がすべてＮＯＰ
    命令で構成されていることを示す情報を先行する命令コ
    ード列に付加される圧縮形態指示情報に含ませることに
    より、すべてＮＯＰ命令で構成されているＶＬＩＷ命令
    を省略した形命令コード列の格納が行われることを特徴
    とする請求項３８に記載の記憶媒体。
40. 【請求項４０】 所定数の命令コードからなる命令コー
    ド列の単位で命令コードの格納および読み出しが可能な
    記憶媒体であって、各命令コード毎に本来の格納位置を
    指示する格納位置指示情報が付加されるとともに、特定
    の命令コードを省略して圧縮した形の命令コード列を格
    納する記憶媒体。
41. 【請求項４１】 前記命令コードはＶＬＩＷ命令の構成
    要素であり、前記格納位置指示情報はＶＬＩＷ命令のス
    ロット位置情報であり、前記特定の命令コードはＮＯＰ
    命令であることを特徴とする請求項４０に記載の記憶媒
    体。
42. 【請求項４２】 圧縮前の命令コード列中において存在
    するＮＯＰ命令列からＮＯＰ命令を省略するとき、連続
    して省略されるＮＯＰ命令の数が所定数を越えないよう
    にＮＯＰ命令を圧縮コード列中に存在させることを特徴
    とする請求項４１に記載の記憶媒体。
43. 【請求項４３】 省略せずに圧縮コード列中に存在させ
    るＮＯＰ命令の位置を、圧縮前のＶＬＩＷ命令語の特定
    スロット位置に固定させることを特徴とする請求項４２
    に記載の記憶媒体。
44. 【請求項４４】 後続するＶＬＩＷ命令がすべてＮＯＰ
    命令で構成されていることを示す情報を命令コードに付
    加することにより、すべてＮＯＰ命令で構成されている
    ＶＬＩＷ命令を省略した形で命令コード列の格納が行わ
    れることを特徴とする請求項４１から請求項４３のいず
    れかに記載の記憶媒体。