JPS60129838A

JPS60129838A - デ−タ処理装置

Info

Publication number: JPS60129838A
Application number: JP58237777A
Authority: JP
Inventors: Yoichi Shintani; 洋一新谷; Toru Shonai; 亨庄内; Shigeo Takeuchi; 武内　茂雄
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1983-12-19
Filing date: 1983-12-19
Publication date: 1985-07-11
Anticipated expiration: 2009-08-03
Also published as: JPH0658631B2; US4736288A; EP0150449A3; EP0150449A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はディジタルコンピュータに係り、特に複数命令
を並列に処理することで高速化を図るデータ処理装置に
関する。

〔発明の背景〕

複数命令の並列処理によって高速化を図る汎用コンピュ
ータの例として、ｌｌ１ｉ３６０／９１がある。これは
、Ｉ　１３　Ｍ　Ｊｏｕｒｎａｌ　、Ｊａｎ、　１９６
７　。

”Ａｎ　Ｅｆｆｉｃｉｅｎｔ　Ａｌｇｏｒｉｔｌｕｎ　
ｆｏｒ　ＥｘｐｌｏｉｔｉｎｇＭｕｌｔｉｐｌｅ　Ａｒ
ｉｔｈｍｅｔｉｃ　Ｕｎｉｔｓ″に詳細に説明されてい
る。上記コンピュータでは、近接する命令間での同一レ
ジスタの繰り返し使用に起因する並列処理阻害要因を除
去するために、共通データバス方式（ＣＤＢ方式と略記
する）を採用している。これは、先行命令の演算結果を
入力オペランドおして待つ命令をＲｅ５ｅｒｖａｔｉｏ
ｎ　５ｔａｔｉｏｎ（以下Ｒ８と略記する。命令の待ち
行列に相当）に待機させておき、該演算結果が得られ次
第共通データバスＣＤＢを介して几Ｓに設けた入力オペ
ランドレジスタくことり込み、すべての入力オペランド
が確定した命令から演算を開始する、というものである
。このＣＤＢ方式では、Ｒ８内には入力オペランドレジ
スタとして、第１．第２オペランド用の２本のレジスタ
を、全ての命令について没ける必要があり、システム内
にて処理中の最大命令数をＮとするためには、この数は
２Ｎ本になり、論理規模を増大させる弊害があった。さ
らに、複数の演算器にて同時に演算結果が得られた場合
、該演算結果を必要とする複数の演算器へそれぞれ転送
する上で、Ｃ１）Ｂがネックとなる欠点があった。

〔発明の目的〕

本発明は以上の欠点を解決した上で、近接命令間での同
一レジスタの繰り返し使用に起因する並列処理阻害要因
のない、高度の並列処理の可能なデータ処理装置を提供
することにある。

〔発明の概要〕

本発明においては、演算結果を先行命令Ａと同一のレジ
スタｂに格納するよう指定された命令Ｂの処理を行うに
あたって、命令Ｂの演算結果を物理的に別のレジスタｂ
′に格納し、以後の命令で命令Ｂの該演算結果を読み出
す場合は、該レジスタビから読み出すようにすることで
、先行する命令Ａの実行を待たずして後続の命令Ｂの実
行を可能としている。本発明の構成をとれば、システム
内にて同時に処理する最大命令数をＮとするために、設
けるべき物理レジスタはＮ本程度でよいことになる。

さらに、複数の演算器にて同時に演算器にて同時に演算
結果が得られた場合、それらを、それぞれ別の物理レジ
スタに書き込むよう構成し、また各演算器は物理レジス
タから独立にデータの読み出しを行うこきができるよう
に構成するので、これらの演算結果を必要とする複数の
演算器へそれぞれ同時に転送することが可能である。

〔発明の実施〕

以下５本発明の一実施例を説明する。説明の都合上日立
製作所のＭシリーズアーキテクチャに基づくマシンを前
提とする。

第１図は典型的な命令フォーマットを示している。すな
わち命令は、演算の内容を示すＯＰ部。

第１オペランドが格納されるレジスタ番号を示すＲ□部
、第２オペランドが格納され、メモリアドレスを作成す
るためのインデックスレジスタ静置を示すＸ２部、同じ
くペースレジスタ番号を示すＢ２部、同じくディスプレ
イスメントを示すＢ２部とからなる。

第２図は本発明を用いた並列処理マシンにおいて、並列
処理が行われつる命令列の例を示している。第１の命令
ＭＤは、浮動小数点数の乗り−を行う命令であり、浮動
小数点レジスタのｏ　ｔｌｉ　（以下ＦＲＯと略記）内
のデータとメ、モリ上のＡ番地のデータとの債をＦｌ（
０に格納する。第２の命令ＳＴ　Ｉ）は、浮動小数点レ
ジスタ内のデータをメモリ上に格納するストア命令であ
り、Ｊ”ＥＯ内のデータをＢ番地に格納する。第３の命
令Ｉ、Ｉ］１、メモリ上のデータを浮動小数点レジスタ
に格納するロード命令であり、Ｃ番地のデータをＦＲＯ
に格納する第４の命令ＡＤは、浮動小数点数の加算を行
う命令であり、ＦＲＯ内のデータとＤ番地のデータの和
をＦ　Ｌ（０に格納する。

第３図は、本発明を用いた並列処理マシンにおいて、第
２図で示した命令列を実行した場合の概略のタイムチャ
ートである。横軸は時間であり、処理の時間的単位であ
るサイクル毎に目盛りを付してあり、左から第トナイク
ル（ＣＩと略記、以下間６Ｊ）、Ｃｚ〜Ｃ５と呼ぶ。縦
軸にはマシン内の主要論理吉して、処理すべき命令を保
持する命令レジスタａ独立に動作可能なｎ＋１個の演算
器ＥＯ、Ｅｌ　、・・・、Ｅｎを示している。Ｃ１で命
令レジスタにセットされたＭＤ命令は、直ちに演算器Ｅ
０に起動をかけ、ＥＯではｃｌからＣ４まで４サイクル
かけて演ＪＥを行い、Ｃ４の終了時点で結果をＦＲＯに
格納する。演算器に起動をかけると命令レジスタには次
に処理する命令をセットＣる。すなわちＣ２で５ＴＩＪ
命令がセットされ、直ちにＥｌに起動をかける。この場
合、ＳＴＤ命令で必要とするＦＪＩ、０の内容は直前の
ＭＤ命令の結果であるため、１＼４Ｄ命令の演算結果が
ＦＲ，０に１き込まれるＣ４までＥｌは待機状態となり
、Ｃ５においてｌ”　Ｊ（Ｏを読み出し、メモリに格納
する。

一方Ｃ３においてＬＤ命令が命令レジスタにセットされ
直ちにＢ２に起動をかける。この時、ＬＤ命令によって
メモリデータの格納されるべきＦＲＯは先行するＭＤ命
令による結果の書き込みあるいは、ＳＴ’Ｄ命令によっ
て読み出しのいずれも終了していない。しかし、本発明
においては、ＬＤ命令にて格納すべきＩｉ’Ｒ０を物理
的に別のレジスタＦＲＯ’に対応し直すため、該ＬＤ命
令はＣ３において直ちに処理が行わね、結果の格納が終
了するＬＤ命令はＣ３に２いてのみＲ２を専有し、Ｃ４
においてはＲ２は代読命令の演算の受け付けが可能であ
る。次にＣ４においてＡＤ命令が命令レジスタにセット
されると、直ちにＲ２に起動をかける。Ａｉ）命令の演
算にあたって必要なレジスタの内容は、Ｌｌ）命令の結
果を格納するために新たに割り当てられた上記レジスタ
ＰＲＯ’より読み出す。ＡＤ命令はＣ４から演算を開始
し、Ｃ５にて終了し結果をｉａｇｏ’に格納する。

以上のようにして、ＬＤ命令の出現にあたって命令のＲ
１部で指定される論理レジスタを物理的に別のレジスタ
に割り当てるようにしていくこと（これを仮想レジスタ
方式と呼ぶ）で、Ｍｌ）、ＳＴＤの２命令の処理瀝ｓ　
ＩＩＩ）、　ＡＤの２命令の処理とを複数の演算器にお
いて並列に実行することができる。

以下、第４〜７図を用いて、本発明を用いた並列処理マ
シンの構成とその動作を説明する。

第４図は全体構成である。

１は命令レジスタであり処理を行う命令を保持する。命
令レジスタに命令をセットするために必要な命令読み出
し論理は本発明の説明には不要でありまた公知の技術に
より構成可能であるため、図示せず、また説明も省略す
る。命令レジスタ内の命令は命令デコーダ２に送られ解
読が行われる。

命令デコーダ２が出力する命令解読情報のうち本発明の
説明に必要なものは以下である。

（１）ＯＰ：命令のＯＰ部であり、演算の内容を示して
いる。

（２１Ｗ：該命令が浮動小数点レジスタに結果を格納す
るタイプの命令（以下Ｗタイプ命令き呼ぶ）であること
を示す。

（３）ＩＷ：Ｗタイプ命令において、結果を格納するレ
ジスタ番号を示す。Ｍシリーズアーキテクチャにおいて
は、浮動小数点レジスタは４本あり、これらをＦＯ，ｌ
”２．Ｒ４，Ｒ６と記す。よってＩＷは、０，２，４．
６のいずれかの値をとる。

なお、このＩＷは、後述する物理レジスタ番号に対して
、論理レジスタ番号とも言う。すなわち、論理レジスタ
とは該アーキテクチャで規定された、プログラムで指定
可能なレジスタを言う。

（４）Ｒ：該命令が浮動小数点レジスタの内容を演算数
もしくは被演算数として読み出すタイプの命令（以下Ｒ
タイプ命令と呼ぶ）であることを示す。

（５）Ｉ　Ｉ（、：　Ｉ（、タイプ命令において、オペ
ランドを読み出すべきレジスタ番号を示す。ＩＲも論理
レジスタ番号であり、０，２，４．６のいずれかである
。

（６）Ｌ：Ｗタイプ命令のうち、結果の格納すべき物理
レジスタを新規に割り当てるタイプの命令（これをＬタ
イプ命令と呼ぶ）であることを示す。

命令デコーダ２の出力のうちＯＰは演算器ＥＯ〜Ｅｎに
送られる。Ｗ、ＩＷ、Ｒ，ＩＪＬは仮想レジスタ制御回
路３に送られる。さらにＷ、Ｒは、並列演算制御回路４
にも送られる。

仮想レジスタ制御回路３は、論理レジスタ番号ＩＷ％　
ＩＲを、対応する物理レジスタ番号ＪＷ。

ＪＲに変換し、また物理レジスタに対する参照状態を監
視して、ある命令が読み出そうとしている物理レジスタ
に対する先行命令の結果の格納が未完了であることを検
出した場合（これを、該命令が先行命令とオペランドコ
ンフリクトを起しているという）、これをＯＣ信号とし
て出力する。また仮想レジスタ制御回路３はＬタイプ命
令の解読にあたって、新たに割り当てるべき物理レジス
タがない場合これをＰＢＳＹ信号として出力する。

並列演算制御回路４は演算器ＥＯ−Ｅｎの状態を監視し
、以下に記す信号を生成する。

（１）ＥＢＳＹ：すべての演算器がふさがっていること
を示す。本信号はデコード制御回路５に送られ、デコー
ド完了信号ＤＳを抑止する。ＤＳ信号は命令レジスタ１
にセットされている命令の解読が終了したことを示す。

Ｄ８信号は上述したＰＢ　ＳＹ信号が出た時も抑止され
る。またＤＳ信号が立ち命令の解読が終了すると、次の
命令が命令レジスタにセットされる。ＤＳ信号は仮想レ
ジスタ制御回路３と並列演算制御回路４にも送出される
。

（２）ＳＥＴｉ　（ｉ＝０〜ｎ　）　’解読中の命令の
演算を演算器Ｅｉにて行うべきことを示す。並列演算制
御回路４は、Ｆｉｏ−Ｅｎの中から空いている演算器Ｅ
ｉを選択し、ＤＳ信号が立った時に対応するＳＥＴｉ信
号を発行する。この時Ｅｉは、命令デコーダ２から送ら
れてくる命令の０２部を収り込む。ＳＥＴｉ信号は対応
するＥｉに送出される。

（３）ＪＲｉ（ｉ＝０〜ｎ　）：演算器Ｅｉにセットア
ツプされた命令で必要とする入力オペランドの格納され
ている物理レジスタ番号を示す。

ＪＲｉは物理レジスタ群６及び仮想レジスタ制御回路３
に送出される。物理レジスタ群６にはｍ＋１本の物理レ
ジスタＰ０〜Ｐｍを設けている。

ここで物理レジスタの本数（ｍ＋１）は論理レジスタの
本数（Ｍシリーズの浮動小数点レジスタ１−４４本）を
越える本数が必要であり、命令処理の並列度を上げるた
めには多いほど好ましい。物理レジスタ群６からは、Ｊ
Ｒｉで示される物理レジスタの内容が読み出され、信号
線ＤＲを介して演算器Ｅｉに送出される。

（４）演算開始信号ＢＯＰ　ｉ　（ｉ＝ｏ　〜ｎ　）　
：演算器Ｅ　ｉにセットアツプされた命令が必要とする
入力オペランドが］）　Ｒｉより読み出された時、演算
を開始してよいことを示すＩ３０　Ｐ　ｉ信号を発行す
る。

ＢＯＰｉは、該命令が先行命令とオペランドコンフリク
トを起している間、あるいは必要なメモリオペランドの
読み出しが遅れている場合その到着までの間は発行力戸
抑止される。後者の原因でＢｏＰｉの発行が遅れる場合
、その制御はオペランド読み出し回路が行うが、この回
路は本発明の説明には必ソンなく、また公知の技術にて
構成することができるため図示せず、また説明も省略す
る。また本実施例の説明においては、このようなメモリ
オペランドの読み出しの遅れはないものと仮定する。Ｂ
ＯＰｉ信号は上記の説明から明らかなように、オペラン
ドコンフリクトがなければＳＥＴ　ｉ信号と同時に、さ
もなくばオペランドコンフリクトが解消した時点にて発
行される。

ＢＯＰ　ｉ信号は演算器Ｅｉ及び仮想レジスタ制御回路
３に送出される。

ＤｉはＢＯＰｉが立った時に、ＤＲｉを介して送出され
る入力オペランドをとり込み、演算を開始する。

（５１ＬＡ：該命令のセットアツプされた演算器が、Ｅ
Ｏ〜Ｔ’ｒ　ｎのいずれであるかを示す。本信号は仮想
レジスタ制御回路３に送出される。

（６）Ｗｉ　（１＝ｏ−ｎ　）　：　Ｅ　ｉにセットア
ツプされた命令がＷタイプ命令（上記）であることを示
す。

本信号は物理レジスタ群６及び仮想レジスタ制御回路３
に送出される。

（７）ＪＷｉ　（ｉ　＝Ｏ〜ｎ　）　：　Ｅ　ｉにセッ
トアツプされた命令がＷタイプの命令である時、結果を
格納すべき物理レジスタ番号を示す。

演算器Ｅ　ｉ　（ｉ＝　０〜ｎ）はそれぞれすべての命
令の演算が実行できるものとし、演算結果ＤＷｉを物理
レジスタ群６に送出する。Ｅｉは演算の終了時にこれを
示すＥＯＰｉ信号を物理レジスタ群６、仮想レジスタ制
御回路３および並列演算制御回路４に送出する。

物理レジスタ群６は、　Ｅ　０　Ｐ　ｉ信号が発行され
た時に、Ｗｉ倍信号１であれば（すなわちＥｉにて演算
実行のなされた命令がＷタイプ命令であれば）、ＪＷｉ
で示される物理レジスタに、演算結果ＤＷｉを格納する
。

次に、仮想レジスタ制御回路３のより詳細な説明を第５
図を用いて行う。５００は物理レジスタ状態制御回路で
ありｍ＋１本の物理レジスタＰＯ〜Ｐｍ毎に各サイクル
におけるその状態を表示する、物理レジスタ状態ビット
を有しその更新を制御する。物理レジスタ状態ビットと
しては次の４種がある。

（１）格納未完ビットＷ（ｋ）　（但しｋ　＝０〜ｍ　
）　：物理レジスタＰｋに演算結果を格納する命令（従
ってＷタイプ締金）がデコードされたが未だその書き込
みが終了していない状態。該命令のＤＳ信号が立つと１
となり、既に解読の行われた命令のうちＰｊ＜に結果を
格納すべき最後の命令について結果の格納が終了した時
に０となる。このための制御は次の（２）で説明する。

（２）最終格納演算器番号ＬＡＷ（ｋ　）（但しに＝０
〜ｍ）ニー物理レジスタＰｋに演算結果を格納する命令
で最後にデコードされた命令について、該命令がセット
アツプされる演算器を示す。書き込み物理レジスタ番号
ＪＷがｋであるＷタイプ命令のＤＳ信号が立った時、Ｌ
ＡＷ（ｋ）に並列演算１ム１］御回路４から送られてく
る演算器番号ＬＡの値をセットする。Ｐｋに対する該命
令による結果の書き込みが行われないうちに、さらに後
続の、Ｐｋに対する書き込みを行う命令が解読された場
合、ＬＡＷ（ｋ　）の値は、該後続命令についての演算
器番号をセットする。このようにすればＬＡ〜■（ｋ）
には、Ｐｋに書き込みを行う命令のうち最後にデコード
したものの演算器番号が残ることになる。

一方、演算器Ｅｉにおける演算の終了時にはＥＯＰｉ信
号が立ち、Ｗタイプ命令であれば結果がＪＷｉ信号で示
される物理レジスタに書き込マれる。このとき、物理レ
ジスタ状態制御回路において、ＬＡＷ（ＪＷｉ）の値が
、Ｅｉを示していたならば、物理レジスタＪＷｉを変更
する最後の命令がＥｉで終了したばかりの該命令自身で
あるがゆえに、〜Ｖ（ＪＷｉ）ビットを０にリセットし
、これによってＪＷｉに対するすべての命令の結果の格
納が終了したことを表示せしめる。またもしＬＡＷ（Ｊ
Ｗｉ　）の値がＥｌを示していなかったならば、ＪＷｉ
を変更する後続命令が既にデコードされているわけであ
り、Ｗ（ＪＷｉ）ビットはそのままとする。ここでＪＷ
ｉを変更する該後続命令は、入力オペランドとしてＪＷ
ｉを読み出す必−要がある（注１）ため、先行するＪＷ
ｉ変更命令の演算と結果の格納が終了したあとに、その
演算及び結果の格納が行われる。従って同一の物理レジ
スタに対して結果を格納する被数の命令の演算及び結果
の格納は、必ず命令の概念的順序逆りに行われるため、
上記の方法にてＬＡＷ（ｋ）、Ｗ（ｋ　’）を更新すれ
ば、’Ｗ（ｋ）は、既に解読の行われた命令のうちＰ　
］（に結果を格納すべき最後の命令について結果の格納
が終了した時にＯとなる（注１　Ｗタイプ命令のうち、
結果を格納するレジスタを入力オペランドとして指定し
ない命令（例えばロード命令）は必ずＬタイプ命令と指
定することとする。従って結果を新規割尚てのレジスタ
でなく、ＪＷｉに格納する上記後続命令は、Ｌタイプ命
令でないので、結果を格納するレジスタを入力オペラン
ドさしても指だする。）（３）ビジービットＢ　（ｋ　
）　（但しに＝ｏ　〜ｍ）：物理レジスタＰ　ｋがビジ
ー状態であることを示す。

Ｐ　ｋがビジー状態とは、Ｐｋに対する読み出しもしく
は結果の格納が未完了もしくはその可能性があることを
言う。

Ｂ（ｋ　）は、Ｌタイプ命令のＤＳ信号が立った時、そ
のオペランドを格納するために新たに物理レジスタＰｋ
が割り当てられた時にこれをオンとする。新たに割り当
てるべき物理レジスタ番号は後述する変換表制御回路５
０１からＪＷＮ信号として５００に送られてくる。また
、該Ｐｋに対応する論理番号をＩＷとした時、ＩＷに結
果を格納するＬタイプ命令が解読され、ＩＷに対して新
たに別の物理レジスタＰｉが割り当てられている場合（
この時、次の（４）で述べるＡ（ｋ）ビットがオンとな
っている）、該Ｌタイプ命令より概念的に先行するすべ
ての命令によるＰｋに対する読み出し及び結果の格納が
終了した時点で、Ｂ（ｋ）ビットをオフとする。

この場合、該Ｌタイプ命令に先行するすべての命令によ
るＰｋに対する読み出し及び結果の格納が終了したこと
は、並列演算制御回路４から送られてくる。几０〜ｎ、
ＪＲＯ−ｎ％　ｗｏ　〜ｎ％　ＪＷＯ−ｎの各信号を用
いて判断する。すなわち、ＲＯ−ｎのうちオンであるも
のの読み出し物理レジスタ番号がＪＲｉ　１％ＪＲｆｚ
、・・・であったとすると、これらの中にＰｋと一致す
るもめがなければＰｋに対するすべての先行命令による
読み出しが終了していると判断でき、またＷ０〜ｎのう
ちオンであるものの書き込み物理レジスタ番号がＪＷｉ
　１．ＪＷｉ　２　、・・・であったとすると、これら
の中にＰｋ七一致するものがなければすべての先行命令
によるＰｋに対する結果の格納が終了していると判断で
きる。

ビジービットがオフである物理レジスタＰｋの内容は先
行するすべて−の命令による参照が終了しているので、
ロード命令による新しい物理レジスタ割り当てにあたっ
ては、ビジービットがオフであるものの中から選べばよ
い。

（４）アサインビットＡ（ｋ）（但しｋ　＝０〜ｍ　）
　：物理レジスタＰｋがアサイン状態であるこ吉を示す
。Ｐｋがアサイン状態とは、Ｐｋがビジー状態であって
、しかも、Ｐｋに対応する論理番号をＩＷとした時、Ｉ
Ｗに対するＬタイプ命令が解読されたことにより、新た
に別の物理レジスタが割り当てられた状態であることを
言う。Ａ（ｋ）は、物理レジスタＰｋがビジー状態であ
る時（っまりＢ（ｋ）がオン）、（３）で述べたように
該Ｐｋに対応する論理番号をＩＷとした時、ＩＷに対す
るＬタイプ命令が解読され、新たに別の物理レジスタが
割り当てられた時にこれをオンとする。このためにＬタ
イプ命令が解読される時には、それまでＩＷに対応して
いた旧物理レジスタ番号がＪＷＯ信号として後述のセレ
クタ５０３から５００に送られて来、アザインビットを
オンとすべき物理レジスタを示す。またＡ（ｋ）はＰｋ
がビジー状態ですくすった時（つまりＢ（ｋ）がオフと
された時）にこれをオフとする。

以上の制御のため、物理レジスタ状態制御回路５００に
は、デコード制御回路５からＤＳ信号、命令デコーダ２
からＬ％Ｗ、ＩＷ％　ＩＲ倍信号並列演算制御回路４か
らＲＯ−ｎ％ＪＲＯ〜ｎ、’ＷＯ〜ｎ　％Ｊ　Ｗ　０　
＝　ｎ　、　Ｌ　Ａ信号、演算器Ｅｏ−＋ｌ’ｌからＥ
ＯＰＯ−ｎ信号、そして仮相レジスタ制御回路３の内部
におけるセレクタ５０４からＪＷ倍信号およびセレクタ
５０３からＪＷＯ信号がそれぞれ送られてくる。

変換表５０２は、論理レジスタ番号０　、２　、４゜６
に対応する物理レジスタ番号を保持するレジスタＪＷＦ
Ｏ，ＪＷＦ’２．ＪＷＦ４．ＪＷＦ６から成る。

変換表制御回路５０１は、Ｌタイプ命令が解読された時
に、ビジー状態にない物理レジスタの中から新たに割り
当てるべき物理レジスタを選び、その番号ＪＷＮを出力
する。すなわち、ＤＳ信号とｎ信号がきもにオンであっ
た時に、ビジービットＢ（０’）〜Ｂ　（ｍ　）のうち
オフであるものの中から適当な方法に従って１つ選択し
、その番号をＪＷＮとして出力する。さらに変換表制御
回路５０１は、このＪＷＮの値を、変換表５０２におけ
るＪＷＦＯ〜６のうち該Ｌタイプ命令の書き込み論理レ
ジスタ番号ＩＷに対応するレジスタに格納するよう、制
御信号５０８を変換表５０２の各レジスタに送出する。

このＪＷＮの格納は、該Ｌタイプ命令のデコードサイク
ルの終了時刻に行われ、従って格納された値は次命令以
降のデコードから使うこととなる。また５０１は、ｎ信
号がオンである時に％Ｂ（０）〜Ｂ　（ｍ　）がすべて
オン、すなわち物理レジスタＰＯ−Ｐｋがすべてビジー
であり、新たに割り当゛Ｃるべき物理レジスタを選択で
きない場合は、該り命令の解読を保留せしめるために、
ＰＢＳＹ信号をオンとし、これをデコード制御回路５に
送出する。この特低に述べたようにデコード制御回路５
は、該Ｌタイプ命令に対するＤＳ信号の発行をＰＢＳＹ
がオフとなるまで延期する。

セレクタ５０３は、解読中の命令の書き込み論理レジス
タ番号ＩＷに対応している物理レジスタ番号ＪＷＯを出
力ｒる。このため５０３にはＩＷの他に、ＪＷＦＯ〜６
の内容が入力される。ＪＷＯは、Ｌタイプ命令において
は、ＩＷに対してそれまで割り当てられていた番号を示
す。

セレクタ５０４　ｃｉ％Ｌ信号がオンの時ＪＷＮをオフ
の時ＪＷＯをセレクトし、これをＪＷ倍信号して出力す
る。ＪＷ倍信号従って、Ｌタイプ命令であるか否かを問
わず、すべてのＷタイプ命令に対して、その命令の結果
を格納すべき物理レジスタ番号を示す。

セレクタ５０５は、几タイプ命令における読み出し論理
レジスタ番号ＩＲに対応する物理レジスタ番号ＪＲを出
力する。このため１．ＴＷＦ０〜６の内容を入力し、こ
のうちＩＲで示されるものをセレクトしてＪＲとして出
力する。

セレクタ５０６は、Ｒタイプ命令に対し、該命令が読み
出しを行う番号ＪＲの物理レジスタに対して、最後に書
き込みを行う命令の演算を行う演算器の番号ＬＡＷを出
力する。このため、物理レジスタ状態ビットのうちＬＡ
Ｗ（ｏ）〜ＬＡＷ（η）を入力し、ＪＲで示されるもの
をセレクトしてＬＡＷとして出力する。

セレクタ５０７は、オペランドコンフリクトの発生を示
すＯＣ信号を出力する。このため、物理レジスタ状態ビ
ットのうちＷ（０）〜Ｗ　（ｍ　）　全入力し、ＪＲで
示されるものをセレクトして０Ｃとして出力する。

次に第６図を用いて並列演算制御回路４の詳細な構成と
動作の説明をする。

６０１は演算器状態制御回路であり、ｎ＋１本の演算器
ＥＯ−Ｅｎ毎に各サイクルにおけるその状態を表示する
、６種の演算器状態ビットを有し、その更新を制御する
。演算器状態ビットとしては以下がある。以下にて、ｉ
は０〜ｎの代表である。

（１）ビジービットＢｉ：演算器Ｅｉがビジー状態であ
ることを示す。Ｅｉがビジー状態とは、解読の終了した
命令がＥｌにセットアツプされてから（Ｓ　ＥＴ　ｉ信
号が発行されてから）、該命令の演算実行が終了するま
で（ＥＯＰｉ信号が発行されるまで）であるこ吉を言う
。

１３　ｉは％　Ｓ　Ｅ　Ｔ　ｉ信号によってオンきし％
ＥＯＰｉ信号によってオフとする。

（２）読み出し未完ピッ）Ｒｉ：Ｅｉにレジスタを読み
出す必要のある命令がセットアツプされたが未だ読み出
しが完了していない状態にあることを示す。

Ｒｉは、Ｒタイプの命令（Ｒ信号がオン）のセットアツ
プ時（ＳＥＴｉ信号がオン）にオンとし、該命令の演算
開始時（ＢＯＰｉ信号がオン）にオフとする。

（３）読み出しレジスタ番号ＪＲｉ：Ｆｉｉにセットア
ツプされたＲタイプ命令において１．読み出すべきレジ
スタ齢号を示す。ＳＥＴ　ｉ信号の発行時にＪ　Ｒ信号
の値をとりこみ、Ｊ　Ｒｉとする。

（４）格納未完ビットＷｉ：Ｅｉにレジスタに結果ヲ格
納する命令がセットアツプされたが、未だ格納が完了し
ていない状態にあることを示す。

Ｗｉは、Ｗタイプ命令（Ｗ信号がオンのセットアツプ時
（ＳルＣＴｉ信号がオン）にオンとし、該命令の結果の
書き込みすなわち演算終了時（ＥＯＰ　ｉ信号がオン）
にオフとする。

（５）格納レジスタ番号Ｊ〜Ｖｉ：Ｅｉにセットアツプ
されたＷタイプ命令において、結果を格納するレジスタ
番号を示す。Ｓ　Ｅ　Ｔ　ｉ信号の発行時に、Ｔ　Ｗ信
号の値をとり込み、ＪＷｉとする。

（６）最終格納演算器番号ＬＡＷｉ：Ｅｉにセットアツ
プされたＲタイプ命令が読み出す必要のあるレジスタに
対して、最後に結果の格納を行った命令の演算を実行し
た演算器番号を示す。

ＳＥＴ　ｉで信号発行時にＬＡＷ信号の値をとり込み、
ＬＡＷｉとする。

６０２は演算器選択回路であり、ビジービットＢ　Ｏ−
Ｂ　ｎを監視して、すべてオンである場合は前述のＢＢ
ＳＹ信号をオンとし、また、命令解読が終了しＤａ信号
が発行された時には、ビジーでない演算器の中から１つ
を選択し、（仮にＥｉとする）その番号ｉをＬＡ信号と
して出力し、また５ＥＴｉ信号を出力する。

６０３〜６０５は、各演算器毎に役けられた演算開始制
御回路＃０〜＃ｎである。第６図では、ＥＯ％　Ｅｌ、
Ｅｎに対応するもののみ示している。

演算開始制御回路＃ｉでは、命令がＢｉにセットアツプ
された時（すなわち５ＢＴＩ信号がオンの時）仮忠レジ
スタ制御回路３より送出されるオペランドコンフリクト
ＯＣ信号がオフであれば直ちに演算開始信号ＢＯＰｉを
発行し、またＯＣ信号がオンであれば、演算器ＥＯ−ｎ
のうちＬ　Ａ　Ｗｉ倍信号示される演算器のビジービッ
トを監視し、これがオフとなった時刻にＢＯＰ　ｉ信号
を発行する。ＳＥＴ　ｉ信号がオンの時にＱＣ信号がオ
フであるのは、命令がＥｉにセットアツプされた時に先
行命令とオペランドコンフリクトを発生していないこと
を示すので、ＪＲｉで示される物理レジスタから読み出
したオペランドが有効であり、従ってこれを用いて直ち
にＥｉにて演算が開始されることを意味する。またＯＣ
がオンであるのはこの逆に、該命令−のＥｉへのセット
アツプ時点において先行命令とオペランドコンフリクト
を発生し−でいることを示すので、該命令が必要とする
オペランドデータを生成する演算器、すなわちＪＲｉで
示される物理レジスタに最後に演算結果を格納すること
になる命令のセットアツプされた演算器Ｅｊ（この酢号
ｊはＬ　Ａ　Ｗ　ｉ信号で演算器状態制御回路から送出
される）の、格納未完ビットＷｊを監視し、これがオフ
となった時刻にＢＯＰ　ｉ信号を発行する。

〔命令列の処理ｉ１ｉυ作の説明〕第２図で示した４つの命令からなる命令列を、軸が１サ
イクルを単位とし、た時間であり、蹴初の命令ＭＤが命
令レジスタにセットされる直前のサイクルＣ６から、該
４命令の処理がすべて終了するサイクルＣ５までを記し
ており、また縦軸は、第４．５．６図にて説明した。処
理装置内部のレジスタもしくは信号線であり、Ｃ・０か
らＣ５までの、各時刻におけるそれらの値と、それらの
値が、どの命令の処理に応答しているかを矩形及びその
組み合わせの枠で囲って示したものである。

Ｃｏにおいて、変換表５０２は、ＪＷＦ’ＯがＰｏ、Ｊ
ＷＦ２がＰｉ、ＪＷＦ４がＰ２、ＪＷＦ６がＰ３に対応
するようになっているとする。また、従って、物理レジ
スタＰ０〜３のビジービットＢ（０）〜３はオン、Ｐ４
−ｍのビジービットＢ（４〜ｍ）ｔ；ｔオフであり、演
算器のビジービットＢＯ〜ｎはすべてオフであるとする
。

Ｃ１にてＭＤ命令が命令レジスタに入るとする。

以下ＭＤ命令に関する動作を説明する。命令デコーダに
て０１で解読が行われ、Ｗ％　Ｒ信号がオンとなり、ま
たＩＷ、ＩＲにはともにＦｏを示す論理レジスタ番号０
が入る。（図では、あえてＦｏと示した。以下物理レジ
スタや演算器の番号゛も同様にＰＯ，ＥＯのように示し
たつ　）仮・ｄレジスタ制御回路３ではＩＷの値ＦＯに従いＪＷ
ＦＯに格納されている値Ｐ０をセレクタ５０３．５０４
によって読み出し、ＪＷ倍信号上出力する。同様に、Ｉ
Ｒの値Ｆ０に従いＪ　ＷＦ’　０の値ＰＯをセレクタ５
０５によって読み出しＪＩＩ信号信号量力する。説明の
１１）ｊ単化の為、演層器吉物理レジスタの数は十分あ
るとし、よってＥＢＳＹ、ＰＢＳＹ信号は上記命令列の
処理中は常にオンとならず、従ってデコード制御回路５
では直ちに、■〕Ｓ信号をオンさしてＭＩ）命令のデコ
ード完了を宣言する。

セレクタ５０７では、物［１ｉレジスタＰＯの格納未完
ビットＷ（０）を読み出し、これは該Ｍ　Ｄ命令にて変
更される前のＣ１ではオフであるので、ＯＣ信号はオフ
となる。

ＤＳ信号に応答して、演算器選択回路６０２では、空い
ている演算器としてＥＯを選択し、この演算器番号をＬ
Ａ倍信号上、また５ＥＴＯ信号を発行する。

演算器状制御回路＃０では、Ｃ１においてＭＤ命令の５
ＥＴＯ信号に付随したＯＣ信号がオフであるので、直ち
にＢＯＰ　０信号を発行する。

演算器状態制御回路６０１では、５ＥＴＯ信号に応答し
てＢＯ，ＷＯ，ＲＯをオンとし、また、ＪＷ％Ｊ　ＴＬ
倍信号値Ｐ０、Ｐ’ＯをＪＷＯ，ＪＲＯに記憶する。Ｍ
Ｄ命令の演算はＣ１から０４までかかり、Ｃ４にて終了
を意味するＥｏｐｏ信号が発行される。この間演算器Ｅ
Ｏのビジーピッ、トロ０ノならびにＷｏはオンであり、またＪＷＯの値としてＰＯ
が保持され続ける。演算終了時に、ＥＯＰＯ信号に同期
して結果ＤＷＯがＪＷＯ（＝ＰＯ）で示される物理レジ
スタに書き込まれ、る。

仮想レジスタ判例回路３においては、ＣＩにおいて、物
理レジスタＰ０の状態ビットｗ（ｏ）をオンとし、また
ＬＡＷ（０）に、ＭＤのセットアツプされた演算器を示
す番号ＥＯが入る。これらは、ＭＤ命令のＥＯＰ０信号
の発行されるＣ４まで保持される。

ＭＤＤ命令デコード完了信号ＤＳが立つことに応答して
、次のＳＴＤ命令がＣ２にて命令レジスタにセットされ
る。以下ＳＴＤ命令に関する動作を説明する。Ｃ２にお
いて命令デコード２でＳＴＤ命令が解読され、Ｒ信号が
オンとなり、またＩＲにはＦＯが入る。仮想レジスタ制
御回路３ではＩＲの値Ｆ０に従い、ＪＷＦ’Ｏの値Ｐ０
をセレクタ５０５によって読み出し、ＪＲ倍信号上出力
する。ＳＴＤ命令についてもデコード制御回路５では直
ちにＤＳ信号をオンとしてデコード完了を宣首する。Ｃ
２開始時点におけるＷ（０）ビットは、ＭＤＤ命令より
オンとされているため、０Ｃ信号はＣ２においてオンと
なる。またＣ２でのＤＣ信号に応答して、演算器選択回
路６０２では、空いている演算器としてＥｌを選択し、
この番号をＬＡ信号上に出力し、また５ＨＴ２信号を発
行する。

演算開始制御回路＃１では、Ｃ２においてＳＴＤ命令の
ＳＲ’ｌ”ｌ信号に付随した００信号がオンであるので
、ＢＯＰＩ信号の発行を保留する。

演算器状態制御回路６０１では、５ＥＴＩ信号に応答し
てＢｌ、Ｒ１をオンさし、またＪＲ信号の値をＪ　１−
？、　１に、ＪＡＷ信号の値ＢｏをＩ、ＡＷＩに記憶す
る。Ｃ３以降ＳＴＤ命令の処理としては、先行するＭＤ
Ｄ命令終了を監視する必要がある。

すなわちＬＡＷＩに記憶されている演算器番号Ｅ０に従
い、演算器Ｅ０の格納未完ビットＷ０を監視し、−これ
がオフとなるＣ５においてオペランドコンフリクトが解
消したと判断しＢＯＰＩ信号を発行する。Ｓ　Ｔ　Ｉ）
命令の演算ステージは１サイクルで終了し、Ｃ５にて、
亘ちにＥＯＰＩ信号が発行される。この間演算器Ｅ１の
ビジービットＢ１ならびにＲ１ビツトがオンであり、ま
たＪＲＩ、ＬＡＷＩの値としてＰＯ，ＥＯが保持され続
ける。

Ｓ’Ｉ’Ｄ命令のデコード完了信号、ｌＪＳが立つこと
に応答して１次のＬＤ命令が０３にて命令レジスタにセ
ットされる。以下ＬＤ命令に関する動作を説明する。Ｃ
３において命令デコーダ２で解読が行われ、Ｌ、Ｗ信号
がオンとなり、またＩＷにはＦＯが値として入る。仮想
レジスタ制御回路３でｉｔ、ＩＷの値Ｆ０に従いＪ　Ｗ
Ｆ　０に格納されでぃ−る値Ｐ０をセレクタ５０３によ
って読み出し、ＪＷ０信号の値をＰＯとする。また％変
換表制御回−路５０１においては、Ｄａ倍信号びＬ信号
がオンであるためこイｔに応答して、ビジービットＢ　
（ｏ）〜Ｂ　（ｍ）のうちからオフであるものを探し、
該物理レジスタ番号をＪＷＮ信号信号量力する。今はＢ
（４）〜Ｂ　（ｌｎ）がオフであり、このうち最も番号
の小さい物理レジスタＰ４の番号がＪＷＮ信号信号量力
されるものさする。

セレクタ５０４では、Ｃ３においてＬタイプ信号がオン
であるため、ＪＷＮ信号の値Ｐ４をＪν■信号信号量力
する。ＬＤ命令についても、Ｃ３にて直ちにＤＳ信号が
発行される。このＤｓ倍信号応答して、演算器選択回路
６０２では、仝いている演算器としてＢ２を選択し、そ
の番号をＬＡ１８号上に、またＳ　Ｅｉ　Ｔ　２信号を
発行する。Ｌ　Ｄ命令はレジスタの読ろ出しを行イっな
いのでＱＣ信号はオンきはならない。演算開始制御回路
＃でＣば、Ｃ３に応いてＬＤ命令のＳＥ″ｒ２信号に付
随した０Ｃ信号がオフであるので直ちに８０　Ｐ　２信
号を発行する。

演算器状態制御回路６０１では、５ＨＴ２信号に応答し
て、Ｂ２．Ｗ２をオンとし、またＪＷ倍信号値Ｐ４をＪ
Ｗ２に記憶する。ＬＤ命令の演算は１サイクルで終了す
るため、Ｃ３にてＢＯＰ　２信号が発行される。演算器
Ｅ２のビジーピッ）Ｂ２、及びＷ２はＣ３においてオン
である。

仮想レジスタ制御回路３においては、Ｃ３において、Ｊ
Ｗ倍信号よって示される物理レジスタＰ４の状態ピッｌ
−Ｗ　（４’）をオンとし、またＬＡＷ（４）に、ＬＡ
信号の値であるＬＤ命令のセットアツプされた演算器を
示す番号Ｅ２が入る。これらは、ＬＤ命令がＣ３におい
て直ちにＢＯＰ２が発行されるので、１サイクルの間だ
け保持される。また。

Ｃ３において、ＪＷＯ信号によって示される物理レジス
タＰ０のアサインビットＡ（０）をオンとする。

さらにＣ３の終了時点において、Ｉｗ倍信号値Ｆ０で示
されるＪＮＦｏに、論理レジスタＦＯに新たに割り当て
られた物理レジスタの番号Ｐ４をセットする。

ＬＤ命令のデコード完了信号Ｊ）　Ｓが立つことに応答
して１次のＡＤ命令が０４にて命令レジスタにセットさ
れる。以下ＡＤ命、令に関する動作を説明する。Ｃ４に
おいて命令デコーダ２で解読が行イつれ、Ｗ％　Ｒ信号
がオンとなり、またＩＷ、ＩＲにはＦＯが入る。仮想レ
ジスタ制御回路３では、ＩＷの値ＦＯに従いＪＷＦＯの
値Ｐ４をセレクタ５０３及び５０４により読み出しＪＷ
倍信号値とする。また同様にｆａの値Ｆ０に従いＪＷＦ
Ｏの値Ｐ４をＪＲ信号上に読み出す。ＡＤ命令について
も、Ｃ４にて直ちにＩ）　８信号がオン（！：なる。Ｃ
４開始時点におけるＷ（４）ビットはＬＤ命令が前のサ
イクルＣ３にて結果の書き込みを終了しているのでオフ
となっている。このため、ＱＣ信号はＣ４においてはオ
フである。またＣ４でのＤＳ信号に応答して演算器選択
回路６０２では、空いている演算器としてＢ２を選択し
、この番号をＬＡ信号上に出力し、また５ＥＴ２信号を
発行する。演算開始制御回路４＃２では、Ｃ４において
ＡＤ命令のＯＣ信号がオフであるので、直ちにＢＯＰ２
信号を発行する。演算器状態制御回路６０１では、５Ｅ
Ｔ２信号に応答して、Ｂ２．Ｗ２、Ｒ２をオンとし、ま
たＪＲ，ＪＷ倍信号値Ｐ４、Ｐ４を、それぞれＩＲ２、
ＪＷ２に記憶する。ＡＤ命令の演算には２サイクルを要
するため、Ｃ５サイクルにおいてＥＯＰ２信号が発行さ
れる。この間演算器Ｅ２における、鴫２．Ｗ２．ＪＷ２
の値が保持される。

仮想レジスタ制御回路３においては、Ｃ４において、Ｊ
Ｗ倍信号よって示される物理レジスタＰ４の状態ビット
Ｗ（４）をオンとし、またＬ　Ａ　Ｗ（４）にＬＡ信号
の値であるＢ２をセットする。これらの値は、Ｃ５にお
いてＡＤ命令のＢＯＰ２信号が発行されるまで保持され
る。

最後にＣ５において、ＳＴＤ命令のＢＯＰＩ信号が発行
されると、物理レジスタＰＯの参照がすべて終了したこ
ととなるので、ビジービットＢ（０）及び、アサインビ
ットＡ（０）をオフとする。これζこよりＣ５に引き続
くサイクルにて物理レジスタＰ０は空き状態となる。

以上述べたようにして、結局上記４命令の処理は、Ｃ１
〜Ｃ５の５サイクルで終ｒし、この間、ＭＤ、ＳＴＤ命
令の処理と、ＬＤ、ＡＤ命令の処理が並列に行われたこ
−とになる。

〔発明の効果〕

本発明によれば、並列に処理可能な成人命令数をＮ、そ
の中でのレジスタ変更命令数をｎとしたとき、ｎ本程度
の物理レジスタを設けることで、複数命令でのレジスタ
再使用に起因する並列処理阻害要因を除去できる。ＣＤ
Ｈ方式では、２１１本程反必要であり、大幅な論理規模
削減が可能である。さらに、Ｍ個の命令において同時に
演算結果が得られた場合、これらを必要とする命令へそ
れぞれ転送するに要する時間は、ＣＤＢ方式ではＭサイ
クルであるが、本方式では１サイクルですみ。

高速化が実現できる。

【図面の簡単な説明】

第１図は典型的な命令フォーマットを示す。第２図は、本発明で並列処理可能となる命令列の例を示
す。第３図は、本発明の実施例による、第２図の命令列の処
理ステージの概略を示す。第４図は、本発明の実施例の全体構成を示す。第５図は、仮想レジスタ制御回路の詳細構成を示す。第６図は、並列演算制御回路の詳細構成を示す。第７図は、第２図の命令処理における、本笑施例中の信
号、レジスタ等のタイムチャートである。符号の説明１・・・命令レジスタ、２・・・命令デコーダ、３・・
・仮想レジスタ制御回路、４・・・並列演算制御回路、
５・・・テコード制御回路、６・・・物理レジスタ群、
７・・・ｒＮｉ器、５Ｏ０・・・物理レジスタ状態制御
回路、５０１・・・変換表制御回路、５０２・・・ｆ僕
表、６０１・・・演′ｔｈ￥器状態制御回路、６０２・
・・演算器選択回路第１′ｇｊＪ第２図ＯＰ　Ｒ１（Ｘ２）　（Ｂｚ）　ＤｚＭＤＯ，ＡＳＴＤＯ，ＢＬＤＯ＋　ＣＤＯＩＤ第３図　サイ２ノし第４図

Claims

【特許請求の範囲】

１、複数の演算器を有し、複数の命令を該複数の演算器
により並列処理するデータ処理装置において、演算器の
処理結果を格納する複数の第１のレジスタと、命令に記
述された第２のレジスタと該第１のレジスタとの対応関
係を保持する手段と、複数の命令を該演疎器に割り当て
、並列処理すべき命令の中に同じ第２のレジスタが記述
された命令が複数あるときは、夫々の命令の中の第２の
しジスタに対応して別々の第２のレジスタを割り当て保
持手段に保持させる変換手段とを有し、該演算器は該保
持手段に保持された第１のレジスタに処理結果を格納す
ることを特徴としたデ〜り処理装置。