CN103399771A - 基于串行高速接口总线的多dsp自举加载系统及其方法 - Google Patents

Abstract

本发明公开了一种基于串行高速接口总线的多DSP自举加载系统及其方法，采用串行高速接口总线进行芯片间互连通信的背板系统，所述的DSP均支持串行高速接口技术，选取一款支持串行高速接口的FPGA芯片，FPGA芯片并不与DSP芯片直接相连，它们之间是通过一个交换模块来进行通信，通信方式是FPGA把信息包发送到交换模块，交换模块根据信号包头的芯片ID查找与此ID对应的芯片接口进行包传输。本发明不仅简化了硬件结构、提高了调试效率还能加快DSP的加载速率。

Description

基于串行高速接口总线的多DSP自举加载系统及其方法

技术领域

本发明设计一种基于串行高速接口引导模式的DSP自举加载方法，尤其涉及通过串行高速接口总线网络同时对多个DSP进行自举加载的系统及方法。

背景技术

数字信号处理技术广泛应用于雷达、通信、图像处理等领域，其中很多处理运算量很大、算法结构复杂，且要求高速实时、高性能、灵活地完成各种处理任务。DSP凭借其运算精度高、实时性强等特点在数字信号处理技术中得到广泛的应用。

在DSP（Digital Signal Processing）系统中，必须对其进行应用程序的加载才能使其成为独立的脱机运行系统。为实现应用程序的加载，必须对DSP进行引导加载设计。目前常用的做法是通过JTAG仿真器把应用程序存放到DSP外部非易失性存储器中，如EPROM、FLASH等，系统上电后DSP从存储器中读取加载程序进行自举加载。

上述的加载方法目前基本满足单板设计中DSP的使用，但当在一个复杂的多板背板系统中，需要对多个子板的多个DSP进行加载这种方法就会显露出很多的不足之处：

系统资源的浪费，在每个子板对必须对其片上的所有DSP进行外围加载电路的设计；

加载程序的繁琐，必须对所有DSP逐个通过JTAG仿真器进行应用程序的烧写，一旦应用程序需要更新就需要对每个DSP重新进行烧写；

外置接口过多，必须给每个DSP都要提供JTAG接口，当背板系统进行机箱封装时，就需要在机箱表层提供相应数量的外置JTAG接口。

发明内容

本发明的发明目的在于提供一种基于串行高速接口总线的多DSP自举加载系统，以解决背板中多子板上DSP加载复杂度的问题。该系统只需对一块FPGA（Field Programmable GateArray）进行自举加载的设计便可以实现背板系统中所有DSP的加载工作，同样当DSP的应用程序需要更改时，也只需对这块FPGA的加载程序进行更新即可完成工作。

本发明的发明目的通过以下技术方案来实现：

一种基于串行高速接口总线的多DSP自举加载系统，包括通过串行高速接口网络构成主从关系的一个FPGA芯片和一个以上DSP芯片，所述FPGA芯片设有一个JTAG（Joint Test ActionGroup）接口及Flash存储器，自举加载系统还包括交换模块，所述交换模块设有查找表，查找表用来连接FPGA和正确的输出DSP之间的链路。

优选地，所述DSP芯片的引导模式为串行高速接口引导模式。

优选地，所述FPGA芯片的配置模式为BPI（Byte Peripheral Interface）。

优选地，所述FPGA芯片可替换为DSP芯片，所述DSP芯片可替换为FPGA芯片。

本发明还提供了一种基于串行高速接口总线的多DSP自举加载系统的加载方法，包含以下步骤：

1）系统上电，PC机通过JTAG接口对FPGA的应用程序进行调试并烧写到Flash中；

2）主FPGA通过BPI加载模式读取Flash存储器中的程序进行加载，初始化完成FPGA的串行高速接口；

3）对从DSP进行一些必要的初始化配置，初始化完成DSP的串行高速接口；

4）建立串行高速接口链路，定义串行高速接口网络所有器件的ID；

5）交换模块建立串行高速接口网络的查找表，将器件ID映射到FPGA和DSP芯片的端口；

6）主FPGA执行写操作，通过串行高速接口网络和交换模块根据器件ID依次把从DSP的加载程序装载到每个从DSP；

7）当所有的从DSP完成程序装载后，主FPGA向所有的从DSP发送使能中断，激活DSP；

8）从DSP脱离静止状态，执行接收到的加载程序；

9）DSP加载完成。

在上述的加载方法中，只需对主FPGA芯片设计一个JTAG接口及外围加载电路即可完成所有子板DSP的自举加载，这样大大节约了布板空间、简化了电路结构，把背板面板上所需的JTAG接口数量降到1个。当DSP的应用程序需要更改时，只需通过JTAG接口调试FPGA即可完成所有DSP的程序改动，这大大降低了多DSP的加载繁琐度也提高了工作效率。

进一步，步聚3对从DSP进行初始化配置包含以下步骤：

S1、使能全局中断，串行高速接口的中断管脚被使能，使从DSP可以接收来自主FPGA的中断；

S2、Bootloader配置PLL1模块；

S3、Bootloader初始化从DSP的串行高速接口端口，配置串行高速接口的时钟模块。

本发明解决了因为串行高速接口系统采用器件ID作为系统级寻址方案，但器件ID不包含任何器件具体位置的信息的缺陷，通过添加一个交换模块，交换模块使用查找表来保持器件ID和正确的输出端口间的关系，将器件ID映射到系统中相应的器件端口。串行高速接口在系统启动时的系统发现（System Discovery）阶段找到器件在系统中的具体位置，并将器件ID与具体位置一一映射并写入交换模块的查找表。这种方法不仅简化了硬件结构、提高了调试效率还能加快DSP的加载速率。

附图说明

通过以下对本发明的实施案例结合其附图的描述，可以进一步理解发明的目的、具体结构特征和优点。其中附图为：

图1为应用本发明的一个具体实施案例的系统架构图；

图2为本发明的串行高速接口多DSP加载方法的流程图。

具体实施方式

下面将结合一个具体的实施案例对本发明的串行高速接口多DSP加载技术作进一步的详细描述。

本实施案例是一款用于综合背板系统，如图1所示，背板系统中包含一个ＩＯ接口子板统一协调处理背板系统的所有接口功能和传输中继功能，同时包含4个数字信号处理子板，每个信号处理子板上都采用一片TI公司支持串行高速接口的DSP芯片TMS320C6455。

在背板的IO接口子板上有Xilinx的FPGA芯片Virtex-5及其外围加载电路（包括外部非易失性存储器-Flash及JTAG接口电路），RapidIO交换芯片（RapidIO Switch Core）一片采用的是IDT公司的CPS1848。

FPGA与DSP通过串行高速接口网络构成主从关系，首先FPGA配置模式引脚设置为[M2,M1,M0]=[0,1,0]，此时FPGA采用BPI模式的引导方式，然后上位机通过JTAG接口对FPGA的应用程序进行调试并烧写到Flash中。对从DSP配置其BOOTMOOD[3：0]=1x00，此时从DSP被配置为串行高速接口引导模式，DSP的串行高速接口被配置成4个1x端口，差分晶振选择125MHz的时钟源，由port0对DSP进行加载。

脱机运行的流程如图2所示：

1）系统上电；

2）主FPGA通过BPI加载模式进行加载，从Flash中读取数据帧并进行CRC校验，校验成功后，开始FPGA的启动流程；

3）FPGA的启动是配置过程和正常工作之间的一个过渡状态，在此期间内FPGA释放DONE管脚并激活IO，启动完成后，FPGA进入用户模式，根据加载的程序进行工作，开始执行通过串行高速接口网络对DSP进行加载；

4）固化在从DSP内部ROM中的Bootloader对从DSP进行一些必要的初始化配置：①使能全局中断，串行高速接口的中断管脚被使能，使从DSP可以接收来自主FPGA的中断；②Bootloader配置PLL1模块为15倍频，也就是使内核工作在750MHz；③Bootloader初始化从DSP的串行高速接口端口，使串行高速接口的时钟模块配置成1.25GHz；

5）主FPGA把PLL模块配置成1.25GHz，初始化串行高速接口，建立串行高速接口链路，定义串行高速接口网络所有器件的ID；

6）交换模块建立串行高速接口网络的查找表，把器件ID分别与其对应的芯片接口映射成一一对应的关系；

7）主FPGA执行NWRITE操作，通过串行高速接口网络和交换芯片根据地址依次把从DSP的加载程序装载到从DSP的L2SRAM；

8）当所有的从DSP完成程序装载后，主FPGA执行DOORBELL操作，向所有的从DSP发送中断；

9）从DSP脱离“stall”状态，从地址0x800000处执行加载程序，DSP加载完成。

此外，需要补充说明的是此中方法不仅局限于采用FPGA对DSP进行加载，只要是支持串行高速接口总线接口的FPGA和DSP，也可以使用DSP对DSP进行加载、FPGA对FPGA进行加载或是DSP对FPGA进行加载。其实上面的案例中的数字信号处理子板中的FPGA也是通过IO子板上的主FPGA进行串行高速接口模式引导加载的。

Claims (6)

1.一种基于串行高速接口总线的多DSP自举加载系统，包括通过串行高速接口网络构成主从关系的一个FPGA芯片和一个以上的DSP芯片，FPGA芯片设有一个JTAG接口及Flash存储器，其特征在于：自举加载系统还包括交换模块，所述交换模块设有查找表用来连接FPGA和正确的输出DSP之间的链路。

2.根据权利要求1所述的一种基于串行高速接口总线的多DSP自举加载系统，其特征在于，所述DSP芯片的引导模式为串行高速接口引导模式。

3.根据权利要求1所述的一种基于串行高速接口总线的多DSP自举加载系统，其特征在于，所述FPGA芯片的配置模式为BPI。

4.根据权利要求1所述的一种基于串行高速接口总线的多DSP自举加载系统，其特征在于，所述FPGA芯片和DSP芯片可相互替换。

5.根据权利要求1所述的一种基于串行高速接口总线的多DSP自举加载系统的加载方法，其特征在于包含以下步骤：

1）系统上电，PC机通过JTAG接口对FPGA的应用程序进行调试并烧写到Flash中；

2）主FPGA通过BPI加载模式读取Flash存储器中的程序进行加载，初始化完成FPGA的串行高速接口；

3）对从DSP进行初始化配置，初始化完成DSP的串行高速接口；

4）建立串行高速接口链路，定义串行高速接口网络所有器件的ID；；

5）交换模块建立串行高速接口网络的查找表，将器件ID映射到FPGA和DSP芯片的端口；

6）主FPGA执行写操作，通过串行高速接口网络和交换模块根据器件ID依次把从DSP的加载程序装载到每个从DSP；

7）当所有的从DSP完成程序装载后，主FPGA向所有的从DSP发送使能中断，激活DSP；

8）从DSP脱离静止状态，执行接收到的加载程序；

9）DSP加载完成。

6.根据权利要求5所述的加载方法，其特征在于，步聚3）对从DSP进行初始化配置包含以下步骤：

S1、使能全局中断，串行高速接口的中断管脚被使能，使从DSP可以接收来自主FPGA的中断；

S2、Bootloader配置PLL1模块；

S3、Bootloader初始化从DSP的串行高速接口端口，配置串行高速接口的时钟模块。

Images