JP3364496B2 - 追加ボード - Google Patents
追加ボードInfo
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- JP3364496B2 JP3364496B2 JP53529996A JP53529996A JP3364496B2 JP 3364496 B2 JP3364496 B2 JP 3364496B2 JP 53529996 A JP53529996 A JP 53529996A JP 53529996 A JP53529996 A JP 53529996A JP 3364496 B2 JP3364496 B2 JP 3364496B2
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- Japan
- Prior art keywords
- pci
- bus
- register
- interface chip
- bus interface
- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【０００１】
本発明は、複数のコンピュータ・システムを結合する
ための、又は複数の装置を１つのコンピュータ・システ
ムに結合するためのアダプタ・カード又は追加ボードと
呼ばれる装置に係る。
ための、又は複数の装置を１つのコンピュータ・システ
ムに結合するためのアダプタ・カード又は追加ボードと
呼ばれる装置に係る。
【０００２】
なお、本願に対応する米国特許出願第446390号は、米
国特許出願第447022号に関連する。両出願とも同日に出
願され、本出願人に譲渡された。本願の発明は、プログ
ラム可能な構成レジスタを有するPCIバス・インターフ
ェース・チップに係るのに対し、後者の出願の発明は、
拡張ROMを活動化／非活動化するための手段を有するPCI
バス・インターフェース・チップに係る。
国特許出願第447022号に関連する。両出願とも同日に出
願され、本出願人に譲渡された。本願の発明は、プログ
ラム可能な構成レジスタを有するPCIバス・インターフ
ェース・チップに係るのに対し、後者の出願の発明は、
拡張ROMを活動化／非活動化するための手段を有するPCI
バス・インターフェース・チップに係る。
【０００３】
コンピュータ・システムのプロセッサ、メモリ及び周
辺装置のような個別の装置を結合するための通信インタ
ーフェース又は入出力バスを使用することは、当分野で
は周知である。コンピュータ・システムは、複数の独立
したタスクを遂行するために使用されるのみならず、そ
れらのコンピュータ・システム相互間で情報を交換する
ためにも使用される。情報を交換するためには、それら
のコンピュータ・システムは接続されて１つのコンピュ
ータ・ネットワークにされる。通常のコンピュータ・ネ
ットワークは、通信媒体及びその通信媒体に接続された
複数のコンピュータ・システムを含む。通常、追加ボー
ドがコンピュータ・システムのバスを通信媒体に結合す
る。コンピュータをユーザにとって更に魅力的なものに
するために、殆どの製造業者はそれらのコンピュータ・
バスの設計を標準化しようとした。ISA、EISA、マイク
ロチャネル（商標）等の標準化されたバスが当分野では
周知である。
辺装置のような個別の装置を結合するための通信インタ
ーフェース又は入出力バスを使用することは、当分野で
は周知である。コンピュータ・システムは、複数の独立
したタスクを遂行するために使用されるのみならず、そ
れらのコンピュータ・システム相互間で情報を交換する
ためにも使用される。情報を交換するためには、それら
のコンピュータ・システムは接続されて１つのコンピュ
ータ・ネットワークにされる。通常のコンピュータ・ネ
ットワークは、通信媒体及びその通信媒体に接続された
複数のコンピュータ・システムを含む。通常、追加ボー
ドがコンピュータ・システムのバスを通信媒体に結合す
る。コンピュータをユーザにとって更に魅力的なものに
するために、殆どの製造業者はそれらのコンピュータ・
バスの設計を標準化しようとした。ISA、EISA、マイク
ロチャネル（商標）等の標準化されたバスが当分野では
周知である。
【０００４】
PCIバスは、もう１つの標準化されたバスである。そ
れは、多重化されたアドレス線、制御線、及びデータ線
を持った高性能の32ビット・バス又は64ビット・バスで
ある。PCIバスは、高度に集積化された周辺装置、PCI追
加ボード（以下「追加ボード」と略記）、及びプロセッ
サ／メモリ・サブシステムの間の相互接続された機構と
して使用することを意図されている。PCIバスの仕様
は、“PCI Local Bus Specification,Production Versi
on Revision 2.0,April 30,1993"において説明されてい
る。
れは、多重化されたアドレス線、制御線、及びデータ線
を持った高性能の32ビット・バス又は64ビット・バスで
ある。PCIバスは、高度に集積化された周辺装置、PCI追
加ボード（以下「追加ボード」と略記）、及びプロセッ
サ／メモリ・サブシステムの間の相互接続された機構と
して使用することを意図されている。PCIバスの仕様
は、“PCI Local Bus Specification,Production Versi
on Revision 2.0,April 30,1993"において説明されてい
る。
【０００５】
その仕様書はPCI分科会（PCI−SIG）によって作成さ
れ、維持されている。PCI−SIGは、コンピュータ産業に
おける全ての会社に対して開放されている組織である。
PCIバスは、高性能パーソナル・コンピュータ、ワーク
ステーション、及びサーバにおける追加ボードのための
優れた拡張バスとして浮上してくるであろうと信じられ
ている。
れ、維持されている。PCI−SIGは、コンピュータ産業に
おける全ての会社に対して開放されている組織である。
PCIバスは、高性能パーソナル・コンピュータ、ワーク
ステーション、及びサーバにおける追加ボードのための
優れた拡張バスとして浮上してくるであろうと信じられ
ている。
【０００６】
PCIバス仕様に適合するためには、全ての追加ボード
に構成レジスタを設ける必要がある。それらの構成レジ
スタのうちの幾つかは、装置及びそれの機能を識別する
ためにPCIプロセッサによって使用される「読取り専
用」のものである。その他のレジスタは、PCIプロセッ
サによって読取られ及び書込まれる読取り／書込みレジ
スタである。その読取り／書込みレジスタは、I/Oアド
レス、メモリ・アドレス、割込レベル、キャッシュ・ラ
イン・サイズ等のような装置資源を構成するための情報
を与える。
に構成レジスタを設ける必要がある。それらの構成レジ
スタのうちの幾つかは、装置及びそれの機能を識別する
ためにPCIプロセッサによって使用される「読取り専
用」のものである。その他のレジスタは、PCIプロセッ
サによって読取られ及び書込まれる読取り／書込みレジ
スタである。その読取り／書込みレジスタは、I/Oアド
レス、メモリ・アドレス、割込レベル、キャッシュ・ラ
イン・サイズ等のような装置資源を構成するための情報
を与える。
【０００７】
代表的な実現方法では、特定の値がそれら読取り専用
の構成レジスタに永続的にセット又はコード化される。
それらの値は、PCIバスとインターフェースするために
その追加ボードにおいて使用されるVLSIチップに組み込
まれる。それらの値は、ハード・コーデッドと呼ばれ、
変更できないものである。従って、そのチップは１つの
機能をPCIコンピュータに表示するために使用されるだ
けである。
の構成レジスタに永続的にセット又はコード化される。
それらの値は、PCIバスとインターフェースするために
その追加ボードにおいて使用されるVLSIチップに組み込
まれる。それらの値は、ハード・コーデッドと呼ばれ、
変更できないものである。従って、そのチップは１つの
機能をPCIコンピュータに表示するために使用されるだ
けである。
【０００８】
場合によっては、同じチップを種々の異なる適用業務
において使用することが望ましいことである。例えば、
イーサネット用の追加ボード及び小型コンピュータ・シ
ステム・インターフェース（SCSI）用の追加ボードにお
いて同じチップを使用したいことがある。それを行うた
めに、そのチップが各適用業務ごとに異なる装置ID及び
クラス・コードをPCIプロセッサに報告するように、異
なる値が構成レジスタにロードされなければならないで
あろう。異なる値が構成レジスタにおいて必要とされる
というもう１つの例として、製造者がそのチップを異な
るベンダに売りたいことがある。おそらく、各ベンダは
異なるベンダ識別値を使用したいであろうし、そのモジ
ュールはそれらの異なるベンダ識別置をPCIプロセッサ
に報告できなければならないであろう。
において使用することが望ましいことである。例えば、
イーサネット用の追加ボード及び小型コンピュータ・シ
ステム・インターフェース（SCSI）用の追加ボードにお
いて同じチップを使用したいことがある。それを行うた
めに、そのチップが各適用業務ごとに異なる装置ID及び
クラス・コードをPCIプロセッサに報告するように、異
なる値が構成レジスタにロードされなければならないで
あろう。異なる値が構成レジスタにおいて必要とされる
というもう１つの例として、製造者がそのチップを異な
るベンダに売りたいことがある。おそらく、各ベンダは
異なるベンダ識別値を使用したいであろうし、そのモジ
ュールはそれらの異なるベンダ識別置をPCIプロセッサ
に報告できなければならないであろう。
【０００９】
前記の状況に対処するための自明な解決法は、そのチ
ップが新しい適用業務において又は種々のベンダによっ
て使用される時、いつも、そのチップの新しいバージョ
ンを提供することである。しかし、コスト、製造遅れ等
のような明らかな理由のために、この自明な解決法は受
け入れがたいものであろう。従って、受入可能な或いは
実用的な解決法は、以下、「PCIバス・インターフェー
ス・チップ」と称する単一のチップがPCIコンピュータ
・システムにおいて種々の適用業務により使用されるこ
とを可能にする必要がある。
ップが新しい適用業務において又は種々のベンダによっ
て使用される時、いつも、そのチップの新しいバージョ
ンを提供することである。しかし、コスト、製造遅れ等
のような明らかな理由のために、この自明な解決法は受
け入れがたいものであろう。従って、受入可能な或いは
実用的な解決法は、以下、「PCIバス・インターフェー
ス・チップ」と称する単一のチップがPCIコンピュータ
・システムにおいて種々の適用業務により使用されるこ
とを可能にする必要がある。
【００１０】
従って、本発明の主たる目的は、PCIコンピュータに
おいて使用するための新規な追加ボードを提供すること
にある。
おいて使用するための新規な追加ボードを提供すること
にある。
【００１１】
本発明のもう１つの目的は、追加ボードをPCIコンピ
ュータ・システムのPCIバスに結合するための汎用のPCI
バス・インターフェース・チップを提供することにあ
る。
ュータ・システムのPCIバスに結合するための汎用のPCI
バス・インターフェース・チップを提供することにあ
る。
【００１２】
本発明のもう１つの目的は、プログラム可能な構成レ
ジスタを持った追加ボードを提供することにある。
ジスタを持った追加ボードを提供することにある。
【００１３】
その新規の追加ボードは、（通信ネットワークへの接
続、種々のタイプの装置への接続のような）所定の適用
業務を遂行するように特別に設計されたI/Oタスク・ジ
ェネレータ手段及びプログラム可能なPCI構成レジスタ
を有する汎用のPCIバス・インターフェース・チップを
含む。その結果、PCI構成レジスタは、特定の用途に従
って選択された種々な値でもってプログラム可能であ
る。
続、種々のタイプの装置への接続のような）所定の適用
業務を遂行するように特別に設計されたI/Oタスク・ジ
ェネレータ手段及びプログラム可能なPCI構成レジスタ
を有する汎用のPCIバス・インターフェース・チップを
含む。その結果、PCI構成レジスタは、特定の用途に従
って選択された種々な値でもってプログラム可能であ
る。
【００１４】
更に詳しく云えば、本発明に従った追加ボードは、ロ
ーカル・バス（以下「内部バス」と称する）を持ったロ
ーカル・プロセッサ（以下「追加ボード・マイクロプロ
セッサ」とも称する）を含み、その内部バスに、不揮発
性記憶装置及びPCIバス・インターフェース・チップが
結合される。読取り専用レジスタを含む一組のレジスタ
がPCIバス・インターフェース・チップに設けられる。
電源の投入に続いて、PCIバス・インターフェース・チ
ップ・コントローラが、PCIシステム・プロセッサ（以
下「PCIプロセッサ」と略記）からPCI構成レジスタへの
アクセスに応答して、「再試行モード」を表すようにPC
Iバス上の選択された制御線を活動化する。この「再試
行モード」にある間、PCIプロセッサは、PCIバス・イン
ターフェース・チップの構成レジスタをアクセスするこ
とを禁止される。また、PCIプロセッサは、それがその
後再びその構成レジスタのアクセスを「再試行」しなけ
ればならないことを通知される。この禁止期間或いは非
読取り期間中、追加ボード・マイクロプロセッサは、不
揮発性記憶装置をアクセスし、その不揮発性記憶装置に
記憶された情報を構成レジスタにロードする。
ーカル・バス（以下「内部バス」と称する）を持ったロ
ーカル・プロセッサ（以下「追加ボード・マイクロプロ
セッサ」とも称する）を含み、その内部バスに、不揮発
性記憶装置及びPCIバス・インターフェース・チップが
結合される。読取り専用レジスタを含む一組のレジスタ
がPCIバス・インターフェース・チップに設けられる。
電源の投入に続いて、PCIバス・インターフェース・チ
ップ・コントローラが、PCIシステム・プロセッサ（以
下「PCIプロセッサ」と略記）からPCI構成レジスタへの
アクセスに応答して、「再試行モード」を表すようにPC
Iバス上の選択された制御線を活動化する。この「再試
行モード」にある間、PCIプロセッサは、PCIバス・イン
ターフェース・チップの構成レジスタをアクセスするこ
とを禁止される。また、PCIプロセッサは、それがその
後再びその構成レジスタのアクセスを「再試行」しなけ
ればならないことを通知される。この禁止期間或いは非
読取り期間中、追加ボード・マイクロプロセッサは、不
揮発性記憶装置をアクセスし、その不揮発性記憶装置に
記憶された情報を構成レジスタにロードする。
【００１５】
そのローディングの完了時に、追加ボード・マイクロ
プロセッサは、PCIバス・インターフェース・チップ上
のPCIアクセス許可レジスタ内にあるPCIアクセス許可ビ
ットを活動化する。そのビットが活動化されると、PCI
バス・インターフェース・チップ・コントローラは、以
前に活動化された制御線を非活動化する。その結果、PC
Iプロセッサは、PCIバス・インターフェース・チップ上
のレジスタを自由にアクセスできるようになる。
プロセッサは、PCIバス・インターフェース・チップ上
のPCIアクセス許可レジスタ内にあるPCIアクセス許可ビ
ットを活動化する。そのビットが活動化されると、PCI
バス・インターフェース・チップ・コントローラは、以
前に活動化された制御線を非活動化する。その結果、PC
Iプロセッサは、PCIバス・インターフェース・チップ上
のレジスタを自由にアクセスできるようになる。
【００１６】
本発明のもう１つの特徴では、PCIアクセス許可ビッ
トの機能が、PCIバス・インターフェース・チップ上に
設けられたPCIアクセス一時変更入力ピンと呼ばれる入
力ピンから発生される信号によって一時変更される。も
し、そのピンがアクティブでない「低レベル状態」と呼
ばれる第１の状態にセットされるならば、PCIアクセス
一時変更入力ピンは、前述のように、PCI構成レジスタ
へのアクセスの再試行がPCIアクセス許可ビットによっ
て制御されることを可能にするであろう。一方、そのピ
ンがアクティブな「高レベル状態」と呼ばれる第２状態
にセットされるならば、PCIアクセス一時変更入力ピン
は、PCIアクセス許可ビットの機能を一時変更して、PCI
バスから構成レジスタへの全てのアクセスが再試行なし
に正常にサービスされることを可能にするであろう。こ
の実施例では、読取り専用PCI構成レジスタの電源投入
時のデフォルト値が使用され、PCI構成レジスタに異な
る値をロードするための機構が使用不能にされる。
トの機能が、PCIバス・インターフェース・チップ上に
設けられたPCIアクセス一時変更入力ピンと呼ばれる入
力ピンから発生される信号によって一時変更される。も
し、そのピンがアクティブでない「低レベル状態」と呼
ばれる第１の状態にセットされるならば、PCIアクセス
一時変更入力ピンは、前述のように、PCI構成レジスタ
へのアクセスの再試行がPCIアクセス許可ビットによっ
て制御されることを可能にするであろう。一方、そのピ
ンがアクティブな「高レベル状態」と呼ばれる第２状態
にセットされるならば、PCIアクセス一時変更入力ピン
は、PCIアクセス許可ビットの機能を一時変更して、PCI
バスから構成レジスタへの全てのアクセスが再試行なし
に正常にサービスされることを可能にするであろう。こ
の実施例では、読取り専用PCI構成レジスタの電源投入
時のデフォルト値が使用され、PCI構成レジスタに異な
る値をロードするための機構が使用不能にされる。
【００１７】
図１は、PCIコンピュータ・システム13のブロック図
を示す。PCIコンピュータ・システム13は、PCIバス10、
追加ボード12、及びPCIプロセッサ14より成る。PCIプロ
セッサ14は、PCIシステム構成ソフトウェア14A、オペレ
ーティング・システム14B、及び複数のアプリケーショ
ン・プログラム14Cを含む複数のソフトウェア製品を含
んでいる。各ソフトウェアの機能は当分野では周知であ
る。従って、各ソフトウェアの詳細な説明は行わないこ
とにする。ここでは、PCIシステム構成ソフトウェア14A
が、追加ボード12上の構成レジスタ（後述）を制御する
に必要な機能を遂行するといえば十分であろう。一般
に、PCIシステム構成ソフトウェア14Aは、通常、「BIO
S」（基本入出力システム）と呼ばれるものの一部分で
あり、PCIコンピュータ・システム13に対する電源投入
時の診断を行い、システム構成及びデータ入出力をサポ
ートするための種々の低レベル・ルーチンを与える。PC
I分科会（PCI−SIG）は、PCIシステム構成ソフトウェア
において必要な機能を概説した、“PCI BIOS Specifica
tion,Revision 2.0,July 20,1993"を発行している。そ
の仕様書は、参考文献として紹介するにとどめるが、プ
ログラマが適当な構成モジュールを設計するのに十分な
情報を示している。前述のように、PCIバス10は、コン
ピュータ・システムのための相互接続搬送機構である。
PCIバスの更なる詳細は、参考文献として紹介する、“P
eripheral Component Interconnect（PCI）Local Bus S
pecification"において説明されている。更に、米国特
許第5392407号は、PCIバスの特徴を開示しているので、
PCIバスに関する背景情報を説明するための参考文献と
して、この米国特許を紹介しておく。図１では、追加ボ
ード12がPCIコンピュータ・システム13とは別個の装置
であるように示されている。しかし、実際には、追加ボ
ード12は、PCIコンピュータ・システム13の筐体内にあ
る拡張スロットに取付けられる。
を示す。PCIコンピュータ・システム13は、PCIバス10、
追加ボード12、及びPCIプロセッサ14より成る。PCIプロ
セッサ14は、PCIシステム構成ソフトウェア14A、オペレ
ーティング・システム14B、及び複数のアプリケーショ
ン・プログラム14Cを含む複数のソフトウェア製品を含
んでいる。各ソフトウェアの機能は当分野では周知であ
る。従って、各ソフトウェアの詳細な説明は行わないこ
とにする。ここでは、PCIシステム構成ソフトウェア14A
が、追加ボード12上の構成レジスタ（後述）を制御する
に必要な機能を遂行するといえば十分であろう。一般
に、PCIシステム構成ソフトウェア14Aは、通常、「BIO
S」（基本入出力システム）と呼ばれるものの一部分で
あり、PCIコンピュータ・システム13に対する電源投入
時の診断を行い、システム構成及びデータ入出力をサポ
ートするための種々の低レベル・ルーチンを与える。PC
I分科会（PCI−SIG）は、PCIシステム構成ソフトウェア
において必要な機能を概説した、“PCI BIOS Specifica
tion,Revision 2.0,July 20,1993"を発行している。そ
の仕様書は、参考文献として紹介するにとどめるが、プ
ログラマが適当な構成モジュールを設計するのに十分な
情報を示している。前述のように、PCIバス10は、コン
ピュータ・システムのための相互接続搬送機構である。
PCIバスの更なる詳細は、参考文献として紹介する、“P
eripheral Component Interconnect（PCI）Local Bus S
pecification"において説明されている。更に、米国特
許第5392407号は、PCIバスの特徴を開示しているので、
PCIバスに関する背景情報を説明するための参考文献と
して、この米国特許を紹介しておく。図１では、追加ボ
ード12がPCIコンピュータ・システム13とは別個の装置
であるように示されている。しかし、実際には、追加ボ
ード12は、PCIコンピュータ・システム13の筐体内にあ
る拡張スロットに取付けられる。
【００１８】
以下で詳述するように、本発明は図１の追加ボード12
に係り、更に詳しく云えば、PCIバス10とインターフェ
ースするPCIバス・インターフェース・チップ12Aに係
る。PCIバス・インターフェース・チップ12Aは、種々の
タイプの追加ボード12をPCIバス10に相互接続するため
にベンダによって使用可能な汎用のチップである。追加
ボード12は、内部バス12Cを持ったマイクロプロセッサ1
2Bを含む。その内部バス12Cは、PCIバス・インターフェ
ース・チップ12A、不揮発性記憶装置12D、RAM12E、及び
I/Oタスク・ジェネレータ手段12Fを相互接続する。I/O
タスク・ジェネレータ手段12Fは、その追加ボード12の
サブシステムであり、所望のタスクを達成するために必
要な機能を遂行する。一例として、I/Oタスク・ジェネ
レータ手段12Fは、PCIコンピュータ・システム13をトー
クン・リング、イーネサット、FDDIのようなローカル・
エリア・ネットワーク（LAN）及び同様のタイプのLANに
接続するための通信アダプタであってもよい。トークン
・リング・ネットワーク用のI/Oタスク・ジェネレータ
手段の一例は、“IBM Auto LANStreamer PCI Adapter"
（部品番号04H8095）である。
に係り、更に詳しく云えば、PCIバス10とインターフェ
ースするPCIバス・インターフェース・チップ12Aに係
る。PCIバス・インターフェース・チップ12Aは、種々の
タイプの追加ボード12をPCIバス10に相互接続するため
にベンダによって使用可能な汎用のチップである。追加
ボード12は、内部バス12Cを持ったマイクロプロセッサ1
2Bを含む。その内部バス12Cは、PCIバス・インターフェ
ース・チップ12A、不揮発性記憶装置12D、RAM12E、及び
I/Oタスク・ジェネレータ手段12Fを相互接続する。I/O
タスク・ジェネレータ手段12Fは、その追加ボード12の
サブシステムであり、所望のタスクを達成するために必
要な機能を遂行する。一例として、I/Oタスク・ジェネ
レータ手段12Fは、PCIコンピュータ・システム13をトー
クン・リング、イーネサット、FDDIのようなローカル・
エリア・ネットワーク（LAN）及び同様のタイプのLANに
接続するための通信アダプタであってもよい。トークン
・リング・ネットワーク用のI/Oタスク・ジェネレータ
手段の一例は、“IBM Auto LANStreamer PCI Adapter"
（部品番号04H8095）である。
【００１９】
同様に、イーサネット用のI/Oタスク・ジェネレータ
手段は、“IBM EtherStreamer MC32 Adapter"（部品番
号74G0850）である。
手段は、“IBM EtherStreamer MC32 Adapter"（部品番
号74G0850）である。
【００２０】
一般に、PCIバス・インターフェース・チップ12Aに結
合することができるI/Oタスク・ジェネレータ手段12F
は、LAN（イーサネット、トークン・リング、FDDI、ATM
等）を制御する通信コントローラや、ディスプレイ（VG
A、XGA等）、マルチメディア装置（ビデオ、オーディ
オ、CD−ROM等）、ディスク・サブシステム（IDE、SCS
I、RAID等）、及びコプロセッサ・サブシステム（ペン
ティアム、パワーPC等）を制御する装置コントローラを
含む。
合することができるI/Oタスク・ジェネレータ手段12F
は、LAN（イーサネット、トークン・リング、FDDI、ATM
等）を制御する通信コントローラや、ディスプレイ（VG
A、XGA等）、マルチメディア装置（ビデオ、オーディ
オ、CD−ROM等）、ディスク・サブシステム（IDE、SCS
I、RAID等）、及びコプロセッサ・サブシステム（ペン
ティアム、パワーPC等）を制御する装置コントローラを
含む。
【００２１】
これらの適用業務は全て追加ボードによって実施可能
であることに注目すべきである。本発明の教示するとこ
ろによれば、PCIバス・インターフェース・チップ12A
（詳細は後述）は、追加ボードのうちのどれによっても
使用可能であり、その追加ボードがPCIバス上で動作す
るために必要とするバス・インターフェース機能を遂行
する。
であることに注目すべきである。本発明の教示するとこ
ろによれば、PCIバス・インターフェース・チップ12A
（詳細は後述）は、追加ボードのうちのどれによっても
使用可能であり、その追加ボードがPCIバス上で動作す
るために必要とするバス・インターフェース機能を遂行
する。
【００２２】
図２は、PCIバス・インターフェース・チップ12Aのボ
ード・レベルの概要を示す。PCIバス・インターフェー
ス・チップ12Aは、PCIバス10に接続するためのPCIバス
・インターフェース手段16を含む。内部バス・インター
フェース手段18は、PCIバス・インターフェース・チッ
プ12Aを内部バス12Cに接続する。PCIバス・インターフ
ェース手段16及び内部バス・インターフェース手段18の
間には、データ転送及び論理手段20、機能レジスタ22、
及びPCI構成レジスタ24が接続される。データ転送及び
論理手段20は、PCIバス10及び追加ボード12の間の主要
なデータ転送バスである。データ転送及び論理手段20
は、内部バス・インターフェース手段18からPCIバス・
インターフェース手段16にデータを移動させるFIFOバッ
ファ20Aを含む。同様に、FIFOバッファ20Bは逆方向にデ
ータを移動させる。PCI構成レジスタ24は、PCIプロセッ
サ14がPCIシステム構成ソフトウェア14A（図１）を実行
することによって、PCIバス10を介して書込み及び読取
り可能である。これらの構成レジスタ24に書き込まれた
情報は、追加ボード12がPCIコンピュータ・システム13
に結合する装置のI/Oアドレス、メモリ・アドレス、割
込レベル、キャッシュ・ライン、サイズ等のような装置
資源を構成する。
ード・レベルの概要を示す。PCIバス・インターフェー
ス・チップ12Aは、PCIバス10に接続するためのPCIバス
・インターフェース手段16を含む。内部バス・インター
フェース手段18は、PCIバス・インターフェース・チッ
プ12Aを内部バス12Cに接続する。PCIバス・インターフ
ェース手段16及び内部バス・インターフェース手段18の
間には、データ転送及び論理手段20、機能レジスタ22、
及びPCI構成レジスタ24が接続される。データ転送及び
論理手段20は、PCIバス10及び追加ボード12の間の主要
なデータ転送バスである。データ転送及び論理手段20
は、内部バス・インターフェース手段18からPCIバス・
インターフェース手段16にデータを移動させるFIFOバッ
ファ20Aを含む。同様に、FIFOバッファ20Bは逆方向にデ
ータを移動させる。PCI構成レジスタ24は、PCIプロセッ
サ14がPCIシステム構成ソフトウェア14A（図１）を実行
することによって、PCIバス10を介して書込み及び読取
り可能である。これらの構成レジスタ24に書き込まれた
情報は、追加ボード12がPCIコンピュータ・システム13
に結合する装置のI/Oアドレス、メモリ・アドレス、割
込レベル、キャッシュ・ライン、サイズ等のような装置
資源を構成する。
【００２３】
図２を更に参照すると、PCI構成レジスタ24は、その
装置を識別するために及びそれを適正に構成するために
使用されるべきPCIシステム構成ソフトウェア14A（図
１）にとって枢要な情報を含む。PCI標準は、次のよう
な読取り専用の構成レジスタのリストを必要とする。こ
のリストは決して完全なものではない。従って、本発明
は、追加ボードをPCIバスにインターフェースする場合
に必要な構成レジスタであって、名称を付されたレジス
タ及び他の任意のタイプのレジスタをカバーするように
意図される。PCI標準に従った読取り専用の構成レジス
タは、次のものを含んでいる。
装置を識別するために及びそれを適正に構成するために
使用されるべきPCIシステム構成ソフトウェア14A（図
１）にとって枢要な情報を含む。PCI標準は、次のよう
な読取り専用の構成レジスタのリストを必要とする。こ
のリストは決して完全なものではない。従って、本発明
は、追加ボードをPCIバスにインターフェースする場合
に必要な構成レジスタであって、名称を付されたレジス
タ及び他の任意のタイプのレジスタをカバーするように
意図される。PCI標準に従った読取り専用の構成レジス
タは、次のものを含んでいる。
【００２４】
ベンダID:その装置を製造するベンダを識別する16ビ
ット・レジスタ。 装置ID:ベンダが提供するPCI装置の各タイプを一意的
に識別するためにベンダによって使用される16ビット・
レジスタ。 改訂ID:その装置の改訂レベルを識別するためにベン
ダによって使用可能な８ビット・レジスタ。 クラス・コード：その装置（ディスプレイ・コントロ
ーラ、ネットワーク・コントローラ、ブリッジ装置等）
の一般的な機能を識別する24ビット・レジスタ。 ベース・アドレス・レジスタ：装置にI/O及びメモリ
・マッピング要件を示す読取り専用ビットを含むレジス
タ。 割込ライン・レジスタ：割込ライン経路指定要件を通
信するために使用される８ビット・レジスタ。 最小許可及び最大待ち時間タイマ・レジスタ：待ち時
間タイマ値のための装置所望の設定値を指定する８ビッ
ト・レジスタ。
ット・レジスタ。 装置ID:ベンダが提供するPCI装置の各タイプを一意的
に識別するためにベンダによって使用される16ビット・
レジスタ。 改訂ID:その装置の改訂レベルを識別するためにベン
ダによって使用可能な８ビット・レジスタ。 クラス・コード：その装置（ディスプレイ・コントロ
ーラ、ネットワーク・コントローラ、ブリッジ装置等）
の一般的な機能を識別する24ビット・レジスタ。 ベース・アドレス・レジスタ：装置にI/O及びメモリ
・マッピング要件を示す読取り専用ビットを含むレジス
タ。 割込ライン・レジスタ：割込ライン経路指定要件を通
信するために使用される８ビット・レジスタ。 最小許可及び最大待ち時間タイマ・レジスタ：待ち時
間タイマ値のための装置所望の設定値を指定する８ビッ
ト・レジスタ。
【００２５】
後述するように、本発明は、マイクロプロセッサ12B
及び不揮発性記憶装置12DによるPCI構成レジスタにおけ
る値の動的設定をカバーする。その結果、同じPCIバス
・インターフェース・チップ12Aが、幾つかの異なるタ
イプの追加ボードによって使用可能となる。
及び不揮発性記憶装置12DによるPCI構成レジスタにおけ
る値の動的設定をカバーする。その結果、同じPCIバス
・インターフェース・チップ12Aが、幾つかの異なるタ
イプの追加ボードによって使用可能となる。
【００２６】
「機能」レジスタ22は、PCI構成レジスタとは別個の
レジスタである。それらの機能レジスタ22は、トークン
・リング用の装置ドライバのような適用業務に特有のソ
フトウェアによってアクセスされるだけである。それら
の機能レジスタ22は、割込／ステータス機能、DMA機
能、及びPCIバス仕様の一部分としては指定されないオ
プション用の構成機能を与える。
レジスタである。それらの機能レジスタ22は、トークン
・リング用の装置ドライバのような適用業務に特有のソ
フトウェアによってアクセスされるだけである。それら
の機能レジスタ22は、割込／ステータス機能、DMA機
能、及びPCIバス仕様の一部分としては指定されないオ
プション用の構成機能を与える。
【００２７】
図３は、PCIバス10及び内部バス12Cに相互接続され
た、PCIバス・インターフェース・チップ12Aの詳細なブ
ロック図を示す。図３に示されているPCI構成レジスタ
は、プログラム可能なレジスタであって、内部バス12C
を通してマイクロプロセッサ12B（図２）によって書き
込まれる。更に、PCIプロセッサ14（図１）によるそのP
CI構成レジスタに対するアクセスを制御するための、PC
Iアクセス許可レジスタ28も示される。後述するよう
に、PCIアクセス許可レジスタ28は１ビット・レジスタ
である。もちろん、本発明の技術範囲及び精神から逸脱
することなく同じ機能を与えるための他のタイプの構成
レジスタが使用可能である。
た、PCIバス・インターフェース・チップ12Aの詳細なブ
ロック図を示す。図３に示されているPCI構成レジスタ
は、プログラム可能なレジスタであって、内部バス12C
を通してマイクロプロセッサ12B（図２）によって書き
込まれる。更に、PCIプロセッサ14（図１）によるそのP
CI構成レジスタに対するアクセスを制御するための、PC
Iアクセス許可レジスタ28も示される。後述するよう
に、PCIアクセス許可レジスタ28は１ビット・レジスタ
である。もちろん、本発明の技術範囲及び精神から逸脱
することなく同じ機能を与えるための他のタイプの構成
レジスタが使用可能である。
【００２８】
図３を更に参照すると、PCIバス・インターフェース
手段16は、PCIバス・マスタ論理手段16A及びPCIバス・
スレーブ論理手段16Bを含む。PCIバス・マスタ論理手段
16Aは、PCIバス10とPCIバス・インターフェース・チッ
プ12A内のFIFOバッファとの間でバースト・データ転送
を遂行する。PCIバス・マスタ論理手段16Aは、全てのPC
Iバス・システムの一部分として存在するPCIバス調停論
理手段（図示せず）からPCIバス10の所有権を要求する
ことによって、そのPCIバス10上の転送を開始する。PCI
バス・スレーブ論理手段16Bは、PCIプロセッサ14（図
１）のような他のバス・マスタによって開始されたPCI
バス・サイクルのターゲットとして応答する。PCIバス
・スレーブ論理手段16Bは、PCIプロセッサ14（図１）が
PCIバス・インターフェース・チップ12A上のレジスタを
読取り及び書込むことを可能にするために、PCIバス10
上で制御信号の必要なハンドシェーキングを行う。
手段16は、PCIバス・マスタ論理手段16A及びPCIバス・
スレーブ論理手段16Bを含む。PCIバス・マスタ論理手段
16Aは、PCIバス10とPCIバス・インターフェース・チッ
プ12A内のFIFOバッファとの間でバースト・データ転送
を遂行する。PCIバス・マスタ論理手段16Aは、全てのPC
Iバス・システムの一部分として存在するPCIバス調停論
理手段（図示せず）からPCIバス10の所有権を要求する
ことによって、そのPCIバス10上の転送を開始する。PCI
バス・スレーブ論理手段16Bは、PCIプロセッサ14（図
１）のような他のバス・マスタによって開始されたPCI
バス・サイクルのターゲットとして応答する。PCIバス
・スレーブ論理手段16Bは、PCIプロセッサ14（図１）が
PCIバス・インターフェース・チップ12A上のレジスタを
読取り及び書込むことを可能にするために、PCIバス10
上で制御信号の必要なハンドシェーキングを行う。
【００２９】
PCIバス・インターフェース手段16と同様に、内部バ
ス・インターフェース手段18は、内部バス・マスタ論理
手段18A及び内部バス・スレーブ論理手段18Bを含む。内
部バス・マスタ論理手段18Aは、内部バス12CとPCIバス
・インターフェース・チップ12A内のFIFOバッファとの
間でバースト・データ転送を行う。内部バス・スレーブ
論理手段18Bは、追加ボード・マイクロプロセッサ12B
（図２）からのレジスタ読取り及び書込みオペレーショ
ンをサービスする。
ス・インターフェース手段18は、内部バス・マスタ論理
手段18A及び内部バス・スレーブ論理手段18Bを含む。内
部バス・マスタ論理手段18Aは、内部バス12CとPCIバス
・インターフェース・チップ12A内のFIFOバッファとの
間でバースト・データ転送を行う。内部バス・スレーブ
論理手段18Bは、追加ボード・マイクロプロセッサ12B
（図２）からのレジスタ読取り及び書込みオペレーショ
ンをサービスする。
【００３０】
図３を更に参照すると、OR回路20は、PCIバス・スレ
ーブ論理手段16Bに接続された出力及び２つの入力を有
する。それらの入力の１つは線26を通してPCIアクセス
許可レジスタ28に接続され、もう１つの入力は線23を通
してPCIアクセス一時変更入力ピン22に接続される。ピ
ン22は、PCIバス・インターフェース・チップ12Aに取付
けられる。後述するように、もし、OR回路20からの出力
信号がアクティブであれば、PCIプロセッサ14（図１）
は、PCIバス10を介してPCI構成レジスタをアクセスする
ことができる。一方、OR回路20からの出力がアクティブ
でなければ、構成レジスタをアクセスできないように、
PCIプロセッサ14は阻止される。OR回路20からの信号の
状態は、マイクロプロセッサ12B（図２）によってセッ
トされるPCIアクセス許可レジスタ28内のビットによっ
て、又はPCIバス・インターフェース・チップ12A上のピ
ン22によって制御される。
ーブ論理手段16Bに接続された出力及び２つの入力を有
する。それらの入力の１つは線26を通してPCIアクセス
許可レジスタ28に接続され、もう１つの入力は線23を通
してPCIアクセス一時変更入力ピン22に接続される。ピ
ン22は、PCIバス・インターフェース・チップ12Aに取付
けられる。後述するように、もし、OR回路20からの出力
信号がアクティブであれば、PCIプロセッサ14（図１）
は、PCIバス10を介してPCI構成レジスタをアクセスする
ことができる。一方、OR回路20からの出力がアクティブ
でなければ、構成レジスタをアクセスできないように、
PCIプロセッサ14は阻止される。OR回路20からの信号の
状態は、マイクロプロセッサ12B（図２）によってセッ
トされるPCIアクセス許可レジスタ28内のビットによっ
て、又はPCIバス・インターフェース・チップ12A上のピ
ン22によって制御される。
【００３１】
図４は、PCIプロセッサ14（図１）がPCI構成レジスタ
をアクセスすることを禁止されている間、マイクロプロ
セッサ12B（図２）がPCI構成レジスタにデータを書込む
ことを可能にする論理を示す。しかし、一旦書込みが完
了して、PCIアクセス許可ビット30がPCIアクセス許可レ
ジスタ28においてセットされると、以前に禁止されたPC
Iプロセッサ14は、PCIバス・インターフェース・チップ
12A上の全てのレジスタをアクセスする許可を与えられ
る。
をアクセスすることを禁止されている間、マイクロプロ
セッサ12B（図２）がPCI構成レジスタにデータを書込む
ことを可能にする論理を示す。しかし、一旦書込みが完
了して、PCIアクセス許可ビット30がPCIアクセス許可レ
ジスタ28においてセットされると、以前に禁止されたPC
Iプロセッサ14は、PCIバス・インターフェース・チップ
12A上の全てのレジスタをアクセスする許可を与えられ
る。
【００３２】
図４を更に参照すると、PCIデータ・バス10Aと呼ばれ
る（PCIバス10上の）一組のデータ線が、PCI構成レジス
タをPCIバス10に相互接続する。PCI−RST＃線と呼ばれ
る制御線が、PCIアクセス許可レジスタ28をPCIバス10に
相互接続する。最後に、PCIバス10の、いわゆる再試行
機能を活動化するために必要な一組のPCI制御信号線
が、PCIバス10をPCIスレーブ状態マシン及び組合せ論理
手段31に相互接続する。
る（PCIバス10上の）一組のデータ線が、PCI構成レジス
タをPCIバス10に相互接続する。PCI−RST＃線と呼ばれ
る制御線が、PCIアクセス許可レジスタ28をPCIバス10に
相互接続する。最後に、PCIバス10の、いわゆる再試行
機能を活動化するために必要な一組のPCI制御信号線
が、PCIバス10をPCIスレーブ状態マシン及び組合せ論理
手段31に相互接続する。
【００３３】
PCIスレーブ状態マシン及び組合せ論理手段31への入
力は、最終アクセス許可信号線32によってOR回路20に接
続される。線23及び26上の信号は、図３に関連して既に
説明済みであるから、ここではそれを繰り返さない。
力は、最終アクセス許可信号線32によってOR回路20に接
続される。線23及び26上の信号は、図３に関連して既に
説明済みであるから、ここではそれを繰り返さない。
【００３４】
図５は、追加ボード12上の構成レジスタをアクセスし
ようとするPCIプロセッサ14と、これらの構成レジスタ
をプリロードする追加ボード・マイクロプロセッサ12B
との間の相互作用のフローチャートを示す。要約する
と、電源投入時に、PCIプロセッサ14において実行するP
CIシステム構成ソフトウェア14Aは、追加ボード12上の
構成レジスタ（PCIバス・インターフェース・チップ12A
にある）に入ろうとする。PCIプロセッサ14のアクセス
は、追加ボード・マイクロプロセッサ12BがPCIアクセス
許可ビット30をPCIアクセス許可レジスタ28に書込むま
で否定される。その否定は、PCIシステム構成ソフトウ
ェア14Aが構成レジスタをアクセスすることができる前
に、追加ボード・マイクロプロセッサ12Bが構成レジス
タのプリロード・オペレーションを完了することを可能
にする。
ようとするPCIプロセッサ14と、これらの構成レジスタ
をプリロードする追加ボード・マイクロプロセッサ12B
との間の相互作用のフローチャートを示す。要約する
と、電源投入時に、PCIプロセッサ14において実行するP
CIシステム構成ソフトウェア14Aは、追加ボード12上の
構成レジスタ（PCIバス・インターフェース・チップ12A
にある）に入ろうとする。PCIプロセッサ14のアクセス
は、追加ボード・マイクロプロセッサ12BがPCIアクセス
許可ビット30をPCIアクセス許可レジスタ28に書込むま
で否定される。その否定は、PCIシステム構成ソフトウ
ェア14Aが構成レジスタをアクセスすることができる前
に、追加ボード・マイクロプロセッサ12Bが構成レジス
タのプリロード・オペレーションを完了することを可能
にする。
【００３５】
更に詳しく云えば、そのプロセスは、PCIコンピュー
タ・システム13の電源が投入される時に開始する（ブロ
ック34）。構成レジスタを有する追加ボード12は、参照
番号36によって概略的に示される。電源投入に続いて、
PCIプロセッサ14は、「構成読取り又は書込み」と示さ
れた線を介して構成レジスタをアクセスしようとする
（ブロック42）。これらの試みは承認されず、そしてそ
の不承認は「再試行」と示された線によって概略的に示
される。この期間の間、追加ボード・マイクロプロセッ
サ12Bは、追加ボード12上の不揮発性記憶装置12Dから情
報を得て、不揮発性記憶装置12Dから検索される予め記
憶された情報を適当な構成レジスタに書込む（ブロック
38）。一旦これが完了すると、追加ボード・マイクロプ
ロセッサ12Bは、PCIプロセッサ14が再試行モードから出
て追加ボード12上の構成レジスタをアクセスすることを
可能にするPCIアクセス許可ビット30を書込む（ブロッ
ク40）。その構成レジスタに対するアクセスは、図５中
の「構成読取り又は書込み」と示された二重ヘッドの矢
印によって表される。一旦、構成レジスタを読取り又は
書込む機能が完了すると、追加ボード12の構成設定は完
了し、PCIコンピュータ・システム13は、今や、追加ボ
ード12がPCIバス10に結合する装置と通信するための状
態にある。
タ・システム13の電源が投入される時に開始する（ブロ
ック34）。構成レジスタを有する追加ボード12は、参照
番号36によって概略的に示される。電源投入に続いて、
PCIプロセッサ14は、「構成読取り又は書込み」と示さ
れた線を介して構成レジスタをアクセスしようとする
（ブロック42）。これらの試みは承認されず、そしてそ
の不承認は「再試行」と示された線によって概略的に示
される。この期間の間、追加ボード・マイクロプロセッ
サ12Bは、追加ボード12上の不揮発性記憶装置12Dから情
報を得て、不揮発性記憶装置12Dから検索される予め記
憶された情報を適当な構成レジスタに書込む（ブロック
38）。一旦これが完了すると、追加ボード・マイクロプ
ロセッサ12Bは、PCIプロセッサ14が再試行モードから出
て追加ボード12上の構成レジスタをアクセスすることを
可能にするPCIアクセス許可ビット30を書込む（ブロッ
ク40）。その構成レジスタに対するアクセスは、図５中
の「構成読取り又は書込み」と示された二重ヘッドの矢
印によって表される。一旦、構成レジスタを読取り又は
書込む機能が完了すると、追加ボード12の構成設定は完
了し、PCIコンピュータ・システム13は、今や、追加ボ
ード12がPCIバス10に結合する装置と通信するための状
態にある。
【００３６】
図６は、PCIバス・インターフェース・チップ・コン
トローラのブロック図を示す。PCIバス・インターフェ
ース・チップ・コントローラの機能は、部分的には、PC
Iプロセッサ14を「再試行」状態に強制し且つそのPCIプ
ロセッサ14がPCIバス・インターフェース・チップ12A上
のレジスタをアクセスすることを禁止する制御信号を発
生することである。以前に説明した構成要素と同じ図６
中の構成要素については、更に言及せず、説明もしな
い。PCIバス・インターフェース・チップ・コントロー
ラは、PCIスレーブ組合せ論理手段44及びPCIスレーブ状
態マシン46より成る。PCIスレーブ組合せ論理手段44
は、PCIバス10上の制御信号（PCI_FRAME＃及びPCI_IRDY
＃）を復号し、PCIバス・インターフェース・チップ12A
に対するレジスタ読取り又は書込みオペレーションがPC
Iプロセッサ14によって開始されたことをPCIスレーブ状
態マシン46に通知する。そこで、PCIスレーブ状態マシ
ン46は、この読取り又は書込みオペレーションをサービ
スするに必要な状態を順序付ける。PCIスレーブ組合せ
論理手段44は、PCIスレーブ状態マシン46の出力を復号
し、バス・サイクルが完了したことをPCIプロセッサに
通知するために、PCIバス10上の制御信号（PCI_DEVSEL
＃、PCI_TRDY＃、及びPCI_STOP＃）を活動化することに
よって応答する。
トローラのブロック図を示す。PCIバス・インターフェ
ース・チップ・コントローラの機能は、部分的には、PC
Iプロセッサ14を「再試行」状態に強制し且つそのPCIプ
ロセッサ14がPCIバス・インターフェース・チップ12A上
のレジスタをアクセスすることを禁止する制御信号を発
生することである。以前に説明した構成要素と同じ図６
中の構成要素については、更に言及せず、説明もしな
い。PCIバス・インターフェース・チップ・コントロー
ラは、PCIスレーブ組合せ論理手段44及びPCIスレーブ状
態マシン46より成る。PCIスレーブ組合せ論理手段44
は、PCIバス10上の制御信号（PCI_FRAME＃及びPCI_IRDY
＃）を復号し、PCIバス・インターフェース・チップ12A
に対するレジスタ読取り又は書込みオペレーションがPC
Iプロセッサ14によって開始されたことをPCIスレーブ状
態マシン46に通知する。そこで、PCIスレーブ状態マシ
ン46は、この読取り又は書込みオペレーションをサービ
スするに必要な状態を順序付ける。PCIスレーブ組合せ
論理手段44は、PCIスレーブ状態マシン46の出力を復号
し、バス・サイクルが完了したことをPCIプロセッサに
通知するために、PCIバス10上の制御信号（PCI_DEVSEL
＃、PCI_TRDY＃、及びPCI_STOP＃）を活動化することに
よって応答する。
【００３７】
もし、最終アクセス許可線32上の最終アクセス許可信
号がアクティブでない状態にあれば、PCIスレーブ状態
マシン46は、PCIプロセッサ14からの読取り又は書込み
オペレーションに応答して、「再試行」状態を通知す
る。すなわち、PCIスレーブ状態マシン46の出力を使用
して、PCIスレーブ組合せ論理手段44は、PCI_DEVSEL＃
信号及びPCI_STOP＃信号を活動化し且つPCI_TRDY＃信号
を非活動化することにより、再試行状態を通知する。PC
Iプロセッサ14は、PCIバス・インターフェース・チップ
12A上のレジスタに対するアクセスが否定されたこと及
びバス・トランザクションがその後再び「再試行」され
なければならないことの表示として、その信号シーケン
スを使用する。一方、最終アクセス許可信号32がアクテ
ィブな状態にあれば、PCIスレーブ状態マシン46及び組
合せ論理手段44は、PCI_DEVSEL＃信号及びPCI_TRDY＃信
号を活動化することにより、正規のバス・トランザクシ
ョンでもって応答する。PCIプロセッサ14は、PCIバス・
インターフェース・チップ12A上のレジスタに対する読
取り又は書込みアクセスが正常に完了したことの表示と
して、この信号シーケンスを使用する。「再試行」及び
正常な読取り及び書込みバス・トランザクションのため
に必要とされる正確な信号シーケンスは、前掲の仕様書
である、“PCI Local Bus Specification,Production V
ersion Revision 2.0,April 30,1993"において定義され
ている。
号がアクティブでない状態にあれば、PCIスレーブ状態
マシン46は、PCIプロセッサ14からの読取り又は書込み
オペレーションに応答して、「再試行」状態を通知す
る。すなわち、PCIスレーブ状態マシン46の出力を使用
して、PCIスレーブ組合せ論理手段44は、PCI_DEVSEL＃
信号及びPCI_STOP＃信号を活動化し且つPCI_TRDY＃信号
を非活動化することにより、再試行状態を通知する。PC
Iプロセッサ14は、PCIバス・インターフェース・チップ
12A上のレジスタに対するアクセスが否定されたこと及
びバス・トランザクションがその後再び「再試行」され
なければならないことの表示として、その信号シーケン
スを使用する。一方、最終アクセス許可信号32がアクテ
ィブな状態にあれば、PCIスレーブ状態マシン46及び組
合せ論理手段44は、PCI_DEVSEL＃信号及びPCI_TRDY＃信
号を活動化することにより、正規のバス・トランザクシ
ョンでもって応答する。PCIプロセッサ14は、PCIバス・
インターフェース・チップ12A上のレジスタに対する読
取り又は書込みアクセスが正常に完了したことの表示と
して、この信号シーケンスを使用する。「再試行」及び
正常な読取り及び書込みバス・トランザクションのため
に必要とされる正確な信号シーケンスは、前掲の仕様書
である、“PCI Local Bus Specification,Production V
ersion Revision 2.0,April 30,1993"において定義され
ている。
【００３８】
図７は、PCIプロセッサ14及びPCIバス・インターフェ
ース・チップ12A（図６）の間で実施されるハンド・シ
ェーキング手順（再試行サイクル）のためのタイミング
図を示す。そのハンド・シェーキング・ルーチンは、PC
Iプロセッサ14を再試行モードに強制するために必要で
ある。その再試行モードは、PCIバス・インターフェー
ス・チップ・コントローラのようなスレーブ装置がPCI
プロセッサ14のようなマスタ装置と通信する準備ができ
ていない時に呼び出される。このルーチンのために必要
な信号は、前掲の仕様書である、“PCI Local Bus Spec
ification,Production Version Revision 2.0,April 3
0,1993"において体系化されている。それらの信号は、
クロック（CLK）、FRAME＃、IRDY＃、TRDY＃、STOP＃、
及びDEVSEL＃を含む。FRAME＃及びIRDY＃と呼ばれる信
号は、PCIプロセッサ14がPCIバス・インターフェース・
チップ12A上の構成レジスタをアクセスすることを望む
時、そのPCIプロセッサ14によってPCIバス10上に出力さ
れる。TRDY＃、STOP＃、及びDEVSEL＃と呼ばれる信号
は、PCIプロセッサ14から出力される前記信号に応答し
て、PCIバス・インターフェース・チップ・コントロー
ラによって発生される信号である。図７には、それらの
名称を付された信号及びフローの方向が示される。図７
中の参照番号１〜５は、PCIバス・インターフェース・
チップ12AがPCIプロセッサ14から出力された信号をサン
プルする時の期間を表す。同様に、記号Ａ〜Ｃを付され
た円は、１つの装置が或るアクションを開始する時のイ
ンスタンス及び他の装置からの反応を表す。例えば、Ａ
はPCIバス・インターフェース・チップ12Aによって開始
され、ＢはPCIプロセッサ14からの応答である。それぞ
れの信号に適用される時、もし、STOP＃と呼ばれる信号
が低レベルであれば、IRDY＃信号は降下し、FRAME＃信
号は上昇する。Ｃによって示されたもう１つの事象は、
同様の態様で動作する。最後に、再試行サイクルは、期
間５において完了し、矢印ヘッドが正反対の方向を指す
２つの矢印によって示される。
ース・チップ12A（図６）の間で実施されるハンド・シ
ェーキング手順（再試行サイクル）のためのタイミング
図を示す。そのハンド・シェーキング・ルーチンは、PC
Iプロセッサ14を再試行モードに強制するために必要で
ある。その再試行モードは、PCIバス・インターフェー
ス・チップ・コントローラのようなスレーブ装置がPCI
プロセッサ14のようなマスタ装置と通信する準備ができ
ていない時に呼び出される。このルーチンのために必要
な信号は、前掲の仕様書である、“PCI Local Bus Spec
ification,Production Version Revision 2.0,April 3
0,1993"において体系化されている。それらの信号は、
クロック（CLK）、FRAME＃、IRDY＃、TRDY＃、STOP＃、
及びDEVSEL＃を含む。FRAME＃及びIRDY＃と呼ばれる信
号は、PCIプロセッサ14がPCIバス・インターフェース・
チップ12A上の構成レジスタをアクセスすることを望む
時、そのPCIプロセッサ14によってPCIバス10上に出力さ
れる。TRDY＃、STOP＃、及びDEVSEL＃と呼ばれる信号
は、PCIプロセッサ14から出力される前記信号に応答し
て、PCIバス・インターフェース・チップ・コントロー
ラによって発生される信号である。図７には、それらの
名称を付された信号及びフローの方向が示される。図７
中の参照番号１〜５は、PCIバス・インターフェース・
チップ12AがPCIプロセッサ14から出力された信号をサン
プルする時の期間を表す。同様に、記号Ａ〜Ｃを付され
た円は、１つの装置が或るアクションを開始する時のイ
ンスタンス及び他の装置からの反応を表す。例えば、Ａ
はPCIバス・インターフェース・チップ12Aによって開始
され、ＢはPCIプロセッサ14からの応答である。それぞ
れの信号に適用される時、もし、STOP＃と呼ばれる信号
が低レベルであれば、IRDY＃信号は降下し、FRAME＃信
号は上昇する。Ｃによって示されたもう１つの事象は、
同様の態様で動作する。最後に、再試行サイクルは、期
間５において完了し、矢印ヘッドが正反対の方向を指す
２つの矢印によって示される。
【００３９】
次に、本発明の動作を説明する。本発明は、PCIコン
ピュータ・システム13の追加ボード12において使用する
ためのプログラム可能な構成レジスタを提供する。要約
すると、追加ボード12上のマイクロプロセッサ12B（図
１）は、追加ボード12上にある読取り専用のPCI構成レ
ジスタがPCIシステム構成ソフトウェア14Aによってアク
セスされる前に、特定の値をそのレジスタにプリロード
する。その結果、共通のPCIバス・インターフェース・
チップ12Aは、複数のベンダによって作られ及び種々の
タイプの機能を実現する追加ボードを通して使用可能で
ある。
ピュータ・システム13の追加ボード12において使用する
ためのプログラム可能な構成レジスタを提供する。要約
すると、追加ボード12上のマイクロプロセッサ12B（図
１）は、追加ボード12上にある読取り専用のPCI構成レ
ジスタがPCIシステム構成ソフトウェア14Aによってアク
セスされる前に、特定の値をそのレジスタにプリロード
する。その結果、共通のPCIバス・インターフェース・
チップ12Aは、複数のベンダによって作られ及び種々の
タイプの機能を実現する追加ボードを通して使用可能で
ある。
【００４０】
更に詳しく云えば、マイクロプロセッサ12B及び不揮
発性記憶装置12Dは、通常、追加ボード12上の固有の構
成要素の一部分である。マイクロプロセッサ12B及び不
揮発性記憶装置12Dは、内部バス12C上に設けられる。こ
の内部バス12Cは、PCIバス・インターフェース・チップ
12AによってPCIバス10から隔離される。PCIコンピュー
タ・システム13の電源が投入される時、PCI−RST＃線
（図４）上の信号が、PCIアクセス許可ビット30をゼロ
にセットする。同時に、PCIバス・インターフェース・
チップ12A上のコントローラであるPCIスレーブ状態マシ
ン及び組合せ論理手段31（図４）は、PCI制御線のうち
の選択されたものを活動化して、PCIプロセッサ14を、
いわゆる「再試行」モードに入らせる。この「再試行」
モードの間、PCIプロセッサ14は、PCIバス・インターフ
ェース・チップ12A上のレジスタをアクセスすることが
できない。
発性記憶装置12Dは、通常、追加ボード12上の固有の構
成要素の一部分である。マイクロプロセッサ12B及び不
揮発性記憶装置12Dは、内部バス12C上に設けられる。こ
の内部バス12Cは、PCIバス・インターフェース・チップ
12AによってPCIバス10から隔離される。PCIコンピュー
タ・システム13の電源が投入される時、PCI−RST＃線
（図４）上の信号が、PCIアクセス許可ビット30をゼロ
にセットする。同時に、PCIバス・インターフェース・
チップ12A上のコントローラであるPCIスレーブ状態マシ
ン及び組合せ論理手段31（図４）は、PCI制御線のうち
の選択されたものを活動化して、PCIプロセッサ14を、
いわゆる「再試行」モードに入らせる。この「再試行」
モードの間、PCIプロセッサ14は、PCIバス・インターフ
ェース・チップ12A上のレジスタをアクセスすることが
できない。
【００４１】
その間、すなわちPCIプロセッサ14がPCIバス・インタ
ーフェース・チップ12A上のレジスタに対するアクセス
を否定されている間、マイクロプロセッサ12Bは、PCIコ
ンピュータ・システム13の電源投入時リセットに続い
て、割り当てられた読取り専用レジスタの値を不揮発性
記憶装置12D（図１）内のプログラムされたロケーショ
ンから読取るコードを実行する。例えば、不揮発性記憶
装置12Dは、フラッシュ・メモリ、RAM、ROM等であって
もよい。次に、マイクロプロセッサ12Bは、PCIバス・イ
ンターフェース・チップ12A上のPCI構成レジスタにその
特定の値を書込む。PCIプロセッサ14がPCIバス・インタ
ーフェース・チップ12A上の構成レジスタ又は他の任意
のレジスタをアクセスできないようにした再試行状態を
解放するために、マイクロプロセッサ12Bは、PCIアクセ
ス許可ビット30（図４）を書込む。このビット30を書込
むと、最終アクセス許可信号線32上の最終アクセス許可
信号がアクティブになり、PCIスレーブ状態マシン及び
組合せ論理手段31は、以前に活動化されたPCI制御線を
非活動化する。その結果、PCIプロセッサ14が構成レジ
スタをアクセスできるようになる。これらのレジスタに
対する全てのアクセスは、PCIプロセッサ14（図１）上
で実行中の、PCIシステム構成ソフトウェア14Aによって
制御される。
ーフェース・チップ12A上のレジスタに対するアクセス
を否定されている間、マイクロプロセッサ12Bは、PCIコ
ンピュータ・システム13の電源投入時リセットに続い
て、割り当てられた読取り専用レジスタの値を不揮発性
記憶装置12D（図１）内のプログラムされたロケーショ
ンから読取るコードを実行する。例えば、不揮発性記憶
装置12Dは、フラッシュ・メモリ、RAM、ROM等であって
もよい。次に、マイクロプロセッサ12Bは、PCIバス・イ
ンターフェース・チップ12A上のPCI構成レジスタにその
特定の値を書込む。PCIプロセッサ14がPCIバス・インタ
ーフェース・チップ12A上の構成レジスタ又は他の任意
のレジスタをアクセスできないようにした再試行状態を
解放するために、マイクロプロセッサ12Bは、PCIアクセ
ス許可ビット30（図４）を書込む。このビット30を書込
むと、最終アクセス許可信号線32上の最終アクセス許可
信号がアクティブになり、PCIスレーブ状態マシン及び
組合せ論理手段31は、以前に活動化されたPCI制御線を
非活動化する。その結果、PCIプロセッサ14が構成レジ
スタをアクセスできるようになる。これらのレジスタに
対する全てのアクセスは、PCIプロセッサ14（図１）上
で実行中の、PCIシステム構成ソフトウェア14Aによって
制御される。
【００４２】
追加ボード12上にマイクロプロセッサ12Bも不揮発性
記憶装置12Dも存在しないという適用業務においても、P
CIバス・インターフェース・チップ12Aを使用すること
が望ましいことがある。また、読取り専用の構成レジス
タに保持された値が正確であることが重要でないような
特定の適用業務においてPCIバス・インターフェース・
チップ12Aを使用することが望ましいこともある。何れ
の場合も、本発明は、PCIアクセス許可ビット30の機能
が、PCIバス・インターフェース・チップ12A上の入力ピ
ン22（図４）によって一時変更されることを可能にす
る。前記のように、もし、このPCIアクセス一時変更入
力ピン22がアクティブでない状態にセットされるなら
ば、PCI構成レジスタのアクセスの再試行がPCIアクセス
許可ビット30によって制御されることを可能にするであ
ろう。一方、PCIアクセス一時変更入力ピン22がアクテ
ィブな状態にセットされるならば、PCIアクセス許可ビ
ット30の機能を一時変更するであろうし、PCIバス10か
らの全ての構成レジスタのアクセスが再試行なしにサー
ビスされることを可能にするであろう。この場合、読取
り専用のPCI構成レジスタの電源投入時のデフォルト値
が使用され、特定の値をロードする機能はサポートされ
ない。 ［図面の簡単な説明］
記憶装置12Dも存在しないという適用業務においても、P
CIバス・インターフェース・チップ12Aを使用すること
が望ましいことがある。また、読取り専用の構成レジス
タに保持された値が正確であることが重要でないような
特定の適用業務においてPCIバス・インターフェース・
チップ12Aを使用することが望ましいこともある。何れ
の場合も、本発明は、PCIアクセス許可ビット30の機能
が、PCIバス・インターフェース・チップ12A上の入力ピ
ン22（図４）によって一時変更されることを可能にす
る。前記のように、もし、このPCIアクセス一時変更入
力ピン22がアクティブでない状態にセットされるなら
ば、PCI構成レジスタのアクセスの再試行がPCIアクセス
許可ビット30によって制御されることを可能にするであ
ろう。一方、PCIアクセス一時変更入力ピン22がアクテ
ィブな状態にセットされるならば、PCIアクセス許可ビ
ット30の機能を一時変更するであろうし、PCIバス10か
らの全ての構成レジスタのアクセスが再試行なしにサー
ビスされることを可能にするであろう。この場合、読取
り専用のPCI構成レジスタの電源投入時のデフォルト値
が使用され、特定の値をロードする機能はサポートされ
ない。 ［図面の簡単な説明］
【図１】
本発明に従ったPCI追加ボードのシステム・レベルの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】
本発明に従ったPCI追加ボードのボード・レベルの構
成を示すブロック図である。
成を示すブロック図である。
【図３】
本発明に従ったPCIバス・インターフェース・チップ
のチップ・レベルの構成を示すブロック図である。
のチップ・レベルの構成を示すブロック図である。
【図４】
本発明に従ったPCIバス・インターフェース・チップ
の回路レベルの構成を示すブロック図である。
の回路レベルの構成を示すブロック図である。
【図５】
PCI追加ボード上の構成レジスタを構成及びセットす
るために、それぞれ、PCIプロセッサ及び追加ボード・
マイクロプロセッサによって取られるプロセス・ステッ
プを示すフローチャートである。
るために、それぞれ、PCIプロセッサ及び追加ボード・
マイクロプロセッサによって取られるプロセス・ステッ
プを示すフローチャートである。
【図６】
PCIバス・インターフェース・チップ・コントローラ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】
再試行サイクルのタイミング図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ホーランド、ウィリアム、ギャヴィン
アメリカ合衆国ノース・カロライナ州カ
リー、ミュア・ウッズ・ドライブ 117
(72)発明者 ローガン、ジョセフ、フランクリン
アメリカ合衆国ノース・カロライナ州ラ
レイ、ウエストウッド・プレイス 4005
(72)発明者 パラッシュ、アヴィ
イスラエル国ラマト イーシャイ、ツゼ
ーロン・ストリート 12
(56)参考文献 特開 平５−120190（ＪＰ，Ａ)
Ｃｈａｒｌｅｓ Ｇｅｂｅｒ ＆ Ｋ
ｅｖｉｎ Ｙｅｅ、”Ｐｅｒｉｐｈｅｒ
ａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎ
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/14 330
G06F 13/36 310
Claims (3)
- 【請求項１】PCIコンピュータ・システムにおいて使用
するための追加ボードにして、 前記追加ボード内のローカル・バスと、 前記ローカル・バスに結合され、通信コントローラ又は
装置コントローラの所望のタスクを達成するために所定
の機能を遂行するためのI/Oタスク・ジェネレータ手段
と、 前記ローカル・バスに結合されたローカル・プロセッサ
と、 前記ローカル・バスに結合され、構成情報を記憶するた
めの不揮発性記憶装置と、 前記ローカル・バス及びPCIバスに相互接続され、前記P
CIバスを介してPCIシステム・プロセッサによってアク
セス可能であり且つ前記ローカル・バスを介して前記ロ
ーカル・プロセッサによってアクセス可能なプログラム
可能形式の構成レジスタを含むPCIバス・インターフェ
ース・チップと、 前記PCIバスの特定の制御線に発生される電源投入時リ
セット信号に応答して前記ローカル・プロセッサが前記
構成情報を前記不揮発性記憶装置から前記構成レジスタ
にプリロードするオペレーションを完了するまで、前記
PCIバスの選択された制御線を活動化し再試行モードを
強制することにより、前記PCIシステム・プロセッサが
前記構成レジスタをアクセスすることを禁止するための
PCIバス・インターフェース・チップ・コントローラと を含む、追加ボード。 - 【請求項２】前記PCIバス・インターフェース・チップ
・コントローラは、 前記電源投入時リセット信号に応答して非活動状態にセ
ットされ且つ前記プリロード・オペレーションの完了時
に前記ローカル・プロセッサによって活動状態にセット
されるアクセス許可レジスタと、 前記アクセス許可レジスタが前記活動状態にセットされ
る際に当該レジスタの出力から発生されるアクセス許可
信号に応答して一組の使用可能信号を発生するためのPC
Iスレーブ状態マシンと、 前記一組の使用可能信号に応答して前記選択された制御
線を非活動化し前記再試行モードを解除することによ
り、前記PCIシステム・プロセッサが前記構成レジスタ
をアクセスできるようにするためのPCIスレーブ組合せ
論理手段と を含む、請求項１記載の追加ボード。 - 【請求項３】前記PCIバス・インターフェース・チップ
・コントローラは、 第１入力を前記アクセス許可レジスタの出力に接続され
且つ第２入力を前記PCIバス・インターフェース・チッ
プ上の入力ピンに接続されたOR回路手段を含み、 前記PCIスレーブ状態マシンは、 前記アクセス許可信号に代えて前記OR回路手段の出力か
ら発生される最終アクセス許可信号に応答して前記一組
の使用可能信号を発生する、請求項２記載の追加ボー
ド。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/446,390 | 1995-05-22 | ||
| US08/446,390 US5737524A (en) | 1995-05-22 | 1995-05-22 | Add-in board with programmable configuration registers for use in PCI bus computers |
| PCT/EP1996/001860 WO1996037852A1 (en) | 1995-05-22 | 1996-05-03 | Add-in board with programmable configuration registers for pci bus computers |
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| Publication Number | Publication Date |
|---|---|
| JPH09508228A JPH09508228A (ja) | 1997-08-19 |
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ID=23772412
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| JP (1) | JP3364496B2 (ja) |
| KR (1) | KR100264632B1 (ja) |
| CN (1) | CN1126044C (ja) |
| DE (1) | DE69604294T2 (ja) |
| PL (2) | PL182192B1 (ja) |
| WO (1) | WO1996037852A1 (ja) |
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