JPH08339344A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH08339344A JPH08339344A JP14312995A JP14312995A JPH08339344A JP H08339344 A JPH08339344 A JP H08339344A JP 14312995 A JP14312995 A JP 14312995A JP 14312995 A JP14312995 A JP 14312995A JP H08339344 A JPH08339344 A JP H08339344A
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Abstract
(57)【要約】
【目的】PCI−ISAブリッジがポジティブに応答す
るI/Oアドレス範囲の拡張を図る。 【構成】PCIバス2上のアドレスの上位16ビットが
全て“0”であり、コマンドバイトイネーブルC/BE
(3:0)がI/OリードまたはI/Oライトを示す
時、内部デコーダ153によってIOCYS#がアクテ
ィブにされる。IOCYS#を受け取った拡張I/Oデ
コーダ18は、ISAバス3上のアドレスSA(15:
0)のデコードを開始し、そのSA(15:0)の値が
拡張I/Oデバイス80に割り当てられたアドレス範囲
に属するか否かを調べる。属するならば、IOSEL#
が拡張I/Oデコーダ18によってアクティブにされ
る。このIOSEL#に応答して、PCIインタフェー
ス152によってDEVSEL#がアクティブにされ
る。
るI/Oアドレス範囲の拡張を図る。 【構成】PCIバス2上のアドレスの上位16ビットが
全て“0”であり、コマンドバイトイネーブルC/BE
(3:0)がI/OリードまたはI/Oライトを示す
時、内部デコーダ153によってIOCYS#がアクテ
ィブにされる。IOCYS#を受け取った拡張I/Oデ
コーダ18は、ISAバス3上のアドレスSA(15:
0)のデコードを開始し、そのSA(15:0)の値が
拡張I/Oデバイス80に割り当てられたアドレス範囲
に属するか否かを調べる。属するならば、IOSEL#
が拡張I/Oデコーダ18によってアクティブにされ
る。このIOSEL#に応答して、PCIインタフェー
ス152によってDEVSEL#がアクティブにされ
る。
Description
【0001】
【産業上の利用分野】この発明はコンピュータシステム
に関し、特にPCIバスとISAバスとを繋ぐためのブ
リッジLSIを有し、ISAバス上に存在するI/Oお
よびメモリデバイス、およびブリッジLSI内蔵のI/
Oデバイスを選択するためのデコーダがブリッジLSI
に内蔵されているコンピュータシステムに関する。
に関し、特にPCIバスとISAバスとを繋ぐためのブ
リッジLSIを有し、ISAバス上に存在するI/Oお
よびメモリデバイス、およびブリッジLSI内蔵のI/
Oデバイスを選択するためのデコーダがブリッジLSI
に内蔵されているコンピュータシステムに関する。
【0002】
【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ISA(Industry
Standard Architecture)バス
やEISA(Extended ISA)バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、PCI(Peripheral Componen
t Interconnect)バスが採用され始めて
いる。
れるシステムバスとしては、ISA(Industry
Standard Architecture)バス
やEISA(Extended ISA)バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、PCI(Peripheral Componen
t Interconnect)バスが採用され始めて
いる。
【0003】PCIバスにおいては、全てのデータ転送
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、PCIバスでは、最大133Mバイト/秒(データ
バスが32ビット幅の時)のデータ転送速度を実現でき
る。したがって、PCIバスを採用すると、I/Oデバ
イス間、およびシステムメモリとI/Oデバイスとの間
のデータ転送などを高速に行うことが可能となり、シス
テム性能を高めることができる。PCIバスを採用した
パーソナルコンピュータのシステム構成の一例を図13
に示す。
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、PCIバスでは、最大133Mバイト/秒(データ
バスが32ビット幅の時)のデータ転送速度を実現でき
る。したがって、PCIバスを採用すると、I/Oデバ
イス間、およびシステムメモリとI/Oデバイスとの間
のデータ転送などを高速に行うことが可能となり、シス
テム性能を高めることができる。PCIバスを採用した
パーソナルコンピュータのシステム構成の一例を図13
に示す。
【0004】図13に示されているように、CPU61
とPCIバス64との間にはホスト−PCIブリッジL
SI62が設けられており、これによってCPU61の
プロセッサバスとPCIバス64とが繋がれる。システ
ムメモリ63はホスト−PCIブリッジLSI62によ
って制御される。PCIバス64には、各種PCIデバ
イス65が接続されている。これらPCIデバイス65
の各々は、トランザクションを開始するイニシエータ、
またはそのトランザクションによってアドレス指定され
るターゲットとして動作する。
とPCIバス64との間にはホスト−PCIブリッジL
SI62が設けられており、これによってCPU61の
プロセッサバスとPCIバス64とが繋がれる。システ
ムメモリ63はホスト−PCIブリッジLSI62によ
って制御される。PCIバス64には、各種PCIデバ
イス65が接続されている。これらPCIデバイス65
の各々は、トランザクションを開始するイニシエータ、
またはそのトランザクションによってアドレス指定され
るターゲットとして動作する。
【0005】また、PCIバス64には、PCIデバイ
スの1つとして機能するPCI−ISAブリッジLSI
66も接続されている。このPCI−ISAブリッジL
SI66は、PCIバス64とISAバス67との間を
繋ぐためのものであり、ここにはPCIバスインタフェ
ース68、デコーダ69、第1および第2のI/Oデバ
イス70,71などが内蔵されている。
スの1つとして機能するPCI−ISAブリッジLSI
66も接続されている。このPCI−ISAブリッジL
SI66は、PCIバス64とISAバス67との間を
繋ぐためのものであり、ここにはPCIバスインタフェ
ース68、デコーダ69、第1および第2のI/Oデバ
イス70,71などが内蔵されている。
【0006】デコーダ69は、PCIバス上のアドレス
をデコードし、そのデコード結果に応じてPCI−IS
AブリッジLSI66内蔵のI/Oデバイス、およびI
SAバス67上のI/Oおよびメモリデバイスを選択す
る。このデコーダ69がデコードするアドレス範囲は、
PCI−ISAブリッジLSI66の構成、およびこの
ブリッジLSI66が搭載されるシステム構成に応じて
予め決定されている。
をデコードし、そのデコード結果に応じてPCI−IS
AブリッジLSI66内蔵のI/Oデバイス、およびI
SAバス67上のI/Oおよびメモリデバイスを選択す
る。このデコーダ69がデコードするアドレス範囲は、
PCI−ISAブリッジLSI66の構成、およびこの
ブリッジLSI66が搭載されるシステム構成に応じて
予め決定されている。
【0007】例えば、図13に示されているように、P
CI−ISAブリッジLSI66内部に第1および第2
の2つのI/Oデバイス70,71が内蔵され、ISA
バス67上に第3および第4の2つのI/Oデバイス7
2,73、およびメモリ74が接続されているというシ
ステム構成の場合には、デコーダ69のハードウェアロ
ジックは、それらI/Oデバイス70〜73それぞれに
割り当てられたI/Oアドレス範囲と、メモリ74に割
り当てられたメモリアドレス範囲をデコードできるよう
に構成される。
CI−ISAブリッジLSI66内部に第1および第2
の2つのI/Oデバイス70,71が内蔵され、ISA
バス67上に第3および第4の2つのI/Oデバイス7
2,73、およびメモリ74が接続されているというシ
ステム構成の場合には、デコーダ69のハードウェアロ
ジックは、それらI/Oデバイス70〜73それぞれに
割り当てられたI/Oアドレス範囲と、メモリ74に割
り当てられたメモリアドレス範囲をデコードできるよう
に構成される。
【0008】PCI−ISAブリッジLSI66は、デ
コーダ69を利用することによって、PCIバス64上
で実行されるトランザクションに対して次のように応答
する。
コーダ69を利用することによって、PCIバス64上
で実行されるトランザクションに対して次のように応答
する。
【0009】ここでは、PCIバス64上でI/Oアク
セスサイクルが実行される場合を例にとって、PCI−
ISAブリッジLSI66のトランザクション応答動作
を説明する。
セスサイクルが実行される場合を例にとって、PCI−
ISAブリッジLSI66のトランザクション応答動作
を説明する。
【0010】I/Oアクセスのためのトランザクション
を開始するイニシエータ、例えばホスト−PCIブリッ
ジ62は、まず、アドレスフェーズの期間においてPC
Iバス64上にI/Oアドレスを出力する。このI/O
アドレスは、PCIバス64上の全てのPCIデバイス
によって監視およびデコードされる。
を開始するイニシエータ、例えばホスト−PCIブリッ
ジ62は、まず、アドレスフェーズの期間においてPC
Iバス64上にI/Oアドレスを出力する。このI/O
アドレスは、PCIバス64上の全てのPCIデバイス
によって監視およびデコードされる。
【0011】もしPCIバス64上に出力されたI/O
アドレスの値が、PCI−ISAブリッジLSI66内
蔵のI/Oデバイス70,71およびISAバス67上
のI/Oデバイス72,73それぞれに割り当てられた
アドレス範囲のいずれかに属するならば、デコーダ69
はヒット信号(HIT)を発生して、PCI−ISAブ
リッジLSI66がアドレス指定されたことをPCIバ
スインタフェース68に通知する。PCIバスインタフ
ェース68は、そのヒット信号(HIT)に応答してデ
バイスセレクト信号線(DEVSEL#)をアクティブ
にする。
アドレスの値が、PCI−ISAブリッジLSI66内
蔵のI/Oデバイス70,71およびISAバス67上
のI/Oデバイス72,73それぞれに割り当てられた
アドレス範囲のいずれかに属するならば、デコーダ69
はヒット信号(HIT)を発生して、PCI−ISAブ
リッジLSI66がアドレス指定されたことをPCIバ
スインタフェース68に通知する。PCIバスインタフ
ェース68は、そのヒット信号(HIT)に応答してデ
バイスセレクト信号線(DEVSEL#)をアクティブ
にする。
【0012】DEVSEL#は、PCI−ISAブリッ
ジLSI66がPCIバス64上で実行されたトランザ
クションのターゲットとして選択されたことを、そのト
ランザクションを開始したイニシエータ、例えばホスト
−PCIブリッジ装置62などに通知するための信号で
ある。
ジLSI66がPCIバス64上で実行されたトランザ
クションのターゲットとして選択されたことを、そのト
ランザクションを開始したイニシエータ、例えばホスト
−PCIブリッジ装置62などに通知するための信号で
ある。
【0013】そして、PCI−ISAブリッジLSI6
6は、デコーダ69によって選択されたI/Oデバイス
をアクセスするためのI/OリードまたはI/Oライト
サイクルを実行し、これによってPCIバス64上で発
生したトランザクションは正常に完了される。
6は、デコーダ69によって選択されたI/Oデバイス
をアクセスするためのI/OリードまたはI/Oライト
サイクルを実行し、これによってPCIバス64上で発
生したトランザクションは正常に完了される。
【0014】このように、従来では、PCI−ISAブ
リッジLSI66内蔵のI/Oデバイスや、ISAバス
67上のI/Oおよびメモリデバイスのためのデコード
動作は全て、PCI−ISAブリッジLSI66内蔵の
デコーダ69によって行なわれていた。
リッジLSI66内蔵のI/Oデバイスや、ISAバス
67上のI/Oおよびメモリデバイスのためのデコード
動作は全て、PCI−ISAブリッジLSI66内蔵の
デコーダ69によって行なわれていた。
【0015】
【発明が解決しようとする課題】しかし、このような構
成においては、PCI−ISAブリッジLSI66がP
CIバス上のトランザクションに対してポジティブに応
答するアドレス範囲、つまりDEVSEL#をアクテイ
ブにするアドレス範囲はデコーダ69のハードウェア構
成によって一義的に決定されてしまう。このため、デコ
ーダ69のハードウェア構成を変更しない限り、PCI
−ISAブリッジLSI66がポジティブに応答するア
ドレス範囲を拡張することはできない。
成においては、PCI−ISAブリッジLSI66がP
CIバス上のトランザクションに対してポジティブに応
答するアドレス範囲、つまりDEVSEL#をアクテイ
ブにするアドレス範囲はデコーダ69のハードウェア構
成によって一義的に決定されてしまう。このため、デコ
ーダ69のハードウェア構成を変更しない限り、PCI
−ISAブリッジLSI66がポジティブに応答するア
ドレス範囲を拡張することはできない。
【0016】したがって、例えば、図13に斜線で示さ
れているように新たなI/Oデバイス80がISAバス
67上に追加接続されたシステム構成を持つ機種につい
ては、PCI−ISAブリッジLSI66をそのまま使
用することできない。この場合、別のPCI−ISAブ
リッジLSIを新たに開発し直すことが必要となる。
れているように新たなI/Oデバイス80がISAバス
67上に追加接続されたシステム構成を持つ機種につい
ては、PCI−ISAブリッジLSI66をそのまま使
用することできない。この場合、別のPCI−ISAブ
リッジLSIを新たに開発し直すことが必要となる。
【0017】PCI−ISAブリッジLSI66は、P
CIバスとISAバス間のプロトコル変換のための機能
や、各種I/Oデバイスの機能などをサポートするため
の非常に複雑なハードウェアを含むものであるので、そ
の開発には多くの時間と労力が必要とされる。
CIバスとISAバス間のプロトコル変換のための機能
や、各種I/Oデバイスの機能などをサポートするため
の非常に複雑なハードウェアを含むものであるので、そ
の開発には多くの時間と労力が必要とされる。
【0018】したがって、PCI−ISAブリッジLS
I66がポジティブに応答できるI/Oアドレス範囲
は、できるだけ柔軟に拡張できるようにしておくことが
好ましい。
I66がポジティブに応答できるI/Oアドレス範囲
は、できるだけ柔軟に拡張できるようにしておくことが
好ましい。
【0019】PCI−ISAブリッジLSI66がポジ
ティブに応答できるI/Oアドレス範囲を拡張するため
の1つの技術としては、I/Oウインドウが考えられ
る。I/Oウインドウは、拡張I/Oデバイスに割り当
てられるべきアドレス範囲の上限値と下限値をレジスタ
にプログラムしておき、システムからのI/Oアドレス
値がレジスタにプログラムしたアドレス範囲内に属する
ことを2つのコンパレータによって検出した時に、拡張
I/Oデバイスを選択するものである。
ティブに応答できるI/Oアドレス範囲を拡張するため
の1つの技術としては、I/Oウインドウが考えられ
る。I/Oウインドウは、拡張I/Oデバイスに割り当
てられるべきアドレス範囲の上限値と下限値をレジスタ
にプログラムしておき、システムからのI/Oアドレス
値がレジスタにプログラムしたアドレス範囲内に属する
ことを2つのコンパレータによって検出した時に、拡張
I/Oデバイスを選択するものである。
【0020】しかし、I/Oウインドウを利用したデコ
ードロジックを実現するためには、ウインドウ毎に2つ
のコンパレータが必要になるなどの理由から、非常に多
くのゲート数が必要とされる。例えば、8個のI/Oウ
インドウを実現するためのロジックを追加すると、4K
ゲート程度ものゲート数がそれによって使用されること
になる。
ードロジックを実現するためには、ウインドウ毎に2つ
のコンパレータが必要になるなどの理由から、非常に多
くのゲート数が必要とされる。例えば、8個のI/Oウ
インドウを実現するためのロジックを追加すると、4K
ゲート程度ものゲート数がそれによって使用されること
になる。
【0021】このため、PCI−ISAブリッジLSI
66内に実際に組み込むことができるI/Oウインドウ
のロジックには制限があり、8個程度のI/Oウインド
ウに対応するロジックしか実現することはできないのが
普通である。この場合、拡張できるI/Oアドレス範囲
の数は最大8個となり、それ以上の拡張を行なうことは
できない。
66内に実際に組み込むことができるI/Oウインドウ
のロジックには制限があり、8個程度のI/Oウインド
ウに対応するロジックしか実現することはできないのが
普通である。この場合、拡張できるI/Oアドレス範囲
の数は最大8個となり、それ以上の拡張を行なうことは
できない。
【0022】この発明はこのような点に鑑みてなされた
もので、簡単な外部回路の追加だけでPCI−ISAブ
リッジLSIがポジティブに応答できるアドレス範囲を
拡張できるようにし、様々なシステム構成に柔軟に対応
することが可能なコンピュータシステムを提供すること
を目的とする。
もので、簡単な外部回路の追加だけでPCI−ISAブ
リッジLSIがポジティブに応答できるアドレス範囲を
拡張できるようにし、様々なシステム構成に柔軟に対応
することが可能なコンピュータシステムを提供すること
を目的とする。
【0023】
【課題を解決するための手段および作用】この発明によ
るコンピュータシステムは、PCIバスとISAバスと
を繋ぐためのブリッジLSIと、このブリッジLSI内
に設けられ、前記ISAバス上に存在または前記ブリッ
ジLSIに内蔵されている予め決められた複数のI/O
またはメモリデバイスそれぞれを選択するためのアドレ
スデコードを行なう標準デコーダであって、前記PCI
バス上のI/OまたはメモリアドレスがそれらI/Oま
たはメモリデバイスのいずれかのアドレス範囲に属する
時にヒット信号を発生する標準デコーダと、前記ブリッ
ジLSIに外部接続され、前記ISAバス上に拡張接続
される拡張I/Oデバイスを選択するためのI/Oアド
レスデコードを行なう拡張I/Oデコーダであって、前
記PCIバス上のI/Oアドレスが前記拡張I/Oデバ
イスのアドレス範囲に属する時にヒット信号を発生する
拡張I/Oデコーダと、前記ブリッジLSI内に設けら
れ、前記PCIバスとのインタフェースを行なうPCI
インタフェースであって、前記標準デコーダまたは前記
拡張I/Oデコーダからのヒット信号に応答して前記P
CIバス上に定義されたデバイスセレクト信号線(DE
VSEL#)をドライブするPCIインタフェースとを
具備することを特徴とする。
るコンピュータシステムは、PCIバスとISAバスと
を繋ぐためのブリッジLSIと、このブリッジLSI内
に設けられ、前記ISAバス上に存在または前記ブリッ
ジLSIに内蔵されている予め決められた複数のI/O
またはメモリデバイスそれぞれを選択するためのアドレ
スデコードを行なう標準デコーダであって、前記PCI
バス上のI/OまたはメモリアドレスがそれらI/Oま
たはメモリデバイスのいずれかのアドレス範囲に属する
時にヒット信号を発生する標準デコーダと、前記ブリッ
ジLSIに外部接続され、前記ISAバス上に拡張接続
される拡張I/Oデバイスを選択するためのI/Oアド
レスデコードを行なう拡張I/Oデコーダであって、前
記PCIバス上のI/Oアドレスが前記拡張I/Oデバ
イスのアドレス範囲に属する時にヒット信号を発生する
拡張I/Oデコーダと、前記ブリッジLSI内に設けら
れ、前記PCIバスとのインタフェースを行なうPCI
インタフェースであって、前記標準デコーダまたは前記
拡張I/Oデコーダからのヒット信号に応答して前記P
CIバス上に定義されたデバイスセレクト信号線(DE
VSEL#)をドライブするPCIインタフェースとを
具備することを特徴とする。
【0024】このコンピュータシステムにおいては、P
CIバス上のI/Oアドレスは、標準デコーダと拡張I
/Oデコーダの双方によってデコードされる。拡張I/
Oデコーダは、ブリッジLSI外部に設けられた外部ロ
ジックであり、そのアドレスデコード範囲はそれが搭載
されるシステム構成に合わせて設計することができる。
すなわち、拡張I/Oデコーダは、標準デコーダがヒッ
ト信号を発生しないI/Oアドレス範囲、つまりISA
バスに接続された拡張I/Oデバイスに割り当てられた
I/Oアドレス範囲が指定された時にヒット信号を発生
する。標準デコーダと拡張I/Oデコーダのいずれかか
らヒット信号が発生されると、PCIインタフェースは
デバイスセレクト信号線(DEVSEL#)をドライブ
して、ブリッジLSIがアドレス指定されたことをイニ
シエータに通知する。したがって、ブリッジLSI自体
を新たに開発することなく、拡張I/Oデコーダを外部
接続するだけで、ブリッジLSIがポジティブに応答で
きるアドレス範囲を拡張できるようになり、様々なシス
テム構成に柔軟に対応することが可能になる。
CIバス上のI/Oアドレスは、標準デコーダと拡張I
/Oデコーダの双方によってデコードされる。拡張I/
Oデコーダは、ブリッジLSI外部に設けられた外部ロ
ジックであり、そのアドレスデコード範囲はそれが搭載
されるシステム構成に合わせて設計することができる。
すなわち、拡張I/Oデコーダは、標準デコーダがヒッ
ト信号を発生しないI/Oアドレス範囲、つまりISA
バスに接続された拡張I/Oデバイスに割り当てられた
I/Oアドレス範囲が指定された時にヒット信号を発生
する。標準デコーダと拡張I/Oデコーダのいずれかか
らヒット信号が発生されると、PCIインタフェースは
デバイスセレクト信号線(DEVSEL#)をドライブ
して、ブリッジLSIがアドレス指定されたことをイニ
シエータに通知する。したがって、ブリッジLSI自体
を新たに開発することなく、拡張I/Oデコーダを外部
接続するだけで、ブリッジLSIがポジティブに応答で
きるアドレス範囲を拡張できるようになり、様々なシス
テム構成に柔軟に対応することが可能になる。
【0025】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図1には、この発明の一実施例に係わるコンピ
ュータシステムの構成が示されている。このコンピュー
タシステムは、ノートブックタイプまたはラップトップ
タイプのポータブルパーソナルコンピュータであり、そ
のシステムボード上には3種類のバス、つまりプロセッ
サバス1、内部PCIバス2、および内部ISAバス3
が配設されており、またこのポータブルパーソナルコン
ピュータ本体のDSコネクタに接続可能なドッキングス
テーション内には、外部PCIバス4と外部ISAバス
5が配設されている。
明する。図1には、この発明の一実施例に係わるコンピ
ュータシステムの構成が示されている。このコンピュー
タシステムは、ノートブックタイプまたはラップトップ
タイプのポータブルパーソナルコンピュータであり、そ
のシステムボード上には3種類のバス、つまりプロセッ
サバス1、内部PCIバス2、および内部ISAバス3
が配設されており、またこのポータブルパーソナルコン
ピュータ本体のDSコネクタに接続可能なドッキングス
テーション内には、外部PCIバス4と外部ISAバス
5が配設されている。
【0026】システムボード上には、CPU11、ホス
ト/PCIブリッジ装置12、システムメモリ13、各
種PCIマスターデバイス14、内部PCI−ISAブ
リッジ装置15、PCI−DS(DS:ドッキングステ
ーション)ブリッジ装置16、PCカードコントローラ
17、拡張I/Oデコーダ18などが設けられている。
また、ドッキングステーション内には、DS−PCI/
ISAブリッジ装置20、PCI拡張カードを装着でき
るPCI拡張スロット41,42、ISA拡張カードを
装着できるISA拡張スロット51,52が設けられて
いる。
ト/PCIブリッジ装置12、システムメモリ13、各
種PCIマスターデバイス14、内部PCI−ISAブ
リッジ装置15、PCI−DS(DS:ドッキングステ
ーション)ブリッジ装置16、PCカードコントローラ
17、拡張I/Oデコーダ18などが設けられている。
また、ドッキングステーション内には、DS−PCI/
ISAブリッジ装置20、PCI拡張カードを装着でき
るPCI拡張スロット41,42、ISA拡張カードを
装着できるISA拡張スロット51,52が設けられて
いる。
【0027】CPU11は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Pent
ium”などによって実現されている。このCPU11
の入出力ピンに直結されているプロセッサバス1は、6
4ビット幅のデータバスを有している。
って製造販売されているマイクロプロセッサ“Pent
ium”などによって実現されている。このCPU11
の入出力ピンに直結されているプロセッサバス1は、6
4ビット幅のデータバスを有している。
【0028】システムメモリ13は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のシンクロナスDRAMによっ
て構成されている。このシステムメモリ13は、32ビ
ット幅または64ビット幅のデータバスを有する専用の
メモリバスを介してホスト−PCIブリッジ装置12に
接続されている。メモリバスのデータバスとしてはプロ
セッサバス1のデータバスを利用することもできる。こ
の場合、メモリバスは、アドレスバスと各種メモリ制御
信号線とから構成される。
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のシンクロナスDRAMによっ
て構成されている。このシステムメモリ13は、32ビ
ット幅または64ビット幅のデータバスを有する専用の
メモリバスを介してホスト−PCIブリッジ装置12に
接続されている。メモリバスのデータバスとしてはプロ
セッサバス1のデータバスを利用することもできる。こ
の場合、メモリバスは、アドレスバスと各種メモリ制御
信号線とから構成される。
【0029】ホスト/PCIブリッジ装置12は、プロ
セッサバス1と内部PCIバス2との間を繋ぐブリッジ
LSIであり、内部PCIバス2のバスマスタの1つと
して機能する。このホスト/PCIブリッジ装置12
は、プロセッサバス1と内部PCIバス2との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ1
3のアクセス制御する機能などを有している。
セッサバス1と内部PCIバス2との間を繋ぐブリッジ
LSIであり、内部PCIバス2のバスマスタの1つと
して機能する。このホスト/PCIブリッジ装置12
は、プロセッサバス1と内部PCIバス2との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ1
3のアクセス制御する機能などを有している。
【0030】内部PCIバス2はクロック同期型の入出
力バスであり、内部PCIバス2上の全てのサイクルは
PCIバスクロックに同期して行なわれる。PCIバス
クロックの周波数は最大33MHzである。内部PCI
バス2は、時分割的に使用されるアドレス/データバス
を有している。このアドレス/データバスは、32ビッ
ト幅である。
力バスであり、内部PCIバス2上の全てのサイクルは
PCIバスクロックに同期して行なわれる。PCIバス
クロックの周波数は最大33MHzである。内部PCI
バス2は、時分割的に使用されるアドレス/データバス
を有している。このアドレス/データバスは、32ビッ
ト幅である。
【0031】PCIバス2上のデータ転送サイクルは、
アドレスフェーズとそれに後続する1以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、データフェーズ
では8ビット、16ビット、24ビットまたは32ビッ
トのデータが出力される。
アドレスフェーズとそれに後続する1以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、データフェーズ
では8ビット、16ビット、24ビットまたは32ビッ
トのデータが出力される。
【0032】PCIマスターデバイス14は、ホスト/
PCIブリッジ装置12と同様にPCIバス2のバスマ
スタの1つであり、イニシエータまたはターゲットとし
て動作する。このPCIマスターデバイス14として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。
PCIブリッジ装置12と同様にPCIバス2のバスマ
スタの1つであり、イニシエータまたはターゲットとし
て動作する。このPCIマスターデバイス14として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。
【0033】内部PCI−ISAブリッジ装置15は、
内部PCIバス2と内部ISAバス3との間を繋ぐブリ
ッジLSIである。内部ISAバス3には、BIOS
ROM31、リアルタイムクロック(RTC)32、キ
ーボードコントローラ(KBC)33、HDD34、I
/Oポートコントローラ35などが接続されている。
内部PCIバス2と内部ISAバス3との間を繋ぐブリ
ッジLSIである。内部ISAバス3には、BIOS
ROM31、リアルタイムクロック(RTC)32、キ
ーボードコントローラ(KBC)33、HDD34、I
/Oポートコントローラ35などが接続されている。
【0034】内部PCI−ISAブリッジ装置15に
は、PCIバスアービタ(PBA)151、PCIイン
タフェース(PCI I/F)152、内部デコーダ1
53、ISAコントローラ(ISAC)154、割り込
みコントローラ(PIC)155、DMAコントローラ
(DMAC)156、システムタイマ(PIT)15
7、SMI発生ロジック158、コンフィグレーション
レジスタ群(CONFIG.REG)159などが内蔵
されている。
は、PCIバスアービタ(PBA)151、PCIイン
タフェース(PCI I/F)152、内部デコーダ1
53、ISAコントローラ(ISAC)154、割り込
みコントローラ(PIC)155、DMAコントローラ
(DMAC)156、システムタイマ(PIT)15
7、SMI発生ロジック158、コンフィグレーション
レジスタ群(CONFIG.REG)159などが内蔵
されている。
【0035】PCIバスアービタ(PBA)151は、
内部PCIバス2に結合される全てのバスマスタ間でP
CIバス2の使用権の調停を行う。この調停には、バス
マスタデバイス毎に1ペアずつ割り当てられる内部PC
Iバス2上の信号線(バスリクエスト信号REQ#線、
グラント信号GNT#線)が用いられる。
内部PCIバス2に結合される全てのバスマスタ間でP
CIバス2の使用権の調停を行う。この調停には、バス
マスタデバイス毎に1ペアずつ割り当てられる内部PC
Iバス2上の信号線(バスリクエスト信号REQ#線、
グラント信号GNT#線)が用いられる。
【0036】バスリクエスト信号REQ#は、それに対
応するデバイスが内部PCIバス2の使用を要求してい
ることをPCIバスアービタ(PBA)151に通知す
るための信号である。グラント信号GNT#は、バスリ
クエスト信号REQ#を発行したデバイスに、バス使用
を許可することを通知する信号である。
応するデバイスが内部PCIバス2の使用を要求してい
ることをPCIバスアービタ(PBA)151に通知す
るための信号である。グラント信号GNT#は、バスリ
クエスト信号REQ#を発行したデバイスに、バス使用
を許可することを通知する信号である。
【0037】PCIバスアービタ(PBA)151に
は、内部PCIバス2上の全てのバスリクエスト信号R
EQ#線およびグラント信号GNT#線が接続されてお
り、バス使用権の調停はそのPCIバスアービタ(PB
A)151によって集中的に制御される。
は、内部PCIバス2上の全てのバスリクエスト信号R
EQ#線およびグラント信号GNT#線が接続されてお
り、バス使用権の調停はそのPCIバスアービタ(PB
A)151によって集中的に制御される。
【0038】PCIインタフェース152は、内部PC
Iバス152との間でアドレス、データ、コマンド、お
よび各種ステータス信号の授受を行なう。ステータス信
号にはデバイスセレクト信号(DEVSEL#)も含ま
れており、PCIインタフェース152は、内部デコー
ダ153からデコーダヒット信号(DECHIT#)が
発生された時、DEVSEL#をアクティブにして、P
CIバストランザクションに応答する。
Iバス152との間でアドレス、データ、コマンド、お
よび各種ステータス信号の授受を行なう。ステータス信
号にはデバイスセレクト信号(DEVSEL#)も含ま
れており、PCIインタフェース152は、内部デコー
ダ153からデコーダヒット信号(DECHIT#)が
発生された時、DEVSEL#をアクティブにして、P
CIバストランザクションに応答する。
【0039】DEVSEL#は、PCI−ISAブリッ
ジLSI15がPCIバス2上で実行されたトランザク
ションのターゲットとして選択されたことを、そのトラ
ンザクションを開始したイニシエータに通知するための
信号である。DECHIT#は、内部デコーダ153内
蔵のデコードロジック、または拡張I/Oデコーダ18
からのヒット信号に応答して発生される。
ジLSI15がPCIバス2上で実行されたトランザク
ションのターゲットとして選択されたことを、そのトラ
ンザクションを開始したイニシエータに通知するための
信号である。DECHIT#は、内部デコーダ153内
蔵のデコードロジック、または拡張I/Oデコーダ18
からのヒット信号に応答して発生される。
【0040】内部デコーダ153は、PCI−ISAブ
リッジ15内蔵のデバイス(割り込みコントローラ15
5、DMAコントローラ156、システムタイマ15
7、SMI発生ロジック158、コンフィグレーション
レジスタ群159)、および内部ISAバス3上のテバ
イス(BIOS ROM31、リアルタイムクロック3
2、キーボードコントローラ33、HDD34、I/O
ポートコントローラ35など)それぞれを選択するため
のアドレスデコードを行なう。内部デコーダ153によ
ってデコードされるのは、PCIバス2上に出力される
I/Oアドレス、メモリアドレス、コンフィグレーショ
ンアドレスである。
リッジ15内蔵のデバイス(割り込みコントローラ15
5、DMAコントローラ156、システムタイマ15
7、SMI発生ロジック158、コンフィグレーション
レジスタ群159)、および内部ISAバス3上のテバ
イス(BIOS ROM31、リアルタイムクロック3
2、キーボードコントローラ33、HDD34、I/O
ポートコントローラ35など)それぞれを選択するため
のアドレスデコードを行なう。内部デコーダ153によ
ってデコードされるのは、PCIバス2上に出力される
I/Oアドレス、メモリアドレス、コンフィグレーショ
ンアドレスである。
【0041】また、内部デコーダ153は、PCIバス
2上に定義されたコマンド/バイトイルーブルC/BE
(3:0)によって指定されるコマンドタイプがI/O
ライトまたはI/Oリードサイクルであり、且つその時
のPCIバス2上のアドレスA(31:0)の上位ビッ
トA(31:16)がオール“0”の時、PCIバス2
上の現在のトランザクションがI/OライトまたはI/
Oリードサイクルであると認識して、拡張I/Oデコー
ダ18を起動させるためのI/Oサイクル信号IOCY
C#を発生する。
2上に定義されたコマンド/バイトイルーブルC/BE
(3:0)によって指定されるコマンドタイプがI/O
ライトまたはI/Oリードサイクルであり、且つその時
のPCIバス2上のアドレスA(31:0)の上位ビッ
トA(31:16)がオール“0”の時、PCIバス2
上の現在のトランザクションがI/OライトまたはI/
Oリードサイクルであると認識して、拡張I/Oデコー
ダ18を起動させるためのI/Oサイクル信号IOCY
C#を発生する。
【0042】ISAコントローラ154は、内部ISA
バス3上のメモリおよびI/OをアクセスするためのI
SAバスサイクルを実行する。コンフィグレーションレ
ジスタ群159は、コンフィグレーションサイクルでリ
ード/ライト可能なレジスタ群であり、ここには内部デ
コーダ153および拡張I/Oデコーダ18などを制御
するための制御情報が例えばシステムパワーオン時にセ
ットされる。
バス3上のメモリおよびI/OをアクセスするためのI
SAバスサイクルを実行する。コンフィグレーションレ
ジスタ群159は、コンフィグレーションサイクルでリ
ード/ライト可能なレジスタ群であり、ここには内部デ
コーダ153および拡張I/Oデコーダ18などを制御
するための制御情報が例えばシステムパワーオン時にセ
ットされる。
【0043】拡張I/Oデコーダ18は、内部ISAバ
ス3上に接続される拡張I/Oデバイス80を選択する
ためのものであり、ISAコントローラ154によって
内部ISAバス3上に出力されるアドレスSA(15:
0)をデコードする。この拡張I/Oデコーダ18のデ
コード動作は、I/Oサイクル信号IOCYC#に応答
して開始される。アドレスSA(15:0)の値が拡張
I/Oデバイス80に割り当てられたアドレス範囲に属
する時、拡張I/Oデコーダ18は拡張I/Oヒット信
号IOSEL#を発生する。
ス3上に接続される拡張I/Oデバイス80を選択する
ためのものであり、ISAコントローラ154によって
内部ISAバス3上に出力されるアドレスSA(15:
0)をデコードする。この拡張I/Oデコーダ18のデ
コード動作は、I/Oサイクル信号IOCYC#に応答
して開始される。アドレスSA(15:0)の値が拡張
I/Oデバイス80に割り当てられたアドレス範囲に属
する時、拡張I/Oデコーダ18は拡張I/Oヒット信
号IOSEL#を発生する。
【0044】拡張I/Oデバイス80は、例えば、これ
までPCIバス2上に接続されていたI/Oデバイスを
ISAバス3上に移設したり、あるいは、これまでIS
A拡張カードとして実現されていたI/Oデバイスをシ
ステム内部に標準装備する場合などに、システム製造メ
ーカによって内部ISAバス3上に追加接続されるデバ
イスである。このような拡張I/Oデバイス80をシス
テムボード上に搭載して内部ISAバス3に接続する場
合には、その拡張I/Oデバイス80に割り当てるべき
アドレス範囲を選択するように構成された拡張I/Oデ
コーダ18も、システム製造時に拡張I/Oデバイス8
0と一緒にシステムボード上に搭載されることになる。
までPCIバス2上に接続されていたI/Oデバイスを
ISAバス3上に移設したり、あるいは、これまでIS
A拡張カードとして実現されていたI/Oデバイスをシ
ステム内部に標準装備する場合などに、システム製造メ
ーカによって内部ISAバス3上に追加接続されるデバ
イスである。このような拡張I/Oデバイス80をシス
テムボード上に搭載して内部ISAバス3に接続する場
合には、その拡張I/Oデバイス80に割り当てるべき
アドレス範囲を選択するように構成された拡張I/Oデ
コーダ18も、システム製造時に拡張I/Oデバイス8
0と一緒にシステムボード上に搭載されることになる。
【0045】したがって、PCI−ISAブリッジLS
I15については何等改良を加えることなく、拡張I/
Oデコーダ18を外部接続するだけで、ブリッジLSI
15がDEVSEL#を利用してポジティブに応答でき
るアドレス範囲を拡張できるようになり、様々なシステ
ム構成に柔軟に対応することが可能になる。
I15については何等改良を加えることなく、拡張I/
Oデコーダ18を外部接続するだけで、ブリッジLSI
15がDEVSEL#を利用してポジティブに応答でき
るアドレス範囲を拡張できるようになり、様々なシステ
ム構成に柔軟に対応することが可能になる。
【0046】PCI−DSブリッジ装置16は、内部P
CIバス2と、ドッキングステーションに導出されるP
CIバス相当のドッキングバスとを繋ぐブリッジLSI
である。PCカードコントローラ17は、PCIバスマ
スタの1つであり、PCMCIA/Cardバス仕様の
カードスロット61,62に装着されるPCカードを制
御する。
CIバス2と、ドッキングステーションに導出されるP
CIバス相当のドッキングバスとを繋ぐブリッジLSI
である。PCカードコントローラ17は、PCIバスマ
スタの1つであり、PCMCIA/Cardバス仕様の
カードスロット61,62に装着されるPCカードを制
御する。
【0047】DS−PCI/ISAブリッジ装置20
は、DSコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス(PCI
バス相当)と外部PCIバス4および外部ISAバス5
とを繋ぐブリッジLSIである。このDS−PCI/I
SAブリッジ装置20は、PCカードコントローラ17
などと同じくPCIバスマスタの1つである。
は、DSコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス(PCI
バス相当)と外部PCIバス4および外部ISAバス5
とを繋ぐブリッジLSIである。このDS−PCI/I
SAブリッジ装置20は、PCカードコントローラ17
などと同じくPCIバスマスタの1つである。
【0048】DS−PCI/ISAブリッジ装置20に
は、外部PCIバスブリッジ(EPBB;Extern
al PCI Bus Bridge)201、外部I
SAバスブリッジ(EIBB;External IS
A Bus Bridge)202、およびローカルバ
スアービタ(LBA;Local Bus Arbit
er)203が設けられている。
は、外部PCIバスブリッジ(EPBB;Extern
al PCI Bus Bridge)201、外部I
SAバスブリッジ(EIBB;External IS
A Bus Bridge)202、およびローカルバ
スアービタ(LBA;Local Bus Arbit
er)203が設けられている。
【0049】EPBB201は、内部PCIバス2上で
発生されるメモリサイクルおよびI/OサイクルをPC
I−DSブリッジ16を経由して受け取り、それを外部
PCIバス4上へ伝える。また、外部PCIバス4上の
PCI拡張カードにバス使用権が与えられた場合は、E
PBB201は、外部PCIバス4上のバストランザク
ションをドッキングバス上に発生させる。
発生されるメモリサイクルおよびI/OサイクルをPC
I−DSブリッジ16を経由して受け取り、それを外部
PCIバス4上へ伝える。また、外部PCIバス4上の
PCI拡張カードにバス使用権が与えられた場合は、E
PBB201は、外部PCIバス4上のバストランザク
ションをドッキングバス上に発生させる。
【0050】EIBB202は、内部PCIバス2上に
発生されるメモリサイクルおよびI/OサイクルをPC
I−DSブリッジ16を経由して受け取り、それをプロ
トコル変換して外部ISAバス5上へ伝える。また、外
部ISAバス5上の拡張ISAマスタカードにバス使用
権が与えられた場合は、EIBB202は、外部ISA
バス5上のバストランザクションをドッキングバス上に
発生させる。
発生されるメモリサイクルおよびI/OサイクルをPC
I−DSブリッジ16を経由して受け取り、それをプロ
トコル変換して外部ISAバス5上へ伝える。また、外
部ISAバス5上の拡張ISAマスタカードにバス使用
権が与えられた場合は、EIBB202は、外部ISA
バス5上のバストランザクションをドッキングバス上に
発生させる。
【0051】LBA203は、外部PCIバス4上のP
CI拡張カードからのバス使用要求と、外部ISAバス
5上のISA拡張カードからのバス使用要求とを調停す
る。次に、図2を参照して、内部デコーダ153の具体
的な構成を説明する。
CI拡張カードからのバス使用要求と、外部ISAバス
5上のISA拡張カードからのバス使用要求とを調停す
る。次に、図2を参照して、内部デコーダ153の具体
的な構成を説明する。
【0052】内部デコーダ153は、上位アドレスデコ
ーダ301、バンクデコーダ302、PCIコマンドデ
コーダ303、WINDOWコンパレータ304、およ
びDECHIT#発生回路305を備えている。
ーダ301、バンクデコーダ302、PCIコマンドデ
コーダ303、WINDOWコンパレータ304、およ
びDECHIT#発生回路305を備えている。
【0053】上位アドレスデコーダ301は、内部PC
Iバス2上のアドレスA(31:0)の上位アドレスA
(31:16)をデコードし、その上位アドレスA(3
1:16)の16ビット全てが“0”か否かを検出す
る。A(31:16)が全て“0”の時、上位アドレス
デコーダ301は、そのことをバンクデコーダ302に
通知する。
Iバス2上のアドレスA(31:0)の上位アドレスA
(31:16)をデコードし、その上位アドレスA(3
1:16)の16ビット全てが“0”か否かを検出す
る。A(31:16)が全て“0”の時、上位アドレス
デコーダ301は、そのことをバンクデコーダ302に
通知する。
【0054】バンクデコーダ302は、コンフィグレー
ションレジスタ群159に格納されたマッピング情報
(I/Oマップ、メモリマップ、コンフィグレーション
マップ情報)に従って、PCI−ISAブリッジ15内
蔵または内部ISAバス3上のデバイスに割り当てられ
たメモリ、I/O、コンフィグレーションレジスタを選
択するためのデコード動作を行う。
ションレジスタ群159に格納されたマッピング情報
(I/Oマップ、メモリマップ、コンフィグレーション
マップ情報)に従って、PCI−ISAブリッジ15内
蔵または内部ISAバス3上のデバイスに割り当てられ
たメモリ、I/O、コンフィグレーションレジスタを選
択するためのデコード動作を行う。
【0055】バンクデコーダ302に設けられたI/O
デコード回路は、PCIコマンドデコーダ303から現
在のトランザクションのコマンドタイプがI/Oリード
またはI/Oライトサイクルであることが通知され、且
つ上位アドレスデコーダ301によってA(31:1
6)が全て“0”であることが通知された時に動作開始
され、内部PCIバス2上のアドレスA(31:0)の
下位アドレスA(15:0)をデコードする。そして、
そのデコード結果とI/Oマップ情報に従って、61本
のバンクヒット信号(BANK0−HIT〜BANK0
−HIT60)の1つをアクティブにする。
デコード回路は、PCIコマンドデコーダ303から現
在のトランザクションのコマンドタイプがI/Oリード
またはI/Oライトサイクルであることが通知され、且
つ上位アドレスデコーダ301によってA(31:1
6)が全て“0”であることが通知された時に動作開始
され、内部PCIバス2上のアドレスA(31:0)の
下位アドレスA(15:0)をデコードする。そして、
そのデコード結果とI/Oマップ情報に従って、61本
のバンクヒット信号(BANK0−HIT〜BANK0
−HIT60)の1つをアクティブにする。
【0056】すなわち、このシステムでは、64Kバイ
トのI/Oアドレス空間にBANK0〜BANK60の
61個のバンクが配置されており、バンク毎に異なるI
/Oアドレス範囲が割り当てられている。バンクデコー
ダ302のI/Oデコード回路は、アドレスA(15:
0)によって指定されるアドレス値が属するバンクに対
応したバンクヒット信号をアクティブにする。各バンク
に割り当てられるI/Oアドレス範囲は、I/Oマップ
情報によって規定されている。I/Oマップの一例を図
3に示す。
トのI/Oアドレス空間にBANK0〜BANK60の
61個のバンクが配置されており、バンク毎に異なるI
/Oアドレス範囲が割り当てられている。バンクデコー
ダ302のI/Oデコード回路は、アドレスA(15:
0)によって指定されるアドレス値が属するバンクに対
応したバンクヒット信号をアクティブにする。各バンク
に割り当てられるI/Oアドレス範囲は、I/Oマップ
情報によって規定されている。I/Oマップの一例を図
3に示す。
【0057】図3のI/Oマップにおいては、I/Oア
ドレス0000Hから00FFHまでのPC/AT互換
の標準I/Oアドレス空間にはバンク0〜バンク17の
18個のバンクが配置され、バンク毎にI/Oポートの
機能(DMAC、PIC、等)が規定されている。ま
た、幾つかのバンクは未使用(NOP)である。同様
に、I/Oアドレス0100HからFFFFHまでの拡
張用のI/Oアドレス空間にもバンク18〜バンク69
の39個のバンクが配置され、バンク毎にI/Oポート
の機能が規定されている。斜線部分は未使用のI/Oア
ドレス範囲である。
ドレス0000Hから00FFHまでのPC/AT互換
の標準I/Oアドレス空間にはバンク0〜バンク17の
18個のバンクが配置され、バンク毎にI/Oポートの
機能(DMAC、PIC、等)が規定されている。ま
た、幾つかのバンクは未使用(NOP)である。同様
に、I/Oアドレス0100HからFFFFHまでの拡
張用のI/Oアドレス空間にもバンク18〜バンク69
の39個のバンクが配置され、バンク毎にI/Oポート
の機能が規定されている。斜線部分は未使用のI/Oア
ドレス範囲である。
【0058】バンクデコーダ302のI/Oデコード回
路から出力される各バンクヒット信号は、それに対応す
るバンクに配置されたI/Oデバイスを選択するための
チップセレクト信号等として利用される。
路から出力される各バンクヒット信号は、それに対応す
るバンクに配置されたI/Oデバイスを選択するための
チップセレクト信号等として利用される。
【0059】また、バンクデコーダ302のI/Oデコ
ード回路は、指定されたコマンドタイプがI/Oリード
またはI/Oライトサイクルであり、且つA(31:1
6)が全て“0”である時には、バンクヒットするか否
かにかかわらず、拡張I/Oデコーダ18にデコード動
作を実行させるためにIOCYC#をアクティブにす
る。
ード回路は、指定されたコマンドタイプがI/Oリード
またはI/Oライトサイクルであり、且つA(31:1
6)が全て“0”である時には、バンクヒットするか否
かにかかわらず、拡張I/Oデコーダ18にデコード動
作を実行させるためにIOCYC#をアクティブにす
る。
【0060】バンクデコーダ302には、メモリデコー
ド回路およびコンフィグデコード回路も設けられてお
り、それらデコード回路もそれぞれメモリマップ情報、
およびせコンフィグレーションマップ情報に従って、メ
モリおよびコンフィグレーションレジスタ群を選択する
ためのデコード動作を行う。メモリデコード回路は、P
CIコマンドデコーダ303から現在のトランザクショ
ンのコマンドタイプがメモリリードまたはメモリライト
サイクルであることが通知された時に動作し、またコン
フィグデコード回路は現在のトランザクションのコマン
ドタイプがコンフィグレーションリードまたはコンフィ
グレーションライトサイクルであることが通知された時
に動作する。
ド回路およびコンフィグデコード回路も設けられてお
り、それらデコード回路もそれぞれメモリマップ情報、
およびせコンフィグレーションマップ情報に従って、メ
モリおよびコンフィグレーションレジスタ群を選択する
ためのデコード動作を行う。メモリデコード回路は、P
CIコマンドデコーダ303から現在のトランザクショ
ンのコマンドタイプがメモリリードまたはメモリライト
サイクルであることが通知された時に動作し、またコン
フィグデコード回路は現在のトランザクションのコマン
ドタイプがコンフィグレーションリードまたはコンフィ
グレーションライトサイクルであることが通知された時
に動作する。
【0061】さらに、バンクデコーダ302による各バ
ンクの選択動作は、コンフィグレーションレジスタ群1
59に格納されたデコードコントロール情報によっても
制御される。このデコードコントロール情報は、前述の
バンク毎にリードアクセスの許可/禁止、ライトアクセ
スの許可/禁止などを指定する。これにより、書き込み
保護の設定などをプログラマブルに行うことが可能とな
る。
ンクの選択動作は、コンフィグレーションレジスタ群1
59に格納されたデコードコントロール情報によっても
制御される。このデコードコントロール情報は、前述の
バンク毎にリードアクセスの許可/禁止、ライトアクセ
スの許可/禁止などを指定する。これにより、書き込み
保護の設定などをプログラマブルに行うことが可能とな
る。
【0062】PCIコマンドデコーダ303は、アドレ
スフェースずの期間にPCIバス2に出力されるコマン
ド/バイトイネーブルC/BE(3:0)をデコードし
て、現在のトランザクションのコマンドタイプ(I/O
アクセス、メモリアクセス、コンフィグアクセスなど)
を調べ、それをバンクデコーダ302に通知する。
スフェースずの期間にPCIバス2に出力されるコマン
ド/バイトイネーブルC/BE(3:0)をデコードし
て、現在のトランザクションのコマンドタイプ(I/O
アクセス、メモリアクセス、コンフィグアクセスなど)
を調べ、それをバンクデコーダ302に通知する。
【0063】コマンド/バイトイネーブルC/BE
(3:0)とコマンドタイプとの関係は、次の通りであ
る。 C/BE(3:0) コマンドタイプ 0010 I/Oリード 0011 I/Oライト 0110 メモリリード 0111 メモリリード 1010 コンフィグレーションリード 1011 コンフィグレーションライト ウインドウコンパレータ304は、PCI−ISAブリ
ッジLSI15がポジティブに応答するI/Oアドレス
範囲またはメモリアドレス範囲を拡張するために設けら
れた一種の拡張デコーダであり、I/Oマップ情報およ
びメモリマップ情報で予め割り当てられたI/Oおよび
メモリデバイス以外の他のI/Oまたはメモリデバイス
を選択するためのデコード動作を行う。
(3:0)とコマンドタイプとの関係は、次の通りであ
る。 C/BE(3:0) コマンドタイプ 0010 I/Oリード 0011 I/Oライト 0110 メモリリード 0111 メモリリード 1010 コンフィグレーションリード 1011 コンフィグレーションライト ウインドウコンパレータ304は、PCI−ISAブリ
ッジLSI15がポジティブに応答するI/Oアドレス
範囲またはメモリアドレス範囲を拡張するために設けら
れた一種の拡張デコーダであり、I/Oマップ情報およ
びメモリマップ情報で予め割り当てられたI/Oおよび
メモリデバイス以外の他のI/Oまたはメモリデバイス
を選択するためのデコード動作を行う。
【0064】このウインドウコンパレータ304は、8
個のI/Oウインドウまたはメモリウインドウをサポー
トしており、コンフィグレーションレジスタ群159の
中にはウインドウアドレスがそれぞれプログラムされる
8個のウインドウコントロールレジスタが設けられてい
る。ウインドウアドレスは、I/Oウインドウまたはメ
モリウインドウに割り当てるI/Oアドレス範囲または
メモリアドレス範囲を示すものであり、そのアドレス範
囲の上限を示す上限アドレス値と下限を示す下限アドレ
ス値とから構成される。
個のI/Oウインドウまたはメモリウインドウをサポー
トしており、コンフィグレーションレジスタ群159の
中にはウインドウアドレスがそれぞれプログラムされる
8個のウインドウコントロールレジスタが設けられてい
る。ウインドウアドレスは、I/Oウインドウまたはメ
モリウインドウに割り当てるI/Oアドレス範囲または
メモリアドレス範囲を示すものであり、そのアドレス範
囲の上限を示す上限アドレス値と下限を示す下限アドレ
ス値とから構成される。
【0065】ウインドウコンパレータ304には、1個
のI/Oまたはメモリウインドウ毎に2つのコンパレー
タが用意されている。一方のコンパレータはPCIバス
2上のアドレス値と上限アドレス値とを比較し、他方の
コンパレータはPCIバス2上のアドレス値と下限アド
レス値とを比較する。
のI/Oまたはメモリウインドウ毎に2つのコンパレー
タが用意されている。一方のコンパレータはPCIバス
2上のアドレス値と上限アドレス値とを比較し、他方の
コンパレータはPCIバス2上のアドレス値と下限アド
レス値とを比較する。
【0066】これらコンパレータそれぞれの大小比較の
結果により、ウインドウ毎にヒット/ミスが検出され
る。例えば、I/Oウインドウのヒット/ミスを検出す
るためのコンパレータは、指定されたコマンドタイプが
I/OリードまたはI/Oライトサイクルであり、且つ
A(31:16)が全て“0”である時に動作し、また
メモリウインドウのヒット/ミスを検出するためのコン
パレータは、指定されたコマンドタイプがメモリリード
またはメモリライトサイクルの時に動作する。
結果により、ウインドウ毎にヒット/ミスが検出され
る。例えば、I/Oウインドウのヒット/ミスを検出す
るためのコンパレータは、指定されたコマンドタイプが
I/OリードまたはI/Oライトサイクルであり、且つ
A(31:16)が全て“0”である時に動作し、また
メモリウインドウのヒット/ミスを検出するためのコン
パレータは、指定されたコマンドタイプがメモリリード
またはメモリライトサイクルの時に動作する。
【0067】いずれかのウインドウがヒットすると、ウ
インドウコンパレータ304はウインドウヒット信号W
INDOW−HITをアクティブにする。また、各ウイ
ンドウは、コンフィグレーションレジスタ159にプロ
グラムされるI/O・メモリ選択情報によってI/Oウ
インドウとして使用するか、メモリウインドウとして使
用するかが決定される。
インドウコンパレータ304はウインドウヒット信号W
INDOW−HITをアクティブにする。また、各ウイ
ンドウは、コンフィグレーションレジスタ159にプロ
グラムされるI/O・メモリ選択情報によってI/Oウ
インドウとして使用するか、メモリウインドウとして使
用するかが決定される。
【0068】DECHIT#発生回路305は、バンク
ヒット信号(BANK0−HIT〜BANK0−HIT
60)、ウインドウヒット信号WINDOW−HIT、
および拡張I/Oヒット信号IOSEL#のいずれかが
アクティブにされた時、デコーダヒット信号(DECH
IT#)を発生する。このデコーダヒット信号(DEC
HIT#)は、PCIインタフェース152、およびI
SAコントローラ154に送られる。
ヒット信号(BANK0−HIT〜BANK0−HIT
60)、ウインドウヒット信号WINDOW−HIT、
および拡張I/Oヒット信号IOSEL#のいずれかが
アクティブにされた時、デコーダヒット信号(DECH
IT#)を発生する。このデコーダヒット信号(DEC
HIT#)は、PCIインタフェース152、およびI
SAコントローラ154に送られる。
【0069】PCIインタフェース152は、デコーダ
ヒット信号(DECHIT#)に応答して、DEVSE
L#を発生する。この場合、DEVSEL#の発生タイ
ミング、つまりトランザクションに対する応答速度(フ
ォースト、ミディアム、スロー)は、2ビットのデコー
ダタイミング信号DECによって決定される。
ヒット信号(DECHIT#)に応答して、DEVSE
L#を発生する。この場合、DEVSEL#の発生タイ
ミング、つまりトランザクションに対する応答速度(フ
ォースト、ミディアム、スロー)は、2ビットのデコー
ダタイミング信号DECによって決定される。
【0070】通常は、セレクタ306によってデフォル
トのデコーダタイミング信号が選択されるが、拡張I/
Oデコーダ18から拡張I/Oヒット信号IOSEL#
が発生された時は、DEVSELコントロールレジスタ
のビット7,6にプログラムされた拡張I/O用のデコ
ーダタイミング信号が選択される。これにより、拡張I
/Oデコーダ18のデコード動作速度に応じて、DEV
SEL#の発生タイミングをプログラマブルに設定する
ことができる。
トのデコーダタイミング信号が選択されるが、拡張I/
Oデコーダ18から拡張I/Oヒット信号IOSEL#
が発生された時は、DEVSELコントロールレジスタ
のビット7,6にプログラムされた拡張I/O用のデコ
ーダタイミング信号が選択される。これにより、拡張I
/Oデコーダ18のデコード動作速度に応じて、DEV
SEL#の発生タイミングをプログラマブルに設定する
ことができる。
【0071】ISAコントローラ154は、ISAサイ
クルスタート回路401、シーケンサ402、アドレス
変換回路403を含んでいる。ISAサイクルスタート
回路401は、デコーダヒット信号(DECHIT#)
に応答して、ISAサイクルの開始をシーケンサ402
に指示する。シーケンサ402は、ISAサイクルを実
行するためのタイミング制御を行うためのものであり、
ISAコマンド(IOリード/ライト、メモリリード/
ライト信号など)をISAバス3上に出力する。アドレ
ス変換回路403は、バイトイネーブル信号BE(3:
0)の値に従って、PCIバス上のアドレスA(31:
0)をISAバス3上のアドレスSA(15:0)に変
換する。このアドレス変換回路403のアドレス変換動
作は、デコーダヒット信号(DECHIT#)の発生の
有無に関係なく、常に行われる。
クルスタート回路401、シーケンサ402、アドレス
変換回路403を含んでいる。ISAサイクルスタート
回路401は、デコーダヒット信号(DECHIT#)
に応答して、ISAサイクルの開始をシーケンサ402
に指示する。シーケンサ402は、ISAサイクルを実
行するためのタイミング制御を行うためのものであり、
ISAコマンド(IOリード/ライト、メモリリード/
ライト信号など)をISAバス3上に出力する。アドレ
ス変換回路403は、バイトイネーブル信号BE(3:
0)の値に従って、PCIバス上のアドレスA(31:
0)をISAバス3上のアドレスSA(15:0)に変
換する。このアドレス変換回路403のアドレス変換動
作は、デコーダヒット信号(DECHIT#)の発生の
有無に関係なく、常に行われる。
【0072】例えば、ISAバス3上の8ビットI/O
デバイスに対してワード(2バイト)アクセスを行う場
合には、ISAサイクルが2回連続して行われる。この
ため、1回目のISAサイクルにおいてはアドレスA
(31:0)の下位16ビットがアドレスSA(15:
0)としてそのまま出力されるが、2回目のISAサイ
クルにおいては前回のアドレスSA(15:0)の値を
+1カウントアップした値がアドレスSA(15:0)
として出力される。
デバイスに対してワード(2バイト)アクセスを行う場
合には、ISAサイクルが2回連続して行われる。この
ため、1回目のISAサイクルにおいてはアドレスA
(31:0)の下位16ビットがアドレスSA(15:
0)としてそのまま出力されるが、2回目のISAサイ
クルにおいては前回のアドレスSA(15:0)の値を
+1カウントアップした値がアドレスSA(15:0)
として出力される。
【0073】次に、図4のタイミングチャートを参照し
て、図1の拡張I/Oデバイス80をリードする場合の
デコード動作を説明する。図4において、PCICL
K、およびFRAME#はそれぞれPCIバスクロック
およびサイクルフレーム信号である。サイクルフレーム
信号FRAME#はイニシエータによってドライブされ
る信号であり、トランザクションの開始および期間を示
すためにアクティブにされる。また、FRAME#は、
最終データフェーズの開始を通知するためにイニシエー
タによってインアクティブにされる。図4のタイミング
チャートでは、信号遅延を考慮してFRAME#がアク
ティブにされるタイミングはやや遅れて、記述されてい
る。また、図4において、LA(31:0)、およびL
BE(3:0)は、PCI−ISAブリッジLSI15
内でラッチされたPCIバス2上のアドレスA(31:
0)、およびC/BE(3:0)である。
て、図1の拡張I/Oデバイス80をリードする場合の
デコード動作を説明する。図4において、PCICL
K、およびFRAME#はそれぞれPCIバスクロック
およびサイクルフレーム信号である。サイクルフレーム
信号FRAME#はイニシエータによってドライブされ
る信号であり、トランザクションの開始および期間を示
すためにアクティブにされる。また、FRAME#は、
最終データフェーズの開始を通知するためにイニシエー
タによってインアクティブにされる。図4のタイミング
チャートでは、信号遅延を考慮してFRAME#がアク
ティブにされるタイミングはやや遅れて、記述されてい
る。また、図4において、LA(31:0)、およびL
BE(3:0)は、PCI−ISAブリッジLSI15
内でラッチされたPCIバス2上のアドレスA(31:
0)、およびC/BE(3:0)である。
【0074】アドレスフェーズにおいては、イニシエー
タは、PCIバス2上のFRAME#をアクティブにす
ると共に、PCIバス2のアドレス/データバスAD上
にアドレスA(31:0)を出力し、またPCIバス2
上のコマンドバイトイネーブルラインC/BE(3:
0)をドライブして転送タイプを指示する。
タは、PCIバス2上のFRAME#をアクティブにす
ると共に、PCIバス2のアドレス/データバスAD上
にアドレスA(31:0)を出力し、またPCIバス2
上のコマンドバイトイネーブルラインC/BE(3:
0)をドライブして転送タイプを指示する。
【0075】アドレスA(31:0)はラッチされた
後、その上位16ビットが上位アドレスデコーダ301
に送られ、下位16ビットがバンクデコーダ302およ
び拡張I/Oデコーダ18に送られる。また、C/BE
(3:0)もラッチされた後、PCIコマンドデコーダ
303に送られる。
後、その上位16ビットが上位アドレスデコーダ301
に送られ、下位16ビットがバンクデコーダ302およ
び拡張I/Oデコーダ18に送られる。また、C/BE
(3:0)もラッチされた後、PCIコマンドデコーダ
303に送られる。
【0076】拡張I/Oデコーダ80に対するアクセス
の場合、アドレスA(31:0)の上位16ビットは全
て“0”であり、またC/BE(3:0)はI/Oリー
ドまたはI/Oライトを示す。従って、上位アドレスデ
コーダ301およびPCIコマンドデコーダ303のデ
コード動作が完了した時、バンクデコーダ302によっ
てIOCYS#がアクティブにされる。このIOCYS
#は、拡張I/Oデコーダ18にデコード動作を開始さ
せる。
の場合、アドレスA(31:0)の上位16ビットは全
て“0”であり、またC/BE(3:0)はI/Oリー
ドまたはI/Oライトを示す。従って、上位アドレスデ
コーダ301およびPCIコマンドデコーダ303のデ
コード動作が完了した時、バンクデコーダ302によっ
てIOCYS#がアクティブにされる。このIOCYS
#は、拡張I/Oデコーダ18にデコード動作を開始さ
せる。
【0077】IOCYS#を受け取った拡張I/Oデコ
ーダ18は、SA(15:0)をデコードし、そのSA
(15:0)の値が拡張I/Oデバイス80に割り当て
られたアドレス範囲に属するか否かを調べる。属するな
らば、IOSEL#が拡張I/Oデコーダ18によって
アクティブにされる。このIOSEL#は、そのままD
ECHIT#としてDECHIT#発生回路305から
出力される。
ーダ18は、SA(15:0)をデコードし、そのSA
(15:0)の値が拡張I/Oデバイス80に割り当て
られたアドレス範囲に属するか否かを調べる。属するな
らば、IOSEL#が拡張I/Oデコーダ18によって
アクティブにされる。このIOSEL#は、そのままD
ECHIT#としてDECHIT#発生回路305から
出力される。
【0078】このDECHIT#に応答して、PCIイ
ンタフェース152は、デコーダタイミング信号DEC
によって決定されるタイミングでDEVSEL#をアク
ティブにする。図4のDEVSEL#発生タイミング
は、DEVSELコントロールレジスタのビット7,6
によってDEC=“スロー”に設定されている場合に相
当している。
ンタフェース152は、デコーダタイミング信号DEC
によって決定されるタイミングでDEVSEL#をアク
ティブにする。図4のDEVSEL#発生タイミング
は、DEVSELコントロールレジスタのビット7,6
によってDEC=“スロー”に設定されている場合に相
当している。
【0079】また、ISAコントローラ154によって
ISAリードサイクルも開始され、シーケンサ402か
らはI/Oリード信号が出力される。拡張I/Oデバイ
ス80は、I/Oリード信号に応答してSA(15:
0)をデコードし、そのSA(15:0)の値で指定さ
れるI/Oポートからデータを読み出す。
ISAリードサイクルも開始され、シーケンサ402か
らはI/Oリード信号が出力される。拡張I/Oデバイ
ス80は、I/Oリード信号に応答してSA(15:
0)をデコードし、そのSA(15:0)の値で指定さ
れるI/Oポートからデータを読み出す。
【0080】次に、DEVSELコントロールレジスタ
に設定される情報の具体的な内容について説明する。図
5に示されているように、DEVSELコントロールレ
ジスタのbit7,bit6にはDEVSEL#速度を
指定するための情報(DEVSEL SPEED)がプ
ログラムされる。これらbit7,bit6の2ビット
の値とDEVSEL#速度との関係は図6の通りであ
る。
に設定される情報の具体的な内容について説明する。図
5に示されているように、DEVSELコントロールレ
ジスタのbit7,bit6にはDEVSEL#速度を
指定するための情報(DEVSEL SPEED)がプ
ログラムされる。これらbit7,bit6の2ビット
の値とDEVSEL#速度との関係は図6の通りであ
る。
【0081】拡張I/Oデコーダ18のデコード動作速
度が高速である場合には、DEVSEL SPEEDを
ファースト、またはミディアムに設定することが可能で
ある。DEVSEL SPEEDをミディアムに設定し
た場合のデコード動作タイミングは、図7の通りであ
る。
度が高速である場合には、DEVSEL SPEEDを
ファースト、またはミディアムに設定することが可能で
ある。DEVSEL SPEEDをミディアムに設定し
た場合のデコード動作タイミングは、図7の通りであ
る。
【0082】また、図5のDEVSELコントロールレ
ジスタのbit3には、拡張I/Oデバイスのためのデ
コード動作の有効/無効を示す情報(EXIOEN)が
プログマムされる。EXIOEN=“0”はデコード動
作の無効(ディスエーブル)を示し、EXIOEN=
“1”はデコード動作の有効(イネーブル)を示す。シ
ステムがパワーオンされた時、EXIOENは“0”に
初期設定される。
ジスタのbit3には、拡張I/Oデバイスのためのデ
コード動作の有効/無効を示す情報(EXIOEN)が
プログマムされる。EXIOEN=“0”はデコード動
作の無効(ディスエーブル)を示し、EXIOEN=
“1”はデコード動作の有効(イネーブル)を示す。シ
ステムがパワーオンされた時、EXIOENは“0”に
初期設定される。
【0083】バンクデコーダ302は、EXIOEN=
“0”ならばIOCYC#の発生を禁止し、EXIOE
N=“1”ならばIOCYC#の発生を許可する。従っ
て、IOCYC#がアクティブにされる条件、つまり拡
張I/Oデコーダ18の動作開始条件は、 PCIのI/Oサイクル A(31:16)=オールゼロ EXIOEN=“1” となる。
“0”ならばIOCYC#の発生を禁止し、EXIOE
N=“1”ならばIOCYC#の発生を許可する。従っ
て、IOCYC#がアクティブにされる条件、つまり拡
張I/Oデコーダ18の動作開始条件は、 PCIのI/Oサイクル A(31:16)=オールゼロ EXIOEN=“1” となる。
【0084】DEVSELコントロールレジスタのbi
t1には、拡張BIOSのためのデコード動作の有効/
無効を示す情報(EXBIOS)がプログマムされる。
EXBIOSは、メモリアドレス空間に割り当てられて
いる拡張BIOS領域(000E0000H〜000E
FFFFH)へのアクセスに応答する(DEVSEL#
を出力する)か否かを指定する情報である。EXBIO
S=“0”は応答しない(ディスエーブル)を示し、E
XBIOS=“1”は応答する(イネーブル)を示す。
システムがパワーオンされた時、EXBIOSは“0”
に初期設定される。
t1には、拡張BIOSのためのデコード動作の有効/
無効を示す情報(EXBIOS)がプログマムされる。
EXBIOSは、メモリアドレス空間に割り当てられて
いる拡張BIOS領域(000E0000H〜000E
FFFFH)へのアクセスに応答する(DEVSEL#
を出力する)か否かを指定する情報である。EXBIO
S=“0”は応答しない(ディスエーブル)を示し、E
XBIOS=“1”は応答する(イネーブル)を示す。
システムがパワーオンされた時、EXBIOSは“0”
に初期設定される。
【0085】DEVSELコントロールレジスタのbi
t0には、サブトラクティブデコードの有効/無効を指
定する情報(SDENABLE)がプログラムされる。
SDENABLE=“1”は有効(イネーブル)を示
し、SDENABLE=“0”は無効(ディスエーブ
ル)を示す。システムがパワーオンされた時、SDEN
ABLEは“0”に初期設定される。
t0には、サブトラクティブデコードの有効/無効を指
定する情報(SDENABLE)がプログラムされる。
SDENABLE=“1”は有効(イネーブル)を示
し、SDENABLE=“0”は無効(ディスエーブ
ル)を示す。システムがパワーオンされた時、SDEN
ABLEは“0”に初期設定される。
【0086】SDENABLE=“1”の場合、もしト
ランザクションが開始されてから4PCIクロックの期
間内に他のデバイスによってDEVSEL#がアクティ
ブにされないならば、ブリッジLSI15はPCIイン
タフェース152を利用してDEVSEL#をアクティ
ブにし、そのトランザクションをISAサイクルに変換
してISAバス3上に送る。
ランザクションが開始されてから4PCIクロックの期
間内に他のデバイスによってDEVSEL#がアクティ
ブにされないならば、ブリッジLSI15はPCIイン
タフェース152を利用してDEVSEL#をアクティ
ブにし、そのトランザクションをISAサイクルに変換
してISAバス3上に送る。
【0087】次に、図8を参照して、図2のバンクデコ
ーダ301を制御するためのデコードコントロール情報
の詳細を説明する。デコードコントロール情報は、コン
フィグレーションレジスタ159に設けられたデコード
コントロールレジスタにプログラムされる。デコードコ
ントロールレジスタは4ビット毎にバンクに割れられて
おり、それぞれのビットが外部ISA・内部ISAデバ
イスへのリードライトを“1”のとき有効とし、“0”
のとき無効とする。
ーダ301を制御するためのデコードコントロール情報
の詳細を説明する。デコードコントロール情報は、コン
フィグレーションレジスタ159に設けられたデコード
コントロールレジスタにプログラムされる。デコードコ
ントロールレジスタは4ビット毎にバンクに割れられて
おり、それぞれのビットが外部ISA・内部ISAデバ
イスへのリードライトを“1”のとき有効とし、“0”
のとき無効とする。
【0088】すなわち、各バンクを制御する4ビットの
デコードコントロール情報は、EXTERNAL IS
A WRITE、EXTERNAL ISA REA
D、INTERNAL ISA WRITE、INTE
RNAL ISA READから構成されている。
デコードコントロール情報は、EXTERNAL IS
A WRITE、EXTERNAL ISA REA
D、INTERNAL ISA WRITE、INTE
RNAL ISA READから構成されている。
【0089】EXTERNAL ISA WRITE
は、ブリッジLSI15外部、つまり内部ISAバス3
上のデバイスに対するライトアクセスを“1”のとき有
効にし、“0”のときに無効にする。EXTERNAL
ISA READは、ブリッジLSI15外部、つま
り内部ISAバス3上のデバイスに対するリードアクセ
スを“1”のとき有効にし、“0”のときに無効にす
る。
は、ブリッジLSI15外部、つまり内部ISAバス3
上のデバイスに対するライトアクセスを“1”のとき有
効にし、“0”のときに無効にする。EXTERNAL
ISA READは、ブリッジLSI15外部、つま
り内部ISAバス3上のデバイスに対するリードアクセ
スを“1”のとき有効にし、“0”のときに無効にす
る。
【0090】INTERNAL ISA WRITE
は、ブリッジLSI15内部のデバイスに対するライト
アクセスを“1”のとき有効にし、“0”のときに無効
にする。INTERNAL ISA READは、ブリ
ッジLSI15内部のデバイスに対するリードアクセス
を“1”のとき有効にし、“0”のときに無効にする。
は、ブリッジLSI15内部のデバイスに対するライト
アクセスを“1”のとき有効にし、“0”のときに無効
にする。INTERNAL ISA READは、ブリ
ッジLSI15内部のデバイスに対するリードアクセス
を“1”のとき有効にし、“0”のときに無効にする。
【0091】バンクデコーダ302は、アドレスがヒッ
トしたバンクのデコードコントロール情報を参照して、
バンクヒット信号の発生を制御する。例えば、デコード
コントロール情報によってバンク0のINTERNAL
ISA READだけが許可されている場合には、P
CIバス2のトランザクションでバンク0に対するI/
Oライトサイクルが指定されても、バンク0に対応する
バンクヒット信号BANK0−HITは発生されず、そ
のライトアクセスは行われない。
トしたバンクのデコードコントロール情報を参照して、
バンクヒット信号の発生を制御する。例えば、デコード
コントロール情報によってバンク0のINTERNAL
ISA READだけが許可されている場合には、P
CIバス2のトランザクションでバンク0に対するI/
Oライトサイクルが指定されても、バンク0に対応する
バンクヒット信号BANK0−HITは発生されず、そ
のライトアクセスは行われない。
【0092】また、INTERNAL ISA REA
DとEXTERNAL ISA READが共に“1”
にセットされている場合には、該当するデバイスがブリ
ッジLSI15内部にあればそれがアクセスされ、なけ
ればNOP動作が行われる。INTERNAL ISA
WRITEとEXTERNAL ISA WRITE
が共に“1”にセットされた場合も同様である。
DとEXTERNAL ISA READが共に“1”
にセットされている場合には、該当するデバイスがブリ
ッジLSI15内部にあればそれがアクセスされ、なけ
ればNOP動作が行われる。INTERNAL ISA
WRITEとEXTERNAL ISA WRITE
が共に“1”にセットされた場合も同様である。
【0093】さらに、図9に示されているように、ある
バンク(X)についてEXTERNAL ISA WR
ITEとINTERNAL ISA READを“1”
にしておけば、バンク(X)に対するライトサイクルで
は内部ISAバス3上のデバイスに対するライトアクセ
スを行い、そのバンク(X)に対するリードサイクルで
はブリッジLSI15内部のデバイスに対するリードア
クセスを行うといった運用もできる。
バンク(X)についてEXTERNAL ISA WR
ITEとINTERNAL ISA READを“1”
にしておけば、バンク(X)に対するライトサイクルで
は内部ISAバス3上のデバイスに対するライトアクセ
スを行い、そのバンク(X)に対するリードサイクルで
はブリッジLSI15内部のデバイスに対するリードア
クセスを行うといった運用もできる。
【0094】図10には、前述したウインドウコントロ
ールレジスタの具体的な構成の一例が示されている。ウ
インドウコントロールレジスタには、I/Oまたはメモ
リアドレス空間に配置するウインドウの上限アドレス値
(Upper)と下限アドレス値(Upper)がセッ
トされる。上限アドレス値(Upper)はウインドウ
の開始アドレスを示し、下限アドレス値(Upper)
はそのウインドウの最終アドレス値を示す。
ールレジスタの具体的な構成の一例が示されている。ウ
インドウコントロールレジスタには、I/Oまたはメモ
リアドレス空間に配置するウインドウの上限アドレス値
(Upper)と下限アドレス値(Upper)がセッ
トされる。上限アドレス値(Upper)はウインドウ
の開始アドレスを示し、下限アドレス値(Upper)
はそのウインドウの最終アドレス値を示す。
【0095】コンフィグレーションレジスタ群159に
は、図10のようなウインドウコントロールレジスタが
8個存在する。これら各ウインドウコントロールレジス
タは、I/Oウインドウとメモリウインドウの制御に共
用される。
は、図10のようなウインドウコントロールレジスタが
8個存在する。これら各ウインドウコントロールレジス
タは、I/Oウインドウとメモリウインドウの制御に共
用される。
【0096】すなわち、コンフィグレーションレジスタ
群159には図11のようなI/O・メモリ選択レジス
タが設けられており、そのI/O・メモリ選択レジスタ
にセットされる8ビットによって8個のウインドウコン
トロールレジスタそれぞれをI/Oウインドウとメモリ
ウインドウのどちらに使用するかが指定される。
群159には図11のようなI/O・メモリ選択レジス
タが設けられており、そのI/O・メモリ選択レジスタ
にセットされる8ビットによって8個のウインドウコン
トロールレジスタそれぞれをI/Oウインドウとメモリ
ウインドウのどちらに使用するかが指定される。
【0097】I/O・メモリ選択レジスタにセットされ
る8ビットの情報は、WINDOW0 I/O・メモリ
SELECT〜WINDOW7 I/O・メモリSEL
ECTから構成される。WINDOW0 I/O・メモ
リSELECTは、ウインドウ0に対応するウインドウ
コントロールレジスタをI/Oウインドウとメモリウイ
ンドウのどちらで使用するかを示すものであり、“1”
のときメモリウインドウ、“0”のときI/Oウインド
ウを示す。
る8ビットの情報は、WINDOW0 I/O・メモリ
SELECT〜WINDOW7 I/O・メモリSEL
ECTから構成される。WINDOW0 I/O・メモ
リSELECTは、ウインドウ0に対応するウインドウ
コントロールレジスタをI/Oウインドウとメモリウイ
ンドウのどちらで使用するかを示すものであり、“1”
のときメモリウインドウ、“0”のときI/Oウインド
ウを示す。
【0098】ウインドウコンパレータ304は、I/O
・メモリ選択レジスタにセットされた8ビット情報に従
ってPCIバス2上のI/Oまたはメモリアドレスと比
較するウインドウコントロールレジスタを決定し、I/
OアクセスサイクルではI/Oウインドウ用に使用され
ているウインドウコントロールレジスタのウインドウア
ドレスを使用し、メモリアクセスサイクルではメモリウ
インドウ用に使用されているウインドウコントロールレ
ジスタのウインドウアドレスを使用する。これにより、
図12に示されているように、ウインドウコントロール
レジスタの一部をI/Oウインドウのアクセスに使用
し、他の一部をメモリウインドウのアクセスに使用する
といった運用が可能となり、8個のウインドウコントロ
ールレジスタで最大8個のI/Oウインドウまたはメモ
リウインドウを実現することが可能になる。
・メモリ選択レジスタにセットされた8ビット情報に従
ってPCIバス2上のI/Oまたはメモリアドレスと比
較するウインドウコントロールレジスタを決定し、I/
OアクセスサイクルではI/Oウインドウ用に使用され
ているウインドウコントロールレジスタのウインドウア
ドレスを使用し、メモリアクセスサイクルではメモリウ
インドウ用に使用されているウインドウコントロールレ
ジスタのウインドウアドレスを使用する。これにより、
図12に示されているように、ウインドウコントロール
レジスタの一部をI/Oウインドウのアクセスに使用
し、他の一部をメモリウインドウのアクセスに使用する
といった運用が可能となり、8個のウインドウコントロ
ールレジスタで最大8個のI/Oウインドウまたはメモ
リウインドウを実現することが可能になる。
【0099】
【発明の効果】以上説明したように、この発明によれ
ば、PCI−ISAブリッジLSI自体を新たに開発す
ることなく、拡張I/Oデコーダを外部接続するだけ
で、そのブリッジLSIがポジティブに応答できるアド
レス範囲を拡張できるようになり、様々なシステム構成
に柔軟に対応することが可能になる。
ば、PCI−ISAブリッジLSI自体を新たに開発す
ることなく、拡張I/Oデコーダを外部接続するだけ
で、そのブリッジLSIがポジティブに応答できるアド
レス範囲を拡張できるようになり、様々なシステム構成
に柔軟に対応することが可能になる。
【図1】この発明の一実施例に係るコンピュータシステ
ム全体の構成を示すブロック図。
ム全体の構成を示すブロック図。
【図2】同実施例のコンピュータシステムのPCI−I
SAブリッジ内に設けられたデコーダの具体的な構成の
一例を示す図。
SAブリッジ内に設けられたデコーダの具体的な構成の
一例を示す図。
【図3】同実施例のシステムで使用されるI/Oマップ
の一例を示す図。
の一例を示す図。
【図4】同実施例のシステムに設けられた拡張I/Oデ
コーダを利用して行われるポジティブアドレスデコード
動作を説明するタイミングチャート。
コーダを利用して行われるポジティブアドレスデコード
動作を説明するタイミングチャート。
【図5】同実施例のシステムに設けられたDEVSEL
コントロールレジスタのデータ内容の一例を示す図。
コントロールレジスタのデータ内容の一例を示す図。
【図6】図5のDEVSELコントロールレジスタのb
it7,bit6にセットされる2ビットの値とDEV
SEL#応答速度との関係を示す図。
it7,bit6にセットされる2ビットの値とDEV
SEL#応答速度との関係を示す図。
【図7】図5のDEVSELコントロールレジスタのb
it7,bit6によってDEVSEL#応答速度をミ
ディアムに設定した場合におけるポジティブアドレスデ
コード動作を説明するタイミングチャート。
it7,bit6によってDEVSEL#応答速度をミ
ディアムに設定した場合におけるポジティブアドレスデ
コード動作を説明するタイミングチャート。
【図8】同実施例のシステムに設けられたデコードコン
トロールレジスタのデータ内容の一例を示す図。
トロールレジスタのデータ内容の一例を示す図。
【図9】図8のデコードコントロールレジスタを利用し
たアクセス制御形態の一例を説明するための図。
たアクセス制御形態の一例を説明するための図。
【図10】同実施例のシステムに設けられたウインドウ
コントロールレジスタのデータ内容の一例を示す図。
コントロールレジスタのデータ内容の一例を示す図。
【図11】同実施例のシステムに設けられたI/O・メ
モリ選択レジスタのデータ内容の一例を示す図。
モリ選択レジスタのデータ内容の一例を示す図。
【図12】図10のウインドウコントロールレジスタを
利用したウインドウアクセス形態の一例を説明するため
の図。
利用したウインドウアクセス形態の一例を説明するため
の図。
【図13】従来のPCIシステムにおけるPCI−IS
Aブリッジの構成を説明するための図。
Aブリッジの構成を説明するための図。
2…PCIバス、3…内部ISAバス、11…CPU、
15…PCI−ISAブリッジLSI、18…拡張I/
Oデコーダ、152…PCIインタフェース、153…
内部デコーダ、154…ISAコントローラ、159…
コンフィグレーションレジスタ群、301…上位アドレ
スデコーダ、302…バンクデコーダ、303…PCI
コマンドデコーダ、304…WINDOWコンパレー
タ、305…DECHIT#発生回路305。
15…PCI−ISAブリッジLSI、18…拡張I/
Oデコーダ、152…PCIインタフェース、153…
内部デコーダ、154…ISAコントローラ、159…
コンフィグレーションレジスタ群、301…上位アドレ
スデコーダ、302…バンクデコーダ、303…PCI
コマンドデコーダ、304…WINDOWコンパレー
タ、305…DECHIT#発生回路305。
Claims (10)
- 【請求項1】 PCIバスとISAバスとを繋ぐための
ブリッジLSIと、 このブリッジLSI内に設けられ、前記ISAバス上に
存在または前記ブリッジLSIに内蔵されている予め決
められた複数のI/Oまたはメモリデバイスそれぞれを
選択するためのアドレスデコードを行なう標準デコーダ
であって、前記PCIバス上のI/Oまたはメモリアド
レスがそれらI/Oまたはメモリデバイスのいずれかの
アドレス範囲に属する時にヒット信号を発生する標準デ
コーダと、 前記ブリッジLSIに外部接続され、前記ISAバス上
に拡張接続される拡張I/Oデバイスを選択するための
I/Oアドレスデコードを行なう拡張I/Oデコーダで
あって、前記PCIバス上のI/Oアドレスが前記拡張
I/Oデバイスのアドレス範囲に属する時にヒット信号
を発生する拡張I/Oデコーダと、 前記ブリッジLSI内に設けられ、前記PCIバスとの
インタフェースを行なうPCIインタフェースであっ
て、前記標準デコーダまたは前記拡張I/Oデコーダか
らのヒット信号に応答して前記PCIバス上に定義され
たデバイスセレクト信号線(DEVSEL#)をドライ
ブするPCIインタフェースとを具備することを特徴と
するコンピュータシステム。 - 【請求項2】 前記ブリッジLSI内に設けられ、前記
PCIバス上で実行されるトランザクションがI/Oア
クセスサイクルの時、それを前記拡張I/Oデコーダに
通知するためのI/Oサイクル信号を発生する手段をさ
らに具備し、 前記拡張I/Oデコーダは、前記I/Oサイクル信号に
応答して、前記ブリッジLSIから前記ISAバス上に
出力されるI/Oアドレスのデコード動作を開始するこ
とを特徴とする請求項1記載のコンピュータシステム。 - 【請求項3】 プログラム可能に構成され、所定のI/
Oまたはメモリアドレス範囲を示すウインドウアドレス
がセットされるウインドウ制御レジスタをさらに具備
し、 前記標準デコーダは、 前記ISAバス上に存在または前記ブリッジLSIに内
蔵されているI/Oおよびメモリデバイスそれぞれが予
め割り当てられているI/Oアドレスマップおよびメモ
リアドレスマップに従って、それらI/Oおよびメモリ
デバイスを選択するためのアドレスデコード動作を行な
うアドレスデコーダと、 前記ウインドウ制御レジスタにセットされたウインドウ
アドレスの値と前記PCIバス上のI/Oまたはメモリ
アドレスとを比較し、その比較結果に従って、前記I/
Oアドレスマップおよびメモリアドレスマップに割り当
てられたI/Oおよびメモリデバイス以外の他のI/O
またはメモリデバイスを選択するウインドウコンパレー
タとを具備することを特徴とする請求項1記載のコンピ
ュータシステム。 - 【請求項4】 プログラム可能に構成され、前記拡張I
/Oデバイスのためのデコード動作の有効/無効を示す
拡張デコード制御情報がセットされる拡張デコード制御
レジスタと、 前記拡張デコード制御情報が前記拡張I/Oデバイスの
ためのデコード動作の無効を示す時、前記拡張I/Oデ
コーダを動作禁止する手段とをさらに具備することを特
徴とする請求項1記載のコンピュータシステム。 - 【請求項5】 プログラム可能に構成され、前記拡張I
/Oデバイスがアドレス指定された時に前記デバイスセ
レクト信号線(DEVSEL#)をドライブするタイミ
ングを指示する応答速度制御情報がセットされるデバイ
スセレクト制御レジスタをさらに具備し、 前記PCIインタフェースは、 前記拡張I/Oデコーダからヒット信号が出力された
時、前記応答速度制御情報によって指定されたタイミン
グで前記デバイスセレクト信号線(DEVSEL#)を
ドライブするように構成されていることを特徴とする請
求項1記載のコンピュータシステム。 - 【請求項6】 プログラム可能に構成され、I/Oアド
レス空間またはメモリアドレス空間を構成する複数のバ
ンクの各々についてそのバンクに対するリードアクセス
の許可/禁止を示すリード制御情報とライトアクセスの
許可/禁止を示すライト制御情報がセットされるデコー
ド制御レジスタをさらに具備し、 前記アドレスデコーダは、 前記リード制御情報およびライト制御情報に従って、前
記PCIバス上のアドレスによってアドレス指定された
バンクに割り当てられているI/Oデバイスまたはメモ
リデバイスを選択するか否かを決定することを特徴とす
る請求項3記載のコンピュータシステム。 - 【請求項7】 プログラム可能に構成され、所定のI/
Oまたはメモリアドレス範囲を示すウインドウアドレス
がそれぞれセットされる複数のウインドウ制御レジスタ
と、 プログラム可能に構成され、これらウインドウ制御レジ
スタにセットされるウインドウアドレスがI/Oまたは
メモリアドレス範囲のどちらを示すかをウインドウ制御
レジスタ毎に指定する選択情報がセットされる選択情報
レジスタとをさらに具備し、 前記ウインドウコンパレータは、 前記選択情報に従って前記PCIバス上のI/Oまたは
メモリアドレスと比較するウインドウ制御レジスタを決
定し、I/OアクセスサイクルではI/Oアドレス範囲
がセットされているウインドウ制御レジスタのウインド
ウアドレスを使用し、メモリアクセスサイクルではメモ
リアドレス範囲がセットされているウインドウ制御レジ
スタのウインドウアドレスを使用するように構成されて
いることを特徴とする請求項3記載のコンピュータシス
テム。 - 【請求項8】 PCIバスとISAバスとを繋ぐための
ブリッジLSIと、 このブリッジLSI内に設けられ、前記ISAバス上に
存在または前記ブリッジLSIに内蔵されている予め決
められた複数のI/Oまたはメモリデバイスそれぞれを
選択するためのアドレスデコードを行なう標準デコーダ
であって、前記PCIバス上のI/Oまたはメモリアド
レスがそれらI/Oまたはメモリデバイスのいずれかの
アドレス範囲に属する時にヒット信号を発生する標準デ
コーダと、 前記ブリッジLSIに外部接続され、前記ISAバス上
に拡張接続される拡張I/Oデバイスを選択するための
I/Oアドレスデコードを行なう拡張I/Oデコーダで
あって、前記PCIバス上のI/Oアドレスが前記拡張
I/Oデバイスのアドレス範囲に属する時にヒット信号
を発生する拡張I/Oデコーダと、 前記ブリッジLSI内に設けられ、前記PCIバスとの
インタフェースを行なうPCIインタフェースであっ
て、前記標準デコーダまたは前記拡張I/Oデコーダか
らのヒット信号に応答して前記PCIバス上に定義され
たデバイスセレクト信号線(DEVSEL#)をドライ
ブするPCIインタフェースと、 プログラム可能に構成され、所定のI/Oまたはメモリ
アドレス範囲を示すウインドウアドレスがセットされる
ウインドウ制御レジスタとを具備し、 前記標準デコーダは、 前記ISAバス上に存在または前記ブリッジLSIに内
蔵されているI/Oおよびメモリデバイスそれぞれが予
め割り当てられているI/Oアドレスマップおよびメモ
リアドレスマップに従って、それらI/Oおよびメモリ
デバイスを選択するためのアドレスデコード動作を行な
うアドレスデコーダと、 前記ウインドウ制御レジスタにセットされたウインドウ
アドレスの値と前記PCIバス上のI/Oまたはメモリ
アドレスとを比較し、その比較結果に従って、前記I/
Oアドレスマップおよびメモリアドレスマップに割り当
てられたI/Oおよびメモリデバイス以外の他のI/O
またはメモリデバイスを選択するウインドウコンパレー
タとを具備することを特徴とするコンピュータシステ
ム。 - 【請求項9】 PCIバスとISAバスとを繋ぐための
ブリッジLSIと、 このブリッジLSI内に設けられ、前記ISAバス上に
存在または前記ブリッジLSIに内蔵されている予め決
められた複数のI/Oまたはメモリデバイスそれぞれを
選択するためのアドレスデコードを行なう標準デコーダ
であって、前記PCIバス上のI/Oまたはメモリアド
レスがそれらI/Oまたはメモリデバイスのいずれかの
アドレス範囲に属する時にヒット信号を発生する標準デ
コーダと、 前記ブリッジLSIに外部接続され、前記ISAバス上
に拡張接続される拡張I/Oデバイスを選択するための
I/Oアドレスデコードを行なう拡張I/Oデコーダで
あって、前記PCIバス上のI/Oアドレスが前記拡張
I/Oデバイスのアドレス範囲に属する時にヒット信号
を発生する拡張I/Oデコーダと、 前記ブリッジLSI内に設けられ、前記PCIバスとの
インタフェースを行なうPCIインタフェースであっ
て、前記標準デコーダまたは前記拡張I/Oデコーダか
らのヒット信号に応答して前記PCIバス上に定義され
たデバイスセレクト信号線(DEVSEL#)をドライ
ブするPCIインタフェースと、 プログラム可能に構成され、前記拡張I/Oデバイスの
ためのデコード動作の有効/無効を示す拡張デコード制
御情報がセットされる拡張デコード制御レジスタと、 前記拡張デコード制御情報が前記拡張I/Oデバイスの
ためのデコード動作の無効を示す時、前記拡張I/Oデ
コーダを動作禁止する手段とを具備することを特徴とす
るコンピュータシステム。 - 【請求項10】 PCIバスとISAバスとを繋ぐため
のブリッジLSIと、 このブリッジLSI内に設けられ、前記ISAバス上に
存在または前記ブリッジLSIに内蔵されている予め決
められた複数のI/Oまたはメモリデバイスそれぞれを
選択するためのアドレスデコードを行なう標準デコーダ
であって、前記PCIバス上のI/Oまたはメモリアド
レスがそれらI/Oまたはメモリデバイスのいずれかの
アドレス範囲に属する時にヒット信号を発生する標準デ
コーダと、 前記ブリッジLSIに外部接続され、前記ISAバス上
に拡張接続される拡張I/Oデバイスを選択するための
I/Oアドレスデコードを行なう拡張I/Oデコーダで
あって、前記PCIバス上のI/Oアドレスが前記拡張
I/Oデバイスのアドレス範囲に属する時にヒット信号
を発生する拡張I/Oデコーダと、 前記ブリッジLSI内に設けられ、前記PCIバスとの
インタフェースを行なうPCIインタフェースであっ
て、前記標準デコーダまたは前記拡張I/Oデコーダか
らのヒット信号に応答して前記PCIバス上に定義され
たデバイスセレクト信号線(DEVSEL#)をドライ
ブするPCIインタフェースと、 プログラム可能に構成され、前記拡張I/Oデバイスが
アドレス指定された時に前記デバイスセレクト信号線
(DEVSEL#)をドライブするタイミングを指示す
る応答速度制御情報がセットされるデバイスセレクト制
御レジスタとを具備し、 前記PCIインタフェースは、 前記拡張I/Oデコーダからヒット信号が出力された
時、前記応答速度制御情報によって指定されたタイミン
グで前記デバイスセレクト信号線(DEVSEL#)を
ドライブするように構成されていることを特徴とするコ
ンピュータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14312995A JPH08339344A (ja) | 1995-06-09 | 1995-06-09 | コンピュータシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14312995A JPH08339344A (ja) | 1995-06-09 | 1995-06-09 | コンピュータシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08339344A true JPH08339344A (ja) | 1996-12-24 |
Family
ID=15331598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14312995A Pending JPH08339344A (ja) | 1995-06-09 | 1995-06-09 | コンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08339344A (ja) |
-
1995
- 1995-06-09 JP JP14312995A patent/JPH08339344A/ja active Pending
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