JPH08339344A

JPH08339344A - コンピュータシステム

Info

Publication number: JPH08339344A
Application number: JP14312995A
Authority: JP
Inventors: Takeshi Takamiya; 健高宮; Hiroyuki Sato; 弘行佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-06-09
Filing date: 1995-06-09
Publication date: 1996-12-24

Abstract

(57)【要約】【目的】ＰＣＩ−ＩＳＡブリッジがポジティブに応答す
るＩ／Ｏアドレス範囲の拡張を図る。【構成】ＰＣＩバス２上のアドレスの上位１６ビットが
全て“０”であり、コマンドバイトイネーブルＣ／ＢＥ
（３：０）がＩ／ＯリードまたはＩ／Ｏライトを示す
時、内部デコーダ１５３によってＩＯＣＹＳ＃がアクテ
ィブにされる。ＩＯＣＹＳ＃を受け取った拡張Ｉ／Ｏデ
コーダ１８は、ＩＳＡバス３上のアドレスＳＡ（１５：
０）のデコードを開始し、そのＳＡ（１５：０）の値が
拡張Ｉ／Ｏデバイス８０に割り当てられたアドレス範囲
に属するか否かを調べる。属するならば、ＩＯＳＥＬ＃
が拡張Ｉ／Ｏデコーダ１８によってアクティブにされ
る。このＩＯＳＥＬ＃に応答して、ＰＣＩインタフェー
ス１５２によってＤＥＶＳＥＬ＃がアクティブにされ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータシステム
に関し、特にＰＣＩバスとＩＳＡバスとを繋ぐためのブ
リッジＬＳＩを有し、ＩＳＡバス上に存在するＩ／Ｏお
よびメモリデバイス、およびブリッジＬＳＩ内蔵のＩ／
Ｏデバイスを選択するためのデコーダがブリッジＬＳＩ
に内蔵されているコンピュータシステムに関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
ＳｔａｎｄａｒｄＡｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（ＥｘｔｅｎｄｅｄＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎ
ｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。

【０００３】ＰＣＩバスにおいては、全てのデータ転送
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送速度を実現でき
る。したがって、ＰＣＩバスを採用すると、Ｉ／Ｏデバ
イス間、およびシステムメモリとＩ／Ｏデバイスとの間
のデータ転送などを高速に行うことが可能となり、シス
テム性能を高めることができる。ＰＣＩバスを採用した
パーソナルコンピュータのシステム構成の一例を図１３
に示す。

【０００４】図１３に示されているように、ＣＰＵ６１
とＰＣＩバス６４との間にはホスト−ＰＣＩブリッジＬ
ＳＩ６２が設けられており、これによってＣＰＵ６１の
プロセッサバスとＰＣＩバス６４とが繋がれる。システ
ムメモリ６３はホスト−ＰＣＩブリッジＬＳＩ６２によ
って制御される。ＰＣＩバス６４には、各種ＰＣＩデバ
イス６５が接続されている。これらＰＣＩデバイス６５
の各々は、トランザクションを開始するイニシエータ、
またはそのトランザクションによってアドレス指定され
るターゲットとして動作する。

【０００５】また、ＰＣＩバス６４には、ＰＣＩデバイ
スの１つとして機能するＰＣＩ−ＩＳＡブリッジＬＳＩ
６６も接続されている。このＰＣＩ−ＩＳＡブリッジＬ
ＳＩ６６は、ＰＣＩバス６４とＩＳＡバス６７との間を
繋ぐためのものであり、ここにはＰＣＩバスインタフェ
ース６８、デコーダ６９、第１および第２のＩ／Ｏデバ
イス７０，７１などが内蔵されている。

【０００６】デコーダ６９は、ＰＣＩバス上のアドレス
をデコードし、そのデコード結果に応じてＰＣＩ−ＩＳ
ＡブリッジＬＳＩ６６内蔵のＩ／Ｏデバイス、およびＩ
ＳＡバス６７上のＩ／Ｏおよびメモリデバイスを選択す
る。このデコーダ６９がデコードするアドレス範囲は、
ＰＣＩ−ＩＳＡブリッジＬＳＩ６６の構成、およびこの
ブリッジＬＳＩ６６が搭載されるシステム構成に応じて
予め決定されている。

【０００７】例えば、図１３に示されているように、Ｐ
ＣＩ−ＩＳＡブリッジＬＳＩ６６内部に第１および第２
の２つのＩ／Ｏデバイス７０，７１が内蔵され、ＩＳＡ
バス６７上に第３および第４の２つのＩ／Ｏデバイス７
２，７３、およびメモリ７４が接続されているというシ
ステム構成の場合には、デコーダ６９のハードウェアロ
ジックは、それらＩ／Ｏデバイス７０〜７３それぞれに
割り当てられたＩ／Ｏアドレス範囲と、メモリ７４に割
り当てられたメモリアドレス範囲をデコードできるよう
に構成される。

【０００８】ＰＣＩ−ＩＳＡブリッジＬＳＩ６６は、デ
コーダ６９を利用することによって、ＰＣＩバス６４上
で実行されるトランザクションに対して次のように応答
する。

【０００９】ここでは、ＰＣＩバス６４上でＩ／Ｏアク
セスサイクルが実行される場合を例にとって、ＰＣＩ−
ＩＳＡブリッジＬＳＩ６６のトランザクション応答動作
を説明する。

【００１０】Ｉ／Ｏアクセスのためのトランザクション
を開始するイニシエータ、例えばホスト−ＰＣＩブリッ
ジ６２は、まず、アドレスフェーズの期間においてＰＣ
Ｉバス６４上にＩ／Ｏアドレスを出力する。このＩ／Ｏ
アドレスは、ＰＣＩバス６４上の全てのＰＣＩデバイス
によって監視およびデコードされる。

【００１１】もしＰＣＩバス６４上に出力されたＩ／Ｏ
アドレスの値が、ＰＣＩ−ＩＳＡブリッジＬＳＩ６６内
蔵のＩ／Ｏデバイス７０，７１およびＩＳＡバス６７上
のＩ／Ｏデバイス７２，７３それぞれに割り当てられた
アドレス範囲のいずれかに属するならば、デコーダ６９
はヒット信号（ＨＩＴ）を発生して、ＰＣＩ−ＩＳＡブ
リッジＬＳＩ６６がアドレス指定されたことをＰＣＩバ
スインタフェース６８に通知する。ＰＣＩバスインタフ
ェース６８は、そのヒット信号（ＨＩＴ）に応答してデ
バイスセレクト信号線（ＤＥＶＳＥＬ＃）をアクティブ
にする。

【００１２】ＤＥＶＳＥＬ＃は、ＰＣＩ−ＩＳＡブリッ
ジＬＳＩ６６がＰＣＩバス６４上で実行されたトランザ
クションのターゲットとして選択されたことを、そのト
ランザクションを開始したイニシエータ、例えばホスト
−ＰＣＩブリッジ装置６２などに通知するための信号で
ある。

【００１３】そして、ＰＣＩ−ＩＳＡブリッジＬＳＩ６
６は、デコーダ６９によって選択されたＩ／Ｏデバイス
をアクセスするためのＩ／ＯリードまたはＩ／Ｏライト
サイクルを実行し、これによってＰＣＩバス６４上で発
生したトランザクションは正常に完了される。

【００１４】このように、従来では、ＰＣＩ−ＩＳＡブ
リッジＬＳＩ６６内蔵のＩ／Ｏデバイスや、ＩＳＡバス
６７上のＩ／Ｏおよびメモリデバイスのためのデコード
動作は全て、ＰＣＩ−ＩＳＡブリッジＬＳＩ６６内蔵の
デコーダ６９によって行なわれていた。

【００１５】

【発明が解決しようとする課題】しかし、このような構
成においては、ＰＣＩ−ＩＳＡブリッジＬＳＩ６６がＰ
ＣＩバス上のトランザクションに対してポジティブに応
答するアドレス範囲、つまりＤＥＶＳＥＬ＃をアクテイ
ブにするアドレス範囲はデコーダ６９のハードウェア構
成によって一義的に決定されてしまう。このため、デコ
ーダ６９のハードウェア構成を変更しない限り、ＰＣＩ
−ＩＳＡブリッジＬＳＩ６６がポジティブに応答するア
ドレス範囲を拡張することはできない。

【００１６】したがって、例えば、図１３に斜線で示さ
れているように新たなＩ／Ｏデバイス８０がＩＳＡバス
６７上に追加接続されたシステム構成を持つ機種につい
ては、ＰＣＩ−ＩＳＡブリッジＬＳＩ６６をそのまま使
用することできない。この場合、別のＰＣＩ−ＩＳＡブ
リッジＬＳＩを新たに開発し直すことが必要となる。

【００１７】ＰＣＩ−ＩＳＡブリッジＬＳＩ６６は、Ｐ
ＣＩバスとＩＳＡバス間のプロトコル変換のための機能
や、各種Ｉ／Ｏデバイスの機能などをサポートするため
の非常に複雑なハードウェアを含むものであるので、そ
の開発には多くの時間と労力が必要とされる。

【００１８】したがって、ＰＣＩ−ＩＳＡブリッジＬＳ
Ｉ６６がポジティブに応答できるＩ／Ｏアドレス範囲
は、できるだけ柔軟に拡張できるようにしておくことが
好ましい。

【００１９】ＰＣＩ−ＩＳＡブリッジＬＳＩ６６がポジ
ティブに応答できるＩ／Ｏアドレス範囲を拡張するため
の１つの技術としては、Ｉ／Ｏウインドウが考えられ
る。Ｉ／Ｏウインドウは、拡張Ｉ／Ｏデバイスに割り当
てられるべきアドレス範囲の上限値と下限値をレジスタ
にプログラムしておき、システムからのＩ／Ｏアドレス
値がレジスタにプログラムしたアドレス範囲内に属する
ことを２つのコンパレータによって検出した時に、拡張
Ｉ／Ｏデバイスを選択するものである。

【００２０】しかし、Ｉ／Ｏウインドウを利用したデコ
ードロジックを実現するためには、ウインドウ毎に２つ
のコンパレータが必要になるなどの理由から、非常に多
くのゲート数が必要とされる。例えば、８個のＩ／Ｏウ
インドウを実現するためのロジックを追加すると、４Ｋ
ゲート程度ものゲート数がそれによって使用されること
になる。

【００２１】このため、ＰＣＩ−ＩＳＡブリッジＬＳＩ
６６内に実際に組み込むことができるＩ／Ｏウインドウ
のロジックには制限があり、８個程度のＩ／Ｏウインド
ウに対応するロジックしか実現することはできないのが
普通である。この場合、拡張できるＩ／Ｏアドレス範囲
の数は最大８個となり、それ以上の拡張を行なうことは
できない。

【００２２】この発明はこのような点に鑑みてなされた
もので、簡単な外部回路の追加だけでＰＣＩ−ＩＳＡブ
リッジＬＳＩがポジティブに応答できるアドレス範囲を
拡張できるようにし、様々なシステム構成に柔軟に対応
することが可能なコンピュータシステムを提供すること
を目的とする。

【００２３】

【課題を解決するための手段および作用】この発明によ
るコンピュータシステムは、ＰＣＩバスとＩＳＡバスと
を繋ぐためのブリッジＬＳＩと、このブリッジＬＳＩ内
に設けられ、前記ＩＳＡバス上に存在または前記ブリッ
ジＬＳＩに内蔵されている予め決められた複数のＩ／Ｏ
またはメモリデバイスそれぞれを選択するためのアドレ
スデコードを行なう標準デコーダであって、前記ＰＣＩ
バス上のＩ／ＯまたはメモリアドレスがそれらＩ／Ｏま
たはメモリデバイスのいずれかのアドレス範囲に属する
時にヒット信号を発生する標準デコーダと、前記ブリッ
ジＬＳＩに外部接続され、前記ＩＳＡバス上に拡張接続
される拡張Ｉ／Ｏデバイスを選択するためのＩ／Ｏアド
レスデコードを行なう拡張Ｉ／Ｏデコーダであって、前
記ＰＣＩバス上のＩ／Ｏアドレスが前記拡張Ｉ／Ｏデバ
イスのアドレス範囲に属する時にヒット信号を発生する
拡張Ｉ／Ｏデコーダと、前記ブリッジＬＳＩ内に設けら
れ、前記ＰＣＩバスとのインタフェースを行なうＰＣＩ
インタフェースであって、前記標準デコーダまたは前記
拡張Ｉ／Ｏデコーダからのヒット信号に応答して前記Ｐ
ＣＩバス上に定義されたデバイスセレクト信号線（ＤＥ
ＶＳＥＬ＃）をドライブするＰＣＩインタフェースとを
具備することを特徴とする。

【００２４】このコンピュータシステムにおいては、Ｐ
ＣＩバス上のＩ／Ｏアドレスは、標準デコーダと拡張Ｉ
／Ｏデコーダの双方によってデコードされる。拡張Ｉ／
Ｏデコーダは、ブリッジＬＳＩ外部に設けられた外部ロ
ジックであり、そのアドレスデコード範囲はそれが搭載
されるシステム構成に合わせて設計することができる。
すなわち、拡張Ｉ／Ｏデコーダは、標準デコーダがヒッ
ト信号を発生しないＩ／Ｏアドレス範囲、つまりＩＳＡ
バスに接続された拡張Ｉ／Ｏデバイスに割り当てられた
Ｉ／Ｏアドレス範囲が指定された時にヒット信号を発生
する。標準デコーダと拡張Ｉ／Ｏデコーダのいずれかか
らヒット信号が発生されると、ＰＣＩインタフェースは
デバイスセレクト信号線（ＤＥＶＳＥＬ＃）をドライブ
して、ブリッジＬＳＩがアドレス指定されたことをイニ
シエータに通知する。したがって、ブリッジＬＳＩ自体
を新たに開発することなく、拡張Ｉ／Ｏデコーダを外部
接続するだけで、ブリッジＬＳＩがポジティブに応答で
きるアドレス範囲を拡張できるようになり、様々なシス
テム構成に柔軟に対応することが可能になる。

【００２５】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるコンピ
ュータシステムの構成が示されている。このコンピュー
タシステムは、ノートブックタイプまたはラップトップ
タイプのポータブルパーソナルコンピュータであり、そ
のシステムボード上には３種類のバス、つまりプロセッ
サバス１、内部ＰＣＩバス２、および内部ＩＳＡバス３
が配設されており、またこのポータブルパーソナルコン
ピュータ本体のＤＳコネクタに接続可能なドッキングス
テーション内には、外部ＰＣＩバス４と外部ＩＳＡバス
５が配設されている。

【００２６】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７、拡張Ｉ／Ｏデコーダ１８などが設けられている。
また、ドッキングステーション内には、ＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置２０、ＰＣＩ拡張カードを装着でき
るＰＣＩ拡張スロット４１，４２、ＩＳＡ拡張カードを
装着できるＩＳＡ拡張スロット５１，５２が設けられて
いる。

【００２７】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。

【００２８】システムメモリ１３は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のシンクロナスＤＲＡＭによっ
て構成されている。このシステムメモリ１３は、３２ビ
ット幅または６４ビット幅のデータバスを有する専用の
メモリバスを介してホスト−ＰＣＩブリッジ装置１２に
接続されている。メモリバスのデータバスとしてはプロ
セッサバス１のデータバスを利用することもできる。こ
の場合、メモリバスは、アドレスバスと各種メモリ制御
信号線とから構成される。

【００２９】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、内部ＰＣＩバス２のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、プロセッサバス１と内部ＰＣＩバス２との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ１
３のアクセス制御する機能などを有している。

【００３０】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。内部ＰＣＩ
バス２は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。

【００３１】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、データフェーズ
では８ビット、１６ビット、２４ビットまたは３２ビッ
トのデータが出力される。

【００３２】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。このＰＣＩマスターデバイス１４として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。

【００３３】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、ＢＩＯＳ
ＲＯＭ３１、リアルタイムクロック（ＲＴＣ）３２、キ
ーボードコントローラ（ＫＢＣ）３３、ＨＤＤ３４、Ｉ
／Ｏポートコントローラ３５などが接続されている。

【００３４】内部ＰＣＩ−ＩＳＡブリッジ装置１５に
は、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＰＣＩイン
タフェース（ＰＣＩＩ／Ｆ）１５２、内部デコーダ１
５３、ＩＳＡコントローラ（ＩＳＡＣ）１５４、割り込
みコントローラ（ＰＩＣ）１５５、ＤＭＡコントローラ
（ＤＭＡＣ）１５６、システムタイマ（ＰＩＴ）１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群（ＣＯＮＦＩＧ．ＲＥＧ）１５９などが内蔵
されている。

【００３５】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタ間でＰ
ＣＩバス２の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる内部ＰＣ
Ｉバス２上の信号線（バスリクエスト信号ＲＥＱ＃線、
グラント信号ＧＮＴ＃線）が用いられる。

【００３６】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知する信号である。

【００３７】ＰＣＩバスアービタ（ＰＢＡ）１５１に
は、内部ＰＣＩバス２上の全てのバスリクエスト信号Ｒ
ＥＱ＃線およびグラント信号ＧＮＴ＃線が接続されてお
り、バス使用権の調停はそのＰＣＩバスアービタ（ＰＢ
Ａ）１５１によって集中的に制御される。

【００３８】ＰＣＩインタフェース１５２は、内部ＰＣ
Ｉバス１５２との間でアドレス、データ、コマンド、お
よび各種ステータス信号の授受を行なう。ステータス信
号にはデバイスセレクト信号（ＤＥＶＳＥＬ＃）も含ま
れており、ＰＣＩインタフェース１５２は、内部デコー
ダ１５３からデコーダヒット信号（ＤＥＣＨＩＴ＃）が
発生された時、ＤＥＶＳＥＬ＃をアクティブにして、Ｐ
ＣＩバストランザクションに応答する。

【００３９】ＤＥＶＳＥＬ＃は、ＰＣＩ−ＩＳＡブリッ
ジＬＳＩ１５がＰＣＩバス２上で実行されたトランザク
ションのターゲットとして選択されたことを、そのトラ
ンザクションを開始したイニシエータに通知するための
信号である。ＤＥＣＨＩＴ＃は、内部デコーダ１５３内
蔵のデコードロジック、または拡張Ｉ／Ｏデコーダ１８
からのヒット信号に応答して発生される。

【００４０】内部デコーダ１５３は、ＰＣＩ−ＩＳＡブ
リッジ１５内蔵のデバイス（割り込みコントローラ１５
５、ＤＭＡコントローラ１５６、システムタイマ１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群１５９）、および内部ＩＳＡバス３上のテバ
イス（ＢＩＯＳＲＯＭ３１、リアルタイムクロック３
２、キーボードコントローラ３３、ＨＤＤ３４、Ｉ／Ｏ
ポートコントローラ３５など）それぞれを選択するため
のアドレスデコードを行なう。内部デコーダ１５３によ
ってデコードされるのは、ＰＣＩバス２上に出力される
Ｉ／Ｏアドレス、メモリアドレス、コンフィグレーショ
ンアドレスである。

【００４１】また、内部デコーダ１５３は、ＰＣＩバス
２上に定義されたコマンド／バイトイルーブルＣ／ＢＥ
（３：０）によって指定されるコマンドタイプがＩ／Ｏ
ライトまたはＩ／Ｏリードサイクルであり、且つその時
のＰＣＩバス２上のアドレスＡ（３１：０）の上位ビッ
トＡ（３１：１６）がオール“０”の時、ＰＣＩバス２
上の現在のトランザクションがＩ／ＯライトまたはＩ／
Ｏリードサイクルであると認識して、拡張Ｉ／Ｏデコー
ダ１８を起動させるためのＩ／Ｏサイクル信号ＩＯＣＹ
Ｃ＃を発生する。

【００４２】ＩＳＡコントローラ１５４は、内部ＩＳＡ
バス３上のメモリおよびＩ／ＯをアクセスするためのＩ
ＳＡバスサイクルを実行する。コンフィグレーションレ
ジスタ群１５９は、コンフィグレーションサイクルでリ
ード／ライト可能なレジスタ群であり、ここには内部デ
コーダ１５３および拡張Ｉ／Ｏデコーダ１８などを制御
するための制御情報が例えばシステムパワーオン時にセ
ットされる。

【００４３】拡張Ｉ／Ｏデコーダ１８は、内部ＩＳＡバ
ス３上に接続される拡張Ｉ／Ｏデバイス８０を選択する
ためのものであり、ＩＳＡコントローラ１５４によって
内部ＩＳＡバス３上に出力されるアドレスＳＡ（１５：
０）をデコードする。この拡張Ｉ／Ｏデコーダ１８のデ
コード動作は、Ｉ／Ｏサイクル信号ＩＯＣＹＣ＃に応答
して開始される。アドレスＳＡ（１５：０）の値が拡張
Ｉ／Ｏデバイス８０に割り当てられたアドレス範囲に属
する時、拡張Ｉ／Ｏデコーダ１８は拡張Ｉ／Ｏヒット信
号ＩＯＳＥＬ＃を発生する。

【００４４】拡張Ｉ／Ｏデバイス８０は、例えば、これ
までＰＣＩバス２上に接続されていたＩ／Ｏデバイスを
ＩＳＡバス３上に移設したり、あるいは、これまでＩＳ
Ａ拡張カードとして実現されていたＩ／Ｏデバイスをシ
ステム内部に標準装備する場合などに、システム製造メ
ーカによって内部ＩＳＡバス３上に追加接続されるデバ
イスである。このような拡張Ｉ／Ｏデバイス８０をシス
テムボード上に搭載して内部ＩＳＡバス３に接続する場
合には、その拡張Ｉ／Ｏデバイス８０に割り当てるべき
アドレス範囲を選択するように構成された拡張Ｉ／Ｏデ
コーダ１８も、システム製造時に拡張Ｉ／Ｏデバイス８
０と一緒にシステムボード上に搭載されることになる。

【００４５】したがって、ＰＣＩ−ＩＳＡブリッジＬＳ
Ｉ１５については何等改良を加えることなく、拡張Ｉ／
Ｏデコーダ１８を外部接続するだけで、ブリッジＬＳＩ
１５がＤＥＶＳＥＬ＃を利用してポジティブに応答でき
るアドレス範囲を拡張できるようになり、様々なシステ
ム構成に柔軟に対応することが可能になる。

【００４６】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ドッキングステーションに導出されるＰ
ＣＩバス相当のドッキングバスとを繋ぐブリッジＬＳＩ
である。ＰＣカードコントローラ１７は、ＰＣＩバスマ
スタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕様の
カードスロット６１，６２に装着されるＰＣカードを制
御する。

【００４７】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス（ＰＣＩ
バス相当）と外部ＰＣＩバス４および外部ＩＳＡバス５
とを繋ぐブリッジＬＳＩである。このＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ装置２０は、ＰＣカードコントローラ１７
などと同じくＰＣＩバスマスタの１つである。

【００４８】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌＰＣＩＢｕｓＢｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；ＥｘｔｅｒｎａｌＩＳ
ＡＢｕｓＢｒｉｄｇｅ）２０２、およびローカルバ
スアービタ（ＬＢＡ；ＬｏｃａｌＢｕｓＡｒｂｉｔ
ｅｒ）２０３が設けられている。

【００４９】ＥＰＢＢ２０１は、内部ＰＣＩバス２上で
発生されるメモリサイクルおよびＩ／ＯサイクルをＰＣ
Ｉ−ＤＳブリッジ１６を経由して受け取り、それを外部
ＰＣＩバス４上へ伝える。また、外部ＰＣＩバス４上の
ＰＣＩ拡張カードにバス使用権が与えられた場合は、Ｅ
ＰＢＢ２０１は、外部ＰＣＩバス４上のバストランザク
ションをドッキングバス上に発生させる。

【００５０】ＥＩＢＢ２０２は、内部ＰＣＩバス２上に
発生されるメモリサイクルおよびＩ／ＯサイクルをＰＣ
Ｉ−ＤＳブリッジ１６を経由して受け取り、それをプロ
トコル変換して外部ＩＳＡバス５上へ伝える。また、外
部ＩＳＡバス５上の拡張ＩＳＡマスタカードにバス使用
権が与えられた場合は、ＥＩＢＢ２０２は、外部ＩＳＡ
バス５上のバストランザクションをドッキングバス上に
発生させる。

【００５１】ＬＢＡ２０３は、外部ＰＣＩバス４上のＰ
ＣＩ拡張カードからのバス使用要求と、外部ＩＳＡバス
５上のＩＳＡ拡張カードからのバス使用要求とを調停す
る。次に、図２を参照して、内部デコーダ１５３の具体
的な構成を説明する。

【００５２】内部デコーダ１５３は、上位アドレスデコ
ーダ３０１、バンクデコーダ３０２、ＰＣＩコマンドデ
コーダ３０３、ＷＩＮＤＯＷコンパレータ３０４、およ
びＤＥＣＨＩＴ＃発生回路３０５を備えている。

【００５３】上位アドレスデコーダ３０１は、内部ＰＣ
Ｉバス２上のアドレスＡ（３１：０）の上位アドレスＡ
（３１：１６）をデコードし、その上位アドレスＡ（３
１：１６）の１６ビット全てが“０”か否かを検出す
る。Ａ（３１：１６）が全て“０”の時、上位アドレス
デコーダ３０１は、そのことをバンクデコーダ３０２に
通知する。

【００５４】バンクデコーダ３０２は、コンフィグレー
ションレジスタ群１５９に格納されたマッピング情報
（Ｉ／Ｏマップ、メモリマップ、コンフィグレーション
マップ情報）に従って、ＰＣＩ−ＩＳＡブリッジ１５内
蔵または内部ＩＳＡバス３上のデバイスに割り当てられ
たメモリ、Ｉ／Ｏ、コンフィグレーションレジスタを選
択するためのデコード動作を行う。

【００５５】バンクデコーダ３０２に設けられたＩ／Ｏ
デコード回路は、ＰＣＩコマンドデコーダ３０３から現
在のトランザクションのコマンドタイプがＩ／Ｏリード
またはＩ／Ｏライトサイクルであることが通知され、且
つ上位アドレスデコーダ３０１によってＡ（３１：１
６）が全て“０”であることが通知された時に動作開始
され、内部ＰＣＩバス２上のアドレスＡ（３１：０）の
下位アドレスＡ（１５：０）をデコードする。そして、
そのデコード結果とＩ／Ｏマップ情報に従って、６１本
のバンクヒット信号（ＢＡＮＫ０−ＨＩＴ〜ＢＡＮＫ０
−ＨＩＴ６０）の１つをアクティブにする。

【００５６】すなわち、このシステムでは、６４Ｋバイ
トのＩ／Ｏアドレス空間にＢＡＮＫ０〜ＢＡＮＫ６０の
６１個のバンクが配置されており、バンク毎に異なるＩ
／Ｏアドレス範囲が割り当てられている。バンクデコー
ダ３０２のＩ／Ｏデコード回路は、アドレスＡ（１５：
０）によって指定されるアドレス値が属するバンクに対
応したバンクヒット信号をアクティブにする。各バンク
に割り当てられるＩ／Ｏアドレス範囲は、Ｉ／Ｏマップ
情報によって規定されている。Ｉ／Ｏマップの一例を図
３に示す。

【００５７】図３のＩ／Ｏマップにおいては、Ｉ／Ｏア
ドレス００００Ｈから００ＦＦＨまでのＰＣ／ＡＴ互換
の標準Ｉ／Ｏアドレス空間にはバンク０〜バンク１７の
１８個のバンクが配置され、バンク毎にＩ／Ｏポートの
機能（ＤＭＡＣ、ＰＩＣ、等）が規定されている。ま
た、幾つかのバンクは未使用（ＮＯＰ）である。同様
に、Ｉ／Ｏアドレス０１００ＨからＦＦＦＦＨまでの拡
張用のＩ／Ｏアドレス空間にもバンク１８〜バンク６９
の３９個のバンクが配置され、バンク毎にＩ／Ｏポート
の機能が規定されている。斜線部分は未使用のＩ／Ｏア
ドレス範囲である。

【００５８】バンクデコーダ３０２のＩ／Ｏデコード回
路から出力される各バンクヒット信号は、それに対応す
るバンクに配置されたＩ／Ｏデバイスを選択するための
チップセレクト信号等として利用される。

【００５９】また、バンクデコーダ３０２のＩ／Ｏデコ
ード回路は、指定されたコマンドタイプがＩ／Ｏリード
またはＩ／Ｏライトサイクルであり、且つＡ（３１：１
６）が全て“０”である時には、バンクヒットするか否
かにかかわらず、拡張Ｉ／Ｏデコーダ１８にデコード動
作を実行させるためにＩＯＣＹＣ＃をアクティブにす
る。

【００６０】バンクデコーダ３０２には、メモリデコー
ド回路およびコンフィグデコード回路も設けられてお
り、それらデコード回路もそれぞれメモリマップ情報、
およびせコンフィグレーションマップ情報に従って、メ
モリおよびコンフィグレーションレジスタ群を選択する
ためのデコード動作を行う。メモリデコード回路は、Ｐ
ＣＩコマンドデコーダ３０３から現在のトランザクショ
ンのコマンドタイプがメモリリードまたはメモリライト
サイクルであることが通知された時に動作し、またコン
フィグデコード回路は現在のトランザクションのコマン
ドタイプがコンフィグレーションリードまたはコンフィ
グレーションライトサイクルであることが通知された時
に動作する。

【００６１】さらに、バンクデコーダ３０２による各バ
ンクの選択動作は、コンフィグレーションレジスタ群１
５９に格納されたデコードコントロール情報によっても
制御される。このデコードコントロール情報は、前述の
バンク毎にリードアクセスの許可／禁止、ライトアクセ
スの許可／禁止などを指定する。これにより、書き込み
保護の設定などをプログラマブルに行うことが可能とな
る。

【００６２】ＰＣＩコマンドデコーダ３０３は、アドレ
スフェースずの期間にＰＣＩバス２に出力されるコマン
ド／バイトイネーブルＣ／ＢＥ（３：０）をデコードし
て、現在のトランザクションのコマンドタイプ（Ｉ／Ｏ
アクセス、メモリアクセス、コンフィグアクセスなど）
を調べ、それをバンクデコーダ３０２に通知する。

【００６３】コマンド／バイトイネーブルＣ／ＢＥ
（３：０）とコマンドタイプとの関係は、次の通りであ
る。Ｃ／ＢＥ（３：０）コマンドタイプ００１０Ｉ／Ｏリード００１１Ｉ／Ｏライト０１１０メモリリード０１１１メモリリード１０１０コンフィグレーションリード１０１１コンフィグレーションライトウインドウコンパレータ３０４は、ＰＣＩ−ＩＳＡブリ
ッジＬＳＩ１５がポジティブに応答するＩ／Ｏアドレス
範囲またはメモリアドレス範囲を拡張するために設けら
れた一種の拡張デコーダであり、Ｉ／Ｏマップ情報およ
びメモリマップ情報で予め割り当てられたＩ／Ｏおよび
メモリデバイス以外の他のＩ／Ｏまたはメモリデバイス
を選択するためのデコード動作を行う。

【００６４】このウインドウコンパレータ３０４は、８
個のＩ／Ｏウインドウまたはメモリウインドウをサポー
トしており、コンフィグレーションレジスタ群１５９の
中にはウインドウアドレスがそれぞれプログラムされる
８個のウインドウコントロールレジスタが設けられてい
る。ウインドウアドレスは、Ｉ／Ｏウインドウまたはメ
モリウインドウに割り当てるＩ／Ｏアドレス範囲または
メモリアドレス範囲を示すものであり、そのアドレス範
囲の上限を示す上限アドレス値と下限を示す下限アドレ
ス値とから構成される。

【００６５】ウインドウコンパレータ３０４には、１個
のＩ／Ｏまたはメモリウインドウ毎に２つのコンパレー
タが用意されている。一方のコンパレータはＰＣＩバス
２上のアドレス値と上限アドレス値とを比較し、他方の
コンパレータはＰＣＩバス２上のアドレス値と下限アド
レス値とを比較する。

【００６６】これらコンパレータそれぞれの大小比較の
結果により、ウインドウ毎にヒット／ミスが検出され
る。例えば、Ｉ／Ｏウインドウのヒット／ミスを検出す
るためのコンパレータは、指定されたコマンドタイプが
Ｉ／ＯリードまたはＩ／Ｏライトサイクルであり、且つ
Ａ（３１：１６）が全て“０”である時に動作し、また
メモリウインドウのヒット／ミスを検出するためのコン
パレータは、指定されたコマンドタイプがメモリリード
またはメモリライトサイクルの時に動作する。

【００６７】いずれかのウインドウがヒットすると、ウ
インドウコンパレータ３０４はウインドウヒット信号Ｗ
ＩＮＤＯＷ−ＨＩＴをアクティブにする。また、各ウイ
ンドウは、コンフィグレーションレジスタ１５９にプロ
グラムされるＩ／Ｏ・メモリ選択情報によってＩ／Ｏウ
インドウとして使用するか、メモリウインドウとして使
用するかが決定される。

【００６８】ＤＥＣＨＩＴ＃発生回路３０５は、バンク
ヒット信号（ＢＡＮＫ０−ＨＩＴ〜ＢＡＮＫ０−ＨＩＴ
６０）、ウインドウヒット信号ＷＩＮＤＯＷ−ＨＩＴ、
および拡張Ｉ／Ｏヒット信号ＩＯＳＥＬ＃のいずれかが
アクティブにされた時、デコーダヒット信号（ＤＥＣＨ
ＩＴ＃）を発生する。このデコーダヒット信号（ＤＥＣ
ＨＩＴ＃）は、ＰＣＩインタフェース１５２、およびＩ
ＳＡコントローラ１５４に送られる。

【００６９】ＰＣＩインタフェース１５２は、デコーダ
ヒット信号（ＤＥＣＨＩＴ＃）に応答して、ＤＥＶＳＥ
Ｌ＃を発生する。この場合、ＤＥＶＳＥＬ＃の発生タイ
ミング、つまりトランザクションに対する応答速度（フ
ォースト、ミディアム、スロー）は、２ビットのデコー
ダタイミング信号ＤＥＣによって決定される。

【００７０】通常は、セレクタ３０６によってデフォル
トのデコーダタイミング信号が選択されるが、拡張Ｉ／
Ｏデコーダ１８から拡張Ｉ／Ｏヒット信号ＩＯＳＥＬ＃
が発生された時は、ＤＥＶＳＥＬコントロールレジスタ
のビット７，６にプログラムされた拡張Ｉ／Ｏ用のデコ
ーダタイミング信号が選択される。これにより、拡張Ｉ
／Ｏデコーダ１８のデコード動作速度に応じて、ＤＥＶ
ＳＥＬ＃の発生タイミングをプログラマブルに設定する
ことができる。

【００７１】ＩＳＡコントローラ１５４は、ＩＳＡサイ
クルスタート回路４０１、シーケンサ４０２、アドレス
変換回路４０３を含んでいる。ＩＳＡサイクルスタート
回路４０１は、デコーダヒット信号（ＤＥＣＨＩＴ＃）
に応答して、ＩＳＡサイクルの開始をシーケンサ４０２
に指示する。シーケンサ４０２は、ＩＳＡサイクルを実
行するためのタイミング制御を行うためのものであり、
ＩＳＡコマンド（ＩＯリード／ライト、メモリリード／
ライト信号など）をＩＳＡバス３上に出力する。アドレ
ス変換回路４０３は、バイトイネーブル信号ＢＥ（３：
０）の値に従って、ＰＣＩバス上のアドレスＡ（３１：
０）をＩＳＡバス３上のアドレスＳＡ（１５：０）に変
換する。このアドレス変換回路４０３のアドレス変換動
作は、デコーダヒット信号（ＤＥＣＨＩＴ＃）の発生の
有無に関係なく、常に行われる。

【００７２】例えば、ＩＳＡバス３上の８ビットＩ／Ｏ
デバイスに対してワード（２バイト）アクセスを行う場
合には、ＩＳＡサイクルが２回連続して行われる。この
ため、１回目のＩＳＡサイクルにおいてはアドレスＡ
（３１：０）の下位１６ビットがアドレスＳＡ（１５：
０）としてそのまま出力されるが、２回目のＩＳＡサイ
クルにおいては前回のアドレスＳＡ（１５：０）の値を
＋１カウントアップした値がアドレスＳＡ（１５：０）
として出力される。

【００７３】次に、図４のタイミングチャートを参照し
て、図１の拡張Ｉ／Ｏデバイス８０をリードする場合の
デコード動作を説明する。図４において、ＰＣＩＣＬ
Ｋ、およびＦＲＡＭＥ＃はそれぞれＰＣＩバスクロック
およびサイクルフレーム信号である。サイクルフレーム
信号ＦＲＡＭＥ＃はイニシエータによってドライブされ
る信号であり、トランザクションの開始および期間を示
すためにアクティブにされる。また、ＦＲＡＭＥ＃は、
最終データフェーズの開始を通知するためにイニシエー
タによってインアクティブにされる。図４のタイミング
チャートでは、信号遅延を考慮してＦＲＡＭＥ＃がアク
ティブにされるタイミングはやや遅れて、記述されてい
る。また、図４において、ＬＡ（３１：０）、およびＬ
ＢＥ（３：０）は、ＰＣＩ−ＩＳＡブリッジＬＳＩ１５
内でラッチされたＰＣＩバス２上のアドレスＡ（３１：
０）、およびＣ／ＢＥ（３：０）である。

【００７４】アドレスフェーズにおいては、イニシエー
タは、ＰＣＩバス２上のＦＲＡＭＥ＃をアクティブにす
ると共に、ＰＣＩバス２のアドレス／データバスＡＤ上
にアドレスＡ（３１：０）を出力し、またＰＣＩバス２
上のコマンドバイトイネーブルラインＣ／ＢＥ（３：
０）をドライブして転送タイプを指示する。

【００７５】アドレスＡ（３１：０）はラッチされた
後、その上位１６ビットが上位アドレスデコーダ３０１
に送られ、下位１６ビットがバンクデコーダ３０２およ
び拡張Ｉ／Ｏデコーダ１８に送られる。また、Ｃ／ＢＥ
（３：０）もラッチされた後、ＰＣＩコマンドデコーダ
３０３に送られる。

【００７６】拡張Ｉ／Ｏデコーダ８０に対するアクセス
の場合、アドレスＡ（３１：０）の上位１６ビットは全
て“０”であり、またＣ／ＢＥ（３：０）はＩ／Ｏリー
ドまたはＩ／Ｏライトを示す。従って、上位アドレスデ
コーダ３０１およびＰＣＩコマンドデコーダ３０３のデ
コード動作が完了した時、バンクデコーダ３０２によっ
てＩＯＣＹＳ＃がアクティブにされる。このＩＯＣＹＳ
＃は、拡張Ｉ／Ｏデコーダ１８にデコード動作を開始さ
せる。

【００７７】ＩＯＣＹＳ＃を受け取った拡張Ｉ／Ｏデコ
ーダ１８は、ＳＡ（１５：０）をデコードし、そのＳＡ
（１５：０）の値が拡張Ｉ／Ｏデバイス８０に割り当て
られたアドレス範囲に属するか否かを調べる。属するな
らば、ＩＯＳＥＬ＃が拡張Ｉ／Ｏデコーダ１８によって
アクティブにされる。このＩＯＳＥＬ＃は、そのままＤ
ＥＣＨＩＴ＃としてＤＥＣＨＩＴ＃発生回路３０５から
出力される。

【００７８】このＤＥＣＨＩＴ＃に応答して、ＰＣＩイ
ンタフェース１５２は、デコーダタイミング信号ＤＥＣ
によって決定されるタイミングでＤＥＶＳＥＬ＃をアク
ティブにする。図４のＤＥＶＳＥＬ＃発生タイミング
は、ＤＥＶＳＥＬコントロールレジスタのビット７，６
によってＤＥＣ＝“スロー”に設定されている場合に相
当している。

【００７９】また、ＩＳＡコントローラ１５４によって
ＩＳＡリードサイクルも開始され、シーケンサ４０２か
らはＩ／Ｏリード信号が出力される。拡張Ｉ／Ｏデバイ
ス８０は、Ｉ／Ｏリード信号に応答してＳＡ（１５：
０）をデコードし、そのＳＡ（１５：０）の値で指定さ
れるＩ／Ｏポートからデータを読み出す。

【００８０】次に、ＤＥＶＳＥＬコントロールレジスタ
に設定される情報の具体的な内容について説明する。図
５に示されているように、ＤＥＶＳＥＬコントロールレ
ジスタのｂｉｔ７，ｂｉｔ６にはＤＥＶＳＥＬ＃速度を
指定するための情報（ＤＥＶＳＥＬＳＰＥＥＤ）がプ
ログラムされる。これらｂｉｔ７，ｂｉｔ６の２ビット
の値とＤＥＶＳＥＬ＃速度との関係は図６の通りであ
る。

【００８１】拡張Ｉ／Ｏデコーダ１８のデコード動作速
度が高速である場合には、ＤＥＶＳＥＬＳＰＥＥＤを
ファースト、またはミディアムに設定することが可能で
ある。ＤＥＶＳＥＬＳＰＥＥＤをミディアムに設定し
た場合のデコード動作タイミングは、図７の通りであ
る。

【００８２】また、図５のＤＥＶＳＥＬコントロールレ
ジスタのｂｉｔ３には、拡張Ｉ／Ｏデバイスのためのデ
コード動作の有効／無効を示す情報（ＥＸＩＯＥＮ）が
プログマムされる。ＥＸＩＯＥＮ＝“０”はデコード動
作の無効（ディスエーブル）を示し、ＥＸＩＯＥＮ＝
“１”はデコード動作の有効（イネーブル）を示す。シ
ステムがパワーオンされた時、ＥＸＩＯＥＮは“０”に
初期設定される。

【００８３】バンクデコーダ３０２は、ＥＸＩＯＥＮ＝
“０”ならばＩＯＣＹＣ＃の発生を禁止し、ＥＸＩＯＥ
Ｎ＝“１”ならばＩＯＣＹＣ＃の発生を許可する。従っ
て、ＩＯＣＹＣ＃がアクティブにされる条件、つまり拡
張Ｉ／Ｏデコーダ１８の動作開始条件は、ＰＣＩのＩ／ＯサイクルＡ（３１：１６）＝オールゼロＥＸＩＯＥＮ＝“１” となる。

【００８４】ＤＥＶＳＥＬコントロールレジスタのｂｉ
ｔ１には、拡張ＢＩＯＳのためのデコード動作の有効／
無効を示す情報（ＥＸＢＩＯＳ）がプログマムされる。
ＥＸＢＩＯＳは、メモリアドレス空間に割り当てられて
いる拡張ＢＩＯＳ領域（０００Ｅ００００Ｈ〜０００Ｅ
ＦＦＦＦＨ）へのアクセスに応答する（ＤＥＶＳＥＬ＃
を出力する）か否かを指定する情報である。ＥＸＢＩＯ
Ｓ＝“０”は応答しない（ディスエーブル）を示し、Ｅ
ＸＢＩＯＳ＝“１”は応答する（イネーブル）を示す。
システムがパワーオンされた時、ＥＸＢＩＯＳは“０”
に初期設定される。

【００８５】ＤＥＶＳＥＬコントロールレジスタのｂｉ
ｔ０には、サブトラクティブデコードの有効／無効を指
定する情報（ＳＤＥＮＡＢＬＥ）がプログラムされる。
ＳＤＥＮＡＢＬＥ＝“１”は有効（イネーブル）を示
し、ＳＤＥＮＡＢＬＥ＝“０”は無効（ディスエーブ
ル）を示す。システムがパワーオンされた時、ＳＤＥＮ
ＡＢＬＥは“０”に初期設定される。

【００８６】ＳＤＥＮＡＢＬＥ＝“１”の場合、もしト
ランザクションが開始されてから４ＰＣＩクロックの期
間内に他のデバイスによってＤＥＶＳＥＬ＃がアクティ
ブにされないならば、ブリッジＬＳＩ１５はＰＣＩイン
タフェース１５２を利用してＤＥＶＳＥＬ＃をアクティ
ブにし、そのトランザクションをＩＳＡサイクルに変換
してＩＳＡバス３上に送る。

【００８７】次に、図８を参照して、図２のバンクデコ
ーダ３０１を制御するためのデコードコントロール情報
の詳細を説明する。デコードコントロール情報は、コン
フィグレーションレジスタ１５９に設けられたデコード
コントロールレジスタにプログラムされる。デコードコ
ントロールレジスタは４ビット毎にバンクに割れられて
おり、それぞれのビットが外部ＩＳＡ・内部ＩＳＡデバ
イスへのリードライトを“１”のとき有効とし、“０”
のとき無効とする。

【００８８】すなわち、各バンクを制御する４ビットの
デコードコントロール情報は、ＥＸＴＥＲＮＡＬＩＳ
ＡＷＲＩＴＥ、ＥＸＴＥＲＮＡＬＩＳＡＲＥＡ
Ｄ、ＩＮＴＥＲＮＡＬＩＳＡＷＲＩＴＥ、ＩＮＴＥ
ＲＮＡＬＩＳＡＲＥＡＤから構成されている。

【００８９】ＥＸＴＥＲＮＡＬＩＳＡＷＲＩＴＥ
は、ブリッジＬＳＩ１５外部、つまり内部ＩＳＡバス３
上のデバイスに対するライトアクセスを“１”のとき有
効にし、“０”のときに無効にする。ＥＸＴＥＲＮＡＬ
ＩＳＡＲＥＡＤは、ブリッジＬＳＩ１５外部、つま
り内部ＩＳＡバス３上のデバイスに対するリードアクセ
スを“１”のとき有効にし、“０”のときに無効にす
る。

【００９０】ＩＮＴＥＲＮＡＬＩＳＡＷＲＩＴＥ
は、ブリッジＬＳＩ１５内部のデバイスに対するライト
アクセスを“１”のとき有効にし、“０”のときに無効
にする。ＩＮＴＥＲＮＡＬＩＳＡＲＥＡＤは、ブリ
ッジＬＳＩ１５内部のデバイスに対するリードアクセス
を“１”のとき有効にし、“０”のときに無効にする。

【００９１】バンクデコーダ３０２は、アドレスがヒッ
トしたバンクのデコードコントロール情報を参照して、
バンクヒット信号の発生を制御する。例えば、デコード
コントロール情報によってバンク０のＩＮＴＥＲＮＡＬ
ＩＳＡＲＥＡＤだけが許可されている場合には、Ｐ
ＣＩバス２のトランザクションでバンク０に対するＩ／
Ｏライトサイクルが指定されても、バンク０に対応する
バンクヒット信号ＢＡＮＫ０−ＨＩＴは発生されず、そ
のライトアクセスは行われない。

【００９２】また、ＩＮＴＥＲＮＡＬＩＳＡＲＥＡ
ＤとＥＸＴＥＲＮＡＬＩＳＡＲＥＡＤが共に“１”
にセットされている場合には、該当するデバイスがブリ
ッジＬＳＩ１５内部にあればそれがアクセスされ、なけ
ればＮＯＰ動作が行われる。ＩＮＴＥＲＮＡＬＩＳＡ
ＷＲＩＴＥとＥＸＴＥＲＮＡＬＩＳＡＷＲＩＴＥ
が共に“１”にセットされた場合も同様である。

【００９３】さらに、図９に示されているように、ある
バンク（Ｘ）についてＥＸＴＥＲＮＡＬＩＳＡＷＲ
ＩＴＥとＩＮＴＥＲＮＡＬＩＳＡＲＥＡＤを“１”
にしておけば、バンク（Ｘ）に対するライトサイクルで
は内部ＩＳＡバス３上のデバイスに対するライトアクセ
スを行い、そのバンク（Ｘ）に対するリードサイクルで
はブリッジＬＳＩ１５内部のデバイスに対するリードア
クセスを行うといった運用もできる。

【００９４】図１０には、前述したウインドウコントロ
ールレジスタの具体的な構成の一例が示されている。ウ
インドウコントロールレジスタには、Ｉ／Ｏまたはメモ
リアドレス空間に配置するウインドウの上限アドレス値
（Ｕｐｐｅｒ）と下限アドレス値（Ｕｐｐｅｒ）がセッ
トされる。上限アドレス値（Ｕｐｐｅｒ）はウインドウ
の開始アドレスを示し、下限アドレス値（Ｕｐｐｅｒ）
はそのウインドウの最終アドレス値を示す。

【００９５】コンフィグレーションレジスタ群１５９に
は、図１０のようなウインドウコントロールレジスタが
８個存在する。これら各ウインドウコントロールレジス
タは、Ｉ／Ｏウインドウとメモリウインドウの制御に共
用される。

【００９６】すなわち、コンフィグレーションレジスタ
群１５９には図１１のようなＩ／Ｏ・メモリ選択レジス
タが設けられており、そのＩ／Ｏ・メモリ選択レジスタ
にセットされる８ビットによって８個のウインドウコン
トロールレジスタそれぞれをＩ／Ｏウインドウとメモリ
ウインドウのどちらに使用するかが指定される。

【００９７】Ｉ／Ｏ・メモリ選択レジスタにセットされ
る８ビットの情報は、ＷＩＮＤＯＷ０Ｉ／Ｏ・メモリ
ＳＥＬＥＣＴ〜ＷＩＮＤＯＷ７Ｉ／Ｏ・メモリＳＥＬ
ＥＣＴから構成される。ＷＩＮＤＯＷ０Ｉ／Ｏ・メモ
リＳＥＬＥＣＴは、ウインドウ０に対応するウインドウ
コントロールレジスタをＩ／Ｏウインドウとメモリウイ
ンドウのどちらで使用するかを示すものであり、“１”
のときメモリウインドウ、“０”のときＩ／Ｏウインド
ウを示す。

【００９８】ウインドウコンパレータ３０４は、Ｉ／Ｏ
・メモリ選択レジスタにセットされた８ビット情報に従
ってＰＣＩバス２上のＩ／Ｏまたはメモリアドレスと比
較するウインドウコントロールレジスタを決定し、Ｉ／
ＯアクセスサイクルではＩ／Ｏウインドウ用に使用され
ているウインドウコントロールレジスタのウインドウア
ドレスを使用し、メモリアクセスサイクルではメモリウ
インドウ用に使用されているウインドウコントロールレ
ジスタのウインドウアドレスを使用する。これにより、
図１２に示されているように、ウインドウコントロール
レジスタの一部をＩ／Ｏウインドウのアクセスに使用
し、他の一部をメモリウインドウのアクセスに使用する
といった運用が可能となり、８個のウインドウコントロ
ールレジスタで最大８個のＩ／Ｏウインドウまたはメモ
リウインドウを実現することが可能になる。

【００９９】

【発明の効果】以上説明したように、この発明によれ
ば、ＰＣＩ−ＩＳＡブリッジＬＳＩ自体を新たに開発す
ることなく、拡張Ｉ／Ｏデコーダを外部接続するだけ
で、そのブリッジＬＳＩがポジティブに応答できるアド
レス範囲を拡張できるようになり、様々なシステム構成
に柔軟に対応することが可能になる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るコンピュータシステ
ム全体の構成を示すブロック図。

【図２】同実施例のコンピュータシステムのＰＣＩ−Ｉ
ＳＡブリッジ内に設けられたデコーダの具体的な構成の
一例を示す図。

【図３】同実施例のシステムで使用されるＩ／Ｏマップ
の一例を示す図。

【図４】同実施例のシステムに設けられた拡張Ｉ／Ｏデ
コーダを利用して行われるポジティブアドレスデコード
動作を説明するタイミングチャート。

【図５】同実施例のシステムに設けられたＤＥＶＳＥＬ
コントロールレジスタのデータ内容の一例を示す図。

【図６】図５のＤＥＶＳＥＬコントロールレジスタのｂ
ｉｔ７，ｂｉｔ６にセットされる２ビットの値とＤＥＶ
ＳＥＬ＃応答速度との関係を示す図。

【図７】図５のＤＥＶＳＥＬコントロールレジスタのｂ
ｉｔ７，ｂｉｔ６によってＤＥＶＳＥＬ＃応答速度をミ
ディアムに設定した場合におけるポジティブアドレスデ
コード動作を説明するタイミングチャート。

【図８】同実施例のシステムに設けられたデコードコン
トロールレジスタのデータ内容の一例を示す図。

【図９】図８のデコードコントロールレジスタを利用し
たアクセス制御形態の一例を説明するための図。

【図１０】同実施例のシステムに設けられたウインドウ
コントロールレジスタのデータ内容の一例を示す図。

【図１１】同実施例のシステムに設けられたＩ／Ｏ・メ
モリ選択レジスタのデータ内容の一例を示す図。

【図１２】図１０のウインドウコントロールレジスタを
利用したウインドウアクセス形態の一例を説明するため
の図。

【図１３】従来のＰＣＩシステムにおけるＰＣＩ−ＩＳ
Ａブリッジの構成を説明するための図。

【符号の説明】

２…ＰＣＩバス、３…内部ＩＳＡバス、１１…ＣＰＵ、
１５…ＰＣＩ−ＩＳＡブリッジＬＳＩ、１８…拡張Ｉ／
Ｏデコーダ、１５２…ＰＣＩインタフェース、１５３…
内部デコーダ、１５４…ＩＳＡコントローラ、１５９…
コンフィグレーションレジスタ群、３０１…上位アドレ
スデコーダ、３０２…バンクデコーダ、３０３…ＰＣＩ
コマンドデコーダ、３０４…ＷＩＮＤＯＷコンパレー
タ、３０５…ＤＥＣＨＩＴ＃発生回路３０５。

Claims

【特許請求の範囲】

【請求項１】ＰＣＩバスとＩＳＡバスとを繋ぐための
ブリッジＬＳＩと、このブリッジＬＳＩ内に設けられ、前記ＩＳＡバス上に
存在または前記ブリッジＬＳＩに内蔵されている予め決
められた複数のＩ／Ｏまたはメモリデバイスそれぞれを
選択するためのアドレスデコードを行なう標準デコーダ
であって、前記ＰＣＩバス上のＩ／Ｏまたはメモリアド
レスがそれらＩ／Ｏまたはメモリデバイスのいずれかの
アドレス範囲に属する時にヒット信号を発生する標準デ
コーダと、前記ブリッジＬＳＩに外部接続され、前記ＩＳＡバス上
に拡張接続される拡張Ｉ／Ｏデバイスを選択するための
Ｉ／Ｏアドレスデコードを行なう拡張Ｉ／Ｏデコーダで
あって、前記ＰＣＩバス上のＩ／Ｏアドレスが前記拡張
Ｉ／Ｏデバイスのアドレス範囲に属する時にヒット信号
を発生する拡張Ｉ／Ｏデコーダと、前記ブリッジＬＳＩ内に設けられ、前記ＰＣＩバスとの
インタフェースを行なうＰＣＩインタフェースであっ
て、前記標準デコーダまたは前記拡張Ｉ／Ｏデコーダか
らのヒット信号に応答して前記ＰＣＩバス上に定義され
たデバイスセレクト信号線（ＤＥＶＳＥＬ＃）をドライ
ブするＰＣＩインタフェースとを具備することを特徴と
するコンピュータシステム。
【請求項２】前記ブリッジＬＳＩ内に設けられ、前記
ＰＣＩバス上で実行されるトランザクションがＩ／Ｏア
クセスサイクルの時、それを前記拡張Ｉ／Ｏデコーダに
通知するためのＩ／Ｏサイクル信号を発生する手段をさ
らに具備し、前記拡張Ｉ／Ｏデコーダは、前記Ｉ／Ｏサイクル信号に
応答して、前記ブリッジＬＳＩから前記ＩＳＡバス上に
出力されるＩ／Ｏアドレスのデコード動作を開始するこ
とを特徴とする請求項１記載のコンピュータシステム。
【請求項３】プログラム可能に構成され、所定のＩ／
Ｏまたはメモリアドレス範囲を示すウインドウアドレス
がセットされるウインドウ制御レジスタをさらに具備
し、前記標準デコーダは、前記ＩＳＡバス上に存在または前記ブリッジＬＳＩに内
蔵されているＩ／Ｏおよびメモリデバイスそれぞれが予
め割り当てられているＩ／Ｏアドレスマップおよびメモ
リアドレスマップに従って、それらＩ／Ｏおよびメモリ
デバイスを選択するためのアドレスデコード動作を行な
うアドレスデコーダと、前記ウインドウ制御レジスタにセットされたウインドウ
アドレスの値と前記ＰＣＩバス上のＩ／Ｏまたはメモリ
アドレスとを比較し、その比較結果に従って、前記Ｉ／
Ｏアドレスマップおよびメモリアドレスマップに割り当
てられたＩ／Ｏおよびメモリデバイス以外の他のＩ／Ｏ
またはメモリデバイスを選択するウインドウコンパレー
タとを具備することを特徴とする請求項１記載のコンピ
ュータシステム。
【請求項４】プログラム可能に構成され、前記拡張Ｉ
／Ｏデバイスのためのデコード動作の有効／無効を示す
拡張デコード制御情報がセットされる拡張デコード制御
レジスタと、前記拡張デコード制御情報が前記拡張Ｉ／Ｏデバイスの
ためのデコード動作の無効を示す時、前記拡張Ｉ／Ｏデ
コーダを動作禁止する手段とをさらに具備することを特
徴とする請求項１記載のコンピュータシステム。
【請求項５】プログラム可能に構成され、前記拡張Ｉ
／Ｏデバイスがアドレス指定された時に前記デバイスセ
レクト信号線（ＤＥＶＳＥＬ＃）をドライブするタイミ
ングを指示する応答速度制御情報がセットされるデバイ
スセレクト制御レジスタをさらに具備し、前記ＰＣＩインタフェースは、前記拡張Ｉ／Ｏデコーダからヒット信号が出力された
時、前記応答速度制御情報によって指定されたタイミン
グで前記デバイスセレクト信号線（ＤＥＶＳＥＬ＃）を
ドライブするように構成されていることを特徴とする請
求項１記載のコンピュータシステム。
【請求項６】プログラム可能に構成され、Ｉ／Ｏアド
レス空間またはメモリアドレス空間を構成する複数のバ
ンクの各々についてそのバンクに対するリードアクセス
の許可／禁止を示すリード制御情報とライトアクセスの
許可／禁止を示すライト制御情報がセットされるデコー
ド制御レジスタをさらに具備し、前記アドレスデコーダは、前記リード制御情報およびライト制御情報に従って、前
記ＰＣＩバス上のアドレスによってアドレス指定された
バンクに割り当てられているＩ／Ｏデバイスまたはメモ
リデバイスを選択するか否かを決定することを特徴とす
る請求項３記載のコンピュータシステム。
【請求項７】プログラム可能に構成され、所定のＩ／
Ｏまたはメモリアドレス範囲を示すウインドウアドレス
がそれぞれセットされる複数のウインドウ制御レジスタ
と、プログラム可能に構成され、これらウインドウ制御レジ
スタにセットされるウインドウアドレスがＩ／Ｏまたは
メモリアドレス範囲のどちらを示すかをウインドウ制御
レジスタ毎に指定する選択情報がセットされる選択情報
レジスタとをさらに具備し、前記ウインドウコンパレータは、前記選択情報に従って前記ＰＣＩバス上のＩ／Ｏまたは
メモリアドレスと比較するウインドウ制御レジスタを決
定し、Ｉ／ＯアクセスサイクルではＩ／Ｏアドレス範囲
がセットされているウインドウ制御レジスタのウインド
ウアドレスを使用し、メモリアクセスサイクルではメモ
リアドレス範囲がセットされているウインドウ制御レジ
スタのウインドウアドレスを使用するように構成されて
いることを特徴とする請求項３記載のコンピュータシス
テム。
【請求項８】ＰＣＩバスとＩＳＡバスとを繋ぐための
ブリッジＬＳＩと、このブリッジＬＳＩ内に設けられ、前記ＩＳＡバス上に
存在または前記ブリッジＬＳＩに内蔵されている予め決
められた複数のＩ／Ｏまたはメモリデバイスそれぞれを
選択するためのアドレスデコードを行なう標準デコーダ
であって、前記ＰＣＩバス上のＩ／Ｏまたはメモリアド
レスがそれらＩ／Ｏまたはメモリデバイスのいずれかの
アドレス範囲に属する時にヒット信号を発生する標準デ
コーダと、前記ブリッジＬＳＩに外部接続され、前記ＩＳＡバス上
に拡張接続される拡張Ｉ／Ｏデバイスを選択するための
Ｉ／Ｏアドレスデコードを行なう拡張Ｉ／Ｏデコーダで
あって、前記ＰＣＩバス上のＩ／Ｏアドレスが前記拡張
Ｉ／Ｏデバイスのアドレス範囲に属する時にヒット信号
を発生する拡張Ｉ／Ｏデコーダと、前記ブリッジＬＳＩ内に設けられ、前記ＰＣＩバスとの
インタフェースを行なうＰＣＩインタフェースであっ
て、前記標準デコーダまたは前記拡張Ｉ／Ｏデコーダか
らのヒット信号に応答して前記ＰＣＩバス上に定義され
たデバイスセレクト信号線（ＤＥＶＳＥＬ＃）をドライ
ブするＰＣＩインタフェースと、プログラム可能に構成され、所定のＩ／Ｏまたはメモリ
アドレス範囲を示すウインドウアドレスがセットされる
ウインドウ制御レジスタとを具備し、前記標準デコーダは、前記ＩＳＡバス上に存在または前記ブリッジＬＳＩに内
蔵されているＩ／Ｏおよびメモリデバイスそれぞれが予
め割り当てられているＩ／Ｏアドレスマップおよびメモ
リアドレスマップに従って、それらＩ／Ｏおよびメモリ
デバイスを選択するためのアドレスデコード動作を行な
うアドレスデコーダと、前記ウインドウ制御レジスタにセットされたウインドウ
アドレスの値と前記ＰＣＩバス上のＩ／Ｏまたはメモリ
アドレスとを比較し、その比較結果に従って、前記Ｉ／
Ｏアドレスマップおよびメモリアドレスマップに割り当
てられたＩ／Ｏおよびメモリデバイス以外の他のＩ／Ｏ
またはメモリデバイスを選択するウインドウコンパレー
タとを具備することを特徴とするコンピュータシステ
ム。
【請求項９】ＰＣＩバスとＩＳＡバスとを繋ぐための
ブリッジＬＳＩと、このブリッジＬＳＩ内に設けられ、前記ＩＳＡバス上に
存在または前記ブリッジＬＳＩに内蔵されている予め決
められた複数のＩ／Ｏまたはメモリデバイスそれぞれを
選択するためのアドレスデコードを行なう標準デコーダ
であって、前記ＰＣＩバス上のＩ／Ｏまたはメモリアド
レスがそれらＩ／Ｏまたはメモリデバイスのいずれかの
アドレス範囲に属する時にヒット信号を発生する標準デ
コーダと、前記ブリッジＬＳＩに外部接続され、前記ＩＳＡバス上
に拡張接続される拡張Ｉ／Ｏデバイスを選択するための
Ｉ／Ｏアドレスデコードを行なう拡張Ｉ／Ｏデコーダで
あって、前記ＰＣＩバス上のＩ／Ｏアドレスが前記拡張
Ｉ／Ｏデバイスのアドレス範囲に属する時にヒット信号
を発生する拡張Ｉ／Ｏデコーダと、前記ブリッジＬＳＩ内に設けられ、前記ＰＣＩバスとの
インタフェースを行なうＰＣＩインタフェースであっ
て、前記標準デコーダまたは前記拡張Ｉ／Ｏデコーダか
らのヒット信号に応答して前記ＰＣＩバス上に定義され
たデバイスセレクト信号線（ＤＥＶＳＥＬ＃）をドライ
ブするＰＣＩインタフェースと、プログラム可能に構成され、前記拡張Ｉ／Ｏデバイスの
ためのデコード動作の有効／無効を示す拡張デコード制
御情報がセットされる拡張デコード制御レジスタと、前記拡張デコード制御情報が前記拡張Ｉ／Ｏデバイスの
ためのデコード動作の無効を示す時、前記拡張Ｉ／Ｏデ
コーダを動作禁止する手段とを具備することを特徴とす
るコンピュータシステム。
【請求項１０】ＰＣＩバスとＩＳＡバスとを繋ぐため
のブリッジＬＳＩと、このブリッジＬＳＩ内に設けられ、前記ＩＳＡバス上に
存在または前記ブリッジＬＳＩに内蔵されている予め決
められた複数のＩ／Ｏまたはメモリデバイスそれぞれを
選択するためのアドレスデコードを行なう標準デコーダ
であって、前記ＰＣＩバス上のＩ／Ｏまたはメモリアド
レスがそれらＩ／Ｏまたはメモリデバイスのいずれかの
アドレス範囲に属する時にヒット信号を発生する標準デ
コーダと、前記ブリッジＬＳＩに外部接続され、前記ＩＳＡバス上
に拡張接続される拡張Ｉ／Ｏデバイスを選択するための
Ｉ／Ｏアドレスデコードを行なう拡張Ｉ／Ｏデコーダで
あって、前記ＰＣＩバス上のＩ／Ｏアドレスが前記拡張
Ｉ／Ｏデバイスのアドレス範囲に属する時にヒット信号
を発生する拡張Ｉ／Ｏデコーダと、前記ブリッジＬＳＩ内に設けられ、前記ＰＣＩバスとの
インタフェースを行なうＰＣＩインタフェースであっ
て、前記標準デコーダまたは前記拡張Ｉ／Ｏデコーダか
らのヒット信号に応答して前記ＰＣＩバス上に定義され
たデバイスセレクト信号線（ＤＥＶＳＥＬ＃）をドライ
ブするＰＣＩインタフェースと、プログラム可能に構成され、前記拡張Ｉ／Ｏデバイスが
アドレス指定された時に前記デバイスセレクト信号線
（ＤＥＶＳＥＬ＃）をドライブするタイミングを指示す
る応答速度制御情報がセットされるデバイスセレクト制
御レジスタとを具備し、前記ＰＣＩインタフェースは、前記拡張Ｉ／Ｏデコーダからヒット信号が出力された
時、前記応答速度制御情報によって指定されたタイミン
グで前記デバイスセレクト信号線（ＤＥＶＳＥＬ＃）を
ドライブするように構成されていることを特徴とするコ
ンピュータシステム。