KR19980703853A - Ｐｃｉ 버스 컴퓨터용 프로그래머블 구성 레지스터를 구비한증설 보드 - Google Patents

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Abstract

주변 장치 상호접속(PCI) 컴퓨터에서 사용하는 어댑터 또는 증설 카드는 상기 카드를 PCI 버스에 결합시키는 만능 모듈을 포함한다. 상기 모듈은 어댑터 상의 마이크로프로세서에 의해 로드되는 선택적 프로그래머블 구성 레지스터 집합(set of selectively programmable configuration registers)을 포함한다. 모듈 상의 회로 배치는 구성 레지스터가 완전히 로드될 때까지는 PCI 프로세서가 그 구성 레지스터를 액세스할 수 없도록 하는 명령을 발행한다.

Description

ＰＣＩ 버스 컴퓨터용 프로그래머블 구성 레지스터를 구비한 증설 보드
본 발명은 일반적으로 컴퓨터 시스템에 관한 것으로, 특히 복수의 컴퓨터 시스템을 결합시키거나 컴퓨터 시스템에 장치를 결합시키기 위한 어댑터 카드 또는 증설 보드라 불리우는 장치에 관한 것이다.
컴퓨터 시스템의 프로세서, 메모리, 및 주변 장치와 같은 개별적인 장치를 결합시키기 위한 통신 인터페이스 또는 입출력 버스를 이용하는 것은 공지된 기술이다. 컴퓨터 시스템은 여러개의 독립형 태스크를 수행할 뿐만 아니라 서로 간의 정보를 교환한다. 정보를 교환하기 위해, 컴퓨터 시스템은 컴퓨터 네트워크에 접속된다. 종래의 컴퓨터 네트워크는 통신 매체와 이 통신 매체에 접속되는 복수의 컴퓨터 시스템을 포함한다. 통상적으로, 증설 보드는 컴퓨터 시스템의 버스를 통신 매체에 결합시키는데 이용된다. 사용자에게 그들의 컴퓨터가 좀더 관심을 끌도록 하기 위해, 대부분의 제조업자는 그들의 컴퓨터 버스 설계를 표준화하려고 시도하였다. ISA, EISA, 마이크로 채널(Micro ChannelTM) 등과 같은 표준 버스가 선행 기술에 공지되어 있다.
주변 장치 상호접속(PCI) 버스는 또 하나의 표준 버스 예에 해당한다. 이 버스는 다중 주소, 제어, 및 데이터 선을 갖는 고성능의 32 비트 또는 64 비트 버스이다. PCI 버스는 고집적 구성 요소, 주변 증설 보드 및 프로세서/메모리 서브 시스템 사이를 상호접속시키기 위한 메커니즘으로 사용하기 위한 것이다. PCI 버스에 대한 사양은 PCI 로컬 버스 사양서 제품 버전 개정판 2.0(1993년 4월 30일) 문서에 제시되어 있다. 이 매뉴얼은 PCI 특정 목적 그룹(SIG, Special Interest Group)에 의해 준비되고 유지된다. PCI-SIG는 컴퓨터 산업 내 모든 회사에 맴버쉽을 개방하고 있다. PCI 버스는 고성능의 개인용 컴퓨터(PCIs), 워크스테이션, 서버 등의 증설 보드를 위한 탁월한 확장 버스로서 출현하게 될 것으로 믿는다.
PCI 버스 사양서와의 호환성을 이루기 위해서, 모든 증설 보드는 구성 레지스터를 제공해야 한다. 레지스터의 일부는 PCI 프로세서가 장치와 그 능력을 식별하기 위해 사용하는 판독 전용 레지스터에 해당한다. 그밖의 레지스터는 PCI 프로세서가 판독하거나 기록할 수 있는 판독/기록용 레지스터이다. 판독/기록용 레지스터는 I/O 주소, 메모리 주소, 인터럽트 레벨(interrupt level), 캐쉬 라인 크기 등과 같은 장치 자원을 구성하기 위한 정보를 제공한다.
전형적인 실시예에 의하면, 특정 값은 판독 전용 구성 레지스터에 영구하게 설정되어 있거나 코딩될 수 있다. 그 값들은 PCI 버스와 인터페이스하기 위해 증설 보드에서 사용되는 VLSI 칩 구성 요소에 매립되어 있을 수 있다. 그 값(이하에서는 하드 코드형(hard coded)이라 하겠음)은 변경될 수 없다. 따라서, 그 칩은 PCI 컴퓨터에게 하나의 기능만을 가르키는 것으로 사용된다.
어떠한 경우에 있어서는, 서로 다른 다양한 어플리케이션에 동일한 칩을 사용하는 것이 바람직할 수 있다. 예를 들어, 이더넷 증설 보드와 스카시(Small Computer System Interface(SCSI) 증설 보드에 동일한 칩을 사용하기를 원할 수 있다. 그렇게 하기 위해서는, 서로 다른 값이 구성 레지스터 로드되어 칩이 PCI 컴퓨터 시스템에게 각각의 어플리케이션에 대한 상이한 장치 ID와 클래스 코드 정보를 알릴 수 있어야 한다. 구성 레지스터에 상이한 값들을 필요로 하는 또다른 예로는, 제조업자들이 자신의 칩을 여러 벤더(vendor)에게 판매하고 싶어하는 경우이다. 생각건대, 각 벤더들은 서로 다른 벤더 식별 값을 사용하기 원하고 모듈은 PCI 프로세서에 서로 다른 벤더 ID 값을 알릴 수 있는 능력을 구비하여야 한다.
전술한 상황을 해결할 수 있는 확실한 방법은 칩이 새로운 어플리케이션에서 사용되거나 상이한 벤더에 의해 사용될 때마다 칩의 새로운 버전을 제공하는 것이다. 그러나, 가격, 제조 지연 등의 이유로 인해, 이러한 해결책은 받아들여질 수 없다. 따라서, 받아들여질 수 있는 실질적인 해결책은 단일 칩 또는 모듈(이하에서는 PCI 버스 인터페이스 칩 또는 인터페이스 모듈이라 부름)이 PCI 버스 컴퓨터 시스템의 상이한 어플리케이션에서 사용될 수 있도록 하는 것이다.
발명의 요약
따라서, 본 발명의 주요 목적은 PCI 컴퓨터에서 사용하기 위한 신규한 증설 보드를 제공하는 것이다.
본 발명의 또 하나의 목적은 서로 다른 유형의 증설 보드를 PCI 버스 컴퓨터의 PCI 버스에 결합시키기 위한 만능 인터페이스 모듈(universal interface module)을 제공하는 것이다.
본 발명의 또 하나의 목적은 프로그래머블 구성 레지스터를 구비한 증설 보드를 제공하는 것이다.
신규한 증설 보드는 선정된 어플리케이션(예를 들면, 통신 네트워크로 부착시키거나, 상이한 유형의 장치로 부착시키는 것 등)을 수행하기 위해 구체적으로 설계된 서브어셈블리(subassembly)와, 프로그래머블 PCI 구성 레지스터를 구비한 만능 인터페이스 모듈을 포함한다. 따라서, PCI 구성 레지스터는 구체적인 용도에 따라 선택된 상이한 값으로 프로그램될 수 있다.
구체적으로, 본 발명의 증설 보드는 증설 보드 마이크로프로세서를 포함하는데, 이 프로세서는 비휘발성 저장 장치와 만능 인터페이스 모듈(이하 PCI 버스 인터페이스 칩이라 부름)이 결합되어 있는 로컬 버스를 구비한다. 판독 전용 레지스터를 포함하는 레지스터의 한 집합이 PCI 버스 인터페이스 칩에 제공된다. 전원이 켜짐에 따라, PCI 버스 인터페이스 칩 제어기는 PCI 버스 상의 선택된 제어선을 활성하여 PCI 시스템 프로세서로부터의 PCI 구성 레지스터의 액세스에 응답하여 재시도 모드(retry mode)를 표시한다. 이러한 재시도 모드 동안에, PCI 시스템 프로세서는 PCI 버스 인터페이스 칩의 구성 레지스터를 액세스할 수 없으며, 나중에 다시 그 레지스터에 대한 액세스를 재시도 하라는 신호가 PCI 시스템 프로세서에 보내어진다. 금지 또는 판독 불가 기간 동안, 증설 보드 마이크로프로세서는 비휘발성 저장 장치를 액세스하여 비휘발성 저장 장치에 저장된 정보를 구성 레지스터에 로드한다.
로딩이 완료되면, 증설 마이크로프로세서는 PCI 버스 인터페이스 칩 상의 제어 레지스터의 제어 비트(이하 PCI 액세스 승인 비트라 부름)를 활성시킨다. 그 비트의 출력 신호는 PCI 버스 인터페이스 제어기가 이전에 활성화되었던 제어선을 비활성시키고 그 결과로서, PCI 프로세서는 PCI 버스 인터페이스 칩 상의 레지스터를 액세스하는 것이 자유롭게 된다.
발명의 또다른 특징에 의하면, PCI ROM 액세스 승인 비트의 기능은, PCI 버스 인터페이스 칩에 있으며 PCI 액세스 무효 입력 핀(access over-ride input pin)이라 불리우는, 입력 핀으로부터 생성되는 신호에 의해 무효로 될 수 있다. 핀이 비활성 하이(high) 상태라 불리우는 제1 전기적 상태로 종료되는 경우, PCI 액세스 무효 입력 핀은, 전술한 바와 같이, PCI 구성 레지스터의 재시도가 PCI 액세스 승인 비트에 의해 제어될 수 있도록 한다. 핀이 로우(high) 상태라 불리우는 제2 전기적 상태로 종료되는 경우, PCI 액세스 승인 비트의 기능은 무효로 되고 PCI 버스에서 구성 레지스터로의 모든 액세스는 재시도 없이 정상적으로 제공될 수 있다.
이러한 실시예에 의하면, 전원이 켜질 때의 판독 전용 PCI 구성 레지스터의 기본 값이 사용되고 PCI 구성 레지스터에 상이한 값을 로드하는 특징은 디스에이블된다.
본 발명의 전술한 특징 및 장점을 첨부된 도면을 참조하면서 보다 상세히 설명하겠다.
본 출원 USP 5,608,876은 미국 특허 출원 일련 번호 제 446,390호에 관련된 것이다. 두 출원 모두 동일 날자에 출원되었고 공통의 양수인에게 양도되었다. 미국 특허 출원 일련 번호 제 446,390호에 개시된 발명은 프로그래머블 구성 레지스터(programmable configuration registers)를 갖는 PCI 인터페이스 모듈에 관련된 것인 반면에, 미국 특허 제 5,608,876호에 개시된 발명은 증설 보드(add-in board) 상의 PCI ROM을 활성시키거나 비활성시키는 수단을 갖는 PCI 인터페이스 모듈에 관한 것이다.
도 1은 본 발명에 따른 PCI 증설 보드를 시스템 레벨 측면에서 도시한 블럭도.
도 2는 본 발명에 따른 증설 보드를 보드 레벨 측면에서 도시한 블럭도.
도 3은 본 발명에 따른 PCI 인터페이스 칩을 칩 레벨 측면에서 도시한 블럭도.
도 4는 본 발명에 따른 PCI 버스 인터페이스 칩의 회로 블럭도.
도 5는 구성 레지스터를 구성하고 설정하기 위해, PCI 프로세서 및 증설 보드 프로세서 각각에서 처리되는 프로세스 단계를 도시한 흐름도.
도 6은 PCI 버스 인터페이스 제어기에 대한 블럭도.
도 7은 재시도 사이클에 대한 타이밍도.
도 1은 PCI 컴퓨터 시스템(13)의 블럭도를 도시한 것이다. PCI 컴퓨터 시스템은 PCI 버스(10), PCI 증설 보드(12), 및 PCI 프로세서(14)를 구비한다. PCI 프로세서(14)는 여러 개의 소프트웨어를 포함하는데, 이러한 소프트웨어에는 PCI 시스템 구성 소프트웨어(14a), 운영 시스템(14b), 및 여러 응용 프로그램(14c)가 포함된다. 이 소프트웨어들의 각각의 기능은 본 기술 분야에 공지되어 있다. 따라서, 각각에 대해 상세히 설명하지 않겠다. PCI 시스템 구성 소프트웨어(14a)는 PCI 증설 보드(12)의 구성 레지스터(이후에 설명하겠음)를 제어하는데 필요한 기능을 수행한다는 것으로 충분할 것이다. 일반적으로, PCI 시스템 구성 소프트웨어(14a)는 전형적으로 BIOS(기본 입/출력 레지스터)라 불리우는 것의 일부로서 시스템을 위한 진단(power on diagnostic)을 수행하고 시스템의 구성 및 데이터 입/출력을 지원하기 위한 하위 레벨의 다양한 루틴을 제공한다. PCI 특정 목적 그룹(PCI-SIG)는 1993년 7월 20일에 PCI BIOS 사양서(개정판 2.0)를 공표하였는데, PCI 구성 소프트웨어에서 필요로 하는 기능에 대해 약술하였다. 이 문서는 본 발명의 일부로서 참조된다. PCI BIOS 사양서에는 프로그래머가 적합한 구성 모듈을 설계하는데 충분한 정보가 기재되어 있다. 전술한 바와 같이, PCI 버스(10)은 컴퓨터 시스템용 상호접속 전송 메커니즘이다. PCI 버스에 대한 좀더 상세한 설명은 1993년 4월 30일자의 주변 장치 상호접속(PCI) 로컬 버스 사양서에 기재되어 있으며, 이 문서는 본 발명의 일부로서 참조된다. 또한, 미국 특허 제 5,392,407호(주변 장치 상호접속 포트(PCI)와 RAMBUS 포트)에서 PCI 버스의 특징을 설명하고 있으며 또한 버스에 관한 기본 정보를 설명하기 위한 목적으로 본 발명의 일부로서 참조된다. 도 1은 PCI 증설 보드가 실제 구현에서는 PCI 컴퓨터 시스템(13)으로부터 분리되어 있는 것으로 도시하고 있지만, PCI 증설 보드(12)는 PCI 컴퓨터 시스템(13)의 커버 아래의 확장 슬랏에 설치된다.
계속해서 도 1을 참조하면, 이하에서 설명되는 본 발명은 PCI 증설 보드(12)에 관련된 것으로서, 구체적으로는 PCI 버스(10)과 인터페이스하는 PCI 버스 인터페이스 칩(12a)에 관한 것이다. PCI 버스 인터페이스 칩(12a)은 판매자들이 다양한 유형의 PCI 증설 보드(12)를 PCI 버스에 상호접속시키기 위해 사용할 수 있는 만능 칩이다. 또한, PCI 버스 인터페이스 칩은 PCI 증설 보드에 배치된 확장 ROM을 인에이블하거나 디스에이블할 수 있는 메커니즘을 제공한다. PCI 증설 보드(12)는 로컬 버스(12c)를 갖는 프로세서(12b)를 포함한다. 로컬 버스(12c)는 PCI 버스 인터페이스 칩(12a), 비휘발성 저장 장치(12d), RAM(12e), 및 입출력(I/O) 태스크 생성 수단(12f)를 상호접속시킨다. 태스크 생성 수단(12f)는 PCI 증설 보드의 서브 시스템으로서 소정의 태스크를 실행하기 위한 필요한 기능을 수행한다. 이러한 예로써, 태스크 생성 수단(12f)는 PCI 컴퓨터 시스템(13)을 토큰 링(token ring), 이더넷(eithernet), FDDI, 및 유사한 유형의 LAN에 부착시키기 위한 통신 어댑터에 해당할 수 있다. 토큰 링 네트워크용 태스크 생성 수단의 한 예로서, IBM사의 자동 랜스트리머 PCI 어댑터(Auto LANStreamer PCI Adaptor), P/N 04H8095를 들 수 있다.
유사하게, 이더넷용 태스크 생성 수단은 IBM사의 이더스트리머(EtherStreamer) MC 32 어댑터, P/N 74G0850을 들 수 있다.
일반적으로, PIC 버스 인터페이스 칩에 결합될 수 있는 태스크 생성기에는 통신 제어기(이더넷, 토큰 링, FDDI, ATM 등), 디스플레이 제어기(VGA, XGA 등), 멀티미디어 장치(비디오, 오디오, CD-ROM 등), 디스크 서브시스템(IDE, SCSI, RAID 등), 및 보조 프로세서 서브시스템(펜티움, 파워피시 등)이 포함된다.
이러한 어플리케이션들은 모두 PCI 증설 보드에 의해 실행될 수 있음을 인식하여야 한다. 본 발명에 따르면, PCI 버스 인터페이스 칩(12a, 나중에 상세히 설명하겠음)는 임의의 증설 보드와 함께 이용될 수 있으며 PCI 버스 상에서 작동하기 위해 증설 보드에 요구되는 버스 인터페이스 기능을 수행한다.
도 2는 PCI 버스 인터페이스 칩(12a)을 보드 레벨 측면에서 도시한 것이다. PCI 버스 칩(12a)는 PCI 버스(10)을 접속시키기 위한 PCI 버스 인터페이스(16)을 포함한다. 내부 버스 인터페이스 수단(18)은 PCI 버스 인터페이스 칩(12a)를 내부 버스(12c)에 결합시킨다. PCI 버스 인터페이스 수단(16)과 내부 버스 인터페이스 수단(18) 사이에 접속되는 것에는 데이터 전송 및 로직 수단(20), 기능성 레지스터(22), 및 PCI 구성 레지스터(24)가 포함된다. 데이터 전송 및 로직 수단(20)은 PCI 버스(10)과 PCI 증설 보드(12)의 사이의 주요 데이터 전송 경로에 해당한다. 데이터 전송 및 로직 수단(20)은 내부 인터페이스 수단으로부터 PCI 버스 인터페이스 수단(16)으로 데이터를 이동시키는 선입선출(FIFO) 버퍼(20a)를 포함한다. 유사하게, FIFO 버퍼(20b)는 반대 방향으로 데이터를 이동시킨다. PCI 버스 구성 레지스터(24)는 PCI 버스(10)에 대해 PCI 시스템 구성 소프트웨어(14a)를 실행시키는 PCI 시스템 프로세서에 의해 기록되거나 판독될 수 있다. 이러한 레지스터에 기록되는 정보는 PCI 증설 보드를 PCI 컴퓨터 시스템에 결합시키기 위한 장치의 I/O 주소, 메모리 주소, 인터럽트 레벨, 캐쉬 라인, 크기 등의 데이터 자원을 구성한다.
계속해서 도 2를 참조하면, PCI 구성 레지스터(24)는 구성 소프트웨어(14a)가 장치를 식별하고 그 장치를 적절하게 구성하는 방법을 이해하는데 중요한 정보를 포함한다. PCI 표준은 판독 전용 구성 레지스터의 다음 리스트를 필요로 한다. 이 리스트에 완전히 기재되어 있는 것은 아니며, 본 발명은 PCI 증설 보드를 PCI 버스에 인터페이스하는데 있어서 필요한 레지스터의 이름 및 임의의 유형을 포함시키려고 한다.
벤더(Vendor) ID - 장치를 제조하는 벤더를 식별하는 16 비트 레지스터
장치 ID - 벤더에 의해 사용되는 16 비트 레지스터로서 그것이 제공하는 PCI 장치의 각 유형을 특정하게 식별하는 16 비트 레지스터
개정(revision) ID - 장치의 개정 레벨을 식별하기 위해 벤더에 의해 사용될 수 있는 8 비트 레지스터
클래스 코드 - 장치의 일반 기능을 식별하는 24 비트 레지스터(디스플레이 제어기, 네트워크 제어기, 브리지 장치 등)
기본 주소 레지스터 - 장치 I/O와 메모리 매핑(mapping) 요구 사항을 표시하는 판독 전용 비트를 포함함
인터럽트 라인 레지스터 - 인터럽트 라인 경로 지정(routing) 요구 사항을 통신하기 위해 사용되는 8 비트 레지스터
최소 승인 및 최대 지연 타이머 레지스터 - 장치의 바람직한 지연 타이머 값의 설정에 대해 지정하는 8 비트 레지스터
이하에 설명되는 바와 같이, 본 발명은 마이크로프로세서(12b)와 비휘발성 저장 장치(12d)에 의해 PCI 구성 레지스터의 값을 동적으로 설정하는 것에 대해 다루고 있다. 따라서, 동일한 PCI 버스 인터페이스 칩(12a)을 PCI 증설 보드의 여러 상이한 유형에 사용할 수 있게 된다.
기능성 레지스터(22)는 PCI 구성 레지스터와는 별도의 레지스터이다. 그것들은 토큰 링 장치 드라이버와 같은 특정 응용 소프트웨어에 의해서만 액세스될 수 있다. 그것들은 인터럽트/상태 기능, DMA 제어 기능, 및 PCI 버스 사양의 부분으로서 규정되지 않은 선택 사항을 구성할 수 있는 능력을 제공한다.
도 3은 PCI 버스(10)과 내부 증설 보드 버스(12c)에 상호접속되는 PCI 버스 인터페이스 칩(12a)을 상세한 블럭도로 도시한 것이다. 이 도면에는, 프로그래머블 레지스터로서 내부 증설 보드 버스(12c)를 통해 마이크로프로세서(12b)에 의해 기록될 수 있는 PCI 구성 레지스터가 도시되어 있다. 또한, PCI 프로세서가 PCI 구성 레지스터를 액세스하는 것을 제어하는 PCI 액세스 승인 레지스터가 도시되어 있다. 다음에 본 발명의 바람직한 실시예에서 설명하겠지만, PCI 액세스 승인 레지스터는 1 비트 레지스터이다. 물론, 동일한 기능을 제공하는 다른 유형의 구성 레지스터를 사용하는 것 또한 본 발명의 범위 및 정신을 벗어나지 않는다.
도 3을 계속해서 참조하면, PCI 버스 인터페이스 수단(16)은 PCI 버스 마스터 로직 수단(16a)과 PCI 버스 슬레이브(slave) 로직 수단(16b)를 포함한다. PCI 버스 마스터 로직 수단(16a)는 PCI 버스(10)과 PCI 버스 인터페이스 칩 내부의 FIFO 사이의 버스트 데이터 전송(burst data transfer)을 수행한다. 모든 PCI 버스 시스템의 일부로서 존재하는 PCI 시스템 버스 중재 로직(도시되어 있지 않음)에 버스 독점권(ownership)을 요청함으로써 PCI 버스 상의 데이터 전송을 개시한다. PCI 버스 슬레이브 로직 수단(16b)는 PCI 시스템 프로세서와 같은 다른 버스 마스터에 의해 개시되는 PCI 버스 사이클의 타겟(target)으로서 응답한다. PCI 버스 상의 제어 신호 간에 필요한 핸드쉐이킹(handshaking)을 제공함으로써 PCI 시스템 프로세서가 PCI 버스 인터페이스 칩의 레지스터를 판독하고 기록할 수 있도록 한다.
PCI 버스 인터페이스(16)과 유사하게, 내부 버스 수단(18)은 내부 버스 마스터(master) 로직 수단(18a)와 내부 슬레이브 로직 수단(18b)를 포함한다. 내부 버스 마스터 로직 수단(18a)은 내부 증설 버스(12a)와 PCI 버스 인터페이스 칩 내부의 FIFO 사이의 버스트 데이터 전송을 수행한다. 내부 버스 슬레이브 로직 수단(18b)는 증설 보드 마이크로프로세서로부터의 레지스터 판독 및 기록 연산을 제공한다.
계속해서 도 3을 참조하면, OR 논리 회로(20)은 PCI 버스 슬레이브 로직 수단(16b)에 접속되는 하나의 출력 단자와 2개의 입력 단자를 포함하는데, 2개의 입력 단자중 하나는 콘덕터(26)을 통해 PCI 액세스 승인 레지스터(24)에 접속되고 다른 하나의 입력 단자는 콘덕터(23)을 통해 핀 또는 접속기(22)로 접속된다. 핀(22)는 PCI 버스 인터페이스 모듈(12a)에 부착되는데, 도 3에 가상 원으로서 개략적으로 도시되어 있다. 이하에서 설명하겠지만, OR 논리 회로(20)으로부터의 출력 신호가 활성 상태로 되면, PCI 프로세서는 PCI 버스를 걸쳐 PCI 구성 레지스터에 액세스할 수 있게 된다. OR 회로(20)의 출력이 비활성 상태로 되면, PCI 프로세서에 의한 구성 레지스터의 액세스는 차단된다. OR 논리 회로(20)의 신호 상태는 프로세서(12b) 에 의해 설정되는 PCI 액세스 승인 레지스터의 비트 또는 PCI 버스 인터페이스 칩(12a) 상의 핀(22)에 의해 제어된다.
도 4는 PCI 시스템 프로세서(도 1의 14)가 PCI 구성 레지스터를 액세스하는 것이 금지되는 동안에 마이크로프로세서(도 1의 12b)가 PCI 구성 레지스터에 데이터를 기록할 수 있도록 하는 로직을 예시한 것이다. 그러나, 기록이 일단 완료되고 PCI 액세스 승인 레지스터(28)의 PCI 액세스 승인 비트(22)가 세트되면, 이전에는 액세스가 금지되었던 PCI 프로세서에 PCI 버스 인터페이스 칩 상의 모든 레지스터를 액세스할 수 있는 허가를 부여한다.
계속해서 도 4를 참조하면, (PCI 데이터 버스라 불리우는 PCI 버스 위의) 하나의 데이터 라인 집합(10a)는 PCI 구성 레지스터를 PCI 버스(10)와 상호접속시킨다. PCI-RST # LINE이라 불리우는 제어 구조 라인(control architectured line)은 PCI 액세스 승인 레지스터(28)을 PCI 버스(10)에 상호접속시킨다. 마지막으로, 소위 PCI 버스의 소위 재시도 기능을 활성시키기 위해 필요한 PCI 제어 신호 라인 집합은 PCI 버스(10)을 PCI 상태 머신과 조합 로직 수단(31)에 상호접속시킨다.
PCI 슬레이브 상태 머신과 조합 로직 수단(31)의 입력 단자는 최종 액세스 승인 신호 라인(32)에 의해 OR 회로(20)으로 접속된다. 콘덕터(24 및 26) 상의 신호는 이미 도 3을 참조하여 설명되었으므로 여기서는 다시 반복하지 않겠다.
도 5는 PCI 증설 보드 구성 레지스터에 액세스하려고 하는 PCI 시스템 프로세서와 PCI 구성 레지스터를 프리로드(preload)하는 PCI 증설 보드 마이크로프로세서 간의 상호 작용을 도시한 흐름도이다. 요약하면, 전원이 켜질 때, PCI 프로세서(42)에서 실행하는 PCI 시스템 구성 소프트웨어는 (PCI 인터페이스 칩에 배치되어 있는) PCI 증설 보드 구성 레지스터(도시되어 있지 않음)에 기록하려고 시도한다. 증설 보드 마이크로프로세서가 PCI 버스 인터페이스 칩에 PCI 액세스 승인 비트를 기록할 때까지 PCI 시스템 프로세서의 액세스는 금지된다. 이러한 금지로 인해, PCI 시스템 구성 소프트웨어가 구성 레지스터를 액세스할 수 있기 이전에 PCI 증설 보드 마이크로프로세서가 구성 레지스터를 프리로드하는 연산을 완료할 수 있게 된다.
좀더 구체적으로 설명하면, 프로세스는 PCI 시스템의 전원이 켜질 때 시작한다(34). 구성 레지스터를 구비한 PCI 증설 보드가 참조 번호 36에 의해 개략적으로 도시되어 있다. 전원이 켜진 후에, PCI 시스템 프로세서(42)는 구성 판독 또는 기록(config read or write)이라 표시된 라인을 통해 구성 레지스터를 액세스하려고 시도한다. 이러한 시도는 금지되며 이러한 금지는 재시도(retry)라고 표시된 라인에 의해 개략적으로 도시되어 있다. 이러한 시간 간격 동안에, PCI 증설 보드 마이크로프로세서(38)는 보드 상의 비휘발성 ROM으로부터 정보를 얻고 비휘발성 저장 장치로부터 검색된 이미 저장되어 있는 정보를 적합한 구성 레지스터에 기록한다(38). 이를 완료하면, PCI 증설 보드 마이크로프로세서(40)은 PCI 액세스 승인 비트를 세트하여 PCI 시스템 프로세서(42)가 재시도 모드로부터 빠져 나와 증설 보드 상의 레지스터를 액세스할 수 있도록 한다. 레지스터에 대한 액세스는 도 5의 구성 판독 또는 기록이라 표시된 양방향 화살표에 의해 표시되어 있다. 판독 또는 기록 레지스터의 기능이 일단 완료되면, PCI 증설 보드 구성이 완료되고 시스템은 증설 보드를 PCI 버스에 결합시키는 장치와 통신할 수 있는 상태에 있다.
도 6은 PCI 버스 인터페이스 제어기의 블럭도를 도시한 것이다. PCI 버스 인터페이스 제어기의 기능 중 한 부분은 PCI 프로세서가 재시도 상태로 되도록 하여 상기 PCI 프로세서가 PCI 버스 인터페이스 칩 상의 레지스터를 액세스하는 것을 금지하는 것이다. 도 6의 구성 요소는 이전에 설명했던 구성 요소와 유사하므로 다시 설명하지 않겠다. PCI 버스 인터페이스 제어기는 PCI 슬레이브 조합 로직 수단(44)와 PCI 슬레이브 상태 머신(46)으로 구성된다. PCI 슬레이브 조합 로직 수단(44)는 PCI 버스 상의 제어 신호(PCI FRAME # 및 PCI IRDY #)를 디코드하고 PCI 슬레이브 상태 머신(46)에 레지스터 판독 또는 기록 동작이 PCI 시스템 프로세서에 의해 PCI 버스 인터페이스 칩으로 개시되었음을 알린다. 그런 후에, PCI 슬레이브 상태 머신(46)은 판독 및 기록 동작 서비스에 요구되는 상태를 시퀀싱한다. PCI 슬레이브 조합 로직(44)는 PCI 슬레이브 상태 머신(46)의 출력을 디코드하고 PCI 시스템 프로세서에 버스 사이클이 완료되었음을 알리기 위해 PCI 버스 상의 제어 신호(PCI DEVSEL #, PCI TRDY #, PCI STOP #)를 활성시킴으로써 응답한다.
최종 액세스 승인 라인(36) 상의 최종 액세스 승인 비트가 비활성 로우(inactive low) 상태에 있는 경우, PCI 슬레이브 상태 머신(46)은 PCI 시스템 프로세서로부터의 판독 또는 기록 연산에 대해 재시도 조건을 알림으로써 응답할 것이다. PCI 슬레이브 상태 머신(46)의 출력을 이용하여, PCI 슬레이브 조합 로직 수단(44)는 PCI DEVSEL #과 PCI STOP # 신호를 활성시키고 PCI TRDY # 신호를 비활성시킴으로써 재시도 상태를 알린다. PCI 시스템 프로세서는 신호 시퀀스(signal sequence)를 사용하여 레지스터에 대한 액세스가 금지되었고 버스 트랜잭션(transaction)은 나중에 다시 재시도되어야 됨을 표시한다. 최종 액세스 승인 신호(32)가 활성 하이(active high) 상태에 있는 경우, PCI 슬레이브 상태 머신(46)과 조합 로직 수단(44)는 PCI DEVSEL #과 PCI TRDY # 신호를 활성시킴으로써 정규 버스 트랜잭션에 응답한다. PCI 시스템 프로세서는 이러한 신호 시퀀스를 이용하여 레지스터에 판독 및 기록하기 위한 액세스가 완전히 정상적으로 완료되었음을 표시한다. 재시도 및 정규 판독/기록 버스 트랜잭션에 요구되는 정확한 신호 시퀀스는 PCI 로컬 버스 사양서 제품 버전, 개정판 2.0에 정의되어 있으며, 이 사양서는 본 명세서의 일부로서 참조된다.
도 7은 PCI 프로세서와 PCI 인터페이스 칩(도 6) 사이에 실행되는 핸드쉐이킹(handshaking) 절차에 대한 타이밍 또는 이벤트도를 도시한 것이다. 핸드쉐이킹 루틴은 PCI 프로세서를 재시도 모드가 되도록 하는데 필요한 루틴이다. 재시도 모드는 PCI 버스 인터페이스 제어기와 같은 슬레이브 장치가 PCI 프로세서와 같은 마스터 장치와 통신할 준비가 되어 있지 않은 경우에 호출된다. 이 루틴에 요구되는 신호의 구성은 상기에서 참조한 PCI 사양서에 있다. 신호에는 클럭(clock), FRAME #, IRDY #, TRDY #, STOP #, 및 DEVSEL #이 포함된다. PCI 프로세서가 PCI 버스 인터페이스 칩의 구성 레지스터를 액세스하고자 하는 경우, FRAME #과 IRDY #로 표시된 신호가 PCI 프로세서에 의해 PCI 버스 상으로 출력된다. PCI 프로세서에 의해 출력된 신호에 대해 PCI 버스 인터페이스 칩은 TRDY #, STOP #, 및 DEVSEL #이라 표시된 신호를 출력한다. 신호의 이름과 흐름 방향은 도 6에 도시되어 있다. 번호 1, 2, 3, 4, 5는 PCI 버스 인터페이스 칩이 PCI 프로세서로부터 출력된 신호를 샘플링하는 주기를 표시한 것이다. 또한, A, B, C라 표시된 원은 하나의 장치가 임의의 동작을 개시한 시점과 다른 장치로부터의 반응을 표시한 것이다. 예를 들어, A는 PCI 버스 인터페이스 제어기에 의해 개시된 것이고 B는 PCI 프로세서로부터의 응답에 해당된다. 각각의 신호에 적용해 보면, STOP # 라 표시된 신호가 로우 상태로 되는 경우, IRDY # 신호는 떨어지고 FRAME # 신호는 올라 간다. C로 도시된 다른 사건도 유사한 방식으로 작동된다. 결국, 재시도 사이클은 간격 5에서 완료되며 화살 방향이 반대 방향을 가리키는 2개의 화살표에 의해 도시되어 있다.
동작(operation)
지금부터 본 발명의 동작에 대해 설명하겠다. 본 발명은 프로그래머블 구성 레지스터를 제공하여 PCI 컴퓨터 시스템의 증설 보드에서 사용한다. 요약하면, PCI 증설 보드 상의 마이크로프로세서(도 1의 12b)는 PCI 시스템 구성 소프트웨어가 증설 보드의 판독 전용 PCI 구성 레지스터를 액세스하기 이전에, 특정 값을 상기 레지스터에 프리로드한다. 따라서, 복수의 벤더에 의해 생산되고 서로 다른 유형의 기능을 구현한 증설 보드들에 공통의 PCI 버스 인터페이스 칩이 사용될 수 있다.
특히, 마이크로프로세서와 비휘발성 저장 장치는 일반적으로 증설 보드에 본래 존재하는 구성 요소들이다. 마이크로프로세서와 비휘발성 저장 장치는 내부 증설 보드 버스(12c)에 배치되어 있다. 이러한 버스는 PCI 버스 인터페이스 칩에 의해 PCI 버스로부터 격리된다. PCI 시스템의 전원이 켜진 경우, PCI-RST # 라인(도 4) 상의 신호는 PCI 액세스 승인 비트(30)을 0으로 세트한다. 동시에, PCI 버스 인터페이스 칩 상의 제어기에 해당하는 PCI 슬레이브 상태 머신 및 조합 로직(31)은 PCI 프로세서가 소위 재시도 모드로 들어갈 수 있도록 PCI 제어 신호 중의 하나를 선택하여 활성시킨다.
그동안, PCI 프로세서가 PCI 인터페이스 칩 상의 레지스터를 액세스하는 것이 금지될 때, 마이크로프로세서(12b)는, PCI 시스템의 전원이 리셋된 다음에, 할당된 판독 전용 PCI 구성 레지스터 값을 비휘발성 저장 장치(도 1의 12d)의 프로그램된 위치로부터 판독하는 코드를 수행한다. 예를 들면, 비휘발성 저장 장치는 플래시, RAM, ROM 등이 될 수 있다. 그런 후에, 마이크로프로세서는 PCI 버스 인터페이스 칩 내의 PCI 구성 레지스터에 특정 값을 기록한다. PCI 프로세서가 PCI 버스 인터페이스 칩내의 구성 또는 그밖의 레지스터를 액세스하지 못하게 하는 재시도 상태를 해제하기 위해, 마이크로프로세서는 PCI 액세스 승인 비트(도 4의 30)를 기록한다. 이러한 비트를 기록함으로써 최종 액세스 승인 신호 라인(32) 상의 최종 액세스 신호가 활성 상태로 되고 PCI 슬레이브 상태 머신 및 조합 로직 수단(31)은 이전에 활성화되었던 PCI 제어 신호 라인을 비활성시킨다. 이는, 결국, PCI 프로세서가 구성 레지스터를 액세스할 수 있도록 한다. 이들 레지스터에 대한 모든 액세스는 PCI 시스템 프로세서(도 1의 14) 상에서 실행되는 PCI 시스템 구성 소프트웨어(14a)에 의해 제어된다..
또한, 증설 보드에 마이크로프로세서 및 비휘발성 저장 장치가 존재하는 어플리케이션의 PCI 버스 인터페이스 칩을 사용하는 것도 바람직하다. 또한, 판독 전용 레지스터에 포함된 값의 정확도가 중요하지 않은 전용 어플리케이션(dedicated application)에 그 칩을 사용하는 것도 바람직하다. 어느 경우이든, 본 발명은 PCI 액세스 승인 비트의 기능이 입력 핀(도 3의 22)에 의해 무효될 수 있도록 한다. PCI 액세스 무효 핀(override pin)이 비활성 하이 상태로 종결되는 경우, PCI 액세스 무효 입력 핀은 PCI 구성 액세스에 대한 재시도가 전술한 바와 같이 PCI 액세스 승인 비트에 의해 제어될 수 있도록 한다. 그러나, 그것이 활성 로우 상태로 종결되는 경우, PCI 액세스 무효 입력 핀은 PCI 액세스 승인 비트의 기능을 무효로 하고 PCI 버스로부터의 모든 구성 엑세스가 재시도 없이 정상적으로 서비스되도록 할 것이다. 이러한 경우에는, 전원이 켜질 때의 판독 전용 PCI 구성 레지스터 기본 값을 사용하고 특정 값을 로드하는 기능은 지원되지 않는다.
본 발명의 바람직한 실시예에 대해 충분히 설명하였지만, 본 기술 분야의 통상의 지식을 가진 자라면, 이에 대한 그밖의 변형 및 실시예 또한 첨부된 청구항의 정신 및 범위 내에 포함됨을 이해할 수 있을 것이다.

Claims (16)

  1. PCI 컴퓨터 시스템에서 사용하기 위한 증설 보드(add-in board)에 있어서,
    제1 버스,
    상기 제1 버스에 결합되는 서브어셈블리(sub-assembly) 수단으로서,
    소정의 태스크(task)를 완수하기 위해 선정된 기능을 수행하는 서브어셈블리 수단,
    상기 제1 버스에 결합되는 마이크로프로세서,
    상기 제1 버스에 결합되는 비휘발성 저장 수단 - 상기 비휘발성 저장 수단은 구성 정보를 저장함 -,
    상기 제1 버스와 제2 버스에 상호접속되어 있는 PCI 버스 인터페이스 칩 - 상기 PCI 버스 인터페이스 칩은 상기 제2 버스를 통해 PCI 마이크로프로세서 및 상기 마이크로프로세서에 의해 액세스될 수 있는 구성 레지스터를 포함함 -, 및
    제1 신호에 따라, 상기 마이크로프로세서가 구성 정보를 상기 구성 레지스터에 미리 로드하기 이전에는 상기 PCI 마이크로프로세서가 상기 구성 레지스터를 액세스하지 못하도록 하는 PCI 버스 인터페이스 칩 제어기
    를 포함하는 PCI 컴퓨터 시스템용 증설 보드.
  2. 제1항에 있어서, 상기 제1 신호는 파워-온(power-on) 신호를 포함하는 PCI 컴퓨터 시스템용 증설 보드.
  3. 제1항 또는 제2항에 있어서, 상기 서브-어셈블리 수단은 선정된 기능을 수행하여 상기 PCI 시스템을 LAN에 부착시키는 통신 제어기의 소정의 태스크를 완수하는 PCI 컴퓨터 시스템용 증설 보드.
  4. 제3항에 있어서, 상기 LAN은 이더넷(ethernet), 토큰 링(token ring), FDDI, 또는 ATM을 포함하는 PCI 컴퓨터 시스템용 증설 보드.
  5. 제1항 또는 제2항에 있어서, 상기 서브-어셈블리 수단은 상기 선정된 기능을 수행하여 장치 제어기의 소정의 태스크를 완수하는 PCI 컴퓨터 시스템용 증설 보드.
  6. 제5항에 있어서, 상기 장치 제어기는 디스플레이, 멀티미디어, 디스크 서브-어셈블리, 또는 보조 프로세서 서브시스템(co-processor subsystem)을 제어하는 PCI 컴퓨터 시스템용 증설 보드.
  7. 제1항 또는 제2항에 있어서, 상기 PCI 버스 인터페이스 칩 제어기는 인가 신호(enabling signals) 집합에 따라 상기 PCI 시스템의 상기 PCI 버스의 선택된 제어선을 활성시키기 위한 PCI 슬레이브 조합 로직 수단(slave combinatorial logic means)과,
    최종 액세스 승인 제어 신호에 따라 상기 인가 신호 집합을 생성하는 PCI 슬레이브 상태 머신(slave state machine)을 더 포함하는 PCI 컴퓨터 시스템용 증설 보드.
  8. 제7항에 있어서, 상기 최종 액세스 승인 신호는 OR 논리 회로 수단과 단일 비트 레지스터의 출력 단자로부터 생성되고, 상기 단일 비트 레지스터의 출력 단자는 상기 OR 논리 회로 수단의 제1 입력 단자에 접속되고 상기 OR 논리 회로 수단의 제2 입력 단자는 상기 PCI 버스 인터페이스 칩의 입력 핀에 접속되는 PCI 컴퓨터 시스템용 증설 보드.
  9. PCI 구성 소프트웨어를 실행시키는 PCI 프로세서가 접속되는 PCI 버스를 구비하며, 상기 PCI 버스에 PCI 증설 보드가 접속되는 PCI 컴퓨터 시스템에서, 상기 PCI 증설 보드를 구성하는 방법에 있어서,
    상기 PCI 증설 보드 상에 구성 레지스터 집합과 제어 레지스터를 제공하는 단계로서, 상기 구성 레지스터 집합은 상기 PCI 프로세서 및 상기 증설 보드에 배치되어 있는 로컬 프로세서에 의해 액세스될 수 있는, 제공 단계,
    선정된 신호를 수신한 후에, 상기 증설 보드 상의 제어기는 상기 PCI 버스 상의 선정된 제어 신호 집합을 활성시켜 상기 PCI 프로세서가 상기 구성 레지스터 집합을 액세스하는 것을 지연시키는 단계,
    상기 로컬 프로세서를 사용하여 상기 프로세서에 저장되어 잇는 구성 데이터를 상기 구성 레지스터 집합으로 다운로드(download)하는 단계,
    상기 구성 레지스터 집합의 로딩을 완료한 이후에, 이전에 활성되었던 상기 제어 신호를 비활성시키는 상기 제어기에 통지함으로써, 상기 PCI 프로세서가 상기 구성 레지스터 집합을 액세스하도록 하여 상기 PCI 증설 보드를 구성하는 단계
    를 포함하는 PCI 증설 보드의 구성 방법.
  10. 증설 보드를 PCI 컴퓨터 시스템의 PCI 버스에 결합시키기 위한 인터페이스 서브시스템에 있어서,
    구성 데이터를 저장하기 위한 적어도 하나의 구성 레지스터,
    제어 정보를 저장하기 위한 레지스터 수단,
    제1 신호에 따라 상기 PCI 버스 상의 선택된 신호를 제1 상태로 활성시켜 PCI 프로세서가 상기 적어도 하나의 구성 레지스터를 액세스할 수 없도록 하는 PCI 버스 인터페이스 수단, 및
    상기 레지스터 수단을 감시하기 위한 제어 수단으로서, 상기 레지스터 수단의 하나 이상 선택된 비트의 상태에 따라 제2 신호를 출력하여 상기 PCI 버스 인터페이스 수단이 상기 PCI 버스 상의 상기 선택된 신호를 상기 프로세서가 상기 적어도 하나의 구성 레지스터를 액세스할 수 있는 제2 상태로 비활성시키도록 하는 제어 수단
    을 포함하는 인터페이스 서브시스템.
  11. 제10항에 있어서, 상기 PCI 버스를 통해 상기 PCI 프로세서에 의해 판독되거나 기록될 수 있는 기능성 레지스터를 더 포함하는 인터페이스 서브시스템.
  12. 제10항에 있어서, 상기 제1 신호는 파워-온 신호에 해당하는 인터페이스 서브시스템.
  13. 제10항에 있어서, 상기 PCI 버스 인터페이스 수단은 상기 PCI 버스에 결합되는 출력 단자를 갖는 조합 논리 회로 배치(combinatorial logic circuit arrangement)와
    상기 조합 논리 회로 배치의 입력 단자에 따라 결합되는 제어기
    를 포함하는 인터페이스 서브시스템.
  14. 제13항에 있어서, 상기 제어기는 상태 머신을 포함하는 인터페이스 서브시스템.
  15. 제10항에 있어서, 상기 회로 수단은 상기 PCI 버스 인터페이스 수단에 결합되는 출력 단자와 2개의 입력 단자를 구비하되, 상기 2개의 입력 단자중 하나는 상기 레지스터 수단에 결합되는 논리 OR 회로와,
    상기 2개의 입력 단자중 또다른 하나에 접속되는 외부 소스로부터의 제어 신호를 제공하는 콘덕터를 포함하는 인터페이스 서브시스템.
  16. 제10항에 있어서, 상기 외부 소스는 상기 인터페이스 서브시스템에 설치된 핀을 포함하는 인터페이스 서브시스템.
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