TWI404007B - 移位暫存裝置及其移位暫存器 - Google Patents

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移位暫存裝置及其移位暫存器
本發明是有關於一種移位暫存裝置，且特別是有關於一種動態電路架構的移位暫存裝置及其移位暫存器。
近年來，低溫多晶矽(Low Temperature Poly-Silicon，以下簡稱為LTPS)液晶顯示器是目前消費性產品開發的設計主流，其主要應用為高整合度與高解析度之中小尺寸液晶顯示器。由於LTPS具有較高的載子移動速率(大約為非晶矽(a-Si)的100倍以上)，因此非常適合將顯示驅動電路、控制電路以及感測系統(Sensing System)整合於玻璃基板上，從而使得LTPS的製程技術不但已逐漸成為一種多方面應用之電路設計可行性平台，而且更驅使著各家面板廠商將LTPS的製程技術引領至系統整合面板(System On Panel,SOP)的目標邁進。
由於整合於面板之玻璃基板上的感測系統近年來隨著觸控式電子產品應用的崛起，所以其相關研發技術也非常廣泛迅速地發展起來，舉例來說：利用觸控式面板的手機進行指紋辨識及掃描名片...等。一般而言，感測系統中的感測電路大部分都需要兩組或多組以上的控制訊號，且由於感測系統大多是採用掃描式的感測方式，因此控制訊號一般都是由移位暫存器(shift register)來產生。
以現今移位暫存器的電路架構而言，大致可分類為靜 態移位暫存器(Static Shift Register)與動態移位暫存器(Dynamic Shift Register)。其中，傳統的靜態移位暫存器大多是由數位邏輯閘與D型正反器(DFF)所構成；而傳統的動態移位暫存器則是由電晶體與反相器所構成。
一般而言，感測系統中的感測電路所需的控制訊號常會因為某些特殊的操作方式，而需要將移位暫存器所產生的控制訊號設計成非重疊(non-overlap)式的遞傳控制訊號。雖然傳統的靜態移位暫存器可藉由時脈訊號與D型正反器的配合來產生各式(包含重疊與非重疊)的傳遞控制訊號，不過由於靜態移位暫存器的電路架構大多是由數位邏輯閘和D型正反器所組成，因此所需佈局面積大，故而較不適合整合於面板之玻璃基板上。另外，動態移位暫存器雖然具備所需佈局面積較小的優點，不過其卻無法產生非重疊式的遞傳控制訊號，故而其應用僅受限於面板之閘極驅動器(Gate driver)的實現上。
有鑑於此，本發明提供一種移位暫存裝置及其移位暫存器，其電路架構係採用動態電路架構，且可產生各式(包含重疊與非重疊)的傳遞控制訊號。
本發明提供一種移位暫存器，其包括控制單元、閂鎖單元，以及開關單元。其中，控制單元用以接收一啟動訊號，並據以決定是否輸出一控制訊號。閂鎖單元用以接收所述啟動訊號與一第一時脈訊號，並據以輸出一閂鎖訊 號。開關單元耦接控制單元與閂鎖單元，用以接收所述控制訊號、所述閂鎖訊號、一第二時脈訊號以及一參考電壓，並依據所述控制訊號與所述閂鎖訊號輸出所述第二時脈訊號或所述參考電壓。
本發明另提供一種移位暫存裝置，其包括多個彼此串接在一起的移位暫存器。其中，第i個/第(i+1)個移位暫存器包括控制單元、閂鎖單元，以及開關單元。第i個/第(i+1)個移位暫存器之控制單元用以接收一啟動訊號，並據以決定是否輸出一控制訊號。第i個/第(i+1)個移位暫存器之閂鎖單元用以接收所述啟動訊號與一第一/一第二時脈訊號，並據以輸出一閂鎖訊號。第i個/第(i+1)個移位暫存器之開關單元耦接控制單元與閂鎖單元，用以接收所述控制訊號、所述閂鎖訊號、所述第二/所述第一時脈訊號以及一參考電壓，並依據所述控制訊號與所述閂鎖訊號輸出所述第二/所述第一時脈訊號或所述參考電壓，其中i為正整數。
本發明所提出之移位暫存裝置及其移位暫存器的電路架構係採用動態電路架構，故而所需佈局面積較小以利於整合在面板上，且其更可產生各式(包含重疊與非重疊)的傳遞控制訊號，以滿足整合於面板之感測系統為因應某些特殊操作方式所需的控制訊號，或者更可應用於有機發光二極體(OLED)顯示器中用以補償畫素之臨限電壓(threshold voltage,Vth)變異的補償電路。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉本發明幾個實施例，並配合所附圖式，作詳細說明如下。
本發明揭示一種移位暫存裝置及其移位暫存器，其電路架構係採用動態電路架構，且可產生各式(包含重疊與非重疊)的傳遞控制訊號。而以下內容將針對本發明之技術手段與功效來做一詳加描述給本發明相關領域之技術人員參詳。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
圖1繪示為本發明一實施例之移位暫存器的電路圖。請參照圖1，移位暫存器100包括控制單元101、閂鎖單元103、開關單元105，以及緩衝單元107。其中，控制單元101用以接收啟動訊號VST，並據以決定是否輸出控制訊號CS。閂鎖單元103用以接收啟動訊號VST與時脈訊號CLK1，並據以輸出閂鎖訊號LS。
開關單元105耦接控制單元101與閂鎖單元103，用以接收控制訊號CS、閂鎖訊號LS、時脈訊號CLK2以及參考電壓VSS，並依據控制訊號CS與閂鎖訊號LS輸出時脈訊號CLK2或參考電壓VSS(例如為一個接地電位或者為一個負電壓)。緩衝單元107耦接開關單元105，用以接收並緩衝輸出時脈訊號CLK2或參考電壓VSS。
於本實施例中，控制單元101包括反相器INV1、反相器INV2，以及P型電晶體P1。其中，反相器INV1的輸入端用以接收啟動訊號VST。反相器INV2的輸入端耦接反相器INV1的輸出端。P型電晶體P1的閘極耦接反相器INV1的輸出端，P型電晶體P1的第一汲/源極耦接反相器 INV2的輸出端，而P型電晶體P1的第二汲/源極則用以輸出控制訊號CS。
閂鎖單元103包括N型電晶體N1、P型電晶體P2、反相器INV3，以及反相器INV4。其中，N型電晶體N1的閘極用以接收時脈訊號CLK1，而N型電晶體N1的第一汲/源極則用以接收啟動訊號VST。P型電晶體P2的閘極用以接收時脈訊號CLK1，而P型電晶體P2的第一汲/源極則耦接N型電晶體N1的第二汲/源極。反相器INV3的輸出端耦接P型電晶體P2的第二汲/源極。反相器INV4的輸入端耦接N型電晶體N1的第二汲/源極，而反相器INV4的輸出端則耦接反相器INV3的輸入端，並用以輸出閂鎖訊號LS。
開關單元105包括N型電晶體N2~N4。其中，N型電晶體N2的閘極用以接收控制訊號CS，N型電晶體N2的第一汲/源極用以接收時脈訊號CLK2，而N型電晶體N2的第二汲/源極則用以輸出時脈訊號CLK2。N型電晶體N3的閘極用以接收閂鎖訊號LS，N型電晶體N3的第一汲/源極用以接收控制訊號CS，而N型電晶體N3的第二汲/源極則耦接N型電晶體N2的第二汲/源極。N型電晶體N4的閘極用以接收閂鎖訊號LS，N型電晶體N4的第一汲/源極耦接N型電晶體N2的第二汲/源極，而N型電晶體N4的第二汲/源極則用以接收參考電壓VSS。
緩衝單元107包括反相器INV5與反相器INV6(緩衝單元107中所包含的反相器之顆數可依實際負載需求而變 更，但若開關單元105中之N型電晶體N2與N4之驅動能力足夠的話(亦即將N型電晶體N2與N4之尺寸做的很大)，亦可將緩衝單元107整個省略)。其中，反相器INV5的輸入端用以接收時脈訊號CLK2或參考電壓VSS。反相器INV6的輸入端耦接反相器INV5的輸出端，而反相器INV6的輸出端則用以輸出緩衝過後的時脈訊號CLK2或參考電壓VSS。
於本實施例中，時脈訊號CLK1與時脈訊號CLK2皆為週期性的脈波訊號，且彼此間的脈波訊號實質上不重疊。另外，時脈訊號發生第1次脈波訊號的時間早於時脈訊號CLK2發生第1次脈波訊號的時間。再者，啟動訊號VST的上升邊緣不得超過時脈訊號CLK1發生第1次脈波訊號的下降邊緣，而啟動訊號VST的下降邊緣實質上不得超過時脈訊號CLK1發生第2次脈波訊號的上升邊緣，且啟動訊號VST的下降邊緣更不得超前時脈訊號CLK1發生第1次脈波訊號的下降邊緣。
為了要清楚說明移位暫存器100的運作原理，圖2繪示為圖1之移位暫存器100的操作時序波形圖。請合併參照圖1及圖2，當控制單元101在時間t1接收到啟動訊號VST時，由於啟動訊號VST為高準位，所以P型電晶體P1會被導通，從而使得控制單元101會輸出一個高準位的控制訊號CS給N型電晶體N2的閘極。如此一來，N型電晶體N2也會被導通。於本實施例中，假設N型電晶體N2的尺寸做的很大。
另一方面，由於閂鎖單元103在時間t1亦會接收到高準位的時脈訊號CLK1，所以N型電晶體N1會被導通，而P型電晶體P2會被截止，從而使得閂鎖單元103會輸出一個低準位的閂鎖訊號LS給N型電晶體N3與N4的閘極。如此一來，N型電晶體N3與N4會被截止。
基此可知，當控制單元101與閂鎖單元103於時間t1~t2之期間各別接收到高準位的啟動訊號VST與時脈訊號CLK1時，低準位的時脈訊號CLK2會被提供至緩衝單元107，從而使得緩衝單元107於時間t1~t2之期間會緩衝輸出低準位的時脈訊號CLK2。
緊接著，由於啟動訊號VST的上升邊緣不得超過時脈訊號CLK1發生第1次脈波訊號的下降邊緣，而啟動訊號VST的下降邊緣實質上不得超過時脈訊號CLK1發生第2次脈波訊號的上升邊緣，且啟動訊號VST的下降邊緣更不得超前時脈訊號CLK1發生第1次脈波訊號的下降邊緣，亦即啟動訊號VST的下降邊緣可落在時間t2~t6之間。
因此，當時脈訊號CLK1於時間t2轉為低準位時，閂鎖單元103的閂鎖機制即被啟動，此時N型電晶體N1會被截止，而P型電晶體P2會被導通，從而使得閂鎖單元103於時間t2~t3之期間所輸出的閂鎖訊號LS會被維持在低準位。如此一來，N型電晶體N3與N4於時間t2~t3之期間仍然會被截止，從而使得緩衝單元107於時間t2~t3之期間會緩衝輸出低準位的時脈訊號CLK2。
之後，當啟動訊號VST於時間t3轉為低準位時，由於 P型電晶體P1會被截止，以至於控制單元101便不再輸出控制訊號CS給N型電晶體N2的閘極，故而使得N型電晶體N2的閘極會處在浮接(Floating)的狀態，但由於N型電晶體N2的閘極於時間t3之前係接收高準位的控制訊號CS，所以N型電晶體N2於時間t3~t6的期間仍然會持續被導通。
另外，由於閂鎖單元103於時間t3~t6之期間所輸出的閂鎖訊號LS仍會被維持在低準位，故而N型電晶體N3與N4於時間t3~t6之期間仍然會被截止。如此一來，緩衝單元107各別於時間t3~t4、t4~t5以及t5~t6之期間便會緩衝輸出低、高、低準位的時脈訊號CLK2。
最後，當時脈訊號CLK1於時間t6轉為高準位時，由於N型電晶體N1會被導通，而P型電晶體P2會被截止，以至於閂鎖單元101會接收到低準位的啟動訊號VST。如此一來，假設啟動訊號VST於時間t6之後不再改變狀態的條件下，閂鎖單元103所輸出的閂鎖訊號LS會變為高準位，以至於N型電晶體N3與N4於時間t6之後會被導通，從而使得緩衝單元107於時間t6之後會轉為緩衝輸出參考電壓VSS，藉以防止緩衝單元107之輸出OUT處於浮接的狀態，進而增加移位暫存器100的穩定度與正確性。
基於上述實施例所揭示的內容可知，當啟動訊號VST於時間t3轉為低準位時，由於P型電晶體P1會被截止，以至於控制單元101便不再輸出控制訊號CS給N型電晶體N2的閘極，故而使得N型電晶體N2的閘極會處在浮 接的狀態，但由於N型電晶體N2的閘極於時間t3之前係接收高準位的控制訊號CS，所以N型電晶體N2於時間t3~t6的期間仍然會持續被導通。
如此一來，雖然N型電晶體N2於時間t3~t6的期間仍然會持續被導通，但由於N型電晶體N2的閘極於時間t3~t6的期間係處於浮接的狀態，以至於N型電晶體N2於時間t3~t6之期間的開關動作便很容易受外界雜訊或其他因素的影響，例如受時脈訊號CLK1的耦合(coupling)影響，而產生不可預期的誤動作。
也亦因如此，圖3繪示為本發明另一實施例之移位暫存器300的電路圖。請合併參照圖1及圖3，移位暫存器300與移位暫存器100的電路架構及運作原理皆類似，而唯一不同之處在於反相器INV4的輸入端更用以接收控制訊號CS，亦即反相器INV4的輸入端更會耦接至N型電晶體N2的閘極。
如此一來，當啟動訊號VST於時間t3轉為低準位時，雖然P型電晶體P1會被截止，以至於控制單元101便不再輸出控制訊號CS給N型電晶體N2的閘極，但是此時N型電晶體N2的閘極卻會接收到反相器INV4之輸入端的高準位(反相器INV4之輸入端的高準位係由反相器INV3之輸出端經由P型電晶體P2所提供)，從而使得N型電晶體N2的閘極免除處於浮接的狀態(因為N型電晶體N2的閘極此時係由反相器INV3之輸出端所驅動)，以至於N型電晶體N2於時間t3~t6的開關動作會相對穩定，從而 使得移位暫存器300的穩定度與正確性會優於移位暫存器100。
圖4繪示為本發明另一實施例之移位暫存器400的電路圖。請合併參照圖1及圖4，移位暫存器400與移位暫存器100的電路架構及運作原理皆類似，而不同之處在於P型電晶體P1的第一汲/源極更可(亦即不是必要)透過P型電晶體P1’耦接至反相器INV2的輸出端。其中，P型電晶體P1’的閘極耦接反相器INV1的輸出端，P型電晶體P1’的第一汲/源極耦接反相器INV2的輸出端，而P型電晶體P1’的第二汲/源極則耦接至P型電晶體P1的第一汲/源極。
另外，N型電晶體N4的第一汲/源極更可(亦即不是必要)透過N型電晶體N4’耦接至N型電晶體N2的第二汲/源極。其中，N型電晶體N4’的閘極耦接N型電晶體N4的閘極，N型電晶體N4’的第一汲/源極耦接N型電晶體N4的第一汲/源極，而N型電晶體N4’的第二汲/源極則耦接至N型電晶體N2的第二汲/源極。
如此一來，P型電晶體P1與P1’以及N型電晶體N4與N4’即會各別形成雙閘(dual gate)P型電晶體與雙閘N型電晶體，藉以來降低P型電晶體P1與N型電晶體N4所產生的漏電流(leakage current)，進而達到省電的目的。
在此值得一提的是，在本發明其他實施例中，只要P型電晶體P1與N型電晶體N4其中之一以對應的雙閘P型/N型電晶體取代的話，就可達到省電的目的，故而不需強制P型電晶體P1與N型電晶體N4皆要換成對應的雙 閘P型/N型電晶體。相似地，圖3所揭示的移位暫存器300之P型電晶體P1與N型電晶體N4亦可全部或者擇一以對應的雙閘P型/N型電晶體取代之，從而達到省電的目的。
圖5繪示為本發明另一實施例之移位暫存器500的電路圖。請合併參照圖1與圖3~圖5，移位暫存器500與移位暫存器100、300、400的電路架構及運作原理皆類似，而不同之處乃在於移位暫存器500之N型電晶體N2’的尺寸比移位暫存器100、300、400之N型電晶體N2的尺寸相對為小。
基於上述可知，當啟動訊號VST於時間t3轉為低準位時，由於P型電晶體P1會被截止，以至於控制單元101便不再輸出控制訊號CS給N型電晶體N2’的閘極，故而使得N型電晶體N2’的閘極會處在浮接的狀態，但由於N型電晶體N2’的閘極於時間t3之前係接收高準位的控制訊號CS，所以N型電晶體N2’於時間t3~t6的期間仍然會持續被導通。
然而，由於N型電晶體N2’之尺寸比移位暫存器100、300、400之N型電晶體N2的尺寸相對為小，以至於N型電晶體N2’之閘極、源極與汲極間的寄生電容之容值會較小，從而使得N型電晶體N2’之閘極處在浮接狀態下所保持的高準位時間會較短，亦即可能無法於時間t3~t6的期間持續保持在高準位，從而使得移位暫存器500產生不必要的錯誤運作。
有鑑於此，移位暫存器500之開關單元105’就必需更包括N型電晶體N5。其中，N型電晶體N5的閘極耦接N型電晶體N2’的閘極，而N型電晶體N5的第一汲/源極與其第二汲/源極則耦接至N型電晶體N2’的第二汲/源極。如此一來，N型電晶體N5便會形成一個電晶體電容(transistor capacitor)，藉此來拉長N型電晶體N2’之閘極於時間t3~t6之期間處在浮接狀態下所保持之高準位的時間，從而確保移位暫存器500的正確運作。
圖6繪示為本發明另一實施例之移位暫存器600的電路圖。請合併參照圖1及圖6，移位暫存器600與移位暫存器100的電路架構及運作原理皆類似，而不同之處在於移位暫存器600之閂鎖單元103’中省略了移位暫存器100之閂鎖單元103中的P型電晶體P2。
然而，為了要確保移位暫存器600之閂鎖單元103’正確執行閂鎖機制，故而本實施例特將移位暫存器600之閂鎖單元103’中的反相器INV3’之驅動能力設計的弱於/低於反相器INV4’之驅動能力。如此一來，即可確保移位暫存器600之閂鎖單元103’正確執行閂鎖機制。另外，在上述眾多實施例所述及達到省電目的之技術方案以及提升移位暫存器之穩定度與正確性的技術方案皆可落諸實行在移位暫存器600中，故在此並不再加以贅述之。
圖7繪示為本發明另一實施例之移位暫存器700的電路圖。請合併參照圖1及圖7，移位暫存器700與移位暫存器100的電路架構及運作原理皆類似，而不同之處在於 移位暫存器700之閂鎖單元103’中同樣省略了移位暫存器100之閂鎖單元103中的P型電晶體P2。
然而，為了要確保移位暫存器700之閂鎖單元103’正確執行閂鎖機制，故而於反相器INV3之輸出端與N型電晶體N1之第二汲/源極間多增設了一顆電阻R，藉以削減反相器INV3之輸出訊號的能量。如此一來，即可確保移位暫存器700之閂鎖單元103’正確執行閂鎖機制。相似地，在上述眾多實施例所述及達到省電目的之技術方案以及提升移位暫存器之穩定度與正確性的技術方案皆可落諸實行在移位暫存器700中，故在此並不再加以贅述之。
圖8繪示為本發明另一實施例之移位暫存器800的電路圖。請合併參照圖1及圖8，移位暫存器800與移位暫存器100的電路架構及運作原理皆類似，而不同之處在於移位暫存器800之緩衝單元107’中利用一個數位邏輯閘(digital logic gate)來取代移位暫存器100之緩衝單元107中的反相器INV5。
於本實施例中，緩衝單元107’用以接收時脈訊號CLK2或參考電壓VSS，並依據輸出致能訊號OE而決定是否緩衝輸出時脈訊號CLK2或參考電壓VSS。更清楚來說，緩衝單元107’包括反及閘(NAND gate)NA與反相器INV6。其中，反及閘NA的第一輸入端用以接收時脈訊號CLK2或參考電壓VSS，而反及閘NA的第二輸入端則用以接收輸出致能訊號OE。反相器INV6的輸入端耦接反及閘NA的輸出端，而反相器INV6的輸出端則用以輸出 緩衝過後的時脈訊號CLK2或參考電壓VSS。
在此值得一提的是，以反及閘NA搭配輸出致能訊號OE的方式來取代移位暫存器100之緩衝單元107中的反相器INV5之目的乃是為了要達到直接致能/禁能(enable/disable)移位暫存器800。如此一來，不但可以達到省電的效果，且更可以確保移位暫存器800整合於例如LTPS面板而不執行運作時，能夠全然不影響LTPS面板的顯示品質。
然而，在本發明的其他實施例中，可視移位暫存器800的實際操作需求，而利用反或閘(NOR gate)來取代反及閘NA。再者，在上述眾多實施例所述及達到省電目的之技術方案以及提升移位暫存器之穩定度與正確性的技術方案皆可落諸實行在移位暫存器800中，故在此並不再加以贅述之。
從另一觀點來看，圖9繪示為本發明一實施例之移位暫存裝置900的部分電路圖。請合併參照圖1及圖9，移位暫存裝置900包括多個彼此串接在一起的移位暫存器(圖9中僅繪示2個移位暫存器901與903，藉以方便說明本實施例)。於本實施例中，移位暫存器901與903與移位暫存器100的電路架構及運作原理皆類似，故而在此並不再加以贅述之。
然而，在此值得一提的是，移位暫存器901與903在進行串接(cascade)時，N型電晶體N1之閘極與N型電晶體N2之第一汲/源極所各別接收的時脈訊號CLK1、 CLK2必須交替互換。舉例來說，由圖9所揭示的電路圖中應可清楚看出，移位暫存器901的N型電晶體N1之閘極為接收時脈訊號CLK1，但移位暫存器903的N型電晶體N1之閘極卻為接收時脈訊號CLK2；另外，移位暫存器901的N型電晶體N2之第一汲/源極為接收時脈訊號CLK2，但移位暫存器903的N型電晶體N2之第一汲/源極卻為接收時脈訊號CLK1。如此一來，移位暫存裝置900才得以能正常運作。
為了要清楚說明移位暫存裝置900的運作原理。圖10繪示為圖9之移位暫存裝置900的操作時序圖。請合併參照圖9及圖10，於本實施例中，時脈訊號CLK1、CLK2皆為週期性的脈波訊號，且彼此間的脈波訊號實質上不重疊。另外，時脈訊號CLK1發生第1次脈波訊號的時間早於時脈訊號CLK2發生第1次脈波訊號的時間。
除此之外，移位暫存裝置900之第1個移位暫存器(亦即移位暫存器901)之控制單元101所接收的啟動訊號VST的上升邊緣不得超過時脈訊號CLK1發生第1次脈波訊號的下降邊緣，而移位暫存器901之控制單元101所接收的啟動訊號VST的下降邊緣實質上不得超過時脈訊號CLK1發生第2次脈波訊號的上升邊緣，且移位暫存器901之控制單元101所接收的啟動訊號VST的下降邊緣更不得超前時脈訊號CLK1發生第1次脈波訊號的下降邊緣。
在此值得一提的是，移位暫存器901之控制單元101所接收的啟動訊號VST係由外部控制系統/裝置所供給。舉 例來說，當移位暫存裝置900為應用在LTPS面板上時，移位暫存器901之控制單元101所接收的啟動訊號VST可由時序控制器(timing controller,T-con)所供給，但並不限制於此，一切端視移位暫存裝置900所應用之場合來決定之。
另一方面，移位暫存裝置900之第j個移位暫存器(j為偶數正整數，例如為移位暫存器903)之控制單元101所接收的啟動訊號即為移位暫存器901之開關單元105所輸出的高準位之時脈訊號CLK2。再者，移位暫存裝置900之第k個移位暫存器(k為大於1的奇數正整數，例如為移位暫存裝置900的第3個移位暫存器，未繪示)之控制單元101所接收的啟動訊號即為移位暫存器903之開關單元105所輸出的高準位之時脈訊號CLK1。
基於上述所揭示的內容及圖10可看出，移位暫存裝置900之每一級移位暫存器的輸出訊號已為非重疊的傳遞控制訊號。再者，若欲使移位暫存裝置900之每一級移位暫存器的輸出為重疊的傳遞控制訊號的話，於本實施例可透過改變時脈訊號CLK1、CLK2之致能時間的方式來達到，亦即將時脈訊號CLK1、CLK2的致能時間拉長，但調整過後的時脈訊號CLK1、CLK2間的脈波訊號實質上還是不得重疊在一起。另外，上述實施例所述及的移位暫存器300、400、500、600、700、800的電路架構同樣可實現在圖9的移位暫存器901與903中。
雖然上述實施例之移位暫存裝置900僅以兩個移位暫 存器901與903來做說明，但以本領域之技術人員在參照上述眾多實施例的內容過後，應當不難類推甚至推演出移位暫存裝置900具備兩個以上之移位暫存器的實施態樣及運作方式，故在此並不再加以贅述之。
然而，現今移位暫存裝置皆需具備雙向傳輸的能力，藉以滿足整合於LTPS面板之感測系統為因應某些特殊操作方式所需的控制訊號。藉此，圖11繪示為本發明另一實施例之移位暫存裝置1100的簡易方塊示意圖。請合併參照圖9及圖11，於本實施例中，移位暫存裝置1100中的移位暫存器901之控制單元101會透過雙向傳輸閘(transmission gate)TG1來接收啟動訊號VST_D1，並透過雙向傳輸閘TG2來接收移位暫存器903的輸出訊號。
另外，移位暫存裝置1100中的移位暫存器903之控制單元101會透過雙向傳輸閘TG4來接收啟動訊號VST_D2，並透過另一個雙向傳輸閘TG3來接收移位暫存器901的輸出訊號。其中，每一雙向傳輸閘TG1~TG4皆受控於兩個方向傳輸訊號D1、D2。
於本實施例中，當移位暫存裝置1100欲從移位暫存器901之方向傳遞至移位暫存器903時，本實施例僅需對應提供方向傳輸訊號D1、D2給每一雙向傳輸閘TG1~TG4，藉以致使移位暫存器901之控制單元101先會透過雙向傳輸閘TG1來接收啟動訊號VST_D1，之後移位暫存器903之控制單元101才會透過雙向傳輸閘TG3來接收移位暫存器901的輸出訊號。
另一方面，當移位暫存裝置1100欲從移位暫存器903之方向傳遞至移位暫存器901時，本實施例僅需對應提供方向傳輸訊號D1、D2給每一雙向傳輸閘TG1~TG4，藉以致使移位暫存器903之控制單元101先會透過雙向傳輸閘TG4來接收啟動訊號VST_D2，之後移位暫存器901之控制單元101才會透過雙向傳輸閘TG2來接收移位暫存器903的輸出訊號。如此一來，即可致使移位暫存裝置1100形成雙向移位暫存裝置(bidirectional shift register apparatus)。
綜上所述，本發明所提出之移位暫存裝置及其移位暫存器的電路架構係採用動態電路架構，故而所需佈局面積較小以利於整合在例如LTPS面板上，且其更可產生各式(包含重疊與非重疊)的傳遞控制訊號，以滿足整合於LTPS面板之感測系統為因應某些特殊操作方式所需的控制訊號，或者更可應用於有機發光二極體(OLED)顯示器中用以補償畫素之臨限電壓(threshold voltage,Vth)變異的補償電路。
雖然本發明已以多個實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、300、400、500、600、700、800‧‧‧移位暫存器
101‧‧‧控制單元
103、103’‧‧‧閂鎖單元
105、105’‧‧‧開關單元
107、107’‧‧‧緩衝單元
900、1100‧‧‧移位暫存裝置
INV1~INV6、INV3’、INV4’‧‧‧反相器
P1、P2、P1’‧‧‧P型電晶體
N1~N4、N2’、N4’、N5‧‧‧N型電晶體
NA‧‧‧反及閘
R‧‧‧電阻
TG1~TG4‧‧‧雙向傳輸閘
VST、VST_D1、VST_D2‧‧‧啟動訊號
CS‧‧‧控制訊號
LS‧‧‧閂鎖訊號
CLK1、CLK2‧‧‧時脈訊號
VSS‧‧‧參考電壓
OUT、OUT1、OUT2‧‧‧緩衝單元之輸出
D1、D2‧‧‧方向傳輸訊號
圖1繪示為本發明一實施例之移位暫存器的電路圖。
圖2繪示為圖1之移位暫存器的操作時序波形圖。
圖3~圖8繪示為本發明另一實施例之移位暫存器的電路圖。
圖9繪示為本發明一實施例之移位暫存裝置的部分電路圖。
圖10繪示為圖9之移位暫存裝置的操作時序圖。
圖11繪示為本發明另一實施例之移位暫存裝置的簡易方塊示意圖。
100‧‧‧移位暫存器
101‧‧‧控制單元
103‧‧‧閂鎖單元
105‧‧‧開關單元
107‧‧‧緩衝單元
INV1~INV6‧‧‧反相器
P1、P2‧‧‧P型電晶體
N1~N4‧‧‧N型電晶體
VST‧‧‧啟動訊號
CS‧‧‧控制訊號
LS‧‧‧閂鎖訊號
CLK1、CLK2‧‧‧時脈訊號
VSS‧‧‧參考電壓
OUT‧‧‧緩衝單元之輸出

Claims (59)

  1. 一種移位暫存器，包括：一控制單元，用以接收一啟動訊號，並據以決定是否輸出一控制訊號；一閂鎖單元，用以接收該啟動訊號與一第一時脈訊號，並據以輸出一閂鎖訊號；以及一開關單元，耦接該控制單元與該閂鎖單元，用以接收該控制訊號、該閂鎖訊號、一第二時脈訊號以及一參考電壓，並依據該控制訊號與該閂鎖訊號輸出該第二時脈訊號或該參考電壓。
  2. 如申請專利範圍第1項所述之移位暫存器，其中該控制單元包括：一第一反相器，其輸入端用以接收該啟動訊號；一第二反相器，其輸入端耦接該第一反相器的輸出端；以及一第一電晶體，其閘極耦接該第一反相器的輸出端，其第一汲/源極耦接該第二反相器的輸出端，而其第二汲/源極則用以輸出該控制訊號。
  3. 如申請專利範圍第2項所述之移位暫存器，其中該第一電晶體的第一汲/源極更透過一第二電晶體耦接至該第二反相器的輸出端。
  4. 如申請專利範圍第3項所述之移位暫存器，其中該第二電晶體的閘極耦接該第一反相器的輸出端，該第二電晶體的第一汲/源極耦接該第二反相器的輸出端，而該第二 電晶體的第二汲/源極則耦接至該第一電晶體的第一汲/源極。
  5. 如申請專利範圍第3項所述之移位暫存器，其中該第一與該第二電晶體為一P型電晶體。
  6. 如申請專利範圍第1項所述之移位暫存器，其中該閂鎖單元包括：一第一電晶體，其閘極用以接收該第一時脈訊號，而其第一汲/源極則用以接收該啟動訊號；一第二電晶體，其閘極用以接收該第一時脈訊號，而其第一汲/源極則耦接該第一電晶體的第二汲/源極；一第一反相器，其輸出端耦接該第二電晶體的第二汲/源極；以及一第二反相器，其輸入端耦接該第一電晶體的第二汲/源極，而其輸出端則耦接該第一反相器的輸入端，並用以輸出該閂鎖訊號。
  7. 如申請專利範圍第6項所述之移位暫存器，其中該第一電晶體為一N型電晶體，而該第二電晶體為一P型電晶體。
  8. 如申請專利範圍第6項所述之移位暫存器，其中該第二反相器的輸入端更用以接收該控制訊號。
  9. 如申請專利範圍第1項所述之移位暫存器，其中該閂鎖單元包括：一電晶體，其閘極用以接收該第一時脈訊號，而其第一汲/源極則用以接收該啟動訊號； 一第一反相器，其輸出端耦接該電晶體的第二汲/源極；以及一第二反相器，其輸入端耦接該電晶體的第二汲/源極，而其輸出端則耦接該第一反相器的輸入端，並用以輸出該閂鎖訊號。
  10. 如申請專利範圍第9項所述之移位暫存器，其中該電晶體為一N型電晶體。
  11. 如申請專利範圍第9項所述之移位暫存器，其中該第一反相器的輸出端更透過一電阻耦接至該電晶體的第二汲/源極。
  12. 如申請專利範圍第9項所述之移位暫存器，其中該第一反相器的驅動能力低於該第二反相器的驅動能力。
  13. 如申請專利範圍第9項所述之移位暫存器，其中該第二反相器的輸入端更用以接收該控制訊號。
  14. 如申請專利範圍第1項所述之移位暫存器，其中該開關單元包括：一第一電晶體，其閘極用以接收該控制訊號，其第一汲/源極用以接收該第二時脈訊號，而其第二汲/源極則用以輸出該第二時脈訊號；一第二電晶體，其閘極用以接收該閂鎖訊號，其第一汲/源極用以接收該控制訊號，而其第二汲/源極則耦接該第一電晶體的第二汲/源極；以及一第三電晶體，其閘極用以接收該閂鎖訊號，其第一汲/源極耦接該第一電晶體的第二汲/源極，而其第二汲/源 極則用以接收該參考電壓。
  15. 如申請專利範圍第14項所述之移位暫存器，其中該第一、該第二以及該第三電晶體皆為一N型電晶體。
  16. 如申請專利範圍第14項所述之移位暫存器，其中該開關單元更包括：一第四電晶體，其閘極耦接該第一電晶體的閘極，而其第一汲/源極與其第二汲/源極則耦接至該第一電晶體的第二汲/源極。
  17. 如申請專利範圍第16項所述之移位暫存器，其中該第四電晶體為一N型電晶體。
  18. 如申請專利範圍第14項所述之移位暫存器，其中該第三電晶體的第一汲/源極更透過一第四電晶體耦接至該第一電晶體的第二汲/源極。
  19. 如申請專利範圍第18項所述之移位暫存器，其中該第四電晶體的閘極耦接該第三電晶體的閘極，該第四電晶體的第一汲/源極耦接該第三電晶體的第一汲/源極，而該第四電晶體的第二汲/源極則耦接至該第一電晶體的第二汲/源極。
  20. 如申請專利範圍第18項所述之移位暫存器，其中該第四電晶體為一N型電晶體。
  21. 如申請專利範圍第1項所述之移位暫存器，更包括：一緩衝單元，耦接該開關單元，用以接收並緩衝輸出該第二時脈訊號或該參考電壓。
  22. 如申請專利範圍第21項所述之移位暫存器，其中該緩衝單元包括：一第一反相器，其輸入端用以接收該第二時脈訊號或該參考電壓；以及一第二反相器，其輸入端耦接該第一反相器的輸出端，而其輸出端則用以輸出緩衝過後的該第二時脈訊號或該參考電壓。
  23. 如申請專利範圍第1項所述之移位暫存器，更包括：一緩衝單元，耦接該開關單元，用以接收該第二時脈訊號或該參考電壓，並依據一輸出致能訊號而決定是否緩衝輸出該第二時脈訊號或該參考電壓。
  24. 如申請專利範圍第23項所述之移位暫存器，其中該緩衝單元包括：一數位邏輯閘，其第一輸入端用以接收該第二時脈訊號或該參考電壓，而其第二輸入端則用以接收該輸出致能訊號；以及一反相器，其輸入端耦接該數位邏輯閘的輸出端，而其輸出端則用以輸出緩衝過後的該第二時脈訊號或該參考電壓。
  25. 如申請專利範圍第24項所述之移位暫存器，其中該數位邏輯閘為一反及閘或一反或閘。
  26. 如申請專利範圍第1項所述之移位暫存器，其中該第一與該第二時脈訊號皆為一週期性的脈波訊號，且彼此 間的脈波訊號實質上不重疊。
  27. 如申請專利範圍第26項所述之移位暫存器，其中該第一時脈訊號發生第1次脈波訊號的時間早於該第二時脈訊號發生第1次脈波訊號的時間。
  28. 如申請專利範圍第27項所述之移位暫存器，其中該啟動訊號的上升邊緣實質上不得超過該第一時脈訊號發生第1次脈波訊號的下降邊緣，而該啟動訊號的下降邊緣實質上不得超過該第一時脈訊號發生第2次脈波訊號的上升邊緣，且該啟動訊號的下降邊緣更不得超前該第一時脈訊號發生第1次脈波訊號的下降邊緣。
  29. 一種移位暫存裝置，包括：多個彼此串接在一起的移位暫存器，其中第i個/第(i+1)個移位暫存器包括：一控制單元，用以接收一啟動訊號，並據以決定是否輸出一控制訊號；一閂鎖單元，用以接收該啟動訊號與一第一/一第二時脈訊號，並據以輸出一閂鎖訊號；以及一開關單元，耦接該控制單元與該閂鎖單元，用以接收該控制訊號、該閂鎖訊號、該第二/該第一時脈訊號以及一參考電壓，並依據該控制訊號與該閂鎖訊號輸出該第二/該第一時脈訊號或該參考電壓，其中i為正整數。
  30. 如申請專利範圍第29項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器的該控制單元包括：一第一反相器，其輸入端用以接收該啟動訊號； 一第二反相器，其輸入端耦接該第一反相器的輸出端；以及一第一電晶體，其閘極耦接該第一反相器的輸出端，其第一汲/源極耦接該第二反相器的輸出端，而其第二汲/源極則用以輸出該控制訊號。
  31. 如申請專利範圍第30項所述之移位暫存裝置，其中該第一電晶體的第一汲/源極更透過一第二電晶體耦接至該第二反相器的輸出端。
  32. 如申請專利範圍第31項所述之移位暫存裝置，其中該第二電晶體的閘極耦接該第一反相器的輸出端，該第二電晶體的第一汲/源極耦接該第二反相器的輸出端，而該第二電晶體的第二汲/源極則耦接至該第一電晶體的第一汲/源極。
  33. 如申請專利範圍第31項所述之移位暫存裝置，其中該第一與該第二電晶體為一P型電晶體。
  34. 如申請專利範圍第29項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器的該閂鎖單元包括：一第一電晶體，其閘極用以接收該第一/該第二時脈訊號，而其第一汲/源極則用以接收該啟動訊號；一第二電晶體，其閘極耦接該第一電晶體的閘極，而其第一汲/源極則耦接該第一電晶體的第二汲/源極；一第一反相器，其輸出端耦接該第二電晶體的第二汲/源極；以及一第二反相器，其輸入端耦接該第一電晶體的第二汲/ 源極，而其輸出端則耦接該第一反相器的輸入端，並用以輸出該閂鎖訊號。
  35. 如申請專利範圍第34項所述之移位暫存裝置，其中該第一電晶體為一N型電晶體，而該第二電晶體為一P型電晶體。
  36. 如申請專利範圍第34項所述之移位暫存裝置，其中該第二反相器的輸入端更用以接收該控制訊號。
  37. 如申請專利範圍第29項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器的該閂鎖單元包括：一電晶體，其閘極用以接收該第一/該第二時脈訊號，而其第一汲/源極則用以接收該啟動訊號；一第一反相器，其輸出端耦接該電晶體的第二汲/源極；以及一第二反相器，其輸入端耦接該電晶體的第二汲/源極，而其輸出端則耦接該第一反相器的輸入端，並用以輸出該閂鎖訊號。
  38. 如申請專利範圍第37項所述之移位暫存裝置，其中該電晶體為一N型電晶體。
  39. 如申請專利範圍第37項所述之移位暫存裝置，其中該第一反相器的輸出端更透過一電阻耦接至該電晶體的第二汲/源極。
  40. 如申請專利範圍第37項所述之移位暫存裝置，其中該第一反相器的驅動能力低於該第二反相器的驅動能力。
  41. 如申請專利範圍第37項所述之移位暫存裝置，其中該第二反相器的輸入端更用以接收該控制訊號。
  42. 如申請專利範圍第29項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器的該開關單元包括：一第一電晶體，其閘極用以接收該控制訊號，其第一汲/源極用以接收該第二/該第一時脈訊號，而其第二汲/源極則用以輸出該第二/該第一時脈訊號；一第二電晶體，其閘極用以接收該閂鎖訊號，其第一汲/源極用以接收該控制訊號，而其第二汲/源極則耦接該第一電晶體的第二汲/源極；以及一第三電晶體，其閘極用以接收該閂鎖訊號，其第一汲/源極耦接該第一電晶體的第二汲/源極，而其第二汲/源極則用以接收該參考電壓。
  43. 如申請專利範圍第42項所述之移位暫存裝置，其中該第一、該第二以及該第三電晶體皆為一N型電晶體。
  44. 如申請專利範圍第42項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器的該開關單元更包括：一第四電晶體，其閘極耦接該第一電晶體的閘極，而其第一汲/源極與其第二汲/源極則耦接至該第一電晶體的第二汲/源極。
  45. 如申請專利範圍第44項所述之移位暫存裝置，其中該第四電晶體為一N型電晶體。
  46. 如申請專利範圍第42項所述之移位暫存裝置，其中該第三電晶體的第一汲/源極更透過一第四電晶體耦接 至該第一電晶體的第二汲/源極。
  47. 如申請專利範圍第46項所述之移位暫存裝置，其中該第四電晶體的閘極耦接該第三電晶體的閘極，該第四電晶體的第一汲/源極耦接該第三電晶體的第一汲/源極，而該第四電晶體的第二汲/源極則耦接至該第一電晶體的第二汲/源極。
  48. 如申請專利範圍第46項所述之移位暫存裝置，其中該第四電晶體為一N型電晶體。
  49. 如申請專利範圍第29項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器更包括：一緩衝單元，耦接該開關單元，用以接收並緩衝輸出該第二/該第一時脈訊號或該參考電壓。
  50. 如申請專利範圍第49項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器的該緩衝單元包括：一第一反相器，其輸入端用以接收該第二/該第一時脈訊號或該參考電壓；以及一第二反相器，其輸入端耦接該第一反相器的輸出端，而其輸出端則用以輸出緩衝過後的該第二/該第一時脈訊號或該參考電壓。
  51. 如申請專利範圍第29項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器更包括：一緩衝單元，耦接該開關單元，用以接收該第二/該第一時脈訊號或該參考電壓，並依據一輸出致能訊號而決定是否緩衝輸出該第二/該第一時脈訊號或該參考電壓。
  52. 如申請專利範圍第51項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器的該緩衝單元包括：一數位邏輯閘，其第一輸入端用以接收該第二/該第一時脈訊號或該參考電壓，而其第二輸入端則用以接收該輸出致能訊號；以及一反相器，其輸入端耦接該數位邏輯閘的輸出端，而其輸出端則用以輸出緩衝過後的該第二/該第一時脈訊號或該參考電壓。
  53. 如申請專利範圍第52項所述之移位暫存裝置，其中該數位邏輯閘為一反及閘或一反或閘。
  54. 如申請專利範圍第29項所述之移位暫存裝置，其中該第一與該第二時脈訊號皆為一週期性的脈波訊號，且彼此間的脈波訊號實質上不重疊。
  55. 如申請專利範圍第54項所述之移位暫存裝置，其中該第一時脈訊號發生第1次脈波訊號的時間早於該第二時脈訊號發生第1次脈波訊號的時間。
  56. 如申請專利範圍第55項所述之移位暫存裝置，其中第1個移位暫存器之該控制單元所接收的該啟動訊號的上升邊緣不得超過該第一時脈訊號發生第1次脈波訊號的下降邊緣，而第1個移位暫存器之該控制單元所接收的該啟動訊號的下降邊緣實質上不得超過該第一時脈訊號發生第2次脈波訊號的上升邊緣，且該啟動訊號的下降邊緣更不得超前該第一時脈訊號發生第1次脈波訊號的下降邊緣。
  57. 如申請專利範圍第56項所述之移位暫存裝置，其中第j個移位暫存器之該控制單元所接收的該啟動訊號為第(j-1)級移位暫存器的輸出訊號，j為偶數正整數。
  58. 如申請專利範圍第56項所述之移位暫存裝置，其中第k個移位暫存器之該控制單元所接收的該啟動訊號為第(k-1)級移位暫存器的輸出訊號，其中k為大於1的奇數正整數，且第1個移位暫存器之該控制單元所接收的該啟動訊號為外部所供給。
  59. 如申請專利範圍第29項所述之移位暫存裝置，其中所述第i個/第(i+1)個移位暫存器之該控制單元更透過一第一與一第二雙向傳輸閘接收該啟動訊號，藉以致使該移位暫存裝置形成一雙向移位暫存裝置。
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