TWI469150B - 移位暫存器電路 - Google Patents

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TWI469150B
TWI469150B TW100131674A TW100131674A TWI469150B TW I469150 B TWI469150 B TW I469150B TW 100131674 A TW100131674 A TW 100131674A TW 100131674 A TW100131674 A TW 100131674A TW I469150 B TWI469150 B TW I469150B
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Kun Yueh Lin
Chun Hsin Liu
Chun Huan Chang
Ya Ting Lin
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Au Optronics Corp
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Description

移位暫存器電路
本發明係有關於一種移位暫存器電路，尤指一種用來提供複數掃描訊號之移位暫存器電路。
平面顯示裝置(Flat Panel Display)具有外型輕薄、省電以及無輻射等優點，所以被廣泛地應用於電腦螢幕、行動電話、個人數位助理(PDA)、平面電視等電子產品上。一般而言，平面顯示裝置包含有複數畫素單元、移位暫存器電路以及資料驅動器。資料驅動器係用來產生複數資料訊號至複數畫素單元。移位暫存器電路係用來產生複數掃描訊號饋入複數畫素單元以控制複數資料訊號的寫入運作。此外，移位暫存器電路另用來產生複數掃描訊號，據以提供複數畫素單元更新控制。
近年來，以銦鎵鋅氧化物(InGaZn Oxide,IGZO)為材料製作的電晶體，具有電子移動速度較高的優點，因此電流驅動能力較高，因此可作為平面顯示裝置驅動電路之材料，但是其電氣特性不穩定，如臨界電壓漂移(Vth shift)的問題，IGZO電晶體之閘極在正偏壓時，臨界電壓會往正方向偏移；在負偏壓，臨界電壓會往負方向偏移，使得電路操作穩定性降低。
依據本發明之實施例，其揭露一種移位暫存器電路，用來提供複數個掃描訊號，此移位暫存器電路包含複數級移位暫存器，這些級移位暫存器之第n級移位暫存器包含第一上拉單元、控制訊號產生單元、第一下拉單元、輸出單元及第二下拉單元。第一上拉單元，接收第一時脈及控制訊號端的控制訊號，並且電連接上述的控制訊號端，用來根據第一時脈訊號及控制訊號端之控制訊號上拉第n級起始脈波；控制訊號產生單元，接收第二時脈訊號、第三時脈訊號、第四時脈訊號及第(n-1)級起始脈波產生該控制訊號，並且電連接控制訊號端，用來根據第二時脈訊號、第三時脈訊號、第四時脈訊號及第(n-1)級起始脈波產生該控制訊號；第一下拉單元，接收第三時脈訊號，並且電連接第一上拉單元，用來根據第三時脈訊號下拉第n級起始脈波；輸出單元，接收控制訊號以及第一時脈訊號，並且電連接控制訊號端，用來根據該控制訊號以及第一時脈訊號上拉第n級掃描訊號；以及第二下拉單元，接收第三時脈訊號，並且電連接輸出單元，用來根據第三時脈訊號下拉第n級掃描訊號。
下文依本發明移位暫存器電路特舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍。
第1圖為本發明第一實施例之移位暫存器電路100的示意圖。如第1圖所示，移位暫存器電路100包含複數級移位暫存器，為方便說明，移位暫存器電路100只顯示第(n-1)級移位暫存器111、第n級移位暫存器112以及第(n+1)級移位暫存器113，其中只有第n級移位暫存器112顯示內部功能單元架構，其餘級移位暫存器係類似於第n級移位暫存器112，不另贅述。
在第n級移位暫存器112的運作中，第n級移位暫存器112根據第(n-1)級移位暫存器111所產生的第(n-1)級起始脈波STn-1 、第一時脈訊號CLK1、第二時脈訊號CLK2、第三時脈訊號CLK3與第四時脈訊號CLK4，產生第n級掃描訊號SSn 及第n級起始脈波STn ，其餘級移位暫存器可同理類推。
第n級移位暫存器112包含第一上拉單元120、控制訊號產生單元122、第一下拉單元124、輸出單元126與第二下拉單元128。其中，第一上拉單元120係用以接收第一時脈訊號CLK1及控制訊號端Q之控制訊號VQn ，根據第一時脈訊號CLK1以及控制訊號VQn 以輸出第n級起始脈波STn ；控制訊號產生單元122係接收第二時脈訊號CLK2、第三時脈訊號CLK3、第四時脈訊號CLK4與第(n-1)級起始脈波STn-1 且電連接於控制訊號端Q及低電壓準位VSS以輸出控制訊號VQn ；第一下拉單元124係接收第三時脈訊號CLK3且電連接於低電壓準位VSS以輸出第n級起始脈波STn ；輸出單元126電連接控制訊號端Q且接收第一時脈訊號CLK1，用以根據控制訊號VQn 與第一時脈訊號CLK1輸出第n級掃描訊號SSn ；第二下拉單元128係接收第三時脈訊號CLK3且電連接於低電壓準位VSS以輸出第n級掃描訊號SSn ，低電壓準位VSS可以是0伏特或是負電壓例如-6伏特。
第1圖的第一實施例中，控制訊號產生單元122包含前級訊號接收單元1220以及第三下拉單元1222。前級訊號接收單元1220接收第三時脈訊號CLK3、第四時脈訊號CLK4及第(n-1)級起始脈波STn-1 且電連接於控制訊號端Q，並根據第三時脈訊號CLK3、第四時脈訊號CLK4及第(n-1)級起始脈波STn-1 輸出控制訊號VQn ；第三下拉單元1222接收第二時脈訊號CLK2及第三時脈訊號CLK3且電連接於低電壓準位VSS，並根據第二時脈訊號CLK2及第三時脈訊號CLK3輸出控制訊號VQn 。
此外，第1圖的第一實施例中，第一上拉單元120包含第五電晶體1201與第一穩壓電容1202，第一下拉單元124包含第七電晶體1241，第二下拉單元128包含第八電晶體1281，前級訊號接收單元1220包含第一電晶體12201、第二電晶體12202、第一耦合電容12203與第二耦合電容12204，第三下拉單元1222包含第三電晶體12221與第四電晶體12222，輸出單元126包含第六電晶體1261、第二穩壓電容1262與閘極源極電容(Cgd)1263，此外，上述或以下所述之每一電晶體可以例如為薄膜電晶體(Thin Film Transistor；TFT)或場效電晶體(Field Effect Transistor；FET)，或者以IGZO作為主動層材料的TFT或FET，並且上述閘極源極電容(Cgd)1263、第一耦合電容12203、第二耦合電容12204、第一穩壓電容1202與第二穩壓電容1262可以不是雜散電容。
第1圖的第一實施例中，第五電晶體1201具有用以接收控制訊號VQn 的閘極端，用以接收第一時脈訊號CLK1的第一端，以及電連接於第一下拉單元124的第二端；第七電晶體1241具有用以接收第三時脈訊號CLK3的閘極端，輸出第n級起始脈波STn 的第一端及接收低電壓準位VSS的第二端；第八電晶體1281具有用以接收第三時脈訊號CLK3的閘極端，輸出第n級掃描訊號SSn 的第一端及接收低電壓準位VSS的第二端；第一電晶體12201具有用以接收第四時脈訊號CLK4的閘極端，用以接收第(n-1)級起始脈波STn-1 的第一端；第二電晶體12202具有用以接收第三時脈訊號CLK3的閘極端，電連接於第一電晶體12201的第二端的第一端及電連接於控制訊號端Q的第二端；第三電晶體12221具有用以接收第二時脈訊號CLK2的閘極端，電連接於控制訊號端Q的第一端；第四電晶體12222具有用以接收第三時脈訊號CLK3的閘極端，電連接於第三電晶體12221之第二端的第一端及用以接收低電壓準位VSS的第二端；第六電晶體1261具有用以接收控制訊號VQn 的閘極端，用以接收第一時脈訊號CLK1的第一端及用以輸出第n級掃描訊號SSn 的第二端。
第1圖的第一實施例中，第一穩壓電容1202具有電連接於控制訊號端Q的第一端及電連接於第一下拉單元124的第二端；第二穩壓電容1262具有電連接於控制訊號端Q的第一端及電連接於第二下拉單元128的第二端；第一耦合電容12203具有用以接收第四時脈訊號CLK4的第一端及電連接於控制訊號端Q的第二端；第二耦合電容12204具有用以接收第三時脈訊號CLK3的第一端及電連接於控制訊號端Q的第二端；閘極源極電容(Cgd)1263具有用以接收第一時脈訊號CLK1的第一端及電連接於控制訊號端Q的第二端。
此外，第1圖的第一實施例中，第一穩壓電容1202的電容值可以為閘極源極電容1263之電容值的1至2倍；第二穩壓電容1262的電容值可以為閘極源極電容1263之電容值的4至5倍；第一耦合電容12203的電容值可以為閘極源極電容1263之電容值的1至2倍；第二耦合電容12204的電容值可以為閘極源極電容1263之電容值的1至2倍。在另一實施方式中，第一穩壓電容1202的電容值為閘極源極電容1263之電容值的1倍(即兩者電容值相等)；第二穩壓電容1262的電容值為閘極源極電容1263之電容值的5倍；第一耦合電容12203的電容值為閘極源極電容1263之電容值的1.5倍；第二耦合電容12204的電容值為閘極源極電容1263之電容值1.5倍。
第2圖為第1圖所示之移位暫存器電路100的工作相關訊號波形示意圖，其中橫軸為時間軸。在第2圖中，由上往下的訊號分別為第(n-1)級起始脈波STn-1 、第一時脈訊號CLK1、第二時脈訊號CLK2、第三時脈訊號CLK3、第四時脈訊號CLK4、第n級掃描訊號SSn 、控制訊號VQn 與第n級起始脈波STn 。並且第一時脈訊號CLK1、第二時脈訊號CLK2、第三時脈訊號CLK3及第四時脈訊號CLK4的佔空比(Duty Ratio)實質上為50%，可防止電晶體閘極承受非平衡電壓準位，而造成電路元件電性偏移，但本實施例所揭露之電路，其操作時脈佔空比並不限定必須為50%；並且如第2圖所示，第一時脈訊號CLK1領先第二時脈訊號CLK2四分之一時脈週期；第二時脈訊號CLK2領先第三時脈訊號CLK3四分之一時脈週期；以及第三時脈訊號CLK3領先第四時脈訊號CLK4四分之一時脈週期。
參閱第2圖與第1圖，在T1時間內，第二時脈訊號CLK2與第三時脈訊號CLK3為高準位故可導通第三電晶體12221與第四電晶體12222以下拉控制訊號VQn 至低電壓準位VSS。在T2時間內，第二時脈訊號CLK2轉為低準位，關閉第三電晶體12221，並且第三時脈訊號CLK3與第(n-1)級起始脈波STn-1 為高準位且第四時脈訊號CLK4由低準位轉換為高準位故可導通第一電晶體12201與第二電晶體12202以上拉控制訊號VQn 至第一高準位電壓Vh1，並且藉由控制訊號VQn 之第一高準位電壓Vh1導通第五電晶體1201與第六電晶體1261，但由於第一時脈訊號CLK1在T2時間內為低準位，因此，分別透過導通的第五電晶體1201與第六電晶體1261，第一時脈訊號CLK1下拉第n級起始脈波STn 與第n級掃描訊號SSn 。在T3時間內，第一時脈訊號CLK1由低準位轉為高準位，分別透過第六電晶體1261與第五電晶體1201上拉第n級掃描訊號SSn 與第n級起始脈波STn ，並且透過閘極源極電容1263之耦合，第一時脈訊號CLK1將控制訊號VQn 更加上拉至第二高準位電壓Vh2，進而增加第五電晶體1201與第六電晶體1261導通程度；在T4時間內，第n級掃描訊號SSn 與第n級起始脈波STn 由於第一時脈訊號而維持高準位，而控制訊號VQn 則因第四時脈訊號CLK4由高準位轉換為低準位而透過第一耦合電容12203下拉至第三高準位電壓Vh3；在T5時間內，第三時脈訊號CLK3轉換為高準位，進而導通第七電晶體1241與第八電晶體1281以分別下拉第n級起始脈波STn 與第n級掃描訊號SSn ，此外，在T5時間內第二時脈訊號CLK2與第三時脈訊號CLK3皆為高準位，故可導通第三電晶體12221與第四電晶體12222以下拉控制訊號VQn 至低電壓準位VSS。
此外，不論閘極源極電容1263為特別製作之附加電容或是在製作第六電晶體1261時所產生的雜散電容，第一時脈訊號CLK1均可透過閘極源極電容1263耦合而造成控制訊號VQn 之變化，進而造成第五電晶體1201與第六電晶體1261不必要的導通。透過第一耦合電容12203、第二耦合電容12204、第一穩壓電容1202與第二穩壓電容1262可穩定或透過耦合方式控制訊號VQn ，減少第五電晶體1201與第六電晶體1261不必要的導通。參閱第2圖與第1圖，例如，在T6時間轉換至T7時間中，第一時脈訊號CLK1由低準位轉換為高準位，進而透過電容耦合上拉控制訊號VQn ，但此時第三時脈訊號CLK3則由高準位轉換為低準位，透過第二耦合電容12204之耦合，可下拉控制訊號VQn ，避免第五電晶體1201與第六電晶體1261不必要的導通，造成電路錯誤輸出，此外，透過第一穩壓電容1202與第二穩壓電容1262的設置，能夠減少閘極源極電容1263耦合所造成的電位變化。
第3圖為本發明第二實施例之移位暫存器電路的示意圖。如第3圖所示，第3圖的第二實施例中與第1圖的第一實施例不同的地方在於，第一電晶體12201具有用以接收第三時脈訊號CLK3的閘極端，用以接收第(n-1)級起始脈波的第一端；第二電晶體12202具有用以接收第四時脈訊號CLK4的閘極端，電連接於第一電晶體12201之第二端的第一端及電連接於控制訊號端Q的第二端；第三電晶體12221具有用以接收第三時脈訊號CLK3的閘極端，電連接於控制訊號端Q的第一端；第四電晶體12222具有用以接收第二時脈訊號CLK2的閘極端，電連接於第三電晶體12221第二端的第一端及用以接收低電壓準位VSS的第二端，此外，第3圖的第二實施例之第一時脈訊號CLK1、第二時脈訊號CLK2、第三時脈訊號CLK3與第四時脈訊號CLK4與第1圖的第一實施例不同。
第4圖為第3圖所示之移位暫存器電路的第一工作實施例相關訊號波形示意圖，其中橫軸為時間軸。在第3圖中，由上往下的訊號分別為第(n-1)級起始脈波STn-1 、第一時脈訊號CLK1、第二時脈訊號CLK2、第三時脈訊號CLK3、第四時脈訊號CLK4、第n級掃描訊號SSn 、控制訊號VQn 與第n級起始脈波STn 。並且第一時脈訊號CLK1、第二時脈訊號CLK2、第三時脈訊號CLK3及第四時脈訊號CLK4的佔空比(Duty Ratio)實質上為50%，可防止電晶體閘極承受非平衡電壓準位，但本實施例所揭露之電路，其操作時脈佔空比並不限定必須為50%；並且如第4圖所示，第一時脈訊號CLK1領先第二時脈訊號CLK2三分之一時脈週期；第二時脈訊號CLK2領先第三時脈訊號CLK3六分之一時脈週期；以及第三時脈訊號CLK3領先第四時脈訊號CLK4三分之一時脈週期。
參閱第4圖與第3圖，在T1時間內，第二時脈訊號CLK2與第三時脈訊號CLK3為高準位故可導通第四電晶體12222與第三電晶體12221以下拉控制訊號VQn 至低電壓準位VSS。在T2時間內，第三時脈訊號CLK3與第(n-1)級起始脈波STn-1 為高準位且第四時脈訊號CLK4由低準位轉換為高準位故可導通第一電晶體12201與第二電晶體12202以上拉控制訊號VQn 至第一高準位電壓Vh1，並且藉由控制訊號VQn 之第一高準位電壓Vh1導通第五電晶體1201與第六電晶體1261，但由於第一時脈訊號CLK1在T2時間內為低準位，因此，分別透過導通的第五電晶體1201與第六電晶體1261，第一時脈訊號CLK1下拉第n級起始脈波STn 與第n級掃描訊號SSn 。在T3時間內，第一時脈訊號CLK1由低準位轉為高準位，分別透過第六電晶體1261與第五電晶體1201上拉第n級掃描訊號SSn 與第n級起始脈波STn ，並且透過閘極源極電容1263之耦合，第一時脈訊號CLK1將控制訊號VQn 更加上拉至第二高準位電壓Vh2，進而增加第五電晶體1201與第六電晶體1261導通程度。在T4時間內，第n級掃描訊號SSn 與第n級起始脈波STn 由於第一時脈訊號CLK1而維持高準位，而控制訊號VQn 則因第四時脈訊號CLK4由高準位轉換為低準位而透過第一耦合電容12203下拉至第三高準位電壓Vh3。在T5時間內，第三時脈訊號CLK3轉換為高準位，進而導通第七電晶體1241與第八電晶體1281以分別下拉第n級起始脈波STn 與第n級掃描訊號SSn ，此外，在T5時間內第二時脈訊號CLK2與第三時脈訊號CLK3皆為高準位，故可導通第四電晶體12222與第三電晶體12221以下拉控制訊號VQn 至低電壓準位VSS。此外，第3圖的第二實施例中第一穩壓電容1202、第二穩壓電容1262、第一耦合電容12203與第二耦合電容12204的作動原理類似第1圖的第一實施例，不另贅述。
本發明另提供一適用於第3圖所示之移位暫存器電路的操作波形實施例，第5圖為第3圖所示之移位暫存器電路的第二工作實施例相關訊號波形示意圖，其中橫軸為時間軸。在第5圖中，由上往下的訊號分別為第(n-1)級起始脈波STn-1 、第一時脈訊號CLK1、第二時脈訊號CLK2、第三時脈訊號CLK3、第四時脈訊號CLK4、第n級掃描訊號SSn 、控制訊號VQn 與第n級起始脈波STn 。與第4圖實施例相關訊號波形示意圖不同的是，第一時脈訊號領先第二時脈訊號六分之一時脈週期；第二時脈訊號領先第三時脈訊號三分之一時脈週期；以及第三時脈訊號領先第四時脈訊號六分之一時脈週期。且其造成之控制訊號VQn 與前述實施例不同。
參閱第5圖與第3圖，在T1時間內，第二時脈訊號CLK2與第三時脈訊號CLK3為高準位，故可導通第四電晶體12222與第三電晶體12221以下拉控制訊號VQn 至低電壓準位VSS，並且因第三時脈訊號CLK3為高準位故可導通第七電晶體1241與第八電晶體1281以分別下拉第n級起始脈波STn 與第n級掃描訊號SSn 至低電壓準位VSS。在進入T2時間時，第三時脈訊號CLK3與第(n-1)級起始脈波STn-1 為高準位且第四時脈訊號CLK4由低準位轉換為高準位故可導通第一電晶體12201與第二電晶體12202以上拉控制訊號VQn 至第四高準位電壓Vh4，並且藉由控制訊號VQn 之第四高準位電壓Vh4導通第五電晶體1201與第六電晶體1261，但由於第一時脈訊號CLK1在T2時間內為低準位，因此，分別透過導通的第五電晶體1201與第六電晶體1261，第一時脈訊號CLK1下拉第n級起始脈波STn 與第n級掃描訊號SSn 。在T3時間內，第一時脈訊號CLK1由低準位轉為高準位，分別透過第六電晶體1261與第五電晶體1201上拉第n級掃描訊號SSn 與第n級起始脈波STn ，並且透過閘極源極電容1263之耦合，第一時脈訊號CLK1將控制訊號VQn 更加上拉至第五高準位電壓Vh5，進而增加第五電晶體1201與第六電晶體1261導通程度。在T4時間內，第n級掃描訊號SSn 與第n級起始脈波STn 由於第一時脈訊號CLK1而維持高準位，而控制訊號VQn 則因第四時脈訊號CLK4由高準位轉換為低準位而透過第一耦合電容12203下拉至第六高準位電壓Vh6。在T5時間內，第三時脈訊號CLK3轉換為高準位，進而導通第七電晶體1241與第八電晶體1281以分別下拉第n級起始脈波STn 與第n級掃描訊號SSn ，此外，在T5時間內第二時脈訊號CLK2與第三時脈訊號CLK3皆為高準位，故可導通第四電晶體12222與第三電晶體12221以下拉控制訊號VQn 至低電壓準位VSS。此外，第3圖配合第5圖的第二實施例中第一穩壓電容1202、第二穩壓電容1262、第一耦合電容12203與第二耦合電容12204的作動原理類似第1圖的第一實施例，不另贅述。
綜上所示，本發明實施例之移位暫存器可使用時脈的佔空比(Duty Ratio)實質上為50%的時脈訊號，且電晶體無持續受到非平衡之正偏壓或逆偏壓之影響，故可降低電路元件電性之漂移，例如使用IGZO為移位暫存器材料時，本發明實施例之移位暫存器所搭配之時脈為佔空比(Duty Ratio)實質上為50%的時脈訊號可以避免IGZO材料製成之電晶體，其電性因長時間偏壓所造成的漂移，但本發明實施例所揭露之電路，並不限定必須搭配時脈的佔空比(Duty Ratio)實質上為50%的時脈訊號。
此外，上述實施例以N型電晶體為詳細說明，但所屬技藝領域中具有通常知識者應可根據本發明之實施例，以P型電晶體置換，此外，本發明實施例之電晶體可以例如是以IGZO材料製成之薄膜電晶體(Thin Film Transistor)、雙極性接面電晶體(Bipolar Junction Transistor)與金屬氧化物場效電晶體(MOSFET)等，上述實施方式並非用以限定本發明。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．移位暫存器電路
111．．．第(n-1)級移位暫存器
112．．．第n級移位暫存器
113．．．第(n+1)級移位暫存器
120．．．第一上拉單元
1201．．．第五電晶體
1202．．．第一穩壓電容
122．．．控制訊號產生單元
1220．．．前級訊號接收單元
12201．．．第一電晶體
12202．．．第二電晶體
12203‧‧‧第一耦合電容
12204‧‧‧第二耦合電容
1222‧‧‧第三下拉單元
12221‧‧‧第三電晶體
12222‧‧‧第四電晶體
124‧‧‧第一下拉單元
1241‧‧‧第七電晶體
126‧‧‧輸出單元
1261‧‧‧第六電晶體
1262‧‧‧第二穩壓電容
1263‧‧‧閘極源極電容
128‧‧‧第二下拉單元
1281‧‧‧第八電晶體
CLK1‧‧‧第一時脈訊號
CLK2‧‧‧第二時脈訊號
CLK3‧‧‧第三時脈訊號
CLK4‧‧‧第四時脈訊號
STn-1 、STn 、STn+1 ‧‧‧起始脈波
VSS‧‧‧低電壓準位
SSn-1 、SSn 、SSn+1 ‧‧‧掃描訊號
Q‧‧‧控制訊號端
VQn‧‧‧控制訊號
第1圖為本發明第一實施例之移位暫存器電路的示意圖。
第2圖為第1圖所示之移位暫存器電路的工作相關訊號波形示意圖，其中橫軸為時間軸。
第3圖為本發明第二實施例之移位暫存器電路的示意圖。
第4圖為第3圖所示之移位暫存器電路的第一工作實施例相關訊號波形示意圖，其中橫軸為時間軸。
第5圖為第3圖所示之移位暫存器電路的第二工作實施例相關訊號波形示意圖，其中橫軸為時間軸。
100．．．移位暫存器電路
111．．．第(n-1)級移位暫存器
112．．．第n級移位暫存器
113．．．第(n+1)級移位暫存器
120．．．第一上拉單元
1201．．．第五電晶體
1202．．．第一穩壓電容
122．．．控制訊號產生單元
1220．．．前級訊號接收單元
12201．．．第一電晶體
12202．．．第二電晶體
12203．．．第一耦合電容
12204．．．第二耦合電容
1222．．．第三下拉單元
12221．．．第三電晶體
12222．．．第四電晶體
124．．．第一下拉單元
1241．．．第七電晶體
126．．．輸出單元
1261．．．第六電晶體
1262．．．第二穩壓電容
1263．．．閘極源極電容
128．．．第二下拉單元
1281．．．第八電晶體
CLK1．．．第一時脈訊號
CLK2．．．第二時脈訊號
CLK3．．．第三時脈訊號
CLK4．．．第四時脈訊號
STn-1 、STn 、STn+1 ．．．起始脈波
VSS．．．低電壓準位
SSn-1 、SSn 、SSn+1 ．．．掃描訊號
Q．．．控制訊號端
VQn．．．控制訊號

Claims (14)

  1. 一種移位暫存器電路，用來提供複數個掃描訊號，該移位暫存器電路包含複數級移位暫存器，該些級移位暫存器之一第n級移位暫存器包含：一第一上拉單元，接收一第一時脈及來自一控制訊號端之一控制訊號，用來根據該第一時脈訊號及該控制訊號上拉一第n級起始脈波；一控制訊號產生單元，接收一第二時脈訊號、一第三時脈訊號、一第四時脈訊號及一第(n-1)級起始脈波，並且電連接該控制訊號端，用來根據該第二時脈訊號、該第三時脈訊號、該第四時脈訊號及該第(n-1)級起始脈波產生該控制訊號；一第一下拉單元，接收該第三時脈訊號，並且電連接該第一上拉單元，用來根據該第三時脈訊號下拉該第n級起始脈波；一輸出單元，接收該控制訊號以及該第一時脈訊號，並且電連接該控制訊號端，用來根據該控制訊號以及該第一時脈訊號上拉一第n級掃描訊號；以及一第二下拉單元，接收該第三時脈訊號，並且電連接該輸出單元，用來根據該第三時脈訊號下拉該第n級掃描訊號。
  2. 如請求項1所述之移位暫存器電路，其中，該控制訊號產生單元包含：一前級訊號接收單元，接收該第三時脈訊號、該第四時脈訊號及該第(n-1)級起始脈波，用來根據該第三時脈訊號、該第四 時脈訊號及該第(n-1)級起始脈波輸出該控制訊號；以及一第三下拉單元，接收該第二時脈訊號及該第三時脈訊號，並且電連接該前級訊號接收單元，用來根據該第二時脈訊號及該第三時脈訊號下拉該控制訊號。
  3. 如請求項2所述之移位暫存器電路，其中，該前級訊號接收單元包含：一第一耦合電容，該第一耦合電容的第一端係用以接收該第四時脈訊號，該第一耦合電容的第二端電連接於該控制訊號端；以及一第二耦合電容，該第二耦合電容的第一端係用以接收該第三時脈訊號，該第二耦合電容的第二端電連接於該控制訊號端。
  4. 如請求項3所述之移位暫存器電路，其中：該第一上拉單元包含一第一穩壓電容，該第一穩壓電容的第一端電連接於該控制訊號端，該第一穩壓電容的第二端電連接於該第一下拉單元；以及該輸出單元包含一第二穩壓電容，該第二穩壓電容的第一端電連接於該控制訊號端，該第二穩壓電容的第二端電連接於該第二下拉單元，用以穩定該控制訊號。
  5. 如請求項4所述之移位暫存器電路，其中：該輸出單元包含一閘極源極電容(Cgd)，該閘極源極電容的第一 端係用以接收該第一時脈訊號，該閘極源極電容的第二端電連接於該控制訊號端；該第一穩壓電容的電容值為該閘極源極電容之電容值的1至2倍；該第二穩壓電容的電容值為該閘極源極電容之電容值的4至5倍；該第一耦合電容的電容值為該閘極源極電容之電容值的1至2倍；以及該第二耦合電容的電容值為該閘極源極電容之電容值的1至2倍。
  6. 如請求項2所述之移位暫存器電路，其中：該前級訊號接收單元包含：一第一電晶體，該第一電晶體的閘極端係用以接收該第四時脈訊號，該第一電晶體的第一端係用以接收該第(n-1)級起始脈波；以及一第二電晶體，該第二電晶體的閘極端係用以接收該第三時脈訊號，該第二電晶體的第一端電連接於該一電晶體的第二端，該第二電晶體的第二端電連接於該控制訊號端；以及該第三下拉單元包含：一第三電晶體，該第三電晶體的閘極端係用以接收該第二時脈訊號，該第三電晶體的第一端電連接於該控制訊號端；以及一第四電晶體，該第四電晶體的閘極端係用以接收該第三時脈訊 號，該第四電晶體的第一端電連接於該三電晶體的第二端，該第四電晶體的第二端係用以接收一低電壓準位。
  7. 如請求項1或6所述之移位暫存器電路，其中：該第一時脈訊號、第二時脈訊號、第三時脈訊號及第四時脈訊號的佔空比(Duty Ratio)實質上為50%；該第一時脈訊號領先該第二時脈訊號四分之一時脈週期；該第二時脈訊號領先該第三時脈訊號四分之一時脈週期；以及該第三時脈訊號領先該第四時脈訊號四分之一時脈週期。
  8. 如請求項2所述之移位暫存器電路，其中：該前級訊號接收單元包含：一第一電晶體，該第一電晶體的閘極端係用以接收該第三時脈訊號，該第一電晶體的第一端係用以接收該第(n-1)級起始脈波；以及一第二電晶體，該第二電晶體的閘極端係用以接收該第四時脈訊號，該第二電晶體的第一端電連接於該一電晶體的第二端，該第二電晶體的第二端電連接於該控制訊號端；以及該第三下拉單元包含：一第三電晶體，該第三電晶體的閘極端係用以接收該第三時脈訊號，該第三電晶體的第一端電連接於該控制訊號端；以及一第四電晶體，該第四電晶體的閘極端係用以接收該第二時脈訊號，該第四電晶體的第一端電連接於該三電晶體的第二端， 該第四電晶體的第二端係用以接收一低電壓準位。
  9. 如請求項1或8所述之移位暫存器電路，其中：該第一時脈訊號、第二時脈訊號、第三時脈訊號及第四時脈訊號的佔空比(Duty Ratio)實質上為50%；該第一時脈訊號領先該第二時脈訊號三分之一時脈週期；該第二時脈訊號領先該第三時脈訊號六分之一時脈週期；以及該第三時脈訊號領先該第四時脈訊號三分之一時脈週期。
  10. 如請求項1或8所述之移位暫存器電路，其中：該第一時脈訊號、第二時脈訊號、第三時脈訊號及第四時脈訊號的佔空比(Duty Ratio)實質上為50%；該第一時脈訊號領先該第二時脈訊號六分之一時脈週期；該第二時脈訊號領先該第三時脈訊號三分之一時脈週期；以及該第三時脈訊號領先該第四時脈訊號六分之一時脈週期。
  11. 如請求項6或8所述之移位暫存器電路，其中：該第一電晶體、該第二電晶體、該第三電晶體以及該第四電晶體包含銦鎵鋅氧化物之主動層。
  12. 如請求項1所述之移位暫存器電路，其中：該第一上拉單元包含一第五電晶體，該第五電晶體的閘極端係用以接收該控制訊號，該第五電晶體的第一端係用以接收該第 一時脈訊號，該第五電晶體的第二端電連接於該第一下拉單元；以及該輸出單元包含一第六電晶體，該第六電晶體的閘極端係用以接收該控制訊號，該第六電晶體的第一端係用以接收該第一時脈訊號，該第六電晶體的第二端係用以輸出該第n級掃描訊號。
  13. 如請求項12所述之移位暫存器電路，其中：該第一下拉單元包含一第七電晶體，該第七電晶體的閘極端係用以接收該第三時脈訊號，該第七電晶體的第一端係用以輸出該第n級起始脈波，該第七電晶體的第二端係用以接收一低電壓準位；以及該第二下拉單元包含一第八電晶體，該第八電晶體的閘極端係用以接收該第三時脈訊號，該第八電晶體的第一端係用以輸出該第n級掃描訊號，該第八電晶體的第二端係用以接收一低電壓準位。
  14. 如請求項13所述之移位暫存器電路，其中：該第五電晶體、該第六電晶體、該第七電晶體以及該第八電晶體包含銦鎵鋅氧化物之主動層。
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