KR100470758B1

KR100470758B1 - 입력 화소 데이터 재배열 회로를 구비한 액정 표시 유닛

Info

Publication number: KR100470758B1
Application number: KR10-2002-0020572A
Authority: KR
Inventors: 이토마사히로; 타카미카즈히코; 오쿠조노노보루
Original assignee: 엔이씨 엘씨디 테크놀로지스, 엘티디.
Priority date: 2001-04-16
Filing date: 2002-04-16
Publication date: 2005-03-08
Also published as: US7030852B2; TW582001B; JP2002311913A; JP4875248B2; KR20020081094A; US20020149550A1

Abstract

액정 표시(LCD) 패널 유닛에는 상기 LCD 패널의 제1 및 제2의 절반분에 각각 할당된 제1 및 제2의 소스 드라이버군으로 기능적으로 분할된 다수의 소스 드라이버가 제공된다. 상이한 포맷의 입력 화소 데이터에 관계없이 LCD 패널을 적절히 구동하기 위해 상기 입력 화소 데이터를 소정의 데이터 포맷으로 재배열하는 화소 데이터 재배열 회로가 제공된다. 상기 화소 데이터 재배열 회로는 상기 제1 및 제2의 소스 드라이버군에 선행하고 화소 데이터의 2N-패스(path)(N은 자연수)를 수신하도록 기능하고 소정의 데이터 포맷에 따라 상기 2N-패스의 화소 데이터의 순서를 재배열하고 재배열된 N-패스의 화소 데이터를 상기 제1의 소스 드라이버군에 제공하고 재배열된 N-패스의 화소 데이터를 상기 제2의 소스 드라이버군에 제공한다.

Description

입력 화소 데이터 재배열 회로를 구비한 액정 표시 유닛{Liquid Crystal Display Unit having Incoming Pixel Data Rearrangement Circuit}

본 발명은 액티브 매트릭스 어드레스 액정 표시 장치(LCD)에 관한 것으로서, 특히 LCD 패널을 적절히 구동하기 위해 입력 화소 데이터를 소정의 포맷으로 순서화하는 화소 데이터 재배열 회로를 구비하는 유닛에 관한 것이다.

LCD는 TV 수신기, PC, PDA, 이동 전화 단말, 화상 모니터 등의 다양한 전자 장치에서 사용되고 있다. 그 중에서도 특히 액티브 매트릭스 어드레스 LCD가 광범위하게 이용되고 있고 상기 액티브 매트릭스 어드레스 LCD에는 전압의 인가를 제어하기 위해 화소 전극에 각각 할당된 다수의 능동 소자(스위칭 소자)가 제공된다. 상기 능동 소자는 보통 박막 트랜지스터(TFT)이다. 상기 액티브 매트릭스 어드레스 LCD는 고 해상도, 넓은 시야각, 고 콘트라스트, 및 다중 그레이 레벨 등의 특징을 갖는다.

LCD 제조 기술의 발전과 더불어 LCD 패널은 화소 밀도가 유지된 채 또는 증가 되면서 대형화되는 추세에 있다. 따라서, 라인당 화소의 갯수는 증가하고 그에 따라 타이밍 클록 주파수를 증가시킬 필요성이 있다. 그러나, 타이밍 클록이 높아짐에 따라 종래의 LCD 장치는 소스 드라이버의 제조 비용이 높아지고 EMI(electromagnetic interference)가 현저하게 되는 문제점에 직면하게 되었다.

전술한 문제점을 처리하기 위해, 소스 드라이버를 화소 데이터가 병렬로 공급되는 2개의 군(group)으로 분할하는 것이 제안되고 있다. 그에 따르면 클록 주파수를 절반으로 하는 것이 가능하다. 상기 언급된 내용은 일본국 특허공개공보 제5-210359호 및 제10-207434호에 개시되어 있다.

본 발명에 들어가기 이전에, 전술한 일본국 특허공개공보 제5-210359호에 개시된 종래의 기술을 도 1과 관련하여 간단히 기술하고자 한다.

도 1은 LCD 패널(2) 및 그 주변의 블록을 도시하는 블럭도이다. LCD 패널(2)은 LCD 패널(2)에 매트릭스로 제공된 TFT를 구동하는 다수의 소스 드라이버(3)를 그 주변에 구비한다. 상기 소스 드라이버(3)는 2개의 군으로 분할되는데 그 중 하나의 군(3L)은 LCD 패널(2)의 좌반분에 할당되고 다른 군(3R)은 LCD 패널(2)의 우반분에 할당된다. 단일 패스(path)의 화소 데이터는 인터페이스(4)에 공급되고 클록(CK1)을 사용하여 2-패스의 화소 데이터(S1, S2)로 분할된다. 상기 클록(CK1)도 클록(CK1)의 클록 속도를 절반으로 줄이는 분주기(5)에 인가되며, 상기 분주기(5)는 주파수 속도가 절반으로 된 클록(CK2)을 공급된다.

상기 2-패스의 화소 데이터(S1, S2)는 상기 클록(CK2)을 사용하여 제어기(6)에는 입력되고, 상기 제어기(6)는 상기 데이터를 소스 드라이버군(3L, 3R)에 각각 S1U 및 S2U로서 인가한다. 또한 제어기(6)는 상기 화소 데이터(S1 또는 S2)를 사용하여 샘플링 시작 신호(SP)를 준비하고, 상기 신호(SP)를 각각의 드라이버군(3L, 3R)의 선도 소스 드라이버에 인가한다. 따라서, 화소 데이터(S1U, S2U)는 병렬로 표시된다. 전술한 바와 같은 상기 선행 기술의 특징은 소스 구동 타이밍 클록이 절반으로 된다는 점이다. 이는 대형 LCD 패널이 타이밍 클록의 증가가 없이도 구동될 수 있고, 동시에 EMI의 문제가 감소될 수 있다는 것을 의미한다.

전술한 바와 같이, 선행 기술에서는 단일 패스(path)의 화소 데이터가 공급되고, 그 후 상기 단일 패스의 화소 데이터가 좌측 및 우측의 소스 드라이버군(3L, 3R)에 대한 2-패스의 화소 데이터로 분할된다. 한편, LCD 패널 제조업자는 유닛으로서 LCD 패널(2), 인더페이스(4), 및 제어기(6)를 생산하는 것이 보통이다. 따라서 입력 화소 데이터의 포맷이 미리 결정되어 있기 때문에, 상기와 같은 LCD 패널 유닛을 구입하는 LCD 장치 메이커는 LCD 패널 제조업자가 사전에 결정한 포맷의 입력 화소 데이터를 입력해야만 하는 불합리한 점이 있고, 이로 인해 회로 설계의 자유도가 줄어든다. LCD 장치 메이커는 상이한 데이터 포맷의 다수의 패스의 화소 데이터를 LCD 패널 유닛에 입력하기를 거의 원하지 않는다. 그러나, 전술한 선행 기술은 유저의 상기와 같은 요구 조건에 대처할 수 없다. 다른 선행 기술인 일본국 특허공개공보 제5-210359호 및 제10-207434호도 전술한 바와 같은 동일한 문제점을 갖고 있다.

따라서, 본 발명의 목적은 복수의 패스(path)의 입력 화소 데이터를 2개의 소스 드라이버군을 구동하기 위한 데이터 포맷으로 재배열하는 개선된 회로를 구비하는 LCD 패널 유닛을 제공함에 있다.

간략히 말하면, 본 발명의 목적을 달성하기 위해, LCD 패널 유닛에 LCD 패널의 제1 및 제2의 절반분에 각각 할당된 제1 및 제2의 소스 드라이버군으로 기능적으로 분할된 다수의 소스 드라이버가 제공된다. 또한 상이한 포맷의 입력 화소 데이터에 관계없이 LCD 패널을 적절히 구동하도록 상기 입력 화소 데이터를 소정의 데이터 포맷으로 재배열하는 화소 데이터 재배열 회로가 제공된다. 상기 화소 데이터 재배열 회로는 상기 제1 및 제2의 소스 드라이버군에 선행하며, 2N-패스(path)(N은 자연수)의 화소 데이터를 수신하여 소정의 데이터 포맷에 따라 상기 2N-패스의 화소 데이터의 순서를 재배열하고, 재배열된 제1의 N-패스의 화소 데이터는 상기 제1의 소스 드라이버군에 공급하고, 재배열된 제2의 N-패스의 화소 데이터는 상기 제2의 소스 드라이버군에 공급한다.

본 발명의 일 특징에 따른 액정표시 유닛은, LCD 패널과, 상기 LCD 패널의 제1 및 제2의 절반분에 각각 할당된 제1 및 제2의 소스 드라이버군으로 기능적으로 분할된 다수의 소스 드라이버와, 상기 제1 및 제2의 소스 드라이버군에 선행하는 화소 데이터 재배열 회로를 포함하고, 상기 화소 데이터 재배열 회로는 2N-패스(path)(N은 자연수)의 화소 데이터를 수신하여 소정의 데이터 포맷에 따라 상기 2N-패스의 화소 데이터의 순서를 재배열하고, 재배열된 제1의 N-패스의 화소 데이터는 상기 제1의 소스 드라이버군에 제공하고, 재배열된 제2의 N-패스의 화소 데이터는 상기 제2의 소스 드라이버군에 제공하는 것을 특징으로 한다.

본 발명의 제1의 실시예는 도 2 내지 도 8을 참조하여 기술될 것이다. 도 2에 있어서, 본 발명과 직접 관련된 화소 데이터 재배열 회로(또는 유닛)(10)는 제어기(11)에 구비된다. 상기 화소 데이터 재배열 회로(10)는 LCD 패널(14)의 일 주변부에 구비된 다수의 소스 드라이버(12)에 선행한다. 공지되어 있는 바와 같이, LCD 패널(14)에는 다수의 능동 소자(스위칭 소자)가 매트릭스 형태로 구비되고, 상기 스위칭 소자는 보통 박막 트랜지스터(TFT)인데, 도 2에 개략적으로 도시된 바와 같이 게이트선(게이트 드라이버(16)로부터 연장되는) 및 소스선(또는 데이터선)의 교점의 근방에 위치한다. TFT는 게이트선상에 나타나는 스위치-온 전압에 응답하여 액티브 상태가 되고, 그에 따라 데이터 전압이 활성화된 TFT를 경유하여 화소 전극(17)에 인가된다.

본 발명에 따른 제1의 실시예에서, 다수의 소스 드라이버(12)는 2개의 군(proup ; 12L, 12R)으로 분할된다. 그 중 하나의 군(12L)은 LCD 패널(14)의 좌측 절반분에 할당되고 다른 군(12R)은 LCD 패널(14)의 우측 절반분에 할당된다. 상기 소스 드라이버(12)에 인가되는 다수의 그레이 레벨(gray level) 전압을 발생하는 그레이 레벨 전압 발생기(18)가 제공된다. 그레이 레벨은 예컨대 8, 16, 32, ..., 또는 256이고 그 중 하나가 화소 데이터 재배열 회로(10)부터 인가된 서브 화소 데이터(즉, 적(R), 녹(G), 청(B)의 하나)에 응답하여 선택된다. 그레이 레벨 그 자체는 공지의 기술이므로 더이상의 설명은 하지 않는다.

화소 데이터 재배열 회로(10)에는 2개의 화소 데이터 채널(또는 패스(path) ; 20, 22)을 경유하여 2개의 화소 데이터 입력(1, 2)이 공급되고, 상기 화소 데이터 재배열 회로(10)는 2개의 군(12L, 12R)으로 분할된 소스 드라이버(12)가 정확하게 구동되도록 상기 인가된 화소 데이터의 순서를 재배열한다.

타이밍 제어기(11)는 상기 화소 데이터(1, 2) 중 어느 하나로부터 시작 신호(수평 동기 신호 ; 23)를 추출하여, 상기 신호(23)를 상기 소스 드라이버군(12L, 12R) 양쪽 모두에 인가한다. 또한, 전술한 시작 신호는 제어기(11)에 선행하는 적합한 회로에서 준비되어 화소 데이터(1, 2)와 병렬로 제어기(11)에 인가될 수 있다. 상기 타이밍 제어기(11)는 전술한 것 외에도 게이트 구동 제어 신호를 생성한다. 상기 신호(즉, 시작 신호 및 게이트 제어 신호)의 생성은 공지된 기술로서 본 발명과는 직접 관련이 없어 단순화를 위해 생략한다.

도 3a 및 도 3b에 있어서, 화소 데이터 재배열 회로(10)가 보다 상세히 기술될 것이다. 도시된 바와 같이 화소 데이터 재배열 회로(10)는 데이터 위상 조정기(24), 다수의 라인 메모리(도 3a에 도시되지 않음)를 각각 포함하는 2개의 메모리(26, 28), 4개의 스위치(30a 내지 30d), 및 스위치 제어기(32)를 포함한다. 상기 스위치 제어기(32)는 외부로부터 사전에 인가된 스위치 제어 데이터를 사용하여 상기 스위치(30a 내지 30d)의 온-오프 동작을 제어한다. 도 3b는 상기 경우에 두개의 플립 플롭(34, 36)을 포함하는 데이터 위상 조정기(24)의 일예를 도시한다. 상기 메모리(34a 내지 30d)로의 데이터의 기록, 상기 메모리(34a 내지 30d)로부터의 데이터의 판독 및 위상 제어와 같은 도 3a의 제어기(11)의 동작은 타이밍 클록의 제어하에 모두 실행된다는 것을 이해할 수 있을 것이다. 그러나, 도면의 단순화를 위해 상기 블록으로의 클록의 인가는 도 3a에 도시되지 않는다.

화소 데이터 재배열 회로(10)의 동작은 도 3a 내지 도 3b, 도 4a 내지 도 4d, 및 도 5 내지 도 7과 관련하여 기술될 것이다. 3종류의 서로 다른 포맷의 화소 데이터 입력(1, 2)을 도 4a 내지 도 4c에 예시되어 있으며, 이때 하나의 수평 라인 에서의 화소 데이터는 0, 1, 2, ..., 2M-1로서 그 갯수는 2M이다. 공지된 바와 같이 제어 비트를 제외한 각각의 화소 데이터의 비트수는 그레이 레벨에 대한 비트수의 세배(즉, R, G, 및 B)이다. 도 4a 내지 도 4d에 있어서, 클록(A)는 각각의 화소 데이터의 처리를 제어하는데 사용되고, 클록(B)는 클록(A)에 비해 1/2 클록 만큼 위상 이동(지연)된다. 도 4d는 화소 데이터 재배열 회로(10)로부터 출력되는 출력(1, 2)의 데이터 포맷을 도시한다. 다시 말해, 화소 데이터 입력(1, 2)은 도 4d에 도시된 바와 같이 재배열되어야 한다.

화소 데이터 입력(1, 2)이 도 4a에 도시된 데이터 포맷으로 화소 데이터 재배열 회로(10)에 입력되는 경우에는 화소 데이터의 순서를 재배열할 필요가 없다. 따라서 스위치 제어기(32)는 사전에 입력된 스위치 제어 데이터에 따라 화소 데이터 입력(1, 2)을 직접 선택하도록 스위치(30a, 30b)를 설정하고, 화소 데이터 출력(1, 2)으로서 상기 스위치(30a, 30b)의 출력을 통과시키도록 스위치(30d)를 설정한다. 상기 예에서는 스위치(30c)를 제어할 필요가 없다.

화소 데이터 입력(1, 2)이 도 4b에 도시된 포맷을 각각 취하는 경우에는, 스위치 제어기(32)는 화소 데이터 입력(1)을 메모리(26)에 인가하도록 스위치(30c)를 설정하고, 메모리(26, 28)의 출력을 선택하도록 스위치(30a, 30b)를 설정한다. 또한, 스위치(30d)는 화소 데이터를 재배열하여 도 4d에 도시된 포맷을 취하기 위해서 메모리(26, 28)에 저장된 화소 데이터를 교대로 선택하도록 제어된다. 상기 경우의 데이터 재배열에 관해 도 5 내지 도 7을 참조하여 보다 상세히 기술한다.

도 4c에 도시된 화소 데이터 입력(1, 2)은 도 4b와 완전히 동일한 방식으로 배열되어 있다. 그러나 화소 데이터 입력(2)은 화소 데이터 입력(1)에 대해 1/2 클록 만큼 지연되어 있다. 이 경우, 스위치 제어기(32)는 데이터 위상 조정기(24)를 선택하도록 스위치(30c)를 제어하고, 상기 데이터 위상 조정기(24)는 상기 화소 데이터 입력(1)을 1/2 클록 만큼 지연시켜 상기 화소 데이터 입력(1, 2)의 2개의 위상을 동일하게 만든다. 상기 데이터 위상 조정기(24)는, 예컨대 도 3b에 도시된 비교적 단순한 종래의 회로를 이용하여 구현될 수 있다. 화소 데이터는 클록(A)의 하강 엣지에 응답하여 플립 플롭(34)내로 획득되고 그 후 플립 플롭(34)에 기억된 화소 데이터는 클록(A)가 플립 플롭(36)에 인가되는 경우에 반전된다는 점에서 클록(A)의 상승 엣지에서 다음의 플립 플롭(36)내에 획득되고 그에 따라 화소 데이터 입력(1)은 1/2 클록 만큼 지연된다. 도 4c에 도시된 경우의 이하의 동작은 도 4b의 데이터 포맷과 관련하여 기술된 것과 동일하다.

도 5 내지 도 7에는, 도 4b에 도시된 바와 같은 화소 데이터 입력(1, 2)의 데이터 재배열과 메모리의 판독/기록 동작을 기술하는 타이밍 차트가 도시되어 있다. 전술한 바와 같이, 각각의 메모리(26, 28)는 다수의 라인 메모리를 구비하고, 화소 데이터 입력의 갯수가 전술한 바와 같이 2인 경우에는 상기 라인 메모리의 갯수는 4개(즉, 총 8개)이다. 라인 메모리(1 내지 4, 5 내지 8)가 메모리(26, 28)에 각각 구비되어 있다고 가정한다.

도 5는 화소 데이터 입력(1, 2)의 제1의 라인 데이터의 메모리 기록 동작을 도시한다. 도시된 바와 같이 화소 데이터 입력(1)의 제1의 라인에서의 화소 데이터(0, 2, ..., M-2)의 제1의 절반분은 라인 메모리(1)내에 연속 기록되고, 화소 데이터 입력(2)의 제1의 라인에서의 화소 데이터(1, 3, ..., M-1)의 제1의 절반분은 메모리(2)내에 연속 기록된다. 이어서, 화소 데이터 입력(1)의 제1의 라인에서의 화소 데이터(M, M+2, ..., 2M-2)의 제2의 절반분은 메모리(3)내에 연속 기록되고, 이와 유사하게 화소 데이터 입력(2)의 제1의 라인에서 화소 데이터(M+1, M+3, ..., 2M-1)의 제2의 절반분은 메모리(4)내에 연속 기록된다. 상기 동작 중에, 나머지 메모리(5 내지 8)와 관련해서는 어떠한 데이터 기록/판독 동작도 실행되지 않으며, 화소 데이터 재배열 회로(10)로부터의 어떠한 데이터의 출력도 없다(도 2 및 도 3a).

도 6은 화소 데이터 입력(1, 2)의 제1의 라인 데이터의 메모리 판독 동작과 더불어 화소 데이터 입력(1, 2)의 제2의 라인 데이터의 메모리 기록 동작을 도시하고 있다. 라인 메모리(5-8)내로의 제2의 라인 데이터의 기록 동작은 이용되는 라인 메모리가 상이하다는 점을 제외하고는 제1의 라인 데이터의 기록 동작과 완전히 동일하게 실행되므로 간략화를 위해 더이상의 설명은 생략한다. 전술한 제2의 라인의 기록 동작과 병렬하여 라인 메모리(1-4)에 이미 기억된 제1의 라인의 화소 데이터가 도 6에 도시된 바와 같이 라인 메모리(1-4)로부터 판독된다. 따라서, 화소 데이터 재배열 회로(10)는 화소 데이터 입력(1, 2)의 제1의 라인 데이터를 재배열하여 도 4d에 도시된 소정의 포맷으로 화소 데이터 입력(1, 2)을 생성할 수 있다.

도 7은 제2의 라인 데이터의 메모리 판독 동작과 더불어 화소 데이터 입력(1, 2)의 제3의 라인 데이터의 메모리 기록 동작을 도시한다. 상기 동작은 전술한 바로부터 용이하게 이해할 수 있을 것이다.

도 8은 각 소스 드라이버(12L, 12R)의 일부에 대한 개략 다이어그램이다. 시작 신호(즉, 수평 동기 신호)는 각 시프트 레지스터(L1, R1)의 제1 단(stage)에 인가되고, 그 후 상기 시작 신호는 우측으로 천이하며, 시프트 펄스(도시되지 않음)에 응답하여 각각 다음 시프트 레지스터(L2, R2)로 이동한다. 상기와 같이 이동된 시작 신호는 래치(LL1, LL2, ... 및 RL1, RL2, ...)의 대응하는 단(stage)에 인가된다. 상기 래치 각각은 상기 대응하는 시프트 레지스터의 수와 동등한 수의 복수의 단을 구비한다. 상기 래치(LL1, LL2, 및 RL1, RL2, 등)는 시작 신호 및 타이밍 클록(즉, 클록(A))에 응답하여 화소 데이터 재배열 회로(10)로부터 발생된 출력의 화소 데이터(1, 2)를 연속적으로 래치한다. 한 라인의 전체 화소 데이터가 래치(LL1, LL2, ..., RL1, RL2, ...)에 기억된 후에, 상기 래치된 화소 데이터는 그레이 레벨 전압을 판정하는데 사용되고, 이어서 상기 그레이 레벨 전압은 공지된 바와 같은 TFT 등과 같은 대응하는 능동 소자에 인가된다.

본 발명의 제2의 실시예를 도 9, 10, 및 도 11a 내지 도 11f를 참조하여 기술한다. 제2의 실시예에 따른 화소 데이터 재배열 회로(110)(도 9)는 4개의 화소 데이터 입력(1 내지 4)을 수신하여 상기 입력된 데이터의 순서를 재배열하여 4개의 화소 데이터 출력(1 내지 4)을 생성한다. 따라서, 제2의 실시예는 입력 및 출력된 데이터의 갯수의 관점에서 제1의 실시예와 상이하다.

도 9에 도시된 바와 같이, 도 11a 내지 도 11e에 예시된 상이한 포맷을 취하는 4개의 화소 데이터 입력(1 내지 4)이 화소 데이터 재배열 회로(110)에 인가된다. 상기 화소 데이터 재배열 회로(110)는 내부에 스위치를 구비하는 데이터 위상 조정기(124), 내부에 스위치를 구비하는 메모리 유닛(126), 스위치(130d), 및 스위치 제어 데이터가 외부 회로로부터 인가되는 스위치 제어기(132)를 포함한다. 제2의 실시예는 제1의 실시예의 확장이므로 제2의 실시예는 제1의 실시예를 참조하여 기술될 것이다.

화소 데이터 재배열 회로(110)로부터 생성되는 화소 데이터 출력(1 내지 4)은 도 11f에 도시되어 있는데, 상기 화소 데이터 출력(1 내지 4)은 도 10의 소스 드라이버군(112L, 112R)에 인가된다. 화소 데이터 출력(1-2, 및 3-4)은 LCD 패널의 좌측 및 우측 절반분에 각각 할당된다.

도 10은 각 소스 드라이버군(112L, 112R)의 일부를 도시한 것으로서 도 8에 대응한다. 도 10에 도시된 바와 같이, 시작 신호(즉, 수평 동기 신호)는 각 시프트 레지스터(L1', R1')의 제1 단에 인가되고, 그 후 상기 시작 신호는 우측으로 이동하며 타이밍 클록(클록(A))에 응답하여 다음의 시프트 레지스트(L2', R2') 각각으로 이동된다. 전술한 바와 같이, 화소 데이터 출력(1-2, 및 3-4)은 소스 드라이버군(112L, 112R)에 각각 할당되기 때문에 2개의 연속된 화소 데이터를 한번에 래치할 수 있다. 따라서, 각 시프트 레지스터(L1', R1' 등)의 단(stage)의 갯수를 절반으로 하는 것이 가능하다. 상기와 같이 이동된 동기 신호는 래치(LL1', LL2', ..., RL1', RL2', ...)의 대응하는 2개의 연속적인 단에 인가된다. 따라서, 화소 데이터 재배열 회로(110)부터의 각 화소 데이터 출력(1-2, 및 3-4)의 한쌍의 화소 데이터가 동시에 래치된다. 다음의 동작은 도 8과 관련하여 이미 기술된 것과 동일하다.

화소 데이터 입력(1-4)이 도 11a에 도시된 바와 같은 포맷으로 화소 데이터 재배열 회로(110)에 인가되는 경우에는 상기 입력(1-43)이 도 11f에 나타난 바와 같이 배열된다는 점에서 화소 데이터의 순서를 재배열할 필요가 없다. 상기 경우에, 스위치 제어기(132)는 데이터 입력(1-4)을 패스(path)하도록 스위치(130d)만을 제어한다. 상기 스위치(130d)는 도 3a의 스위치(13d)에 대응한다. 스위치 제어기(132)는 데이터 위상 조정기(124)에서의 스위치(124s)를 제어하지 않는다는 점은 이해할 수 있을 것이다. 상기 스위치(124s)는 이후에 기술하는 바와 같이 인가된 화소 데이터 입력가 이를 통하여 통과하기 위해 제공된다. 또한, 전술한 경우에 스위치 제어기(132)는 메모리 유닛(126)에서의 스위치 유닛(126s)을 제어하지 않는다. 상기 스위치 유닛(126s)은 도 3a의 스위치(30c)로서 기능한다.

화소 데이터 입력(1-4)이 도 11b에 도시된 바와 같은 포맷을 취하는 경우에는 화소 데이터 입력(1, 2)의 데이터 위상 지연을 실행할 필요가 없기 때문에 상기 인가된 데이터 입력(1-4)을 데이터 위상 조정기(124)를 통해 통과하도록 스위치(124s)를 설정한다. 도 9에 도시되지는 않았지만 메모리 유닛(126)에는 실제로 16라인의 메모리가 제공되고, 상기 갯수는 데이터 입력의 갯수가 2배이므로 상기 제1의 실시예에 비해 2배이다. 데이터 입력(1-4)의 순서를 재배열하는 동작은 도 5 내지 도 7의 설명으로부터 이해 가능할 것이다. 즉, 제1의 실시예와 제2의 실시예의 상이점은 데이터 입력 및 출력의 갯수가 2배라는 점에 있다.

화소 데이터 입력(1-4)이 도 11c에 도시된 포맷을 취하는 경우에는 입력(1, 2)을 1/2 클록 만큼 지연시킬 필요가 있으므로 데이터 위상 조정기(124)에 데이터 입력(1-4)을 인가하도록 스위치(124s)를 설정한다. 주목할 점은 입력(3-4)은 데이터 위상 조정을 받지 않는다는 점이다. 상기와 같이 지연된 입력(1-2)은 지연되지 않은 입력(3-4)과 더불어 메모리 유닛(126)에 인가된다. 다음의 동작은 도 11b에 도시된 데이터 입력(1-4)에 대해 실행된 것과 동일하다.

도 11d에 도시된 바와 같은 포맷의 화소 데이터 입력(1-4)과 관련하여, 데이터 순서의 재배열 동작은 도 11b에 도시된 데이터 입력(1-4)으로 실행된 것과 거의 동일하다. 상기 두 경우(도 11d와 도 11b)의 차이는 스위치(130d)가 타이밍 클록의 제어하에 선택하는 라인 메모리가 상이하다는 점이다.

화소 데이터 입력(1-4)이 도 11e에 도시된 바와 같은 포맷을 취하는 경우에 스위치 제어기(132)는 도 11c의 경우에서와 같이 입력(1, 2)을 1/2 클록 만큼 지연시키킬 필요가 있기 때문에 데이터 위상 조정기(124)에 화소 데이터 입력(1-4)이 인가되도록 스위치(124s)를 설정한다. 상기와 같이 지연된 데이터 입력(1, 2)은 지연되지 않은 입력(3, 4)과 더불어 메모리 유닛(126)에 인가된다. 다음 동작은 도 11d에 도시된 데이터 입력(1-4)에 대해 실행된 것과 동일하다.

본 발명의 제3의 실시예가 도 12a 내지 도 12c와 관련하여 기술될 것이다. 실험실 또는 품질관리 부서에서 LCD 패널을 테스트 및/또는 검사하는 경우에 동일한 데이터를 사용하여 LCD 패널의 좌측 및 우측 절반부를 체크하는 것이 때론 바람직하다. 또한 테스트 상태에 있는 패널의 좌측 및 우측 절반분상에 동일한 데이터를 표시하여 표시 패널의 동작을 체크하는 것도 때때로 충분한다. 이 때문에 제3의 실시예에 따르면 동일한 화소 데이터가 화소 데이터 재배열 회로(10 또는 110)를 사용하여 LCD 패널의 좌측 및 우측 절반분상에 표시된다.

도 12a는 화소 데이터 입력(1)만이 화소 데이터 재배열 회로(10)에 인가되는 것을 도시하고, 도 12c는 상기 화소 데이터 재배열 회로(10)의 출력을 도시한다. 이 경우에 제1의 실시예에서 언급된 라인 메모리(1, 2)는 화소 데이터 입력(1)의 제1의 라인의 제1의 절반분의 동일한 화소 데이터(0, 1, 2, ..., M-1)를 기억하고, 그 후 화소 데이터 재배열 회로(10)는 도 12c에 도시된 화소 데이터를 생성하도록스위치(30a, 30b, 30d)를 제어하고, 그에 따라 동일한 데이터가 소스 드라이버군(12L, 12R)에 인가된다. 도 12b에 도시바와 같이 데이터 입력(2)만이 화소 데이터 재배열 회로(10)에 인가되는 경우에도 동일한 설명이 가능하다. 화소 데이터 재배열 회로(110)가 단일 화소 데이터를 수신하여 도 12c에 도시된 데이터를 생성하는데 이용될 있다는 점은 자명하다.

본 발명의 제4의 실시예를 도 13a 내지 도 13c를 참조하여 기술한다.

LCD 패널을 실험실 또는 품질관리부서에서 테스트 및/또는 검사할 때, 패널의 한쪽 절반분에 정상으로 할당된 화소 데이터를 전체 라인에 걸쳐 표시하는 동안 체크하는 것이 때때로 바람직하다. 이는 2개의 인접 화소 셀에서 화소 데이터 각각을 표시함으로써 실시될 수 있다. 이 기술은 그레이 레벨 변화가 줄어들수 있기 때문에 고 화소 밀도 패널의 전체 수평 라인상에 걸쳐 그레이 레벨의 변화를 체크하는 경우에 바람직하다.

도 13a는 화소 데이터 입력(1)만이 화소 데이터 재배열 회로(10)에 인가되는 경우를 도시하고, 도 13c는 화소 데이터 재배열 회로(10)의 출력을 도시한다. 상기 경우에, 라인 메모리(1, 2)는 화소 데이터 입력(1)의 제1의 라인의 제1의 절반분의 동일한 화소 데이터(0, 1, 2, ..., M-1)를 기억하고, 그 후 화소 데이터 재배열 회로(10)는 도 13c에 도시된 화소 데이터를 생성하도록 스위치(30a, 30b, 30c)를 제어하고, 따라서 동일한 화소 데이터가 각 소스 드라이버군(12L, 12R)의 2개의 인접한 소스 드라이버(12)에 인가된다. 도 13b에 도시된 바와 같이 데이터 입력(2)만이 화소 데이터 재배열 회로(10)에 인가되는 경우에 동일한 설명이 적용 가능할 것이다. 화소 데이터 재배열 회로(110)가 단일 화소 데이터를 수신하여 도 13c에 도시된 데이터를 생성하는데 사용될 수 있다는 것이 이해될 수 있을 것이다.

전술한 바와 같이, 바람직한 실시예가 각 화소 데이터 입력 및 출력의 갯수가 2 및 4라는 가정하에 기술되었다. 그러나, 본 발명은 데이터 입력 및 출력 각각의 갯수가 2N(N은 2이상의 자연수)인 경우에도 적용 가능하다. 또한, 데이터 위상 조정은 데이터 재배열 회로(10, 또는 110)내에서 반드시 실시될 필요는 없으며, 이 경우에는 위상 조정기(24 또는 124)가 스위치(30d 또는 130d) 이후의 위치에 제공된다.

전술한 설명은 4개의 양호한 실시예 및 몇몇의 변형예를 도시하고 있다. 그러나, 첨부된 청구항에 의해서만 한정되는 본 발명의 범위를 벗어나지 않고 본 분야의 당업자에게는 다른 변형도 자명할 것이다. 따라서, 도시되고 기술된 본 실시예 및 변형예는 한정적인 것이 아니고 예시적인 것이다.

도 1은 종래의 LCD 패널 및 그 주변 유닛의 배열을 개략 도시하는 도면.

도 2는 본 발명의 제1의 실시예에 따른 LCD 패널 유닛을 개략 도시하는 도면.

도 3a는 도 2에 도시된 화소 데이터 재배열 회로의 상세를 도시하는 블럭도.

도 3b는 도 3a의 블럭의 하나의 구체예를 도시하는 도면.

도 4a 내지 도 4d는 도 3a에 도시된 회로의 동작을 기술하는 각각의 타이밍 차트.

도 5, 도 6, 및 도 7은 도 3a에 도시된 회로의 동작을 더 기술하는 각각의 타이밍 차트.

도 8은 도 2의 LCD 패널에 대한 소스 드라이버의 일부를 도시하는 블럭도.

도 9는 본 발명의 제2의 실시예에 따른 화소 데이터 재배열 회로를 개략 도시하는 도면.

도 10은 본 발명의 제2의 실시예에서 사용되는 소스 드라이버의 일부를 개략 도시하는 도면.

도 11a 내지 도 11f는 본 발명의 제2의 실시예를 기술하는 각각의 타이밍 차트.

도 12a 내지 도 12c는 본 발명의 제3의 실시예를 기술하는 각각의 타이밍 차트.

도 13a 내지 도 13c는 본 발명의 제4의 실시예를 기술하는 각각의 타이밍 차트.

Claims

화소 데이터 재배열 회로를 구비한 LCD 유닛에 있어서,

상기 화소 데이터 재배열 회로는,

2N-패스(N은 자연수)의 화소 데이터가 입력될 수 있는 2N개의 복수의 화소 데이터 입력과;

상기 복수의 화소 데이터 입력에 수신된 2N-패스의 화소 데이터 사이에 위상차가 존재할 경우, 상기 위상차를 제거하는 데이터 위상 조정기와;

상기 복수의 화소 데이터 입력에 수신된 2N-패스의 화소 데이터를 저장하며, 상기 2N-패스의 화소 데이터 사이에 위상차가 존재할 경우에는 상기 데이터 위상 조정기의 출력을 수신하도록 결합된 메모리 수단과;

상기 메모리 수단에 저장된 화소 데이터를 선택적으로 판독하는 제1의 스위칭 수단과;

제1의 스위칭 수단의 후위에 위치해서 소정의 데이터 포맷에 따라 상기 화소 데이터의 순서를 재배열하고, 재배열된 제1의 N-패스의 화소 데이터를 LCD 패널의 일 절반분에 할당된 제1의 소스 드라이버군에 제공하고, 재배열된 제2의 N-패스의 화소 데이터를 LCD 패널의 타 절반분에 할당된 제2의 소스 드라이버군에 인가하는 제2의 스위칭 수단을 포함하는 것을 특징으로 하는 LCD 유닛.
화소 데이터 재배열 회로를 구비한 LCD 유닛에 있어서,

상기 화소 데이터 재배열 회로는,

2N-패스(N은 자연수)의 화소 데이터가 입력될 수 있는 2N개의 복수의 화소 데이터 입력과;

상기 복수의 화소 데이터 입력에 수신된 2N-패스의 화소 데이터를 저장하는 메모리 수단과;

상기 메모리 수단에 저장된 화소 데이터를 선택적으로 판독하는 제1의 스위칭 수단과;

상기 제1의 스위칭 수단의 후위에 위치해서 소정의 데이터 포맷에 따라 상기 화소 데이터의 순서를 재배열하고, 재배열된 제1의 N-패스의 화소 데이터를 LCD 패널의 일 절반분에 할당된 제1의 소스 드라이버군에 제공하고, 재배열된 제2의 N-패스의 화소 데이터를 LCD 패널의 타 절반분에 할당된 제2의 소스 드라이버군에 인가하는 제2의 스위칭 수단을 포함하며,

상기 제2의 스위칭 수단으로부터 출력된 제1 및 제2의 N-패스의 화소 데이터 사이에 위상차가 존재하는 경우에, 상기 위상차는 LCD 패널 인가되기 전에 제거되는 것을 특징으로 하는 LCD 유닛.
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화소 데이터 재배열 회로를 구비한 LCD 유닛에 있어서,

상기 화소 데이터 재배열 회로는,

단일 패스의 화소 데이터가 입력되는 2N(N은 자연수)개의 복수의 화소 데이터 입력과;

상기 복수의 화소 데이터 입력 중 어느 하나에 인가된 상기 단일 패스의 화소 데이터를 저장하는 메모리 수단과;

상기 메모리 수단에 저장된 화소 데이터를 선택적으로 판독하여 상기 단일 패스 화소 데이터와 각각 동일한 2-패스의 화소 데이터를 발생시키는 스위칭 수단을 포함하며,

상기 2-패스의 화소 데이터 중 제1의 패스의 화소 데이터는 상기 LCD 패널의 일 절반분에 할당된 제1의 소스 드라이버군에 입력되고, 상기 제2-패스의 화소 데이터 중 제2의 패스의 화소 데이터는 상기 LCD 패널의 타 절반분에 할당된 제2의 소스 드라이버군에 각각 인가되는 것을 특징으로 하는 LCD 유닛.
화소 데이터 재배열 회로를 구비한 LCD 유닛에 있어서,

상기 화소 데이터 재배열 회로는,

단일 패스의 화소 데이터가 입력되는 2N(N은 자연수)개의 복수의 화소 데이터 입력과;

상기 복수의 화소 데이터 입력 중 어느 하나에 인가된 단일 패스의 화소 데이터를 저장하는 메모리 수단과;

상기 메모리 수단에 저장된 화소 데이터를 선택적으로 판독하고, 상기 단일 패스 화소 데이터의 각 화소 데이터를 증배(doubling)하여 2-패스의 화소 테이터를 발생시키는 스위칭 수단을 포함하며,

상기 2-패스의 화소 데이터 중에서 제1의 패스의 화소 데이터는 LCD 패널의 일 절반분에 할당된 제1의 소스 드라이버군에 인가되며, 상기 2-패스의 화소 데이터의 제2의 패스의 화소 데이터는 타 절반분에 할당된 제2의 소스 드라이버군에 각각 인가되는 것을 특징으로 하는 LCD 유닛.
LCD 유닛에 인가되는 2N-패스(N은 자연수)의 화소 데이터를 재배열하는 방법에 있어서,

(a)2N개의 복수의 화소 데이터 입력에서 2N-패스의 화소 데이터를 수신하는 단계와;

(b)상기 (a)단계에서 수신된 2N-패스의 화소 데이터 사이에 위상차 존재하는 경우에 상기 위상차를 제거하는 단계와;

(c)상기 복수의 화소 데이터 입력에서 수신된 2N-패스의 화소 데이터 사이에 위상차 존재하는 경우에는 상기 (b)단계에서 위상차를 제거하여 상기 2N-패스의 화소 데이터를 저장하는 단계와;

(d)상기 (c)단계에서 저장된 상기 화소 데이터를 선택적으로 판독하는 단계와;

(e)소정의 데이터 포맷에 따라 상기 화소 데이터의 순서를 재배열하고, 재배열된 제1의 N-패스 화소 데이터를 LCD 패널의 일 절반분에 할당된 제1의 소스 드라이버군에 인가하고, 재배열된 제2의 N-패스 화소 데이터를 LCD 패널의 타 절반분에 할당된 제2의 소스 드라이버군에 인가하는 단계를 포함하는 화소 데이터 재배열 방법.
LCD 유닛에 인가되는 2N-패스(N은 자연수)의 화소 데이터를 재배열하는 방법에 있어서,

(a)2N개의 복수의 화소 데이터 입력에서 2N-패스의 화소 데이터를 수신하는 단계와;

(b)상기 복수의 화소 데이터 입력에 수신된 2N-패스의 화소 데이터를 저장하는 단계와;

(c)상기 (b)단계에서 저장된 상기 화소 데이터를 선택적으로 판독하는 단계와;

(d)소정의 데이터 포맷에 따라 상기 화소 데이터의 순서를 재배열하여, 재배열된 제1의 N-패스 화소 데이터는 LCD 패널의 일 절반분에 할당된 제1의 소스 드라이버군에 인가하고, 재배열된 제2의 N-패스 화소 데이터는 LCD 패널의 타 절반분에 할당된 제2의 소스 드라이버군에 인가하는 단계를 포함하며,

상기 (d)단계에서 생성된 제1 및 제2의 N-패스 화소 데이터 사이에 위상차가 존재할 경우에는, LCD 패널에 인가되기 전에 상기 위상차가 제거되는 것을 특징으로 하는 화소 데이터 재배열 방법.
LCD 유닛에 인가되는 단일 패스의 화소 데이터를 재배열하는 방법에 있어서,

(a)단일 패스의 화소 데이터를 수신하는 단계와;

(b)상기 (a)단계에서 수신된 단일 패스의 화소 데이터를 저장하는 단계와;

(c)상기 (b)단계에서 저장된 상기 단일 패스 화소 데이터를 선택적으로 판독하고, 상기 단일 패스의 화소 데이터와 각각 동일한 2-패스의 화소 데이터를 생성하는 단계를 포함하며,

상기 2-패스의 화소 데이터 중의 제1의 패스의 화소 데이터는 LCD 패널의 일 절반분에 할당된 제1의 소스 드라이버군에 인가되고, 상기 2-패스의 화소 데이터의중의 제2의 패스의 화소 데이터는 LCD 패널의 타 절반분에 할당된 제2의 소스 드라이버군에 각각 인가되는 것을 특징으로 하는 화소 데이터 재배열 방법.
LCD 유닛에 인가되는 단일 패스의 화소 데이터를 재배열하는 방법에 있어서,

(a)단일 패스의 화소 데이터를 수신하는 단계와;

(b)상기 (a)단계에서 수신된 단일 패스의 화소 데이터를 저장하는 단계와;

(c)상기 (b)단계에서 저장된 상기 단일 패스 화소 데이터를 선택적으로 판독하고, 상기 단일 패스의 각 화소 데이터를 증배(doubling)하여 2-패스의 화소 데이터를 생성하는 단계를 포함하며,

상기 2-패스의 화소 데이터 중의 제1의 패스의 화소 데이터는 LCD 패널의 일 절반분에 할당된 제1의 소스 드라이버군에 인가되고, 상기 2-패스의 화소 데이터의중의 제2의 패스의 화소 데이터는 LCD 패널의 타 절반분에 할당된 제2의 소스 드라이버군에 각각 인가되는 것을 특징으로 하는 화소 데이터 재배열 방법.