TWI622033B - 具有雙閘薄膜電晶體之無線顯示器 - Google Patents

Abstract

一種顯示器，包括：多個畫素結構、多個接收端及一處理器。每一個畫素結構中包括N個次畫素結構，每一次畫素結構包括N×N個畫素單元，其中N為正整數。每一接收端接收一資料電壓，接收端設置在畫素結構中。在每一個次畫素結構中，接收端個別與N個畫素單元電性連接。處理器輸出一掃描訊號致能次畫素結構寫入資料電壓。

Description

具有雙閘薄膜電晶體之無線顯示器

本發明是有關於一種顯示器。

大尺寸顯示器設計為現今面板設計潮流之一。然而，大尺寸面板面臨許多問題，當大尺寸面板尺寸愈大，走線愈長，且阻值也愈大，因而造成訊號失真。為解決大尺寸面板阻值過大而造成的訊號失真問題，一般而言會將大尺寸面板畫面分割成若干區域，且在不影響開口率的前提下，使不同區域顯示不同畫面，在面板主動陣列區置入接收端線圈，利用無線方式傳輸資料電壓。但因接收端線圈所接收的交流訊號無法直接對畫素充電，該交流訊號必須先經過二極體整流，且因二極體整流具有單一方向性，因此須有一顆經時脈訊號控制的薄膜電晶體以重置二極體輸出及畫素內的電壓。除此之外，由於這樣的解決方案係利用兩個軸向的定址方式輸入資料電壓，二極體輸出電壓必須使用兩顆薄膜電晶體開關來控制寫入畫素的時間，此解決方案將包括複雜的電路結構及訊號線。

第1圖繪示傳統顯示器採用半源極驅動(Half Source Driver，HSD)方式的畫素電路結構示意圖，此畫素電 路結構包括資料線DL、電晶體A1、A2、A3、A4、A5、A6、A7、A8、A9、A10、A11、A12、A13、A14、A15、A16、A17、A18，以及畫素電容P1、P2、P3、P4、P5及P6。以半源極驅動方式而言，資料線減半，一級畫素電路由一條資料線及兩條閘極線界定，舉例來說，資料線DL和閘極線G1、G2界定第一級畫素電路，其包括電晶體A1、A2、A3、A4、A5、A6與畫素電容P1及P2。然而，這樣的電路設計方式，一級畫素電路需包括六個電晶體及兩個畫素電容組成，電路結構複雜，對於設計者而言，將是面板電路布局上的一大考驗。

本發明所提出的多個顯示器電路實施例，相較於傳統上的畫素電路，開口率提升，且因電路元件減少，可讓資料負載降低，接收端電壓需求減低，並讓電力消耗降低。

本發明實施例提供一種顯示器，顯示器包括：多個畫素結構、多個接收端及一處理器。其中，其中每一該些畫素結構中，包括N個次畫素結構，每一該些次畫素結構包括N×N個畫素單元，其中N為正整數。每一該些接收端接收一資料電壓，該些接收端設置在該些畫素結構中，在每一個該些次畫素結構中，該些接收端個別與N個畫素單元電性連接。處理器則輸出一掃描訊號致能該些次畫素結構寫入該資料電壓。

本發明之一實施方式提供一種顯示器，該顯示 線更包括多條閘極線。顯示器中上述畫素單元中每二者包括一畫素電路。該顯示器包括M個第X級畫素電路，X為1至M的正整數，該兩條閘極線定義一級該畫素電路，第X級該畫素電路個別包括：第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一畫素電容及第二畫素電容。該第一電晶體的一第一端接收該資料電壓，該第一電晶體的一第二端與該第一電晶體的該第一端相連。該第二電晶體的一第一端連接至該第一電晶體的一第三端，該第二電晶體的一第二端連接至第(2X-1)條閘極線。該第一畫素電容的一第一端連接至該第二電晶體的一第三端，該第一畫素電容的一第二端連接至一共同電位。該第三電晶體的一第一端連接至該第一電晶體的該第三端，該第三電晶體的一第二端連接到第2X條閘極線。該第二畫素電容的一第一端連接到該第三電晶體的一第三端，該第二畫素電容的一第二端連接到該共同電位。該第四電晶體的一第一端連接至該第一電晶體的該第三端，該第四電晶體的一第二端連接至第(2X+1)條閘極線，該第四電晶體的一第三端連接至一參考電位。

於部分實施方式中，其中該處理器提供予各該第(2X+1)條閘極線一重置脈波訊號，該重置脈波訊號之波形依時間先後為一個主脈波及兩個次脈波，該處理器提供予其餘每條閘極線一普通脈波訊號，該普通脈波訊號之波型為一個該主脈波，其中，該主脈波的脈衝時間寬度是該次脈波脈衝時間寬度的兩倍。

於部分實施方式中，該第(2X+1)條閘極線的該兩個次脈波分別重置該第(2X-1)條閘極線的主脈波及第該2X條閘極線的主脈波。

於部分實施方式中，該第一電晶體為二極體連接式薄膜電晶體。

於部分實施方式中，該顯示器更包括多條閘極線。該顯示器中上述畫素單元中每二者包括一畫素電路，並聯M個畫素電路構成一組並聯畫素電路，其中M為大於或等於2的正整數，該並聯畫素電路包括：一整流電晶體、一重置電晶體及M個第X級畫素電路，X為1至M的正整數。該整流電晶體的一第一端接收該資料電壓，該整流電晶體的一第二端連接至該整流電晶體的該第一端。該重置電晶體的一第一端連接至該整流電晶體的一第三端，該重置電晶體的一第二端連接至第(2M+1)條閘極線，該重置電晶體的一第三端連接至一參考電位。此外，各級畫素電路個別包括：第一電晶體、第二電晶體、第一畫素電容及第二畫素電容。該第一電晶體的一第一端連接該整流電晶體的該第二端，該第一電晶體的一第二端連接至第(2X-1)條閘極線。該第一畫素電容的一第一端連接至該第一電晶體的一第三端，該第一畫素電容的一第二端連接至一共同電位。該第二電晶體的一第一端連接至該整流電晶體的該第二端，該第二電晶體的一第二端連接至第2X條閘極線。該第二畫素電容的一第一端連接至該第二電晶體的一第三端，該第二畫素電容的一第二端連接至該共同電位。

於部分實施方式中，該處理器提供予第(M*E+1)條閘極線一重置脈波訊號，該重置脈波訊號包括2M個次脈波及一個主脈波，其中，該主脈波的脈衝寬度是該次脈波的兩倍，該處理器提供予其餘每條閘極線一普通脈波訊號，該普通脈波訊號的訊號波形均為一主脈波，且具有普通脈波訊號的各條閘極線的訊號波形不重疊，其中，E為從2開始，依據該並聯畫素電路的組序所遞增的偶數。

於部分實施方式中，該第(M*E+1)條閘極線的該2M個次脈波分別重置第(M*(E-2)+1)條閘極線的主脈波至第該M*E條閘極線的主脈波。

於部分實施方式中，各畫素單元包括一畫素電路。該畫素電路包括：第一電晶體、畫素電容及第二電晶體。該第一電晶體的一第一端連接至該第一電晶體的一第二端，該第一電晶體的該第一端接收該資料電壓。該畫素電容的一第一端與該第一電晶體的一第三端連接，該畫素電容的一第二端連接一共同電位。該第二電晶體的一第一端與該第一電晶體的一第三端及該第一畫素電容的一第一端連接，一第一控制電壓輸入該第二電晶體的一第二端，該第二電晶體的一第三端連接一參考電位。

於部分實施方式中，顯示器更包括在該畫素電容進行充電後，當該第二控制電壓為該低電位，該臨界電壓大於該資料電壓時，該第一電晶體不導通。

於部分實施方式中，顯示器更包括該處理器提 供該第一控制電壓及該第二控制電壓，其中，該第一控制電壓及該第二控制電壓的致能期間不重疊。

於部分實施方式中，顯示器更包括當該資料電壓對該畫素電容進行充電，該端點畫素電壓被充電至該資料電壓與該臨界電壓的差值。

於部分實施方式中，顯示器的各該畫素單元包括一畫素電路。畫素電路包括一第一電晶體、一第二電晶體及一畫素電容。該第一電晶體的一第一端連接至該第一電晶體的一第二端，該第一電晶體的該第一端接收該資料電壓。該第二電晶體的一第一端與該第一電晶體的一第三端連接，一第一控制電壓輸入該第二電晶體的一第二端。該畫素電容的一第一端連接至該第二電晶體的一第三端，該畫素電容的一第二端連接一共同電位。

於部分實施方式中，更包括該處理器提供該第一控制電壓及該重置電壓，其中該第一控制電壓及該重置電壓的致能期間部分重疊。

於部分實施方式中，更包括當該資料電壓對該畫素電容進行充電，該端點畫素電壓被充電至該資料電壓與該臨界電壓的差值。

於部分實施方式中，顯示器中的每一畫素單元包括一畫素電路。畫素電路包括一第一電晶體、第二電晶體及一畫素電容。該第一電晶體的一第一端連接至該第一電晶體的一第二端，該第一電晶體的該第一端接收資料電壓。該第二電晶體的一第一端與該第一電晶體的一第三端 相連接，其中，一第一控制電壓輸入該第一電晶體的一第四端，一第二控制電壓輸入該第二電晶體的一第二端。該畫素電容的一第一端與該第二電晶體的一第三端連接，該畫素電容的一第二端連接一共同電位。

於部分實施方式中，顯示器更包括該處理器提供該第一控制電壓及該第二控制電壓，其中該第一控制電壓及該第二控制電壓的致能期間部分重疊。

於部分實施方式中，顯示器更包括當該資料電壓對該畫素電容進行充電，該端點畫素電壓被充電至該資料電壓與該臨界電壓的差值。

於部分實施方式中，顯示器中每一畫素單元包括一畫素電路。畫素電路包括：一第一電晶體及一畫素電容。該第一電晶體的一第一端連接至該第一電晶體的一第二端，該第一電晶體的該第一端接收該資料電壓。該畫素電容的一第一端與該第一電晶體的一第三端連接，該畫素電容的一第二端連接一共同電位。

於部分實施方式中，更包括該處理器提供該第一控制電壓，其中該第一控制電壓的電位型態初始為該高電位，在該畫素電容進行充電時，該第一控制電壓的電位型態為一中電位，待充電結束，該第一控制電壓的電位型態為該低電位。

於部分實施方式中，更包括當該資料電壓對該畫素電容進行充電，該端點畫素電壓被充電至該資料電壓與該臨界電壓的差值。

100‧‧‧顯示器

111、112、113‧‧‧畫素結構

121~129‧‧‧次畫素結構

131~139‧‧‧接收端

140‧‧‧畫素單元

160-1、160-2、160-3、160-4‧‧‧處理器

A1、A2、A3、A4、A5、A6‧‧‧電晶體

A7、A8、A9、A10、A11、A12‧‧‧電晶體

A13、A14、A15、A16、A17、A18‧‧‧電晶體

Cp1、Cp2、Cp3、Cp4、Cp5、Cp6‧‧‧畫素電容

D1_1~3、D2_1~3、D3_1~3‧‧‧資料線

DL‧‧‧資料線

F1、F2、F3、F4、F5、F6‧‧‧電晶體

G1、G2、G3、G4、G5、G6、G7‧‧‧閘極線

G8、G9、G10、G11、G12、G13‧‧‧閘極線

P1、P2、P3、P4、P5、P6、P7、P8‧‧‧畫素電容

R1_1~3、R2_1~3、R3_1~3‧‧‧閘極線

Rx‧‧‧接收端

Reset‧‧‧重置電壓

S1_1、S1_2、S1_3‧‧‧控制電壓

S2_1、S2_2、S2_3‧‧‧控制電壓

T1、T2、T3、T4、T5、T6‧‧‧電晶體

T7、T8、T9、T10、T11、T12‧‧‧電晶體

T13、T14、T15‧‧‧電晶體

Tx‧‧‧傳送端

Vdata‧‧‧資料電壓

Vpixel‧‧‧端點畫素電壓

第1圖繪示傳統顯示器的畫素電路示意圖。

第2圖繪示本發明之顯示器的示意圖。

第3A圖繪示本發明之顯示器第一實施方式的電路示意圖。

第3B圖繪示本發明之顯示器第一實施方式的訊號時序示意圖。

第4A圖繪示本發明之顯示器第二實施方式的電路示意圖。

第4B圖繪示本發明之顯示器第二實施方式的訊號時序示意圖。

第5A圖繪示本發明之顯示器第三實施方式的電路示意圖。

第5B圖繪示本發明之顯示器第三實施方式的訊號時序示意圖。

第6A圖繪示本發明之顯示器第四實施方式的電路示意圖。

第6B圖及第6C圖繪示本發明之顯示器第四實施方式的訊號時序示意圖。

第7A圖繪示本發明之顯示器第五實施方式的電路示意圖。

第7B圖及第7C圖繪示本發明之顯示器第五實施方式的訊 號時序示意圖。

第8A圖繪示本發明之顯示器第六實施方式的電路示意圖。

第8B圖及第8C圖繪示本發明之顯示器第六實施方式的訊號時序示意圖。

第9A圖繪示本發明之顯示器第六實施方式的電路示意圖。

第9B圖及第9C圖繪示本發明之顯示器第六實施方式的訊號時序示意圖。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

第2圖繪示本發明之顯示器的示意圖，顯示器包括多個畫素結構，該多個畫素結構彼此平行排佈。每一個畫素結構中，包括N個次畫素結構。每一個次畫素結構包括N×N個畫素單元，上述畫素單元中每二者包括一組畫素電路或是共用一組畫素電路。每一個次畫素結構包括一個接收端，每一個接收端個別與N個畫素單元電性連接，其中N為正整數。

如第2圖所示，顯示器100包括多個畫素結構111、112及113彼此平行排佈，畫素結構111包括次畫素結構121、122及123，畫素結構112包括次畫素結構124、125及126，畫素結構113包括次畫素結構127、128及129。顯示器100並包括多個接收端131、132、133、134、135、136、137、138及139，設置在該些畫素結構111、112及113之內，且每一個接收端131~139接收資料電壓，其接收資料電壓的媒介可以是無線傳輸方式，但不限於此。

顯示器100包括多條資料線(Data Line)，舉例來說，配置於畫素結構111中的資料線D1_1、D1_2及D1_3，配置於畫素結構112中的資料線D2_1、D2_2及D2_3，配置於畫素結構113中的資料線D3_1、D3_2及D3_3。顯示器100更包括多條閘極線(Gate Line)，以第2圖而言，閘極線R1_1、閘極線R1_2及閘極線R1_3，配置於各個畫素結構111、112及113的第一列次畫素結構121、124及127之中。閘極線R2_1、閘極線R2_2及閘極線R2_3，配置於各個畫素結構111、112及113的第二列次畫素結構122、125及128之中。閘極線R3_1、閘極線R3_2及閘極線R3_3，配置於各個畫素結構111、112及113的第三列次畫素結構123、126及129之中。

當每一個畫素結構具有N個次畫素結構時，本發明所提供的顯示器100，在每一個次畫素結構中，具有N條資料線及N條閘極線。以第2圖而言，每兩條資料線及每兩條閘極線所界定的區域為一個畫素單元。例如資料線 D3_2、資料線D3_3、閘極線R2_2及閘極線R2_3界定出一個畫素單元140。

承上所述，各接收端設置在畫素結構中，而在每一個次畫素結構中，該接收端個別與N個畫素單元電性連接。舉例來說，接收端137、接收端138及接收端139配置於畫素結構113中，且接收端137連接於資料線D3_1，即電性連接於與資料線D3_1相連的N個畫素單元。同理，接收端138連接於資料線D3_2，即電性連接於與資料線D3_2相連的N個畫素單元，接收端139連接於資料線D3_3，即電性連接於與資料線D3_3相連的N個畫素單元。

除此之外，顯示器100更包括處理器160-1~160-4。各處理器160-1~160-4，可以是一個或多個積體電路所組成，各處理器160-1~160-4輸出掃描訊號，以致能顯示器100中的多個次畫素結構，以寫入資料電壓。

第3A圖繪示本發明之顯示器第一實施方式的電路示意圖。在第3A圖所示的實施例中，接收端Rx(可以是第2圖的131~139中任一)利用無線傳輸方式接收資料電壓，接著傳入資料線DL中。第3A圖中的G1、G2、G3、G4、G5、G6及G7為閘極線。資料線DL與閘極G1、G2所界定的畫素電路包括電晶體T1、電晶體T2、電晶體T3、電晶體T4、畫素電容P1及畫素電容P2。資料線DL與閘極線G3、G4所界定的畫素電路包括電晶體T5、T6、T7、T8、畫素電容P3及畫素電容P4。資料線DL與閘極線G5、G6所 界定的畫素電路包括電晶體T9、T10、T11、T12、畫素電容P5及畫素電容P6。

針對資料線DL、閘極線G1、G2所界定的第一級畫素電路而言，第1圖的畫素電路具有六個電晶體及兩個畫素電容，其中，第1圖的電晶體A3及電晶體A4為二極體連接式薄膜電晶體(Diode-connected TFT)做為整流之用，而電晶體A1及電晶體A6用以重置(Reset)電壓。

然而，在本發明所提出的第一實施例中，電晶體T1即是二極體連接式薄膜電晶體，作為整流之用。也就是說，在本發明所提出的實施例中，一顆電晶體T1即取代傳統上第1圖的兩顆電晶體A3及電晶體A4。此外，在本發明所提出的實施例，一顆用以重置電壓的電晶體T4即取代傳統上第1圖的兩顆電晶體A1及電晶體A6。

針對第3A圖實施例，其包括M個第X級畫素電路，X為1至M的正整數，每兩條閘極線定義一級畫素電路。如第3A圖所示，第一級畫素電路的電路結構如下：電晶體T1的第一端接收透過Rx所獲得的資料電壓，電晶體T1的第二端與電晶體T1的第一端相連，電晶體T1可以是一個二極體連接式薄膜電晶體。電晶體T2的第一端連接至電晶體T1的第三端，電晶體T2的第二端連接至第(2X-1)條閘極線(也就是第一條閘極線G1，此為第一級畫素電路，此時X=1)。畫素電容P1的第一端連接至T2的第三端，畫素電容P1的第二端連接至一共同電位。電晶體T3的第一端連接至電晶體T1的第三端，電晶體T3的第二端連接至第2X條閘極線(也 就是第二條閘極線G2)。畫素電容P2的第一端連接到T3的第三端，畫素電容P2的第二端連接到共同電位。電晶體T4的第一端連接至電晶體T1的第三端，電晶體T4的第二端連接至第(2X+1)條閘極線(也就是第三條閘極線G3)，電晶體T4的第三端連接至一參考電位。

由資料線DL、閘極線G3、閘極線G4所界定的第二級畫素電路，電晶體T5的電路耦接方式相應於第一級畫素電路的電晶體T1，電晶體T6的電路耦接方式相應於電晶體T2，畫素電容P3的電路耦接方式相應於畫素電容P1。電晶體T7的電路耦接方式相應於T3，電晶體T8的電路耦接方式相應於電晶體T4，畫素電容P4的電路耦接方式相應於畫素電容P2，此處不再贅述。

由資料線DL、閘極線G5、閘極線G6所界定的第三級畫素電路，電晶體T9的電路耦接方式相應於第一級畫素電路的電晶體T1，電晶體T10的電路耦接方式相應於電晶體T2，畫素電容P5的電路耦接方式相應於畫素電容P1。電晶體T11的電路耦接方式相應於電晶體T3，電晶體T12的電路耦接方式相應於電晶體T4，畫素電容P6的電路耦接方式相應於畫素電容P2，此處不再贅述。

第3B圖繪示本發明之顯示器第一實施方式的訊號時序示意圖，請同時參照第3A圖及第3B圖。第2圖的處理器160-1~160-4提供予各第(2X+1)條閘極線一重置脈波訊號，X為正整數。舉例來說，如第3B圖的第三條閘極線G3(X=1時)、第五條閘極線G5(X=2時)，其中，該重 置脈波訊號之波形依時間先後為一個主脈波及兩個次脈波。

第2圖的處理器160-1~160-4提供予其餘各條閘極線一普通脈波訊號。舉例來說，如第3B圖的第一條閘極線G1、第二條閘極線G2、第四條閘極線G4及第五條閘極線G5。普通脈波訊號之波型為一個主脈波，其中，主脈波的脈衝時間寬度是次脈波之脈衝時間寬度的兩倍。

此外，該第(2X+1)條閘極線的該兩個次脈波分別重置該第(2X-1)條閘極線的主脈波及第2X條閘極線的主脈波。舉例來說，當X=1，第三條閘極線G3的兩個次脈波分別重置第一條閘極線G1的主脈波及第二條閘極線G2的主脈波。當X=2，第五條閘極線G5的兩個次脈波分別重置第三條閘極線G3的主脈波及第四條閘極線G4的主脈波。當第(2X+1)條閘極線輸出脈波為低電位的時候，例如閘極線G3、G5輸出脈波為次脈波之後的低電位時，接收端Rx開始接收資料電壓進行充電。

在本發明其他實施例中，為了能更精簡電路結構，且在不改變電路效能的前提下，可並聯M個畫素電路構成一組並聯畫素電路。第4A圖繪示本發明之顯示器第二實施方式的電路示意圖。與第3A圖實施例的差異在於，在第4A圖的實施例中，一組並聯畫素電路包括兩級畫素電路(此時M=2)，兩級畫素電路並聯之後，僅需一個用以整流的電晶體T1，並僅需一個用以重置電壓的電晶體T8。整流電晶體T1的第一端接收資料電壓，整流電晶體T1的第二端連接 整流電晶體T1的第一端。重置電晶體T8的第一端連接至整流電晶體T1的第三端，重置電晶體T8的第二端連接至第(2M+1)條閘極線(此時並聯級數M=2，也就是第五條閘極線G5)，重置電晶體T8的第三端連接至一參考電位。

在第4A圖的實施例中，第一級畫素電路包括電晶體T1(作為整流之用)、電晶體T2、畫素電容P1、電晶體T3及第二畫素電容P2。電晶體T2的第一端連接至電晶體T1的第三端，電晶體T2的第二端連接至第(2X-1)條閘極線(第一級畫素電路，X=1，因此在此處為第一條閘極線G1)。畫素電容P1的第一端連接至電晶體T2的第三端，畫素電容P1的第二端連接至共同電位。電晶體T3的第一端連接至電晶體T1的第三端，電晶體T3的第二端連接至第2X條閘極線(第一級畫素電路，X=1，因此在此處為第二條閘極線G2)。畫素電容P2的第一端連接至電晶體T3的第三端，畫素電容P2的第二端連接至共同電位。

在第4A圖的實施例中，第二級畫素電路包括：電晶體T6、電晶體T7、作為重置之用的電晶體T8，以及畫素電容P3與畫素電容P4。電晶體T6的第一端連接至作為整流之用的電晶體T1的第三端，電晶體T6的第二端連接至第(2X-1)條閘極線(第二級畫素電路，X=2，因此在此處為第三條閘極線G3)。畫素電容P3的第一端連接至電晶體T6的第三端，畫素電容P3的第二端連接至共同電位。電晶體T7的第一端連接至電晶體T1的第三端，電晶體T7的第二端連接至第2X閘極線(第一級畫素電路，X=2，因此在此處為第 二條閘極線G4)。畫素電容P4的第一端連接至電晶體T7的第三端，畫素電容P4的第二端連接至共同電位。

綜合上述，在第4A圖的實施例中，由第一級畫素電路與第二級畫素電路所組成的並聯畫素電路，原來作為整流電晶體腳色的電晶體T5即可省去，原來作為重置電晶體腳色的電晶體T4亦可省去，電路結構可更加精簡。

在第4A圖的第三級畫素電路包括：做為整流之用的電晶體T9、電晶體T10、電晶體T11、畫素電容P5及畫素電容P6。在第4A圖的第四級畫素電路包括：電晶體T13、電晶體T14、做為重置之用的電晶體T15、畫素電容P7及畫素電容P8。第三級畫素電路與第四級畫素電路亦構成一組並聯畫素電路。

電晶體T9的電路耦接方式相應於電晶體T1，電晶體T10的電路耦接方式相應於電晶體T2，畫素電容P5的電路耦接方式相應於畫素電容P1，電晶體T11的電路耦接方式相應於電晶體T3，畫素電容P6的電路耦接方式相應於P2，電晶體T13的電路耦接方式相應於電晶體T6，畫素電容P7的電路耦接方式相應於畫素電容P3，電晶體T14的電路耦接方式相應於電晶體T7，畫素電容P8的電路耦接方式相應於畫素電容P4，電晶體T15的電路耦接方式相應於電晶體T8，此處不再贅述。

第4B圖繪示本發明之顯示器第二實施方式的訊號時序示意圖。第2圖的處理器160-1~160-4提供予第(M*E+1)條閘極線一重置脈波訊號，其中，M定義為並聯 畫素電路的級數，E則為從2開始，依據該並聯畫素電路的組序所遞增的偶數，也就是說，第一組並聯畫素電路的E為2，第二組並聯畫素電路的E為4，第三組並聯畫素電路的E=6，依此類推。在第4B圖的實施例中，第一組並聯畫素電路中(E=2)，並聯級數M為2，計算式(2*2+1)，第五條閘極線G5輸出重置脈波訊號。第二組並聯畫素電路中(E=4)，並聯級數M為4，計算式(2*4+1)，第九條閘極線G9輸出重置脈波訊號。

其中，重置脈波訊號包括2M個次脈波及一個主脈波，主脈波的脈衝寬度是次脈波的兩倍。

處理器160-1~160-4提供予其餘每條閘極線一普通脈波訊號，普通脈波訊號的訊號波形均為一主脈波，且具有普通脈波訊號的各條閘極線的訊號波形不重疊。

在第4B圖的實施例中，第(M*E+1)條閘極線的2M個次脈波分別重置第(M*(E-2)+1)條閘極線的主脈波至第M*E條閘極線的主脈波。舉例來說，第4B圖實施例的並聯畫素電路數M為2，第一組並聯畫素電路的E為2，也就是說，第五條閘極線G5的四個次脈波分別重置第一條閘極線G1的主脈波至第四條閘極線G4的主脈波。第二組並聯畫素電路的E為4，也就是說，第九條閘極線G9的四個次脈波分別重置第五條閘極線G5的主脈波至第八條閘極線G8的主脈波。當第(M*E+1)條閘極線輸出脈波為低電位的時候，例如閘極線G5、G9輸出脈波為次脈波之後的低電位時，接收端Rx開始接收資料電壓進行充電。

第5A圖繪示本發明之顯示器第三實施方式的電路示意圖。第5A圖所揭示的實施例與第4A圖的差異在於，在第5A圖的實施例中，一組並聯畫素電路包括三級畫素電路(此時M=3)，三級畫素電路並聯之後，僅需一個用以整流的電晶體T1，並僅需一個用以重置電壓的電晶體T12。整流電晶體T1的第一端接收資料電壓，整流電晶體T1的第二端連接整流電晶體T1的第一端。重置電晶體T12的第一端連接至整流電晶體T1的第三端，重置電晶體T12的第二端連接至第(2M+1)條閘極線(此時並聯級數M=3，也就是第七條閘極線G7)，重置電晶體T12的第三端連接至一參考電位。

第5B圖繪示本發明之顯示器第三實施方式的電路示意圖。第2圖的處理器160-1~160-4提供予第(M*E+1)條閘極線一重置脈波訊號，其中，M定義為並聯畫素電路的級數，E則為從2開始，依據該並聯畫素電路的組序所遞增的偶數，也就是說，第一組並聯畫素電路的E為2，第二組並聯畫素電路的E為4，第三組並聯畫素電路的E=6，依此類推。在第5B圖的實施例中，第一組並聯畫素電路中(E=2)，並聯級數M=3，計算式(3*2+1)，第七條閘極線G7輸出重置脈波訊號。第二組並聯電路中(E=4)，並聯級數M=4，計算式(3*4+1)，第十三閘極線G13輸出重置脈波訊號。重置脈波訊號包括2M個次脈波及一個主脈波，主脈波的脈衝寬度是次脈波的兩倍。處理器160-1~160-4提供予其餘每條閘極線一普通脈波訊號，普通脈波訊號的 訊號波形均為一主脈波，且具有普通脈波訊號的各條閘極線的訊號波形不重疊。

在第5B圖的實施例中，第(M*E+1)條閘極線的2M個次脈波分別重置第(M*(E-2)+1)條閘極線的主脈波至第M*E條閘極線的主脈波。舉例來說，第5B圖實施例的並聯畫素電路數M=3，第一組並聯畫素電路的E=2，也就是說，第七條閘極線G7的六個次脈波分別重置第一條閘極線G1至第六條閘極線G6。第二組並聯電路的E=4，也就是說，第十三條閘極線G13的六個次脈波分別重置第七條閘極線G7至第十二條閘極線G12。當第(M*E+1)條閘極線輸出脈波為低電位的時候，例如閘極線G7、G13輸出脈波為次脈波之後的低電位時，接收端Rx開始接收資料電壓進行充電。

第6A圖繪示本發明之顯示器第四實施方式的電路示意圖。在第6A圖實施例中，包括三級畫素電路。第一級畫素電路包括：雙閘極電晶體F1、電晶體F2及畫素電容Cp1。第二級畫素電路包括：雙閘極電晶體F3、電晶體F4及畫素電容Cp2。第三級畫素電路包括：雙閘級電晶體F5、電晶體F6及畫素電容Cp3。電晶體F1、F3及F5作為整流及定址之用，電晶體F2、F4及F6則作為放電之用。

首先，針對第一級畫素電路而言，接收端Rx接收傳送端Tx利用無線傳輸方式傳送的資料電壓Vdata。電晶體F1的第一端連接至電晶體F1的第二端，電晶體F1的該第一端接收資料電壓Vdata。畫素電容Cp1的第一端與電晶體F1的第三 端連接，畫素電容Cp1的第二端連接至共同電位。電晶體F2的第一端與電晶體F1的第三端及畫素電容Cp1的第一端連接。控制電壓S1_1輸入電晶體F2的第二端，電晶體F2的第三端連接至一參考電位。其中，當控制電壓S1_1為高電位，電晶體F2導通，電晶體F2的第一端與畫素電容Cp1的第一端之連接位置的一端點畫素電壓Vpixel被重置為該參考電位。

在端點畫素電壓Vpixel被重置為參考電位後，控制電壓S2_1輸入電晶體F1的第四端，當控制電壓S2_1為高電位，電晶體F1產生一臨界電壓，當資料電壓Vdata大於該臨界電壓，資料電壓Vdata即對畫素電容Cp1進行充電，端點畫素電壓Vpixel被充電至資料電壓Vdata與臨界電壓的差值，訊號時序圖如第6B圖所示。

在畫素電容Cp1進行充電後，當控制電壓S2_1為低電位，臨界電壓大於資料電壓Vdata時，電晶體F1不導通。其中，控制電壓S1_1及控制電壓S2_1由處理器160-1~160-4提供，控制電壓S1_1及控制電壓S2_1的致能期間不重疊。

在第6A圖的實施例中，在其他第二級、第三級的畫素電路中，電晶體F3、電晶體F5的電路連接方式相應於電晶體F1，電晶體F4、電晶體F6的電路連接方式相應於電晶體F2，畫素電容Cp2、畫素電容Cp3的電路連接方式相應於畫素電容Cp1，故此處不再贅述。

於第6C圖所示，控制電壓S1_1及控制電壓S2_1的致能期間不重疊，控制電壓S1_2及控制電壓S2_2 的致能期間不重疊，控制電壓S1_3及控制電壓S2_3的致能期間不重疊。此外，控制電壓S2_1、S2_2、S2_3的致能期間(高電位期間)也不重疊，當控制電壓S2_1為高電位，電晶體F1產生臨界電壓，當資料電壓Vdata大於該臨界電壓，資料電壓Vdata即對畫素電容Cp1進行充電。當控制電壓S2_2為高電位，電晶體F3產生臨界電壓，當資料電壓Vdata大於臨界電壓，資料電壓Vdata即對畫素電容Cp2進行充電。當控制電壓S2_3為高電位，電晶體F5產生臨界電壓，當資料電壓Vdata大於臨界電壓，資料電壓Vdata即對畫素電容Cp3進行充電。因為控制電壓S2_1、S2_2、S2_3的致能期間(高電位期間)不重疊，畫素電容Cp1、畫素電容Cp2及畫素電容Cp3的充電時間也不會重疊。

第7A圖繪示本發明之顯示器第五實施方式的電路示意圖。在第7A圖實施例中，包括三級畫素電路。第一級畫素電路包括：電晶體F2及畫素電容Cp1。第二級畫素電路包括：電晶體F4及畫素電容Cp2。第三級畫素電路包括：電晶體F6及畫素電容Cp3。這三級畫素電路彼此並聯，且都串接至電晶體F1。電晶體F1為一雙閘極電晶體，作為整流及放電之用。電晶體F2、電晶體F4及電晶體F6則作為定址之用。

首先，針對第一級畫素電路而言，接收端Rx接收傳送端Tx利用無線傳輸方式傳送的資料電壓Vdata。電晶體F1的第一端連接至電晶體F1的第二端，電晶體F1的該第一端接收資料電壓Vdata。電晶體F2的第一端與電晶體F1的第三端，控制電壓S1_1輸出電晶體F2的第二端。畫素電容 Cp1的第一端連接至電晶體F2的第三端，畫素電容Cp2的第二端連接至一共同電位。

當控制電壓S1_1為高電位，電晶體F2導通，重置電壓Reset輸入電晶體F1的第四端，重置電壓Reset為高電位，電晶體F1所產生一臨界電壓小於一參考電位，該電晶體F1導通，電晶體F2第三端與畫素電容Cp1第一端連接位置的端點畫素電壓Vpixel被重置為該參考電位。

在端點畫素電壓Vpixel被重置為參考電位後，當控制電壓S1_1為高電位，電晶體F2導通。重置電壓為低電位且臨界電壓大於該低電位時，當資料電壓Vdata大於臨界電壓，資料電壓Vdata即對畫素電容Cp1進行充電，訊號時序圖如第7B圖所示，當資料電壓Vdata對畫素電容Cp1進行充電，端點畫素電壓Vpixel被充電至資料電壓Vdata與臨界電壓的差值。當該畫素電容Cp1充電後，控制電壓S1_1為低電位時，電晶體F2不導通。

在第7A圖的實施例中，在其他第二級、第三級的畫素電路中，電晶體F4、F6的電路連接方式相應於電晶體F2，畫素電容Cp2、Cp3的電路連接方式相應於畫素電容Cp1。故此處不再贅述。

處理器160-1~160-4提供控制電壓S1_1、控制電壓S1_2、控制電壓1_3及重置電壓Reset。如第7C圖所示，控制電壓S1_1及重置電壓Reset的致能期間部分重疊，控制電壓S1_2及重置電壓Reset的致能期間部分重疊，控制電壓S1_3及重置電壓Reset的致能期間部分重疊。

此外，控制電壓S1_1、控制電壓S1_2及控制電壓S1_3的致能期間不重疊。當控制電壓S1_1為高電位時，資料電壓Vdata對畫素電容Cp1進行充電。當控制電壓S1_2為高電位時，資料電壓Vdata對畫素電容Cp2進行充電。當控制電壓S1_3為高電位時，資料電壓Vdata對畫素電容Cp3進行充電。也就是說，因為控制電壓S1_1、控制電壓S1_2及控制電壓S1_3的致能期間(高電位期間)不重疊，畫素電容Cp1、畫素電容Cp2及畫素電容Cp3也在不同的時間段進行充電。

第8A圖繪示本發明之顯示器第六實施方式的電路示意圖。在第8A圖實施例中，包括三級畫素電路。第一級畫素電路包括：雙閘極電晶體F1、電晶體F2及畫素電容Cp1。第二級畫素電路包括：雙閘極電晶體F3、電晶體F4及畫素電容Cp2。第三級畫素電路包括：雙閘級電晶體F5、電晶體F6及畫素電容Cp3。電晶體F1、F3及F5作為整流及放電之用，電晶體F2、F4及F6則作為定址之用。

首先，針對第一級畫素電路而言，接收端Rx接收傳送端Tx利用無線傳輸方式傳送的資料電壓Vdata。電晶體F1的第一端連接至電晶體F1的第二端，電晶體F1的該第一端接收資料電壓Vdata。電晶體F2的第一端與電晶體F1的第三端相連接。控制電壓S1_1輸入電晶體F1的第四端，控制電壓S2_1輸入電晶體F2的第二端。畫素電容Cp1的第一端與電晶體F2的第三端連接，畫素電容Cp1的第二端連接一共同電位。

當控制電壓S1_1為高電位，電晶體F1所產生的臨界電壓小於一參考電位，電晶體F1導通。當控制電壓S2_1為高電位，電晶體F2導通，電晶體F2第三端與Cp1第一端連接位置的一端點畫素電壓Vpixel被重置為該參考電位。在端點畫素電壓Vpixel被重置為低電位後，當控制電壓S2_1在高電位，電晶體F2導通。當控制電壓S1_1為低電位，臨界電壓大於參考電位，且當資料電壓Vdata大於臨界電壓時，資料電壓Vdata即對畫素電容Cp1進行充電，當資料電壓Vdata對畫素電容Cp1進行充電，端點畫素電壓Vpixel被充電至Vdata資料電壓與臨界電壓的差值，訊號時序圖如第8B圖所示。當端點畫素電容Cp1進行充電後，控制電壓S2_1為低電位，電晶體F2不導通。其中，處理器160-1~160-4提供控制電壓S1_1及控制電壓S2_1，其中控制電壓S1_1及控制電壓S2_1的致能期間部分重疊。

在第8A圖的實施例中，在其他第二級、第三級的畫素電路中，電晶體F3、電晶體F5的電路連接方式相應於電晶體F1，電晶體F4、電晶體F6的電路連接方式相應於電晶體F2，畫素電容Cp2、畫素電容Cp3的電路連接方式相應於畫素電容Cp1，故此處不再贅述。

於第8C圖所示，控制電壓S1_1及控制電壓S2_1的致能期間部分重疊，控制電壓S1_2及控制電壓S2_2的致能期間部分重疊，控制電壓S1_3及控制電壓S2_3的致能期間部分重疊。

當控制電壓S1_1為低電位及控制電壓S2_1為 高電位時，將對畫素電容Cp1進行充電。當控制電壓S1_2為低電位及控制電壓S2_2為高電位時，將對畫素電容Cp2進行充電。當控制電壓S1_3為低電位及控制電壓S2_3為高電位時，將對畫素電容Cp3進行充電。從第8C圖時序圖觀之，畫素電容Cp1、畫素電容Cp2及畫素電容Cp3的充電時間也不會重疊。

第9A圖繪示本發明之顯示器第六實施方式的電路示意圖。在第9A圖實施例中，包括三級畫素電路。第一級畫素電路包括：雙閘極電晶體F1及畫素電容Cp1。第二級畫素電路包括：雙閘極電晶體F2及畫素電容Cp2。第三級畫素電路包括：雙閘極電晶體F3及畫素電容Cp3。電晶體F1、電晶體F2及電晶體F3均同時作為整流、放電及定址之用。

首先，針對第一級畫素電路而言，接收端Rx接收傳送端Tx利用無線傳輸方式傳送的資料電壓Vdata。電晶體F1的第一端連接至電晶體F2的第二端，電晶體F1的第一端接收資料電壓Vdata。畫素電容Cp1的第一端與電晶體F1的第三端連接，畫素電容Cp1的第二端連接一共同電位。

承上所述，控制電壓S1_1輸入電晶體F1的第四端，當控制電壓S1_1為一高電位，電晶體F1所產生的一臨界電壓小於一參考電位，電晶體F1導通，電晶體F1第二端與畫素電容Cp1第一端連接位置的端點畫素電壓Vpixel被重置為該參考電位。在端點畫素電壓Vpixel被重置為參考電位後，當控制電壓S1_1為低電位時，臨界電壓大於該低電位，當資料電壓Vdata大於該臨界電壓，資料電壓Vdata即對畫素 電容Cp1進行充電。當資料電壓Vdata對畫素電容Cp1進行充電，端點畫素電壓Vpixel被充電至資料電壓Vdata與該臨界電壓的差值，訊號時序圖如第9B圖所示。控制電壓S1_1的電位型態初始為高電位，在畫素電容進行充電時，控制電壓S1_1的電位型態為中電位，待充電結束，控制電壓S1_1的電位型態為低電位。當畫素電容Cp1進行充電後，控制電壓S1_1為低電位，臨界電壓大於資料電壓Vdata時，電晶體F1不導通。其中，控制電壓S1_1、控制電壓S1_2及控制電壓S1_3由處理器160-1~160-4提供。

在第9A的實施例中，在其他第二級、第三級的畫素電路中，電晶體F2、電晶體F3的電路連接方式相應於電晶體F1。畫素電容Cp2、畫素電容Cp3的電路連接方式相應於畫素電容Cp1，故此處不再贅述。

於第9C圖所示，控制電壓S1_1、控制電壓S1_2及控制電壓S1_3的致能期間不重疊。當控制電壓S1_1為中電位時，資料電壓Vdata即對畫素電容Cp1進行充電。當控制電壓S1_2為中電位時，資料電壓Vdata即對畫素電容Cp2進行充電。當控制電壓S1_3為中電位時，資料電壓Vdata即對畫素電容Cp3進行充電。由於控制電壓S1_1、控制電壓S1_2及控制電壓S1_3的致能期間不重疊，故，畫素電容Cp1、畫素電容Cp2及畫素電容Cp3的充電時間也不會重疊。

該處理器提供該第一控制電壓，其中該第一控制電壓的電位型態初始為該高電位，在該畫素電容進行充電時，該第一控制電壓的電位型態為一中電位，待充電結 束，該第一控制電壓的電位型態為該低電位。

綜上所述，本發明所提出的多個顯示器電路實施例，相較於傳統上的畫素電路，開口率提升，且因電路元件減少，可讓資料負載降低，接收端電壓需求減低，並讓電力消耗降低。

雖然本發明已以多種實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (21)

1. 一種顯示器，包括：多個畫素結構，其中每一該些畫素結構中，包括N個次畫素結構，每一該些次畫素結構包括N×N個畫素單元；多個接收端，每一該些接收端接收一資料電壓，該些接收端設置在該些畫素結構中，在每一個該些次畫素結構中，該些接收端個別與N個畫素單元電性連接；以及一處理器，輸出一掃描訊號致能該些次畫素結構寫入該資料電壓，其中N為正整數。
2. 如申請專利範圍第1項所述的顯示器，更包括多條閘極線，其中，該些畫素單元中每二者包括：一畫素電路，該顯示器包括M個第X級畫素電路，X為1至M的正整數，該兩條閘極線定義一級該畫素電路，第X級該畫素電路個別包括：一第一電晶體，該第一電晶體的一第一端接收該資料電壓，該第一電晶體的一第二端與該第一電晶體的該第一端相連；一第二電晶體，該第二電晶體的一第一端連接至該第一電晶體的一第三端，該第二電晶體的一第二端連接至第(2X-1)條閘極線；一第一畫素電容，該第一畫素電容的一第一端連接至該第二電晶體的一第三端，該第一畫素電容的一第二端連接至一共同電位； 一第三電晶體，該第三電晶體的一第一端連接至該第一電晶體的該第三端，該第三電晶體的一第二端連接到第2X條閘極線；一第二畫素電容，該第二畫素電容的一第一端連接到該第三電晶體的一第三端，該第二畫素電容的一第二端連接到該共同電位；以及一第四電晶體(T4)，該第四電晶體的一第一端連接至該第一電晶體的該第三端，該第四電晶體的一第二端連接至第(2X+1)條閘極線，該第四電晶體的一第三端連接至一參考電位。
3. 如申請專利範圍第2項所述的顯示器，其中該處理器提供予各該第(2X+1)條閘極線一重置脈波訊號，該重置脈波訊號之波形依時間先後為一個主脈波及兩個次脈波，該處理器提供予其餘每條閘極線一普通脈波訊號，該普通脈波訊號之波型為一個該主脈波，其中，該主脈波的脈衝時間寬度是該次脈波脈衝時間寬度的兩倍。
4. 如申請專利範圍第3項所述的顯示器，其中，該第(2X+1)條閘極線的該兩個次脈波分別重置該第(2X-1)條閘極線的主脈波及第該2X條閘極線的主脈波。
5. 如申請專利範圍第2項所述的顯示器，其中，該第一電晶體為二極體連接式薄膜電晶體。
6. 如申請專利範圍第1項所述的顯示器，更包括多條閘極線，其中該些畫素單元中每二者包括一畫素電路，並聯M個畫素電路構成一組並聯畫素電路，其中M為大於或等於2的正整數，該並聯畫素電路包括：一整流電晶體，該整流電晶體的一第一端接收該資料電壓，該整流電晶體的一第二端連接至該整流電晶體的該第一端；一重置電晶體，該重置電晶體的一第一端連接至該整流電晶體的一第三端，該重置電晶體的一第二端連接至第(2M+1)條閘極線，該重置電晶體的一第三端連接至一參考電位；以及M個第X級畫素電路，X為1至M的正整數，各級畫素電路個別包括：一第一電晶體，該第一電晶體的一第一端連接該整流電晶體的該第二端，該第一電晶體的一第二端連接至第(2X-1)條閘極線；一第一畫素電容，該第一畫素電容的一第一端連接至該第一電晶體的一第三端，該第一畫素電容的一第二端連接至一共同電位；一第二電晶體，該第二電晶體的一第一端連接至該整流電晶體的該第二端，該第二電晶體的一第二端連接至第2X條閘極線；以及一第二畫素電容，該第二畫素電容的一第一端連接 至該第二電晶體的一第三端，該第二畫素電容的一第二端連接至該共同電位。
7. 如申請專利範圍第6項所述的顯示器，其中該處理器提供予第(M*E+1)條閘極線一重置脈波訊號，該重置脈波訊號包括2M個次脈波及一個主脈波，其中，該主脈波的脈衝寬度是該次脈波的兩倍，該處理器提供予其餘每條閘極線一普通脈波訊號，該普通脈波訊號的訊號波形均為一主脈波，且具有普通脈波訊號的各條閘極線的訊號波形不重疊，其中，E為從2開始，依據該並聯畫素電路的組序所遞增的偶數。
8. 如申請專利範圍第7項所述的顯示器，其中，該第(M*E+1)條閘極線的該2M個次脈波分別重置第(M*(E-2)+1)條閘極線的主脈波至第該M*E條閘極線的主脈波。
9. 如申請專利範圍第1項所述的顯示器，其中該些畫素單元中每一者包括：一畫素電路，該畫素電路包括：一第一電晶體，該第一電晶體的一第一端連接至該第一電晶體的一第二端，該第一電晶體的該第一端接收該資料電壓；一畫素電容，該畫素電容的一第一端與該第一電晶體 的一第三端連接，該畫素電容的一第二端連接一共同電位；以及一第二電晶體，該第二電晶體的一第一端與該第一電晶體的一第三端及該第一畫素電容的一第一端連接，一第一控制電壓輸入該第二電晶體的一第二端，該第二電晶體的一第三端連接一參考電位。
10. 如申請專利範圍第9項所述的顯示器，更包括在該畫素電容進行充電後，當該第二控制電壓為該低電位，該臨界電壓大於該資料電壓時，該第一電晶體不導通。
11. 如申請專利範圍第9項所述的顯示器，更包括該處理器提供該第一控制電壓及該第二控制電壓，其中，該第一控制電壓及該第二控制電壓的致能期間不重疊。
12. 如申請專利範圍第9項所述的顯示器，更包括當該資料電壓對該畫素電容進行充電，該端點畫素電壓被充電至該資料電壓與該臨界電壓的差值。
13. 如申請專利範圍第1項所述的顯示器，其中該些畫素單元中每一者包括：一畫素電路，該畫素電路包括： 一第一電晶體，該第一電晶體的一第一端連接至該第一電晶體的一第二端，該第一電晶體的該第一端接收該資料電壓；一第二電晶體，該第二電晶體的一第一端與該第一電晶體的一第三端連接，一第一控制電壓輸入該第二電晶體的一第二端；以及一畫素電容，該畫素電容的一第一端連接至該第二電晶體的一第三端，該畫素電容的一第二端連接一共同電位。
14. 如申請專利範圍第13項所述的顯示器，更包括該處理器提供該第一控制電壓及該重置電壓，其中該第一控制電壓及該重置電壓的致能期間部分重疊。
15. 如申請專利範圍第13項所述的顯示器，更包括當該資料電壓對該畫素電容進行充電，該端點畫素電壓被充電至該資料電壓與該臨界電壓的差值。
16. 如申請專利範圍第1項所述的顯示器，其中該些畫素單元中每一者包括：一畫素電路，該畫素電路包括：一第一電晶體，該第一電晶體的一第一端連接至該第一電晶體的一第二端，該第一電晶體的該第一端接收資料電壓； 一第二電晶體，該第二電晶體的一第一端與該第一電晶體的一第三端相連接，其中，一第一控制電壓輸入該第一電晶體的一第四端，一第二控制電壓輸入該第二電晶體的一第二端；以及一畫素電容，該畫素電容的一第一端與該第二電晶體的一第三端連接，該畫素電容的一第二端連接一共同電位。
17. 如申請專利範圍第16項所述的顯示器，更包括該處理器提供該第一控制電壓及該第二控制電壓，其中該第一控制電壓及該第二控制電壓的致能期間部分重疊。
18. 如申請專利範圍第16項所述的顯示器，更包括當該資料電壓對該畫素電容進行充電，該端點畫素電壓被充電至該資料電壓與該臨界電壓的差值。
19. 如申請專利範圍第1項所述的顯示器，其中該些畫素單元中每一者包括：一畫素電路，包括：一第一電晶體，該第一電晶體的一第一端連接至該第一電晶體的一第二端，該第一電晶體的該第一端接收該資料電壓；以及一畫素電容，該畫素電容的一第一端與該第一電晶 體的一第三端連接，該畫素電容的一第二端連接一共同電位。
20. 如申請專利範圍第19項所述的顯示器，更包括該處理器提供該第一控制電壓，其中該第一控制電壓的電位型態初始為該高電位，在該畫素電容進行充電時，該第一控制電壓的電位型態為一中電位，待充電結束，該第一控制電壓的電位型態為該低電位。
21. 如申請專利範圍第19項所述的顯示器，更包括當該資料電壓對該畫素電容進行充電，該端點畫素電壓被充電至該資料電壓與該臨界電壓的差值。