CN107369406B - 具有双闸薄膜电晶体的无线显示器 - Google Patents

Abstract

本发明公开一种显示器，包括：多个画素结构、多个接收端及一处理器。每一个画素结构中包括N个次画素结构，每一次画素结构包括N×N个画素单元，其中N为正整数。每一接收端接收一资料电压，接收端设置在画素结构中。在每一个次画素结构中，接收端个别与N个画素单元电性连接。处理器输出一扫描讯号致能次画素结构写入资料电压。

Description

具有双闸薄膜电晶体的无线显示器

技术领域

本发明是有关于一种显示器。

背景技术

大尺寸显示器设计为现今面板设计潮流之一。然而，大尺寸面板面临许多问题，当大尺寸面板尺寸愈大，走线愈长，且阻值也愈大，因而造成讯号失真。为解决大尺寸面板阻值过大而造成的讯号失真问题，一般而言会将大尺寸面板画面分割成若干区域，且在不影响开口率的前提下，使不同区域显示不同画面，在面板主动阵列区置入接收端线圈，利用无线方式传输资料电压。但因接收端线圈所接收的交流讯号无法直接对画素充电，该交流讯号必须先经过二极管整流，且因二极管整流具有单一方向性，因此须有一颗经时脉讯号控制的薄膜电晶体以重置二极管输出及画素内的电压。除此之外，由于这样的解决方案是利用两个轴向的定址方式输入资料电压，二极管输出电压必须使用两颗薄膜电晶体开关来控制写入画素的时间，此解决方案将包括复杂的电路结构及讯号线。

图1绘示传统显示器采用半源极驱动(Half Source Driver，HSD)方式的画素电路结构示意图，此画素电路结构包括资料线DL、电晶体A1、A2、A3、A4、A5、A6、A7、A8、A9、A10、A11、A12、A13、A14、A15、A16、A17、A18，以及画素电容P1、P2、P3、P4、P5及P6。以半源极驱动方式而言，资料线减半，一级画素电路由一条资料线及两条闸极线界定，举例来说，资料线DL和闸极线G1、G2界定第一级画素电路，其包括电晶体A1、A2、A3、A4、A5、A6与画素电容P1及P2。然而，这样的电路设计方式，一级画素电路需包括六个电晶体及两个画素电容组成，电路结构复杂，对于设计者而言，将是面板电路布局上的一大考验。

发明内容

本发明所提出的多个显示器电路实施例，相较于传统上的画素电路，开口率提升，且因电路元件减少，可让资料负载降低，接收端电压需求减低，并让电力消耗降低。

本发明实施例提供一种显示器，显示器包括：多个画素结构、多个接收端及一处理器。其中，其中每一该些画素结构中，包括N个次画素结构，每一该些次画素结构包括N×N个画素单元，其中N为正整数。每一该些接收端接收一资料电压，该些接收端设置在该些画素结构中，在每一个该些次画素结构中，该些接收端个别与N个画素单元电性连接。处理器则输出一扫描讯号致能该些次画素结构写入该资料电压。

本发明的一实施方式提供一种显示器，该显示线更包括多条闸极线。显示器中上述画素单元中每二者包括一画素电路。该显示器包括M个第X级画素电路，X为1至M的正整数，该两条闸极线定义一级该画素电路，第X级该画素电路个别包括：第一电晶体、第二电晶体、第三电晶体、第四电晶体、第一画素电容及第二画素电容。该第一电晶体的一第一端接收该资料电压，该第一电晶体的一第二端与该第一电晶体的该第一端相连。该第二电晶体的一第一端连接至该第一电晶体的一第三端，该第二电晶体的一第二端连接至第(2X-1)条闸极线。该第一画素电容的一第一端连接至该第二电晶体的一第三端，该第一画素电容的一第二端连接至一共同电位。该第三电晶体的一第一端连接至该第一电晶体的该第三端，该第三电晶体的一第二端连接到第2X条闸极线。该第二画素电容的一第一端连接到该第三电晶体的一第三端，该第二画素电容的一第二端连接到该共同电位。该第四电晶体的一第一端连接至该第一电晶体的该第三端，该第四电晶体的一第二端连接至第(2X+1)条闸极线，该第四电晶体的一第三端连接至一参考电位。

于部分实施方式中，其中该处理器提供予各该第(2X+1)条闸极线一重置脉波讯号，该重置脉波讯号的波形依时间先后为一个主脉波及两个次脉波，该处理器提供予其余每条闸极线一普通脉波讯号，该普通脉波讯号的波型为一个该主脉波，其中，该主脉波的脉冲时间宽度是该次脉波脉冲时间宽度的两倍。

于部分实施方式中，该第(2X+1)条闸极线的该两个次脉波分别重置该第(2X-1)条闸极线的主脉波及第该2X条闸极线的主脉波。

于部分实施方式中，该第一电晶体为二极管连接式薄膜电晶体。

于部分实施方式中，该显示器更包括多条闸极线。该显示器中上述画素单元中每二者包括一画素电路，并联M个画素电路构成一组并联画素电路，其中M为大于或等于2的正整数，该并联画素电路包括：一整流电晶体、一重置电晶体及M个第X级画素电路，X为1至M的正整数。该整流电晶体的一第一端接收该资料电压，该整流电晶体的一第二端连接至该整流电晶体的该第一端。该重置电晶体的一第一端连接至该整流电晶体的一第三端，该重置电晶体的一第二端连接至第(2M+1)条闸极线，该重置电晶体的一第三端连接至一参考电位。此外，各级画素电路个别包括：第一电晶体、第二电晶体、第一画素电容及第二画素电容。该第一电晶体的一第一端连接该整流电晶体的该第二端，该第一电晶体的一第二端连接至第(2X-1)条闸极线。该第一画素电容的一第一端连接至该第一电晶体的一第三端，该第一画素电容的一第二端连接至一共同电位。该第二电晶体的一第一端连接至该整流电晶体的该第二端，该第二电晶体的一第二端连接至第2X条闸极线。该第二画素电容的一第一端连接至该第二电晶体的一第三端，该第二画素电容的一第二端连接至该共同电位。

于部分实施方式中，该处理器提供予第(M*E+1)条闸极线一重置脉波讯号，该重置脉波讯号包括2M个次脉波及一个主脉波，其中，该主脉波的脉冲宽度是该次脉波的两倍，该处理器提供予其余每条闸极线一普通脉波讯号，该普通脉波讯号的讯号波形均为一主脉波，且具有普通脉波讯号的各条闸极线的讯号波形不重叠，其中，E为从2开始，依据该并联画素电路的组序所递增的偶数。

于部分实施方式中，该第(M*E+1)条闸极线的该2M个次脉波分别重置第(M*(E-2)+1)条闸极线的主脉波至第该M*E条闸极线的主脉波。

于部分实施方式中，各画素单元包括一画素电路。该画素电路包括：第一电晶体、画素电容及第二电晶体。该第一电晶体的一第一端连接至该第一电晶体的一第二端，该第一电晶体的该第一端接收该资料电压。该画素电容的一第一端与该第一电晶体的一第三端连接，该画素电容的一第二端连接一共同电位。该第二电晶体的一第一端与该第一电晶体的一第三端及该第一画素电容的一第一端连接，一第一控制电压输入该第二电晶体的一第二端，该第二电晶体的一第三端连接一参考电位。

于部分实施方式中，显示器更包括在该画素电容进行充电后，当该第二控制电压为该低电位，该临界电压大于该资料电压时，该第一电晶体不导通。

于部分实施方式中，显示器更包括该处理器提供该第一控制电压及该第二控制电压，其中，该第一控制电压及该第二控制电压的致能期间不重叠。

于部分实施方式中，显示器更包括当该资料电压对该画素电容进行充电，该端点画素电压被充电至该资料电压与该临界电压的差值。

于部分实施方式中，显示器的各该画素单元包括一画素电路。画素电路包括一第一电晶体、一第二电晶体及一画素电容。该第一电晶体的一第一端连接至该第一电晶体的一第二端，该第一电晶体的该第一端接收该资料电压。该第二电晶体的一第一端与该第一电晶体的一第三端连接，一第一控制电压输入该第二电晶体的一第二端。该画素电容的一第一端连接至该第二电晶体的一第三端，该画素电容的一第二端连接一共同电位。

于部分实施方式中，更包括该处理器提供该第一控制电压及该重置电压，其中该第一控制电压及该重置电压的致能期间部分重叠。

于部分实施方式中，更包括当该资料电压对该画素电容进行充电，该端点画素电压被充电至该资料电压与该临界电压的差值。

于部分实施方式中，显示器中的每一画素单元包括一画素电路。画素电路包括一第一电晶体、第二电晶体及一画素电容。该第一电晶体的一第一端连接至该第一电晶体的一第二端，该第一电晶体的该第一端接收资料电压。该第二电晶体的一第一端与该第一电晶体的一第三端相连接，其中，一第一控制电压输入该第一电晶体的一第四端，一第二控制电压输入该第二电晶体的一第二端。该画素电容的一第一端与该第二电晶体的一第三端连接，该画素电容的一第二端连接一共同电位。

于部分实施方式中，显示器更包括该处理器提供该第一控制电压及该第二控制电压，其中该第一控制电压及该第二控制电压的致能期间部分重叠。

于部分实施方式中，显示器更包括当该资料电压对该画素电容进行充电，该端点画素电压被充电至该资料电压与该临界电压的差值。

于部分实施方式中，显示器中每一画素单元包括一画素电路。画素电路包括：一第一电晶体及一画素电容。该第一电晶体的一第一端连接至该第一电晶体的一第二端，该第一电晶体的该第一端接收该资料电压。该画素电容的一第一端与该第一电晶体的一第三端连接，该画素电容的一第二端连接一共同电位。

于部分实施方式中，更包括该处理器提供该第一控制电压，其中该第一控制电压的电位型态初始为该高电位，在该画素电容进行充电时，该第一控制电压的电位型态为一中电位，待充电结束，该第一控制电压的电位型态为该低电位。

于部分实施方式中，更包括当该资料电压对该画素电容进行充电，该端点画素电压被充电至该资料电压与该临界电压的差值。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1绘示传统显示器的画素电路示意图。

图2绘示本发明的显示器的示意图。

图3A绘示本发明的显示器第一实施方式的电路示意图。

图3B绘示本发明的显示器第一实施方式的讯号时序示意图。

图4A绘示本发明的显示器第二实施方式的电路示意图。

图4B绘示本发明的显示器第二实施方式的讯号时序示意图。

图5A绘示本发明的显示器第三实施方式的电路示意图。

图5B绘示本发明的显示器第三实施方式的讯号时序示意图。

图6A绘示本发明的显示器第四实施方式的电路示意图。

图6B及图6C绘示本发明的显示器第四实施方式的讯号时序示意图。

图7A绘示本发明的显示器第五实施方式的电路示意图。

图7B及图7C绘示本发明的显示器第五实施方式的讯号时序示意图。

图8A绘示本发明的显示器第六实施方式的电路示意图。

图8B及图8C绘示本发明的显示器第六实施方式的讯号时序示意图。

图9A绘示本发明的显示器第六实施方式的电路示意图。

图9B及图9C绘示本发明的显示器第六实施方式的讯号时序示意图。

其中，附图标记

100 显示器

111、112、113 画素结构

121～129 次画素结构

131～139 接收端

140 画素单元

160-1、160-2、160-3、160-4 处理器

A1、A2、A3、A4、A5、A6 电晶体

A7、A8、A9、A10、A11、A12 电晶体

A13、A14、A15、A16、A17、A18 电晶体

Cp1、Cp2、Cp3、Cp4、Cp5、Cp6 画素电容

D1_1～3、D2_1～3、D3_1～3 资料线

DL 资料线

F1、F2、F3、F4、F5、F6 电晶体

G1、G2、G3、G4、G5、G6、G7 闸极线

G8、G9、G10、G11、G12、G13 闸极线

P1、P2、P3、P4、P5、P6、P7、P8 画素电容

R1_1～3、R2_1～3、R3_1～3 闸极线

Rx 接收端

Reset 重置电压

S1_1、S1_2、S1_3 控制电压

S2_1、S2_2、S2_3 控制电压

T1、T2、T3、T4、T5、T6 电晶体

T7、T8、T9、T10、T11、T12 电晶体

T13、T14、T15 电晶体

Tx 传送端

Vdata 资料电压

Vpixel 端点画素电压

具体实施方式

下面结合附图和具体实施例对本发明技术方案进行详细的描述，以更进一步了解本发明的目的、方案及功效，但并非作为本发明所附权利要求保护范围的限制。

以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些习知惯用的结构与元件在图式中将以简单示意的方式绘示之。

图1绘示本发明的显示器的示意图，显示器包括多个画素结构，该多个画素结构彼此平行排布。每一个画素结构中，包括N个次画素结构。每一个次画素结构包括N×N个画素单元，上述画素单元中每二者包括一组画素电路或是共用一组画素电路。每一个次画素结构包括一个接收端，每一个接收端个别与N个画素单元电性连接，其中N为正整数。

如图2所示，显示器100包括多个画素结构111、112及113彼此平行排布，画素结构111包括次画素结构121、122及123，画素结构112包括次画素结构124、125及126，画素结构113包括次画素结构127、128及129。显示器100并包括多个接收端131、132、133、134、135、136、137、138及139，设置在该些画素结构111、112及113之内，且每一个接收端131～139接收资料电压，其接收资料电压的媒介可以是无线传输方式，但不限于此。

显示器100包括多条资料线(Data Line)，举例来说，配置于画素结构111中的资料线D1_1、D1_2及D1_3，配置于画素结构112中的资料线D2_1、D2_2及D2_3，配置于画素结构113中的资料线D3_1、D3_2及D3_3。显示器100更包括多条闸极线(Gate Line)，以图2而言，闸极线R1_1、闸极线R1_2及闸极线R1_3，配置于各个画素结构111、112及113的第一列次画素结构121、124及127之中。闸极线R2_1、闸极线R2_2及闸极线R2_3，配置于各个画素结构111、112及113的第二列次画素结构122、125及128之中。闸极线R3_1、闸极线R3_2及闸极线R3_3，配置于各个画素结构111、112及113的第三列次画素结构123、126及129之中。

当每一个画素结构具有N个次画素结构时，本发明所提供的显示器100，在每一个次画素结构中，具有N条资料线及N条闸极线。以图2而言，每两条资料线及每两条闸极线所界定的区域为一个画素单元。例如资料线D3_2、资料线D3_3、闸极线R2_2及闸极线R2_3界定出一个画素单元140。

承上所述，各接收端设置在画素结构中，而在每一个次画素结构中，该接收端个别与N个画素单元电性连接。举例来说，接收端137、接收端138及接收端139配置于画素结构113中，且接收端137连接于资料线D3_1，即电性连接于与资料线D3_1相连的N个画素单元。同理，接收端138连接于资料线D3_2，即电性连接于与资料线D3_2相连的N个画素单元，接收端139连接于资料线D3_3，即电性连接于与资料线D3_3相连的N个画素单元。

除此之外，显示器100更包括处理器160-1～160-4。各处理器160-1～160-4，可以是一个或多个积体电路所组成，各处理器160-1～160-4输出扫描讯号，以致能显示器100中的多个次画素结构，以写入资料电压。

图3A绘示本发明的显示器第一实施方式的电路示意图。在图3A所示的实施例中，接收端Rx(可以是图2的131～139中任一)利用无线传输方式接收资料电压，接着传入资料线DL中。图3A中的G1、G2、G3、G4、G5、G6及G7为闸极线。资料线DL与闸极G1、G2所界定的画素电路包括电晶体T1、电晶体T2、电晶体T3、电晶体T4、画素电容P1及画素电容P2。资料线DL与闸极线G3、G4所界定的画素电路包括电晶体T5、T6、T7、T8、画素电容P3及画素电容P4。资料线DL与闸极线G5、G6所界定的画素电路包括电晶体T9、T10、T11、T12、画素电容P5及画素电容P6。

针对资料线DL、闸极线G1、G2所界定的第一级画素电路而言，图1的画素电路具有六个电晶体及两个画素电容，其中，图1的电晶体A3及电晶体A4为二极管连接式薄膜电晶体(Diode-connected TFT)做为整流之用，而电晶体A1及电晶体A6用以重置(Reset)电压。

然而，在本发明所提出的第一实施例中，电晶体T1即是二极管连接式薄膜电晶体，作为整流之用。也就是说，在本发明所提出的实施例中，一颗电晶体T1即取代传统上图1的两颗电晶体A3及电晶体A4。此外，在本发明所提出的实施例，一颗用以重置电压的电晶体T4即取代传统上图1的两颗电晶体A1及电晶体A6。

针对图3A实施例，其包括M个第X级画素电路，X为1至M的正整数，每两条闸极线定义一级画素电路。如图3A所示，第一级画素电路的电路结构如下：电晶体T1的第一端接收透过Rx所获得的资料电压，电晶体T1的第二端与电晶体T1的第一端相连，电晶体T1可以是一个二极管连接式薄膜电晶体。电晶体T2的第一端连接至电晶体T1的第三端，电晶体T2的第二端连接至第(2X-1)条闸极线(也就是第一条闸极线G1，此为第一级画素电路，此时X＝1)。画素电容P1的第一端连接至T2的第三端，画素电容P1的第二端连接至一共同电位。电晶体T3的第一端连接至电晶体T1的第三端，电晶体T3的第二端连接至第2X条闸极线(也就是第二条闸极线G2)。画素电容P2的第一端连接到T3的第三端，画素电容P2的第二端连接到共同电位。电晶体T4的第一端连接至电晶体T1的第三端，电晶体T4的第二端连接至第(2X+1)条闸极线(也就是第三条闸极线G3)，电晶体T4的第三端连接至一参考电位。

由资料线DL、闸极线G3、闸极线G4所界定的第二级画素电路，电晶体T5的电路耦接方式相应于第一级画素电路的电晶体T1，电晶体T6的电路耦接方式相应于电晶体T2，画素电容P3的电路耦接方式相应于画素电容P1。电晶体T7的电路耦接方式相应于T3，电晶体T8的电路耦接方式相应于电晶体T4，画素电容P4的电路耦接方式相应于画素电容P2，此处不再赘述。

由资料线DL、闸极线G5、闸极线G6所界定的第三级画素电路，电晶体T9的电路耦接方式相应于第一级画素电路的电晶体T1，电晶体T10的电路耦接方式相应于电晶体T2，画素电容P5的电路耦接方式相应于画素电容P1。电晶体T11的电路耦接方式相应于电晶体T3，电晶体T12的电路耦接方式相应于电晶体T4，画素电容P6的电路耦接方式相应于画素电容P2，此处不再赘述。

图3B绘示本发明的显示器第一实施方式的讯号时序示意图，请同时参照图3A及图3B。图2的处理器160-1～160-4提供予各第(2X+1)条闸极线一重置脉波讯号，X为正整数。举例来说，如图3B的第三条闸极线G3(X＝1时)、第五条闸极线G5(X＝2时)，其中，该重置脉波讯号的波形依时间先后为一个主脉波及两个次脉波。

图2的处理器160-1～160-4提供予其余各条闸极线一普通脉波讯号。举例来说，如图3B的第一条闸极线G1、第二条闸极线G2、第四条闸极线G4及第五条闸极线G5。普通脉波讯号的波型为一个主脉波，其中，主脉波的脉冲时间宽度是次脉波的脉冲时间宽度的两倍。

此外，该第(2X+1)条闸极线的该两个次脉波分别重置该第(2X-1)条闸极线的主脉波及第2X条闸极线的主脉波。举例来说，当X＝1，第三条闸极线G3的两个次脉波分别重置第一条闸极线G1的主脉波及第二条闸极线G2的主脉波。当X＝2，第五条闸极线G5的两个次脉波分别重置第三条闸极线G3的主脉波及第四条闸极线G4的主脉波。当第(2X+1)条闸极线输出脉波为低电位的时候，例如闸极线G3、G5输出脉波为次脉波之后的低电位时，接收端Rx开始接收资料电压进行充电。

在本发明其他实施例中，为了能更精简电路结构，且在不改变电路效能的前提下，可并联M个画素电路构成一组并联画素电路。图4A绘示本发明的显示器第二实施方式的电路示意图。与图3A实施例的差异在于，在图4A的实施例中，一组并联画素电路包括两级画素电路(此时M＝2)，两级画素电路并联之后，仅需一个用以整流的电晶体T1，并仅需一个用以重置电压的电晶体T8。整流电晶体T1的第一端接收资料电压，整流电晶体T1的第二端连接整流电晶体T1的第一端。重置电晶体T8的第一端连接至整流电晶体T1的第三端，重置电晶体T8的第二端连接至第(2M+1)条闸极线(此时并联级数M＝2，也就是第五条闸极线G5)，重置电晶体T8的第三端连接至一参考电位。

在图4A的实施例中，第一级画素电路包括电晶体T1(作为整流之用)、电晶体T2、画素电容P1、电晶体T3及第二画素电容P2。电晶体T2的第一端连接至电晶体T1的第三端，电晶体T2的第二端连接至第(2X-1)条闸极线(第一级画素电路，X＝1，因此在此处为第一条闸极线G1)。画素电容P1的第一端连接至电晶体T2的第三端，画素电容P1的第二端连接至共同电位。电晶体T3的第一端连接至电晶体T1的第三端，电晶体T3的第二端连接至第2X条闸极线(第一级画素电路，X＝1，因此在此处为第二条闸极线G2)。画素电容P2的第一端连接至电晶体T3的第三端，画素电容P2的第二端连接至共同电位。

在图4A的实施例中，第二级画素电路包括：电晶体T6、电晶体T7、作为重置之用的电晶体T8，以及画素电容P3与画素电容P4。电晶体T6的第一端连接至作为整流之用的电晶体T1的第三端，电晶体T6的第二端连接至第(2X-1)条闸极线(第二级画素电路，X＝2，因此在此处为第三条闸极线G3)。画素电容P3的第一端连接至电晶体T6的第三端，画素电容P3的第二端连接至共同电位。电晶体T7的第一端连接至电晶体T1的第三端，电晶体T7的第二端连接至第2X闸极线(第一级画素电路，X＝2，因此在此处为第二条闸极线G4)。画素电容P4的第一端连接至电晶体T7的第三端，画素电容P4的第二端连接至共同电位。

综合上述，在图4A的实施例中，由第一级画素电路与第二级画素电路所组成的并联画素电路，原来作为整流电晶体脚色的电晶体T5即可省去，原来作为重置电晶体角色的电晶体T4亦可省去，电路结构可更加精简。

在图4A的第三级画素电路包括：做为整流之用的电晶体T9、电晶体T10、电晶体T11、画素电容P5及画素电容P6。在图4A的第四级画素电路包括：电晶体T13、电晶体T14、做为重置之用的电晶体T15、画素电容P7及画素电容P8。第三级画素电路与第四级画素电路亦构成一组并联画素电路。

电晶体T9的电路耦接方式相应于电晶体T1，电晶体T10的电路耦接方式相应于电晶体T2，画素电容P5的电路耦接方式相应于画素电容P1，电晶体T11的电路耦接方式相应于电晶体T3，画素电容P6的电路耦接方式相应于P2，电晶体T13的电路耦接方式相应于电晶体T6，画素电容P7的电路耦接方式相应于画素电容P3，电晶体T14的电路耦接方式相应于电晶体T7，画素电容P8的电路耦接方式相应于画素电容P4，电晶体T15的电路耦接方式相应于电晶体T8，此处不再赘述。

图4B绘示本发明的显示器第二实施方式的讯号时序示意图。图2的处理器160-1～160-4提供予第(M*E+1)条闸极线一重置脉波讯号，其中，M定义为并联画素电路的级数，E则为从2开始，依据该并联画素电路的组序所递增的偶数，也就是说，第一组并联画素电路的E为2，第二组并联画素电路的E为4，第三组并联画素电路的E＝6，依此类推。在图4B的实施例中，第一组并联画素电路中(E＝2)，并联级数M为2，计算式(2*2+1)，第五条闸极线G5输出重置脉波讯号。第二组并联画素电路中(E＝4)，并联级数M为4，计算式(2*4+1)，第九条闸极线G9输出重置脉波讯号。

其中，重置脉波讯号包括2M个次脉波及一个主脉波，主脉波的脉冲宽度是次脉波的两倍。

处理器160-1～160-4提供予其余每条闸极线一普通脉波讯号，普通脉波讯号的讯号波形均为一主脉波，且具有普通脉波讯号的各条闸极线的讯号波形不重叠。

在图4B的实施例中，第(M*E+1)条闸极线的2M个次脉波分别重置第(M*(E-2)+1)条闸极线的主脉波至第M*E条闸极线的主脉波。举例来说，图4B实施例的并联画素电路数M为2，第一组并联画素电路的E为2，也就是说，第五条闸极线G5的四个次脉波分别重置第一条闸极线G1的主脉波至第四条闸极线G4的主脉波。第二组并联画素电路的E为4，也就是说，第九条闸极线G9的四个次脉波分别重置第五条闸极线G5的主脉波至第八条闸极线G8的主脉波。当第(M*E+1)条闸极线输出脉波为低电位的时候，例如闸极线G5、G9输出脉波为次脉波之后的低电位时，接收端Rx开始接收资料电压进行充电。

图5A绘示本发明的显示器第三实施方式的电路示意图。图5A所揭示的实施例与图4A的差异在于，在图5A的实施例中，一组并联画素电路包括三级画素电路(此时M＝3)，三级画素电路并联之后，仅需一个用以整流的电晶体T1，并仅需一个用以重置电压的电晶体T12。整流电晶体T1的第一端接收资料电压，整流电晶体T1的第二端连接整流电晶体T1的第一端。重置电晶体T12的第一端连接至整流电晶体T1的第三端，重置电晶体T12的第二端连接至第(2M+1)条闸极线(此时并联级数M＝3，也就是第七条闸极线G7)，重置电晶体T12的第三端连接至一参考电位。

图5B绘示本发明的显示器第三实施方式的电路示意图。图2的处理器160-1～160-4提供予第(M*E+1)条闸极线一重置脉波讯号，其中，M定义为并联画素电路的级数，E则为从2开始，依据该并联画素电路的组序所递增的偶数，也就是说，第一组并联画素电路的E为2，第二组并联画素电路的E为4，第三组并联画素电路的E＝6，依此类推。在图5B的实施例中，第一组并联画素电路中(E＝2)，并联级数M＝3，计算式(3*2+1)，第七条闸极线G7输出重置脉波讯号。第二组并联电路中(E＝4)，并联级数M＝4，计算式(3*4+1)，第十三闸极线G13输出重置脉波讯号。重置脉波讯号包括2M个次脉波及一个主脉波，主脉波的脉冲宽度是次脉波的两倍。处理器160-1～160-4提供予其余每条闸极线一普通脉波讯号，普通脉波讯号的讯号波形均为一主脉波，且具有普通脉波讯号的各条闸极线的讯号波形不重叠。

在图5B的实施例中，第(M*E+1)条闸极线的2M个次脉波分别重置第(M*(E-2)+1)条闸极线的主脉波至第M*E条闸极线的主脉波。举例来说，图5B实施例的并联画素电路数M＝3，第一组并联画素电路的E＝2，也就是说，第七条闸极线G7的六个次脉波分别重置第一条闸极线G1至第六条闸极线G6。第二组并联电路的E＝4，也就是说，第十三条闸极线G13的六个次脉波分别重置第七条闸极线G7至第十二条闸极线G12。当第(M*E+1)条闸极线输出脉波为低电位的时候，例如闸极线G7、G13输出脉波为次脉波之后的低电位时，接收端Rx开始接收资料电压进行充电。

图6A绘示本发明的显示器第四实施方式的电路示意图。在图6A实施例中，包括三级画素电路。第一级画素电路包括：双闸极电晶体F1、电晶体F2及画素电容Cp1。第二级画素电路包括：双闸极电晶体F3、电晶体F4及画素电容Cp2。第三级画素电路包括：双闸级电晶体F5、电晶体F6及画素电容Cp3。电晶体F1、F3及F5作为整流及定址之用，电晶体F2、F4及F6则作为放电之用。

首先，针对第一级画素电路而言，接收端Rx接收传送端Tx利用无线传输方式传送的资料电压Vdata。电晶体F1的第一端连接至电晶体F1的第二端，电晶体F1的该第一端接收资料电压Vdata。画素电容Cp1的第一端与电晶体F1的第三端连接，画素电容Cp1的第二端连接至共同电位。电晶体F2的第一端与电晶体F1的第三端及画素电容Cp1的第一端连接。控制电压S1_1输入电晶体F2的第二端，电晶体F2的第三端连接至一参考电位。其中，当控制电压S1_1为高电位，电晶体F2导通，电晶体F2的第一端与画素电容Cp1的第一端的连接位置的一端点画素电压Vpixel被重置为该参考电位。

在端点画素电压Vpixel被重置为参考电位后，控制电压S2_1输入电晶体F1的第四端，当控制电压S2_1为高电位，电晶体F1产生一临界电压，当资料电压Vdata大于该临界电压，资料电压Vdata即对画素电容Cp1进行充电，端点画素电压Vpixel被充电至资料电压Vdata与临界电压的差值，讯号时序图如图6B所示。

在画素电容Cp1进行充电后，当控制电压S2_1为低电位，临界电压大于资料电压Vdata时，电晶体F1不导通。其中，控制电压S1_1及控制电压S2_1由处理器160-1～160-4提供，控制电压S1_1及控制电压S2_1的致能期间不重叠。

在图6A的实施例中，在其他第二级、第三级的画素电路中，电晶体F3、电晶体F5的电路连接方式相应于电晶体F1，电晶体F4、电晶体F6的电路连接方式相应于电晶体F2，画素电容Cp2、画素电容Cp3的电路连接方式相应于画素电容Cp1，故此处不再赘述。

于图6C所示，控制电压S1_1及控制电压S2_1的致能期间不重叠，控制电压S1_2及控制电压S2_2的致能期间不重叠，控制电压S1_3及控制电压S2_3的致能期间不重叠。此外，控制电压S2_1、S2_2、S2_3的致能期间(高电位期间)也不重叠，当控制电压S2_1为高电位，电晶体F1产生临界电压，当资料电压Vdata大于该临界电压，资料电压Vdata即对画素电容Cp1进行充电。当控制电压S2_2为高电位，电晶体F3产生临界电压，当资料电压Vdata大于临界电压，资料电压Vdata即对画素电容Cp2进行充电。当控制电压S2_3为高电位，电晶体F5产生临界电压，当资料电压Vdata大于临界电压，资料电压Vdata即对画素电容Cp3进行充电。因为控制电压S2_1、S2_2、S2_3的致能期间(高电位期间)不重叠，画素电容Cp1、画素电容Cp2及画素电容Cp3的充电时间也不会重叠。

图7A绘示本发明的显示器第五实施方式的电路示意图。在图7A实施例中，包括三级画素电路。第一级画素电路包括：电晶体F2及画素电容Cp1。第二级画素电路包括：电晶体F4及画素电容Cp2。第三级画素电路包括：电晶体F6及画素电容Cp3。这三级画素电路彼此并联，且都串接至电晶体F1。电晶体F1为一双闸极电晶体，作为整流及放电之用。电晶体F2、电晶体F4及电晶体F6则作为定址之用。

首先，针对第一级画素电路而言，接收端Rx接收传送端Tx利用无线传输方式传送的资料电压Vdata。电晶体F1的第一端连接至电晶体F1的第二端，电晶体F1的该第一端接收资料电压Vdata。电晶体F2的第一端与电晶体F1的第三端，控制电压S1_1输出电晶体F2的第二端。画素电容Cp1的第一端连接至电晶体F2的第三端，画素电容Cp2的第二端连接至一共同电位。

当控制电压S1_1为高电位，电晶体F2导通，重置电压Reset输入电晶体F1的第四端，重置电压Reset为高电位，电晶体F1所产生一临界电压小于一参考电位，该电晶体F1导通，电晶体F2第三端与画素电容Cp1第一端连接位置的端点画素电压Vpixel被重置为该参考电位。

在端点画素电压Vpixel被重置为参考电位后，当控制电压S1_1为高电位，电晶体F2导通。重置电压为低电位且临界电压大于该低电位时，当资料电压Vdata大于临界电压，资料电压Vdata即对画素电容Cp1进行充电，讯号时序图如图7B所示，当资料电压Vdata对画素电容Cp1进行充电，端点画素电压Vpixel被充电至资料电压Vdata与临界电压的差值。当该画素电容Cp1充电后，控制电压S1_1为低电位时，电晶体F2不导通。

在图7A的实施例中，在其他第二级、第三级的画素电路中，电晶体F4、F6的电路连接方式相应于电晶体F2，画素电容Cp2、Cp3的电路连接方式相应于画素电容Cp1。故此处不再赘述。

处理器160-1～160-4提供控制电压S1_1、控制电压S1_2、控制电压1_3及重置电压Reset。如图7C所示，控制电压S1_1及重置电压Reset的致能期间部分重叠，控制电压S1_2及重置电压Reset的致能期间部分重叠，控制电压S1_3及重置电压Reset的致能期间部分重叠。

此外，控制电压S1_1、控制电压S1_2及控制电压S1_3的致能期间不重叠。当控制电压S1_1为高电位时，资料电压Vdata对画素电容Cp1进行充电。当控制电压S1_2为高电位时，资料电压Vdata对画素电容Cp2进行充电。当控制电压S1_3为高电位时，资料电压Vdata对画素电容Cp3进行充电。也就是说，因为控制电压S1_1、控制电压S1_2及控制电压S1_3的致能期间(高电位期间)不重叠，画素电容Cp1、画素电容Cp2及画素电容Cp3也在不同的时间段进行充电。

图8A绘示本发明的显示器第六实施方式的电路示意图。在图8A实施例中，包括三级画素电路。第一级画素电路包括：双闸极电晶体F1、电晶体F2及画素电容Cp1。第二级画素电路包括：双闸极电晶体F3、电晶体F4及画素电容Cp2。第三级画素电路包括：双闸级电晶体F5、电晶体F6及画素电容Cp3。电晶体F1、F3及F5作为整流及放电之用，电晶体F2、F4及F6则作为定址之用。

首先，针对第一级画素电路而言，接收端Rx接收传送端Tx利用无线传输方式传送的资料电压Vdata。电晶体F1的第一端连接至电晶体F1的第二端，电晶体F1的该第一端接收资料电压Vdata。电晶体F2的第一端与电晶体F1的第三端相连接。控制电压S1_1输入电晶体F1的第四端，控制电压S2_1输入电晶体F2的第二端。画素电容Cp1的第一端与电晶体F2的第三端连接，画素电容Cp1的第二端连接一共同电位。

当控制电压S1_1为高电位，电晶体F1所产生的临界电压小于一参考电位，电晶体F1导通。当控制电压S2_1为高电位，电晶体F2导通，电晶体F2第三端与Cp1第一端连接位置的一端点画素电压Vpixel被重置为该参考电位。在端点画素电压Vpixel被重置为低电位后，当控制电压S2_1在高电位，电晶体F2导通。当控制电压S1_1为低电位，临界电压大于参考电位，且当资料电压Vdata大于临界电压时，资料电压Vdata即对画素电容Cp1进行充电，当资料电压Vdata对画素电容Cp1进行充电，端点画素电压Vpixel被充电至Vdata资料电压与临界电压的差值，讯号时序图如图8B所示。当端点画素电容Cp1进行充电后，控制电压S2_1为低电位，电晶体F2不导通。其中，处理器160-1～160-4提供控制电压S1_1及控制电压S2_1，其中控制电压S1_1及控制电压S2_1的致能期间部分重叠。

在图8A的实施例中，在其他第二级、第三级的画素电路中，电晶体F3、电晶体F5的电路连接方式相应于电晶体F1，电晶体F4、电晶体F6的电路连接方式相应于电晶体F2，画素电容Cp2、画素电容Cp3的电路连接方式相应于画素电容Cp1，故此处不再赘述。

于图8C所示，控制电压S1_1及控制电压S2_1的致能期间部分重叠，控制电压S1_2及控制电压S2_2的致能期间部分重叠，控制电压S1_3及控制电压S2_3的致能期间部分重叠。

当控制电压S1_1为低电位及控制电压S2_1为高电位时，将对画素电容Cp1进行充电。当控制电压S1_2为低电位及控制电压S2_2为高电位时，将对画素电容Cp2进行充电。当控制电压S1_3为低电位及控制电压S2_3为高电位时，将对画素电容Cp3进行充电。从图8C时序图观之，画素电容Cp1、画素电容Cp2及画素电容Cp3的充电时间也不会重叠。

图9A绘示本发明的显示器第六实施方式的电路示意图。在图9A实施例中，包括三级画素电路。第一级画素电路包括：双闸极电晶体F1及画素电容Cp1。第二级画素电路包括：双闸极电晶体F2及画素电容Cp2。第三级画素电路包括：双闸极电晶体F3及画素电容Cp3。电晶体F1、电晶体F2及电晶体F3均同时作为整流、放电及定址之用。

首先，针对第一级画素电路而言，接收端Rx接收传送端Tx利用无线传输方式传送的资料电压Vdata。电晶体F1的第一端连接至电晶体F2的第二端，电晶体F1的第一端接收资料电压Vdata。画素电容Cp1的第一端与电晶体F1的第三端连接，画素电容Cp1的第二端连接一共同电位。

承上所述，控制电压S1_1输入电晶体F1的第四端，当控制电压S1_1为一高电位，电晶体F1所产生的一临界电压小于一参考电位，电晶体F1导通，电晶体F1第二端与画素电容Cp1第一端连接位置的端点画素电压Vpixel被重置为该参考电位。在端点画素电压Vpixel被重置为参考电位后，当控制电压S1_1为低电位时，临界电压大于该低电位，当资料电压Vdata大于该临界电压，资料电压Vdata即对画素电容Cp1进行充电。当资料电压Vdata对画素电容Cp1进行充电，端点画素电压Vpixel被充电至资料电压Vdata与该临界电压的差值，讯号时序图如图9B所示。控制电压S1_1的电位型态初始为高电位，在画素电容进行充电时，控制电压S1_1的电位型态为中电位，待充电结束，控制电压S1_1的电位型态为低电位。当画素电容Cp1进行充电后，控制电压S1_1为低电位，临界电压大于资料电压Vdata时，电晶体F1不导通。其中，控制电压S1_1、控制电压S1_2及控制电压S1_3由处理器160-1～160-4提供。

在图9A的实施例中，在其他第二级、第三级的画素电路中，电晶体F2、电晶体F3的电路连接方式相应于电晶体F1。画素电容Cp2、画素电容Cp3的电路连接方式相应于画素电容Cp1，故此处不再赘述。

于图9C所示，控制电压S1_1、控制电压S1_2及控制电压S1_3的致能期间不重叠。当控制电压S1_1为中电位时，资料电压Vdata即对画素电容Cp1进行充电。当控制电压S1_2为中电位时，资料电压Vdata即对画素电容Cp2进行充电。当控制电压S1_3为中电位时，资料电压Vdata即对画素电容Cp3进行充电。由于控制电压S1_1、控制电压S1_2及控制电压S1_3的致能期间不重叠，故，画素电容Cp1、画素电容Cp2及画素电容Cp3的充电时间也不会重叠。

该处理器提供该第一控制电压，其中该第一控制电压的电位型态初始为该高电位，在该画素电容进行充电时，该第一控制电压的电位型态为一中电位，待充电结束，该第一控制电压的电位型态为该低电位。

综上所述，本发明所提出的多个显示器电路实施例，相较于传统上的画素电路，开口率提升，且因电路元件减少，可让资料负载降低，接收端电压需求减低，并让电力消耗降低。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (4)

1.一种显示器，其特征在于，包括：

多条资料线；

多条闸极线；

多个画素结构，其中每一该些画素结构中，包括N个次画素结构，每一该些次画素结构包括N×N个画素单元；

多个接收端，每一该些接收端接收一资料电压并传入其中一该资料线中，该些接收端设置在该些画素结构中，在每一个该次画素结构中，该接收端与同传入该资料电压的其中一该资料线相连的N个画素单元电性连接；以及

一处理器，输出一扫描讯号致能该些次画素结构写入该资料电压，其中N为正整数；

其中，该些画素单元中每二者包括：

一画素电路，该显示器包括M个第X级画素电路，X为1至M的正整数，两条闸极线定义一级该画素电路，第X级该画素电路个别包括：

一第一电晶体，该第一电晶体的一第一端接收该资料电压，该第一电晶体的一第二端与该第一电晶体的该第一端相连；

一第二电晶体，该第二电晶体的一第一端连接至该第一电晶体的一第三端，该第二电晶体的一第二端连接至第(2X-1)条闸极线；

一第一画素电容，该第一画素电容的一第一端连接至该第二电晶体的一第三端，该第一画素电容的一第二端连接至一共同电位；

一第三电晶体，该第三电晶体的一第一端连接至该第一电晶体的该第三端，该第三电晶体的一第二端连接到第2X条闸极线；

一第二画素电容，该第二画素电容的一第一端连接到该第三电晶体的一第三端，该第二画素电容的一第二端连接到该共同电位；以及

一第四电晶体，该第四电晶体的一第一端连接至该第一电晶体的该第三端，该第四电晶体的一第二端连接至第(2X+1)条闸极线，该第四电晶体的一第三端连接至一参考电位。

2.如权利要求1所述的显示器，其特征在于，该处理器提供予各该第(2X+1)条闸极线一重置脉波讯号，该重置脉波讯号的波形依时间先后为一个主脉波及两个次脉波，该处理器提供予其余每条闸极线一普通脉波讯号，该普通脉波讯号的波型为一个该主脉波，其中，该主脉波的脉冲时间宽度是该次脉波脉冲时间宽度的两倍。

3.如权利要求2所述的显示器，其特征在于，该第(2X+1)条闸极线的该两个次脉波分别重置该第(2X-1)条闸极线的主脉波及第该2X条闸极线的主脉波。

4.如权利要求1所述的显示器，其特征在于，该第一电晶体为二极管连接式薄膜电晶体。

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