JP3865475B2 - 表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ドットマトリクス型の表示装置、特に表示内容を左右にずらしながら表示するスクロール表示技術に関するものである。
【０００２】
【従来の技術】
図２は、従来のドットマトリクス型の表示装置の構成図である。
この表示装置は、液晶表示器（以下、「ＬＣＤ」という）１と、このＬＣＤ１に対する表示データを格納するためのランダム・アクセス・メモリ（以下、「ＲＡＭ」という）２を有している。ＬＣＤ１は、例えば１２０本のＸ電極１ｘと、これに直交する３２本のＹ電極１ｙを持ち、これらの各交点に形成される横１２０ドット×縦３２ドットの表示ドットによる画面表示を行うものである。ＲＡＭ２は、ＬＣＤ１上の横１２０ドット×縦３２ドットの表示データを格納するための記憶装置である。
ＲＡＭ２の出力側には、ラッチ部３の入力側が接続されている。ラッチ部３は、ＲＡＭ２から出力された１２０ドットのドットパターンを保持して出力するものであり、この出力側にはＸドライバ４の入力側が接続されている。Ｘドライバ４は、ドットパターンをＬＣＤ１のＸ電極１ｘに与えるための駆動電圧に変換するものであり、この出力側がＬＣＤ１の各Ｘ電極１ｘに接続されている。
【０００３】
表示装置は、更に、表示タイミングの基準となるクロック信号ＣＫが印加されるカウンタ５を有している。カウンタ５は、クロック信号ＣＫをカウントすることにより、ＬＣＤ１の表示ライン（Ｙ電極１ｙ）を指定するアドレス信号ＡＤＲａを生成するものであり、この出力側がデコーダ６の入力側に接続されている。デコーダ６は、アドレス信号ＡＤＲａをデコードすることにより、ＬＣＤ１の３２本のＹ電極１ｙを上から下へ順番に１本ずつ駆動するための走査信号を生成するものである。デコーダ６の出力は、Ｙドライバ７の入力側に接続されている。Ｙドライバ７は、走査信号をＬＣＤ１のＹ電極１ｙに与えるための駆動電圧に変換するものであり、この出力側がＬＣＤ１の各Ｙ電極１ｙに接続されている。
カウンタ５の出力側には、更にセレクタ８の入力端子Ａが接続され、このセレクタ８の入力端子Ｂには中央処理装置（以下、「ＣＰＵ」という）９のアドレス端子ＡＤが接続されている。セレクタ８は、選択端子Ｓに与えられる選択信号ＳＥＬに基づいて入力端子Ａ，Ｂのいずれか一方を選択して出力端子Ｘに出力するものであり、この出力端子Ｘが、ＲＡＭ２のアドレス端子ＡＤに接続されている。
【０００４】
ＣＰＵ９は、ＬＣＤ１に表示に対する表示データをＲＡＭ２に格納するためのものであり、そのデータ端子Ｄ１〜Ｄｎ及び書き込み制御端子Ｗが、ＲＡＭ２のデータ入力端子ＤＩ１〜ＤＩｎ及び書き込み制御端子Ｗに、それぞれ接続されている。更に、ＣＰＵ９の制御端子Ｃはセレクタ８の選択端子Ｓに接続されている。
このような表示装置において、ＣＰＵ９の制御端子Ｃから出力する選択信号ＳＥＬによって、セレクタ８を入力端子Ｂ側に切り替えるとともに、アドレス信号ＡＤＲｂ、データ信号Ｄ１〜Ｄｎ、及び書き込み制御信号ＷＥによって、ＲＡＭ２の所定のアドレスに表示用のデータを書き込む。書き込みが終了すると、ＣＰＵ９は、セレクタ８に対する選択信号ＳＥＬによって入力端子Ａ側に切り替えるとともに、書き込み制御信号ＷＥを不活性化する。
これにより、ＲＡＭ２に格納された表示データは、クロック信号ＣＫに基づいて順次カウントアップされて与えられるカウンタ５からのアドレス信号ＡＤＲａに従って読み出され、ＬＣＤ１の１行分に相当する１２０ドットのドットパターンがラッチ部３に保持される。ラッチ部３に保持されたドットパターンは、Ｘドライバ４によってＬＣＤ１のＸ電極１ｘに対応する駆動電圧に変換され、それぞれのＸ電極１ｘに印加される。
【０００５】
一方、カウンタ５から出力されるアドレス信号ＡＤＲａは、デコーダ６にも与えられており、ＬＣＤ１のＸ電極１ｘに与えられたドットパターンに同期して、このデコーダ６から対応するＹ電極１ｙに対する走査信号が出力される。デコーダ６から出力された走査信号は、Ｙドライバ７によってＬＣＤ１のＹ電極１ｙに対応する駆動電圧に変換されて、該当するＹ電極１ｙに印加される。
このように、Ｙドライバ７によってＬＣＤ１のＹ電極１ｙを上から下に順次走査するとともに、その走査されたＹ電極１ｙに対応する各ドット位置のドットパターンがＲＡＭ２から読み出され、Ｘドライバ４を介して各Ｘ電極１ｘに印加されて、グラフィック画面表示が行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の表示装置では、次のような課題があった。
例えば、ＬＣＤ１に表示されている画面を、左から右へ順次ずらしながら表示するスクロール表示を行う場合、スクロールに応じてその都度ＣＰＵ９からＲＡＭ２の全データを書き替える必要があった。このため、ＣＰＵ９によるスクロール処理の負担が大きくなり、スクロール表示動作中に他の処理ができなくなってしまったり、またＣＰＵ９の書き込み処理速度が遅い場合には、スクロール表示が不自然になるという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、ＣＰＵ９の処理を介さずにスクロール表示を行うことができる表示装置を提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するため、本発明は、表示装置において、平行に配置されたｎ（但し、ｎは２以上の整数）本のＸ電極及び該Ｘ電極に直交して配置されたｍ（但し、ｍは２以上の整数）本のＹ電極を有し、該Ｘ電極に印加される表示用の駆動電圧及び該各Ｙ電極に順次印加される走査用の駆動電圧に応じて、これらのＸ電極及びＹ電極の各交点における画素の表示が行われるドットマトリクス型の表示手段と、次のような記憶手段、シフト手段、保持手段、第１及び第２の駆動手段、及び表示制御手段を備えている。
記憶手段は、ｍワードの記憶領域に対応するｍ本のワード線と該ワード線に交差して配置されたｎ＋１本のビット線とこれらのワード線及びビット線の各交差箇所に設けられた複数のメモリセルを有し、第１のアドレス信号が与えられたときには、該第１のアドレス信号で指定されたワード線に対応するｎ＋１個のメモリセルに格納されたデータを第１の表示データとして並列に出力し、書き込み信号、第２のアドレス信号及びｎビットの第２の表示データが与えられたときには、該第２のアドレス信号で指定されたワード線に対応するメモリセルの内の第２番目から第ｎ＋１番目までのｎ個のメモリセルに該第２の表示データを格納し、第３のアドレス信号及びｍビットの第３の表示データが与えられたときには、該記憶領域の第１ワード目から第ｍワード目までの各ワードの第１番目のメモリセルに該第３の表示データを１ビットずつ格納するものである。
【０００８】
シフト手段は、前記記憶手段から並列に出力されるｎ＋１ビットの前記第１の表示データを入力し、該入力した表示データの内の第１番目から第ｎ番目までのｎ個の表示データを前記表示手段に表示させるための表示信号として並列に出力し、該入力した表示データをシフト信号に従って直列方向にシフトした後の第２番目から第ｎ＋１番目までのｎ個の表示データを該記憶手段に再度記憶させるための前記第２の表示データとして出力するものである。
【０００９】
保持手段は、前記シフト手段から出力される表示信号を保持信号に従って保持するとともに、該保持した表示信号を出力するもので、第１の駆動手段は、前記保持手段の出力信号を前記表示手段のＸ電極に対する駆動電圧に変換して該Ｘ電極を駆動するもので、第２の駆動手段は、走査信号に基づいて前記表示手段の走査用の駆動電圧を生成して前記Ｙ電極を駆動するもので、表示制御手段は、前記第１のアドレス信号、書き込み信号、シフト信号、及び保持信号を順次生成して出力するものである。
【００１０】
本発明によれば、以上のように表示装置を構成したので、次のような作用が行われる。
例えば、表示制御手段から第１のアドレスが与えられると、その第１のアドレスで指定されたワードに格納されたｎ＋１ビットの表示データが第１の表示データとして出力される。この第１の表示データはシフト手段によってシフトされ、第２の表示データとして第２のアドレス信号とともに記憶手段に与えられる。そして、第２のアドレス信号で指定されたワードの第２から第ｎ＋１ビットのメモリセルに格納される。ＣＰＵ等から記憶手段に第３のアドレス信号とｍビットの表示データが与えられると、このｍビットの表示データは各ワードの第１番目のメモリセルに１ビットずつ格納される。
シフト手段によってシフトされた第１の表示データは、保持手段により保持され、第１の駆動手段によって駆動電圧に変換されて、表示手段のＸ電極に与えられる。表示制御手段において、記憶手段、シフト手段、及び保持手段に対する各種の制御信号が順次生成されて与えられるので、表示手段のＸ電極に沿って順次シフトする表示が行われる。
【００１２】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す表示装置の構成図である。
この表示装置は、ドットマトリクス型の表示手段（例えば、ＬＣＤ）１０と、このＬＣＤ１０に対する表示データを格納するための記憶手段（例えば、ＲＡＭ）２０を有している。ＬＣＤ１０は、例えば，１２０本のＸ電極１１と、これに直交する３２本のＹ電極１２を持ち、これらの各交点に形成される横１２０ドット×縦３２ドットの表示ドットによる画面表示を行うものである。ＲＡＭ２０は、ＬＣＤ１０上の横１２０ドット×縦３２ドットの表示データを格納するための随時読み書き可能な記憶装置である。
ＲＡＭ２０のデータ出力端子ＤＯ１〜ＤＯｎには、シフト手段（例えば、シフト部）３０のデータ入力端子ＤＩ１〜ＤＩｎがそれぞれ接続されている。シフト部３０は、ロード端子Ｌにロード信号ＬＯＡＤが与えられたときに、データ入力端子ＤＩ１〜ＤＩｎに与えられているデータを並列に取り込み、シフト端子ＳＣに与えられたシフト信号ＳＣＫに従って、その取り込んだデータを順次直列方向にシフトする機能を有している。そして、取り込まれてシフトされたデータは、データ出力端子ＤＯ１〜ＤＯｎから並列に出力されるようになっている。
【００１３】
シフト部３０のデータ出力端子ＤＯ１〜ＤＯｎには、保持手段（例えば、ラッチ部）４０の入力側が接続されている。ラッチ部４０は、シフト部３０から出力されたｎ（ここでは、ｎ＝１２０）ビットのドットパターンを、ラッチ信号ＬＡＴに従って保持して出力するのもであり、この出力側には第１の駆動手段（例えば、Ｘドライバ）５０の入力側が接続されている。Ｘドライバ５０は、ドットパターンをＬＣＤ１０のＸ電極１１に与えるための駆動電圧に変換するものであり、この出力側がＬＣＤ１０の各Ｘ電極１１に接続されている。
シフト部３０のデータ出力端子ＤＯ１〜ＤＯｎは、またセレクタ６０の入力端子Ａに接続されている。セレクタ６０は、入力端子Ａの他に入力端子Ｂを有し、選択端子Ｓに与えられる選択信号ＳＥＬに従って、入力端子Ａ，Ｂのいずれか一方の入力信号を出力端子Ｘに出力するものである。セレクタ６０の出力端子Ｘは、ＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩｎに接続されている。
この表示装置は、更に、表示用の各種のタイミング信号を生成する表示制御手段（例えば、表示制御部）７０を有している。この表示制御部７０では、ＬＣＤ１０の表示ライン（Ｙ電極１２）を指定するためのアドレス信号ＡＤＲ１、ＲＡＭ２０のデータをシフト部３０へ取り込むためのロード信号ＬＯＡＤ、シフト部３０へ取り込んだデータをシフトするためのシフト信号ＳＣＫ、シフト部３０から出力されるデータをラッチ部４０に取り込むためのラッチ信号ＬＡＴ、及びシフト部３０によってシフトされて出力されたドットパターンを再度ＲＡＭ２０に格納するための書き込み信号ＷＥ１を生成する機能を有している。
【００１４】
表示制御部７０から出力されるロード信号ＬＯＡＤ、シフト信号ＳＣＫは、それぞれシフト部３０のロード端子Ｌ、シフト端子ＳＣに与えられ、ラッチ信号ＬＡＴはラッチ部４０に与えられている。
表示制御部７０から出力されるアドレス信号ＡＤＲ１は、デコーダ８０に与えられている。デコーダ８０は、アドレス信号ＡＤＲ１をデコードすることにより、ＬＣＤ１０の３２本のＹ電極１２を上から下へ順番に１本ずつ駆動するための走査信号を生成するものであり、この出力側が第２の駆動手段（例えば、Ｙドライバ）９０の入力側に接続されている。Ｙドライバ９０は、走査信号をＬＣＤ１０のＹ電極１２に与えるための駆動電圧に変換するものであり、この出力側にＬＣＤ１０の各Ｙ電極１２が接続されている。表示制御部７０のアドレス信号ＡＤＲ１は、更にセレクタ１００の入力端子Ａに与えられ、書き込み信号ＷＥ１はセレクタ１１０の入力端子Ａに与えられている。セレクタ１００，１１０は、セレクタ６０と同様の機能を有しており、それらの出力端子Ｘは、それぞれＲＡＭ２０のアドレス端子ＡＤ、及び書き込み制御端子Ｗに接続されている。
【００１５】
また、この表示装置は、ＬＣＤ１０に表示するためのデータを生成してＲＡＭ２０に書き込むためのＣＰＵ１２０を有しており、このＣＰＵ１２０のデータ端子Ｄ１〜１ｎがセレクタ６０の入力端子Ｂに、アドレス端子ＡＤがセレクタ１００の入力端子Ｂに、書き込み制御端子Ｗがセレクタ１１０の入力端子Ｂに、それぞれ接続されている。更に、ＣＰＵ１２０の制御端子Ｃには、セレクタ６０，１００，１１０の選択端子Ｓが共通接続されており、このＣＰＵ１２０からＲＡＭ２０へデータを書き込むときに、選択信号ＳＥＬによって各セレクタの６０，１００，１１０の入力端子Ｂ側が選択されるようになっている。
図３は、図１中のシフト部３０の一例を示す構成図である。
このシフト部３０は、ｎ個のセレクタ３１１〜３１ｎを有しており、これらのセレクタ３１１〜３１ｎの入力端子Ａに、データ入力端子ＤＩ１〜ＤＩｎがそれぞれ接続されている。セレクタ３１１〜３１ｎの出力端子Ｘは、遅延型のフリップフロップ（以下、「ＦＦ」という）３２１〜３２ｎの入力端子Ｄに、それぞれ接続されている。ＦＦ３２１〜３２n-1 の出力端子Ｑは、それぞれセレクタ３１２〜３１ｎの入力端子Ｂに接続されるとともに、データ出力端子ＤＯ１〜ＤＯn-1 に接続されている。また、セレクタ３１１の入力端子Ｂは、例えば接地電位ＧＮＤに接続され、ＦＦ３２ｎの出力端子Ｑがデータ出力端子ＤＯｎに接続されている。
更に、各セレクタ３１１〜３１ｎの選択端子Ｓは、ロード端子Ｌに共通接続され、各ＦＦ３２１〜３２ｎのクロック端子Ｃは、シフト端子ＳＣに共通接続されている。
【００１６】
図４は、図１の表示装置の動作シーケンスを示すタイムチャートである。以下、図３及び図４を参照しつつ、図１の表示装置の動作を説明する。
まず、ＣＰＵ１２０からＲＡＭ２０に、ＬＣＤ１０に対する表示データを書き込む場合、このＣＰＵ１２０の制御端子Ｃから出力される選択信号ＳＥＬによって、セレクタ６０，１００，１１０は、それぞれ入力端子Ｂ側に切り替えられる。そして、ＣＰＵ１２０からアドレス信号ＡＤＲ２、データ信号Ｄ１〜Ｄｎ、及び書き込み制御信号ＷＥ２が出力され、ＲＡＭ２０の所定のアドレスに表示データが書き込まれる。書き込みが終了すると、ＣＰＵ１２０は、選択信号ＳＥＬによってセレクタ６０，１００，１１０を入力端子Ａ側に切り替える。これによって、ＣＰＵ１２０は、ＲＡＭ２０から切り離される。
次に、図４の時刻ｔ１において、表示制御部７０のアドレス信号ＡＤＲ１が、例えば、０番地に変化すると、これに伴って、ＲＡＭ２０の０番地に格納された表示データＤＴ０（例えば、“１１１１・・・１１”）が読み出され、信号Ｓ２０としてシフト部３０のデータ入力端子ＤＩ１〜ＤＩｎに、並列に与えられる。時刻ｔ２において、ロード信号ＬＯＡＤが立ち上がると、シフト部３０内の各セレクタ３１１〜３１ｎでは入力端子Ａ側が選択されて、データ入力端子ＤＩ１〜ＤＩｎに入力されたデータＤＴ０がそれぞれのＦＦ３２１〜３２ｎの入力側に与えられる。
【００１７】
時刻ｔ３において、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられた表示データＤＴ０は、これらのＦＦ３２１〜３２ｎに取り込まれ、各ＦＦ３２１〜３２ｎの出力側に出力される。
時刻ｔ４において、ロード信号ＬＯＡＤが立ち下がると、各セレクタ３１１〜３１ｎでは入力端子Ｂ側が選択されて、前段のＦＦ３２１〜３２n-1 の出力信号が後段のＦＦ３２２〜３２ｎの入力側に与えられる。また、ＦＦ３２１の入力側には、セレクタ３１１の入力端子Ｂに与えられた固定値（例えば、“０”）が与えられる。
時刻ｔ５において、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられていた表示データがこれらのＦＦ３２１〜３２ｎに取り込まれて、ＦＦ３２１〜３２ｎの出力側に出力される。即ち、これによって、ＲＡＭ２０からシフト部３０に与えられた表示データＤＴ０は、１ビットだけシフトされる。これによって、シフト部３０の出力信号Ｓ３０は、表示データＤＴ０１（＝“０１１１・・・・１１”）となる。
【００１８】
更に、時刻ｔ６において、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられていたデータがこれらのＦＦ３２１〜３２ｎに取り込まれて、ＦＦ３２１〜３２ｎの出力側に出力される。即ち、これによって、ＲＡＭ２０からシフト部３０に与えられたデータＤＴ０は、２ビットだけシフトされる。そして、２ビットシフトされた表示データＤＴ０２（＝“００１１・・・・１１”）が、シフト部３０のデータ出力端子ＤＯ１〜ＤＯｎからの出力信号Ｓ３０として出力される。
時刻ｔ７において、ラッチ信号ＬＡＴと書き込み制御信号ＷＥ１が立ち上がる。この時、シフト部３０から出力される表示データＤＴ０２は、セレクタ６０を介してＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩｎに与えられているので、書き込み制御端子ＷＥ１の立ち上がりにより、このＲＡＭ２０の０番地の内容は、表示データＤＴ０２に書き替えられる。また、ラッチ信号ＬＡＴの立ち上がりにより、シフト部３０から出力される表示データＤＴ０２が、１行分の１２０ドットのドットパターンとしてラッチ部４０に保持される。ラッチ部４０に保持されたドットパターンは、Ｘドライバ５０によって、ＬＣＤ１０のＸ電極１１に対応する駆動電圧に変換され、それぞれのＸ電極１１に印加される。
【００１９】
一方、表示制御部７０から出力されるアドレス信号ＡＤＲ１は、デコーダ８０に与えられ、ＬＣＤ１０のＸ電極１１に与えられたドットパターンに同期して、このデコーダ８０から対応するＹ電極１２に対する走査信号が出力される。デコーダ８０から出力された走査信号は、Ｙドライバ９０によってＬＣＤ１０のＹ電極１２に対応する駆動電圧に変換され、該当するＹ電極１２に印加される。
０番地の処理が終了すると、時刻ｔ８において、アドレス信号ＡＤＲ１が１番地に変更され、同様の処理が行われる。
このように、アドレス信号をＡＤＲ１を順次変更して、Ｙドライバ９０によって、ＬＣＤ１０のＹ電極１２を上から下に順次走査するとともに、その走査されたＹ電極１２に対応する各ドット位置のドットパターンがＲＡＭ２０から読み出され、シフト部３０で例えば２ビット右にシフトされて、ラッチ部４０で保持される。シフトされ、ラッチ部４０に保持されたドットパターンは、Ｘドライバ５０を介して各Ｘ電極１１に印加されて、グラフィック画面表示が行われる。また、シフトされたドットパターンは、次の表示タイミングに備えて、ＲＡＭ２０に保持される。
以上のように、第１の実施形態では、ＲＡＭ２０から読み出されたデータをシフトするシフト部３０と、シフトされたデータを再びＲＡＭ２０に格納するための制御を行う表示制御部７０とを有している。これにより、ＣＰＵ１２０によってＲＡＭ２０のデータを書き替えることなく、表示画面を右方向に順次ずらして表示することが可能になり、ＣＰＵ１２０の負荷を軽減し、かつ滑らかなスクロール表示を行うことができる。
【００２０】
第２の実施形態
図５は、本発明の第２の実施形態を示す表示装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態の表示装置では、第１の実施形態の図１の表示装置のシフト部３０に代えてこれと構成の異なるシフト部３０Ａを、表示制御部７０に代えてこれと若干機能が異なる表示制御部７０Ａを、それぞれ設けている。その他の構成は図１と同様である。
シフト部３０Ａは、データ入力端子ＤＩ１〜ＤＩｎ、データ出力端子ＤＯ１〜ＤＯｎ、及びシフト端子ＳＦを有しており、シフト端子ＳＦに与えられるシフト信号ＳＦＴが、例えば論理値“０”のときには、データ入力端子ＤＩ１〜ＤＩｎに与えられた信号を、それぞれデータ出力端子ＤＯ１〜ＤＯｎに出力するものである。一方、シフト信号ＳＦＴが論理値“１”のとき、シフト部３０Ａは、データ入力端子ＤＩ１〜ＤＩn-1 に与えられた信号を１ビットずらして、それぞれデータ出力端子ＤＯ２〜ＤＯｎに出力する機能を有している。
表示制御部７０Ａは、図１の表示制御部７０と同様の、ＬＣＤ１０の表示ライン（Ｙ電極１２）を指定するためのアドレス信号ＡＤＲ１、シフト部３０Ａから出力される表示データをラッチ部４０に取り込むためのラッチ信号ＬＡＴ、及びシフト部３０Ａによってシフトされて出力されるデータを再度ＲＡＭ２０に記憶させるための書き込み信号ＷＥ１を生成するとともに、シフト部３０Ａに対するシフト信号ＳＦＴを生成して出力する機能を有している。
【００２１】
図６は、図５中のシフト部３０Ａの一例を示す構成図である。
このシフト部３０Ａは、ｎ個のセレクタ３３１〜３３ｎを有している。セレクタ３３１の入力端子Ａは、例えば接地電位ＧＮＤに接続され、入力端子Ｂはデータ入力端子ＤＩ１に接続されている。また、セレクタ３３ｉ（但し、ｉ＝２〜ｎ）の入力端子Ａは、データ入力端子ＤＩi-1 に接続され、入力端子Ｂが、データ入力端子ＤＩｉが接続されている。
セレクタ３３１〜３３ｎの出力端子Ｘは、それぞれデータ出力端子ＤＯ１〜ＤＯｎに接続され、これらのセレクタ３３１〜３３ｎの選択端子Ｓが、シフト端子ＳＦに共通接続されている。
【００２２】
このような表示装置において、ＣＰＵ１２０からＲＡＭ２０への表示データの書き込み、及びラッチ部４０で保持されたドットパターンのＣＬＤ１０への表示動作は、図１の表示装置における動作と同様である。
一方、ＲＡＭ２０から出力された表示データは、最初、シフト信号ＳＦＴが“０”にされることによりシフト部３０Ａを通してそのままラッチ部４０に与えられて保持される。その後、シフト信号ＳＦＴが“１”にされることによって、ＲＡＭ２０から読み出された表示データは、１ビットずつずらされてシフト部３０Ａのデータ出力端子ＤＯ１〜ＤＯｎに出力される。そして、シフト部３０Ａによってシフトされた表示データは、ＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩｎに与えられ、このＲＡＭ２０の同一番地に書き込まれる。
従って、第１の実施形態と同様にＣＰＵ１２０によってＲＡＭ２０のデータを書き替えることなく、表示画面を右方向に順次ずらして表示することが可能になり、ＣＰＵ１２０の負荷を軽減し、かつ滑らかなスクロール表示を行うことができる。
【００２３】
第３の実施形態
図７は、本発明の第３の実施形態を示す表示装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態の表示装置では、第１の実施形態の図１の表示装置におけるセレクタ６０，１１０を削除し、ＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩｎにＣＰＵ１２０のデータ端子Ｄ１〜Ｄｎを、ＲＡＭ２０の書き込み制御端子ＷにＣＰＵ１２０の書き込み制御端子Ｗを、それぞれ接続している。更に、表示制御部７０に代えて、これと機能が若干異なる表示制御部７０Ｂを設けている。その他の構成は図１と同様である。
このような表示装置におけるＣＰＵ１２０からＲＡＭ２０への表示データの書き込み動作と、ラッチ部４０で保持されたドットパターンのＬＣＤ１０への表示動作は、図１の表示装置における動作と同様である。一方、シフト部３０におけるシフト動作とシフトされた表示データの処理が、図１の表示装置における動作と異なっている。
【００２４】
図８は、図７の動作シーケンスを示すタイムチャートである。以下、図８を参照しつつ、図７の表示装置におけるシフト動作を説明する。
まず、図８の時刻ｔ１１において、表示制御部７０Ｂからアドレス信号ＡＤＲ１として０番地が出力される。これにより、ＲＡＭ２０の０番地に格納されたｎビットの表示データＤＴ０（例えば、“１１１１・・・１１”）が読み出されて、信号Ｓ２０としてシフト部３０のデータ入力端子ＤＩ１〜ＤＩｎに、並列に与えられる。
時刻ｔ１２において、ロード信号ＬＯＡＤが立ち上がると、シフト部３０内の各セレクタ３１１〜３１ｎでは入力端子Ａ側が選択されて、データ入力端子ＤＩ１〜ＤＩｎに入力されたｎビットの表示データＤＴ０が、それぞれのＦＦ３２１〜３２ｎの入力側に与えられる。
時刻ｔ１３において、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられた表示データＤＴ０は、これらのＦＦ３２１〜３２ｎに取り込まれ、各ＦＦ３２１〜３２ｎの出力側に出力される。
時刻ｔ１４において、ロード信号ＬＯＡＤが立ち下がると、各セレクタ３１１〜３１ｎでは入力端子Ｂ側が選択されて、前段のＦＦ３２１〜３２n-1 の出力信号が後段のＦＦ３２２〜３２ｎの入力側に与えられる。また、セレクタ３１１の入力端子Ｂに与えられた固定値（例えば、“０”）が、ＦＦ３２１の入力側に与えられる。
【００２５】
時刻ｔ１５ａにおいて、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられていた表示データが、これらのＦＦ３２１〜３２ｎに取り込まれ、ＦＦ３２１〜３２ｎから出力される。これによって、ＲＡＭ２０からシフト部３０に与えられた表示データＤＴ０は、１ビットだけシフトされ、このシフト部３０の出力信号Ｓ３０は、表示データＤＴ０１（＝“０１１１・・・・１１”）となる。
更に、時刻ｔ１５ｂ，ｔ１５ｃ，…，ｔ１５ｉにおけるシフト信号ＳＣＫの立ち上がり毎に、各ＦＦ３２１〜３２ｎに与えられていた表示データが、これらのＦＦ３２１〜３２ｎに取り込まれ、ＦＦ３２１〜３２ｎから出力される。即ち、時刻ｔ１５ａからｉ（但し、ｉは自然数）回の連続するシフト信号ＳＣＫの立ち上がりによって、ＲＡＭ２０からシフト部３０に与えられた表示データＤＴ０は、ｉビットだけ右にシフトされ、信号Ｓ３０としてラッチ部４０に与えられる。
そして、時刻ｔ１６において、ラッチ信号ＬＡＴが立ち上がると、シフト部３０から出力される信号Ｓ３０は、１行分の１２０ドットのドットパターンとしてラッチ部４０に保持される。ラッチ部４０に保持されたドットパターンは、Ｘドライバ５０によって、ＬＣＤ１０のＸ電極１１に対応する駆動電圧に変換され、それぞれのＸ電極１１に印加される。
【００２６】
一方、表示制御部７０Ｂから出力されるアドレス信号ＡＤＲ１は、デコーダ８０に与えられ、このデコーダ８０から、ＬＣＤ１０のＸ電極１１に与えられたドットパターンに同期した走査信号が出力される。デコーダ８０から出力された走査信号は、Ｙドライバ９０によってＬＣＤ１０のＹ電極１２に対応する駆動電圧に変換され、該当するＹ電極１２に印加される。
０番地の処理が終了すると、時刻ｔ１７において、アドレス信号ＡＤＲ１が１番地に変更され、同様の処理が行われる。
このように、アドレス信号ＡＤＲ１を順次変更することによって、ＬＣＤ１０のＹ電極１２が上から下に順次走査され、その走査されたＹ電極１２に対応する各ドット位置のドットパターンがＲＡＭ２０から読み出される。読み出されたドットパターンは、シフト部３０でｉビットだけ右にシフトされて、ラッチ部４０で保持される。シフトされラッチ部４０に保持されたドットパターンは、更にＸドライバ５０を介して各Ｘ電極１１に印加されて、グラフィック画面表示が行われる。
【００２７】
次に、アドレス信号が再び０番地に戻ったときには、今度は、シフト部３０におけるシフト数がｉ＋１ビットに変更され、ＬＣＤ１０上に、前回よりも右側に１ビットだけずれた画面表示が行われる。このように、各画面の走査毎に、シフト部３０におけるシフト数を順次増加させることによって、左から右へ順次移動するように表示されるスクロール表示が可能になる。
以上のように、第３の実施形態では、ＲＡＭ２０から読み出されたデータをシフト信号ＳＣＫに基づいてシフトするシフト部３０と、画面毎にシフト数を変更する表示制御部７０Ｂを有している。これにより、ＣＰＵ１２０によってＲＡＭ２０のデータを書き替えることなく、表示画面を右方向に順次ずらして表示することが可能になり、ＣＰＵ１２０の負荷を軽減し、かつ滑らかなスクロール表示を行うことができる。
【００２８】
第４の実施形態
図９は、本発明の第４の実施形態を示す表示装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態の表示装置では、第１の実施形態の図１の表示装置における一般的なＲＡＭ２０に代えて、これと構成の異なるＲＡＭ２０Ａを設けている。更に、シフト部３０に代えて、１ビットだけ入力ビット数を増加させて、ｎ＋１ビットのデータ入力端子ＤＩ０〜ＤＩｎを有するシフト部３０Ｂを設けている。またＣＰＵ１２０に代えて、制御端子Ｃ１，Ｃ２を有するＣＰＵ１２０Ａを設けている。一方、これらのＲＡＭ２０Ａ及びシフト部３０Ｂを設けたことに伴って、セレクタ１００，１１０を削除している。
ＲＡＭ２０Ａは、複数のアドレス信号によって、同時に独立して読み書きのアクセスが可能なマルチポートＲＡＭであり、アドレス信号ＡＤＲ１が与えられる第１のアドレス端子ＡＤ１、及びアドレス信号ＡＤＲ２が与えられる第２のアドレス端子ＡＤ２を有している。また、アドレス信号ＡＤＲ１，ＡＤＲ２で指定されたアドレスに格納されたデータを出力するｎ＋１ビットのデータ出力端子ＤＯ０〜ＤＯｎ、及びこれらのアドレス信号ＡＤＲ１，ＡＤＲ２で指定されたアドレスに格納するデータを入力するｎビットのデータ入力端子ＤＩ１〜ＤＩｎを有している。更にＲＡＭ２０Ａは、データ出力端子ＤＯ０に対応するデータを書き込むための記憶領域、この記憶領域を指定するためのアドレス端子ＡＤ０、及びこの記憶領域に格納するデータを入力するためのデータ入力端子ＤＩ０１〜ＤＩ０ｍを有している。
【００２９】
ＲＡＭ２０Ａのアドレス端子ＡＤ１には、表示制御部７０からのアドレス信号ＡＤＲ１が与えられ、また、アドレス端子ＡＤ２にはＣＰＵ１２０Ａからのアドレス信号ＡＤＲ２が与えられている。ＲＡＭ２０Ａのデータ入力端子ＤＩ０１〜ＤＩ０ｍは、ＣＰＵ１２０Ａのデータ端子Ｄ１〜Ｄｎの内のｍビットのデータ端子Ｄ１〜Ｄｍに接続されている。そして、ＣＰＵ１２０Ａの制御端子Ｃ１はＲＡＭ２０Ａのアドレス端子ＡＤ０に、制御端子Ｃ２はセレクタ６０の選択端子Ｓに、それぞれ接続されている。その他の構成は図１と同様である。
図１０は、図９中のＲＡＭ２０Ａの一例を示す概略の構成図である。
このＲＡＭ２０Ａは、平行に配置されたｍ本のワード線ＷＡｉ（但し、ｉ＝１〜ｍ）と、これらのワード線ＷＡｉに直交するように配置されたｎ＋１組のビット線対ＢＡｊ，ＢＡｊ／（但し、ｊ＝０〜ｎ、また、「／」は反転を意味する）を有している。各ワード線ＷＡｉとビット線対ＢＡｊ，ＢＡｊ／との交叉箇所には、メモリセル２１i,j が設けられている。各メモリセル２１i,j は、同一の構成となっており、メモリセル２１i,j は、ＦＦ２２を構成する２つのインバータ２２ａ，２２ｂ、このＦＦ２２とビット線対ＢＡｊ，ＢＡｊ／との接続を制御するためのＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）２３ａ，２３ｂ、及びＦＦ２２とビット線対ＢＢｋ，ＢＢｋ／（但し、ｋ＝１〜ｎ）、及びビット線対ＢＣｉ，ＢＣｉ／との接続を制御するためのＭＯＳ２４ａ，２４ｂを有している。
【００３０】
メモリセル２１i,j 内のＭＯＳ２３ａ，２３ｂのゲートは、ワード線ＷＡｉに共通接続されている。また、メモリセル２１i,0 内のＭＯＳ２４ａ，２４ｂのゲートはワード線ＷＣに共通接続され、メモリセル２１i,k 内のＭＯＳ２４ａ，２４ｂのゲートが、ワード線ＷＢｉに共通接続されている。
ビット線対ＢＡｊ，ＢＡｊ／には、このビット線対ＢＡｊ，ＢＡｊ／に共通接続されたメモリセル２１i,j の内の、ワード線ＷＡｉで選択されたメモリセル２１に対してデータを書き込むとともに、選択されたメモリセル２１が保持しているデータを読み出すためのセンスアンプ（ＳＡ）２５ｊが接続されている。センスアンプ２５ｊのデータ入出力側は、ＲＡＭ２０Ａのデータ出力端子ＤＯ０〜ＤＯｎに接続されている。また、ビット線対ＢＢｋ，ＢＢｋ／には、このビット線対ＢＢｋ，ＢＢｋ／に共通接続されたメモリセル２１i,k の内の、ワード線ＷＢｉで選択されたメモリセル２１に対するセンスアンプ２６ｋが接続されている。このセンスアンプ２６ｋのデータ入出力側は、ＲＡＭ２０Ａのデータ入力端子ＤＩ１〜ＤＩｎに接続されている。
【００３１】
更に、各センスアンプ２１i,0 内のＭＯＳ２４ａ，２４ｂは、それぞれビット線対ＢＣｉ，ＢＣｉ／を介してセンスアンプ２７ｉに接続されている。そして、このセンスアンプ２７ｉのデータ入出力側が、ＲＡＭ２０Ａのデータ入力端子ＤＩ０１〜ＤＩ０ｍに接続されている。
ワード線ＷＡｉは、図示しないアドレスデコーダの出力側に接続されており、ＲＡＭ２０Ａのアドレス端子ＡＤ１に与えられるアドレス信号ＡＲＤ１によって指定された１本のワード線ＷＡが活性化されるようになっている。同様に、ワード線ＷＢｉは、図示しないアドレスデコーダの出力側に接続されており、ＲＡＭ２０Ａのアドレス端子ＡＤ２に与えられるアドレス信号ＡＲＤ２によって指定された１本のワード線ＷＢが活性化されるようになっている。
このような表示装置において、ＲＡＭ２０Ａに格納された表示データが読み出され、シフト部３０Ｂでシフト信号ＳＣＫに従ってシフトされて、ドットパターンがＬＣＤ１０に表示される表示処理は、図１の表示装置における動作とほぼ同様である。一方、ＣＰＵ１２０ＡからＲＡＭ２０Ａへの表示データの書き込み処理が、図１の動作と異なっている。
まず、ＣＰＵ１２０ＡからＲＡＭ２０Ａに対して、ＬＣＤ１０の表示データを書き込む場合、このＣＰＵ１２０Ａの制御端子Ｃ２から出力される選択信号ＳＥＬによって、セレクタ６０が入力端子Ｂ側に切り替えられる。そして、ＣＰＵ１２０Ａからアドレス信号ＡＤＲ２、及びデータ信号Ｄ１〜Ｄｎが出力され、ＲＡＭ２０Ａのメモリセル２１i,k に順次表示データが格納される。
【００３２】
次に、ＣＰＵ１２０Ａの制御端子Ｃ１からＲＡＭ２０Ａにアドレス信号ＡＤ０が出力され、データ端子Ｄ１〜Ｄｍに表示データが出力される。これによって、ＲＡＭ２０Ａ内のメモリセル２１1,0 〜２１m,0 に、表示データが格納される。
ＲＡＭ２０Ａに格納された表示データは、表示制御部７０から与えられるアドレス信号ＡＤＲ１に従って読み出され、ｎ＋１ビットの並列データとしてシフト部３０Ｂに与えられる。シフト部３０Ｂに与えられたｎ＋１ビットの並列データの内の最初のｎビットは、ラッチ部４０に出力されて保持される。また、シフト部３０Ｂに与えられた並列データは、１ビットだけシフトされて信号Ｓ３０としてセレクタ６０を介してＲＡＭ２０Ａのデータ入力端子ＤＩ１〜ＤＩｎに与えられる。これにより、ＲＡＭ２０Ａのメモリセル２１i,1 〜２１i,n に格納されていた表示データは、ラッチ部４０に保持されてＬＣＤ１０に表示され、メモリセル２１i,0 〜２１i,n-1 に格納されていた表示データが、メモリセル２１i,1 〜２１i,n に再び格納されることになる。
【００３３】
この様にして、１画面分の表示データが読み出されてシフトされた後、メモリセル２１1,0 〜２１m,0 に対する新たな表示データが、ＣＰＵ１２０Ａから格納される。これによって、次の１画面の左端には、新たに格納された表示データが表示されることになり、この繰り返しによって次々に表示内容が更新されるスクロール表示が行われる。
以上のように、第４の実施形態では、ＲＡＭ２０ＡにマルチポートＲＡＭを使用し、スクロールによって新たに表示させる画面の表示データを画面左端の１列に対応するメモリセル２１1,0 〜２１m,0 に順次書き込むようにしている。これにより、ＣＰＵ１２０ＡによってＲＡＭ２０Ａの１列分のデータを１画面の表示毎に１回書き替えるだけで、表示画面を右方向に順次ずらしながら、新たな表示データを追加して表示することが可能になり、ＣＰＵ１２０Ａの負荷を軽減し、かつ滑らかなスクロール表示を行うことができる。
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００３４】
（ａ） すべて表示画面を左から右へずらして表示するスクロール表示について説明したが、右から左へスクロールすることも可能である。また、シフト部３０，３０Ａ，３０Ｂに代えて、左右両方向にシフト可能なシフトレジスタを使用することにより、左右両方向のスクロールを行うこともできる。
（ｂ） 図３に例示したシフト部３０では、シフトの度に最左端のデータが“０”に置き換えられるようになっているが、最右端のデータを最左端に戻すようにすることにより、ローテーション形のスクロール表示を行うことも可能である。
（ｃ） 図１、図５、及び図７の表示装置では、通常のＲＡＭ２０を用いているが、同時に２つの異なるアドレスに対してアクセス可能なマルチポートＲＡＭを使用しても良い。これにより、回路構成を簡略化し、かつＣＰＵ１２０からの書き込みと、表示制御部７０，７０Ａ，７０Ｂからの読み出しの競合を回避することができる。
（ｄ） ＲＡＭ２０、シフト部３０、ラッチ部４０、及びＬＣＤ１０のＸ電極１１のビット数はすべて同一数（ｎビット）となっているが、ＲＡＭ２０及びシフト部３０のビット数をラッチ部４０及びＬＣＤ１０のビット数よりも多くしても良い。この様にして、ＲＡＭ２０側に新たなデータを書き込むことにより、シフトされた表示の後に新しい表示を行うことができる。
（ｅ） 図６のシフト部３０Ａでは、セレクタ３３ｉの入力端子Ａ，Ｂにそれぞれ隣接する入力データ端子ＤＩｉ−１，ＤＩｉが接続されているが、離れた入力データ端子ＤＩ、例えば、入力データ端子ＤＩｉ−１−ａ，ＤＩｉ（但し、ａは整数）をそれぞれ接続しても良い。これにより、複数（即ち、ａ＋１）ビット単位にシフトするスクロール表示を行うことができる。
【００３５】
【発明の効果】
以上詳細に説明したように、本発明によれば、記憶手段から並列に出力される表示データを保持して表示手段に表示させるとともに、その保持した表示データをシフトして、再度記憶手段に表示データとして記憶させるシフト手段を設けている。これにより、ＣＰＵ等から新たにシフトした表示データを記憶手段に格納する必要が無くなり、ＣＰＵ等の負荷を軽減するとともに、スムーズなスクロール表示を行うことが可能になる。
更に、記憶手段は、シフトされた記憶領域に対して新たな表示データを追加して書き込むことができるように構成されている。これにより、ＣＰＵ等から新たに表示データを追加するだけで、順次スクロール表示を行うことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す表示装置の構成図である。
【図２】従来の表示装置の構成図である。
【図３】図１中のシフト部３０の一例を示す構成図である。
【図４】図１の動作シーケンスを示すタイムチャートである。
【図５】本発明の第２の実施形態を示す表示装置の構成図である。
【図６】図５中のシフト部３０Ａの一例を示す構成図である。
【図７】本発明の第３の実施形態を示す表示装置の構成図である。
【図８】図７の動作シーケンスを示すタイムチャートである。
【図９】本発明の第４の実施形態を示す表示装置の構成図である。
【図１０】図９中のＲＡＭ２０Ａの一例を示す概略の構成図である。
【符号の説明】
１０ ＬＣＤ
１１ Ｘ電極
１２ Ｙ電極
２０，２０Ａ ＲＡＭ
２１i,j メモリセル
３０，３０Ａ，３０Ｂ シフト部
４０ ラッチ部
５０ Ｘドライバ
６０，１００，１１０ セレクタ
７０，７０Ａ，７０Ｂ 表示制御部
８０ デコーダ
９０ Ｙドライバ
１２０，１２０Ａ ＣＰＵ
【発明の属する技術分野】
本発明は、ドットマトリクス型の表示装置、特に表示内容を左右にずらしながら表示するスクロール表示技術に関するものである。
【０００２】
【従来の技術】
図２は、従来のドットマトリクス型の表示装置の構成図である。
この表示装置は、液晶表示器（以下、「ＬＣＤ」という）１と、このＬＣＤ１に対する表示データを格納するためのランダム・アクセス・メモリ（以下、「ＲＡＭ」という）２を有している。ＬＣＤ１は、例えば１２０本のＸ電極１ｘと、これに直交する３２本のＹ電極１ｙを持ち、これらの各交点に形成される横１２０ドット×縦３２ドットの表示ドットによる画面表示を行うものである。ＲＡＭ２は、ＬＣＤ１上の横１２０ドット×縦３２ドットの表示データを格納するための記憶装置である。
ＲＡＭ２の出力側には、ラッチ部３の入力側が接続されている。ラッチ部３は、ＲＡＭ２から出力された１２０ドットのドットパターンを保持して出力するものであり、この出力側にはＸドライバ４の入力側が接続されている。Ｘドライバ４は、ドットパターンをＬＣＤ１のＸ電極１ｘに与えるための駆動電圧に変換するものであり、この出力側がＬＣＤ１の各Ｘ電極１ｘに接続されている。
【０００３】
表示装置は、更に、表示タイミングの基準となるクロック信号ＣＫが印加されるカウンタ５を有している。カウンタ５は、クロック信号ＣＫをカウントすることにより、ＬＣＤ１の表示ライン（Ｙ電極１ｙ）を指定するアドレス信号ＡＤＲａを生成するものであり、この出力側がデコーダ６の入力側に接続されている。デコーダ６は、アドレス信号ＡＤＲａをデコードすることにより、ＬＣＤ１の３２本のＹ電極１ｙを上から下へ順番に１本ずつ駆動するための走査信号を生成するものである。デコーダ６の出力は、Ｙドライバ７の入力側に接続されている。Ｙドライバ７は、走査信号をＬＣＤ１のＹ電極１ｙに与えるための駆動電圧に変換するものであり、この出力側がＬＣＤ１の各Ｙ電極１ｙに接続されている。
カウンタ５の出力側には、更にセレクタ８の入力端子Ａが接続され、このセレクタ８の入力端子Ｂには中央処理装置（以下、「ＣＰＵ」という）９のアドレス端子ＡＤが接続されている。セレクタ８は、選択端子Ｓに与えられる選択信号ＳＥＬに基づいて入力端子Ａ，Ｂのいずれか一方を選択して出力端子Ｘに出力するものであり、この出力端子Ｘが、ＲＡＭ２のアドレス端子ＡＤに接続されている。
【０００４】
ＣＰＵ９は、ＬＣＤ１に表示に対する表示データをＲＡＭ２に格納するためのものであり、そのデータ端子Ｄ１〜Ｄｎ及び書き込み制御端子Ｗが、ＲＡＭ２のデータ入力端子ＤＩ１〜ＤＩｎ及び書き込み制御端子Ｗに、それぞれ接続されている。更に、ＣＰＵ９の制御端子Ｃはセレクタ８の選択端子Ｓに接続されている。
このような表示装置において、ＣＰＵ９の制御端子Ｃから出力する選択信号ＳＥＬによって、セレクタ８を入力端子Ｂ側に切り替えるとともに、アドレス信号ＡＤＲｂ、データ信号Ｄ１〜Ｄｎ、及び書き込み制御信号ＷＥによって、ＲＡＭ２の所定のアドレスに表示用のデータを書き込む。書き込みが終了すると、ＣＰＵ９は、セレクタ８に対する選択信号ＳＥＬによって入力端子Ａ側に切り替えるとともに、書き込み制御信号ＷＥを不活性化する。
これにより、ＲＡＭ２に格納された表示データは、クロック信号ＣＫに基づいて順次カウントアップされて与えられるカウンタ５からのアドレス信号ＡＤＲａに従って読み出され、ＬＣＤ１の１行分に相当する１２０ドットのドットパターンがラッチ部３に保持される。ラッチ部３に保持されたドットパターンは、Ｘドライバ４によってＬＣＤ１のＸ電極１ｘに対応する駆動電圧に変換され、それぞれのＸ電極１ｘに印加される。
【０００５】
一方、カウンタ５から出力されるアドレス信号ＡＤＲａは、デコーダ６にも与えられており、ＬＣＤ１のＸ電極１ｘに与えられたドットパターンに同期して、このデコーダ６から対応するＹ電極１ｙに対する走査信号が出力される。デコーダ６から出力された走査信号は、Ｙドライバ７によってＬＣＤ１のＹ電極１ｙに対応する駆動電圧に変換されて、該当するＹ電極１ｙに印加される。
このように、Ｙドライバ７によってＬＣＤ１のＹ電極１ｙを上から下に順次走査するとともに、その走査されたＹ電極１ｙに対応する各ドット位置のドットパターンがＲＡＭ２から読み出され、Ｘドライバ４を介して各Ｘ電極１ｘに印加されて、グラフィック画面表示が行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の表示装置では、次のような課題があった。
例えば、ＬＣＤ１に表示されている画面を、左から右へ順次ずらしながら表示するスクロール表示を行う場合、スクロールに応じてその都度ＣＰＵ９からＲＡＭ２の全データを書き替える必要があった。このため、ＣＰＵ９によるスクロール処理の負担が大きくなり、スクロール表示動作中に他の処理ができなくなってしまったり、またＣＰＵ９の書き込み処理速度が遅い場合には、スクロール表示が不自然になるという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、ＣＰＵ９の処理を介さずにスクロール表示を行うことができる表示装置を提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するため、本発明は、表示装置において、平行に配置されたｎ（但し、ｎは２以上の整数）本のＸ電極及び該Ｘ電極に直交して配置されたｍ（但し、ｍは２以上の整数）本のＹ電極を有し、該Ｘ電極に印加される表示用の駆動電圧及び該各Ｙ電極に順次印加される走査用の駆動電圧に応じて、これらのＸ電極及びＹ電極の各交点における画素の表示が行われるドットマトリクス型の表示手段と、次のような記憶手段、シフト手段、保持手段、第１及び第２の駆動手段、及び表示制御手段を備えている。
記憶手段は、ｍワードの記憶領域に対応するｍ本のワード線と該ワード線に交差して配置されたｎ＋１本のビット線とこれらのワード線及びビット線の各交差箇所に設けられた複数のメモリセルを有し、第１のアドレス信号が与えられたときには、該第１のアドレス信号で指定されたワード線に対応するｎ＋１個のメモリセルに格納されたデータを第１の表示データとして並列に出力し、書き込み信号、第２のアドレス信号及びｎビットの第２の表示データが与えられたときには、該第２のアドレス信号で指定されたワード線に対応するメモリセルの内の第２番目から第ｎ＋１番目までのｎ個のメモリセルに該第２の表示データを格納し、第３のアドレス信号及びｍビットの第３の表示データが与えられたときには、該記憶領域の第１ワード目から第ｍワード目までの各ワードの第１番目のメモリセルに該第３の表示データを１ビットずつ格納するものである。
【０００８】
シフト手段は、前記記憶手段から並列に出力されるｎ＋１ビットの前記第１の表示データを入力し、該入力した表示データの内の第１番目から第ｎ番目までのｎ個の表示データを前記表示手段に表示させるための表示信号として並列に出力し、該入力した表示データをシフト信号に従って直列方向にシフトした後の第２番目から第ｎ＋１番目までのｎ個の表示データを該記憶手段に再度記憶させるための前記第２の表示データとして出力するものである。
【０００９】
保持手段は、前記シフト手段から出力される表示信号を保持信号に従って保持するとともに、該保持した表示信号を出力するもので、第１の駆動手段は、前記保持手段の出力信号を前記表示手段のＸ電極に対する駆動電圧に変換して該Ｘ電極を駆動するもので、第２の駆動手段は、走査信号に基づいて前記表示手段の走査用の駆動電圧を生成して前記Ｙ電極を駆動するもので、表示制御手段は、前記第１のアドレス信号、書き込み信号、シフト信号、及び保持信号を順次生成して出力するものである。
【００１０】
本発明によれば、以上のように表示装置を構成したので、次のような作用が行われる。
例えば、表示制御手段から第１のアドレスが与えられると、その第１のアドレスで指定されたワードに格納されたｎ＋１ビットの表示データが第１の表示データとして出力される。この第１の表示データはシフト手段によってシフトされ、第２の表示データとして第２のアドレス信号とともに記憶手段に与えられる。そして、第２のアドレス信号で指定されたワードの第２から第ｎ＋１ビットのメモリセルに格納される。ＣＰＵ等から記憶手段に第３のアドレス信号とｍビットの表示データが与えられると、このｍビットの表示データは各ワードの第１番目のメモリセルに１ビットずつ格納される。
シフト手段によってシフトされた第１の表示データは、保持手段により保持され、第１の駆動手段によって駆動電圧に変換されて、表示手段のＸ電極に与えられる。表示制御手段において、記憶手段、シフト手段、及び保持手段に対する各種の制御信号が順次生成されて与えられるので、表示手段のＸ電極に沿って順次シフトする表示が行われる。
【００１２】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す表示装置の構成図である。
この表示装置は、ドットマトリクス型の表示手段（例えば、ＬＣＤ）１０と、このＬＣＤ１０に対する表示データを格納するための記憶手段（例えば、ＲＡＭ）２０を有している。ＬＣＤ１０は、例えば，１２０本のＸ電極１１と、これに直交する３２本のＹ電極１２を持ち、これらの各交点に形成される横１２０ドット×縦３２ドットの表示ドットによる画面表示を行うものである。ＲＡＭ２０は、ＬＣＤ１０上の横１２０ドット×縦３２ドットの表示データを格納するための随時読み書き可能な記憶装置である。
ＲＡＭ２０のデータ出力端子ＤＯ１〜ＤＯｎには、シフト手段（例えば、シフト部）３０のデータ入力端子ＤＩ１〜ＤＩｎがそれぞれ接続されている。シフト部３０は、ロード端子Ｌにロード信号ＬＯＡＤが与えられたときに、データ入力端子ＤＩ１〜ＤＩｎに与えられているデータを並列に取り込み、シフト端子ＳＣに与えられたシフト信号ＳＣＫに従って、その取り込んだデータを順次直列方向にシフトする機能を有している。そして、取り込まれてシフトされたデータは、データ出力端子ＤＯ１〜ＤＯｎから並列に出力されるようになっている。
【００１３】
シフト部３０のデータ出力端子ＤＯ１〜ＤＯｎには、保持手段（例えば、ラッチ部）４０の入力側が接続されている。ラッチ部４０は、シフト部３０から出力されたｎ（ここでは、ｎ＝１２０）ビットのドットパターンを、ラッチ信号ＬＡＴに従って保持して出力するのもであり、この出力側には第１の駆動手段（例えば、Ｘドライバ）５０の入力側が接続されている。Ｘドライバ５０は、ドットパターンをＬＣＤ１０のＸ電極１１に与えるための駆動電圧に変換するものであり、この出力側がＬＣＤ１０の各Ｘ電極１１に接続されている。
シフト部３０のデータ出力端子ＤＯ１〜ＤＯｎは、またセレクタ６０の入力端子Ａに接続されている。セレクタ６０は、入力端子Ａの他に入力端子Ｂを有し、選択端子Ｓに与えられる選択信号ＳＥＬに従って、入力端子Ａ，Ｂのいずれか一方の入力信号を出力端子Ｘに出力するものである。セレクタ６０の出力端子Ｘは、ＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩｎに接続されている。
この表示装置は、更に、表示用の各種のタイミング信号を生成する表示制御手段（例えば、表示制御部）７０を有している。この表示制御部７０では、ＬＣＤ１０の表示ライン（Ｙ電極１２）を指定するためのアドレス信号ＡＤＲ１、ＲＡＭ２０のデータをシフト部３０へ取り込むためのロード信号ＬＯＡＤ、シフト部３０へ取り込んだデータをシフトするためのシフト信号ＳＣＫ、シフト部３０から出力されるデータをラッチ部４０に取り込むためのラッチ信号ＬＡＴ、及びシフト部３０によってシフトされて出力されたドットパターンを再度ＲＡＭ２０に格納するための書き込み信号ＷＥ１を生成する機能を有している。
【００１４】
表示制御部７０から出力されるロード信号ＬＯＡＤ、シフト信号ＳＣＫは、それぞれシフト部３０のロード端子Ｌ、シフト端子ＳＣに与えられ、ラッチ信号ＬＡＴはラッチ部４０に与えられている。
表示制御部７０から出力されるアドレス信号ＡＤＲ１は、デコーダ８０に与えられている。デコーダ８０は、アドレス信号ＡＤＲ１をデコードすることにより、ＬＣＤ１０の３２本のＹ電極１２を上から下へ順番に１本ずつ駆動するための走査信号を生成するものであり、この出力側が第２の駆動手段（例えば、Ｙドライバ）９０の入力側に接続されている。Ｙドライバ９０は、走査信号をＬＣＤ１０のＹ電極１２に与えるための駆動電圧に変換するものであり、この出力側にＬＣＤ１０の各Ｙ電極１２が接続されている。表示制御部７０のアドレス信号ＡＤＲ１は、更にセレクタ１００の入力端子Ａに与えられ、書き込み信号ＷＥ１はセレクタ１１０の入力端子Ａに与えられている。セレクタ１００，１１０は、セレクタ６０と同様の機能を有しており、それらの出力端子Ｘは、それぞれＲＡＭ２０のアドレス端子ＡＤ、及び書き込み制御端子Ｗに接続されている。
【００１５】
また、この表示装置は、ＬＣＤ１０に表示するためのデータを生成してＲＡＭ２０に書き込むためのＣＰＵ１２０を有しており、このＣＰＵ１２０のデータ端子Ｄ１〜１ｎがセレクタ６０の入力端子Ｂに、アドレス端子ＡＤがセレクタ１００の入力端子Ｂに、書き込み制御端子Ｗがセレクタ１１０の入力端子Ｂに、それぞれ接続されている。更に、ＣＰＵ１２０の制御端子Ｃには、セレクタ６０，１００，１１０の選択端子Ｓが共通接続されており、このＣＰＵ１２０からＲＡＭ２０へデータを書き込むときに、選択信号ＳＥＬによって各セレクタの６０，１００，１１０の入力端子Ｂ側が選択されるようになっている。
図３は、図１中のシフト部３０の一例を示す構成図である。
このシフト部３０は、ｎ個のセレクタ３１１〜３１ｎを有しており、これらのセレクタ３１１〜３１ｎの入力端子Ａに、データ入力端子ＤＩ１〜ＤＩｎがそれぞれ接続されている。セレクタ３１１〜３１ｎの出力端子Ｘは、遅延型のフリップフロップ（以下、「ＦＦ」という）３２１〜３２ｎの入力端子Ｄに、それぞれ接続されている。ＦＦ３２１〜３２n-1 の出力端子Ｑは、それぞれセレクタ３１２〜３１ｎの入力端子Ｂに接続されるとともに、データ出力端子ＤＯ１〜ＤＯn-1 に接続されている。また、セレクタ３１１の入力端子Ｂは、例えば接地電位ＧＮＤに接続され、ＦＦ３２ｎの出力端子Ｑがデータ出力端子ＤＯｎに接続されている。
更に、各セレクタ３１１〜３１ｎの選択端子Ｓは、ロード端子Ｌに共通接続され、各ＦＦ３２１〜３２ｎのクロック端子Ｃは、シフト端子ＳＣに共通接続されている。
【００１６】
図４は、図１の表示装置の動作シーケンスを示すタイムチャートである。以下、図３及び図４を参照しつつ、図１の表示装置の動作を説明する。
まず、ＣＰＵ１２０からＲＡＭ２０に、ＬＣＤ１０に対する表示データを書き込む場合、このＣＰＵ１２０の制御端子Ｃから出力される選択信号ＳＥＬによって、セレクタ６０，１００，１１０は、それぞれ入力端子Ｂ側に切り替えられる。そして、ＣＰＵ１２０からアドレス信号ＡＤＲ２、データ信号Ｄ１〜Ｄｎ、及び書き込み制御信号ＷＥ２が出力され、ＲＡＭ２０の所定のアドレスに表示データが書き込まれる。書き込みが終了すると、ＣＰＵ１２０は、選択信号ＳＥＬによってセレクタ６０，１００，１１０を入力端子Ａ側に切り替える。これによって、ＣＰＵ１２０は、ＲＡＭ２０から切り離される。
次に、図４の時刻ｔ１において、表示制御部７０のアドレス信号ＡＤＲ１が、例えば、０番地に変化すると、これに伴って、ＲＡＭ２０の０番地に格納された表示データＤＴ０（例えば、“１１１１・・・１１”）が読み出され、信号Ｓ２０としてシフト部３０のデータ入力端子ＤＩ１〜ＤＩｎに、並列に与えられる。時刻ｔ２において、ロード信号ＬＯＡＤが立ち上がると、シフト部３０内の各セレクタ３１１〜３１ｎでは入力端子Ａ側が選択されて、データ入力端子ＤＩ１〜ＤＩｎに入力されたデータＤＴ０がそれぞれのＦＦ３２１〜３２ｎの入力側に与えられる。
【００１７】
時刻ｔ３において、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられた表示データＤＴ０は、これらのＦＦ３２１〜３２ｎに取り込まれ、各ＦＦ３２１〜３２ｎの出力側に出力される。
時刻ｔ４において、ロード信号ＬＯＡＤが立ち下がると、各セレクタ３１１〜３１ｎでは入力端子Ｂ側が選択されて、前段のＦＦ３２１〜３２n-1 の出力信号が後段のＦＦ３２２〜３２ｎの入力側に与えられる。また、ＦＦ３２１の入力側には、セレクタ３１１の入力端子Ｂに与えられた固定値（例えば、“０”）が与えられる。
時刻ｔ５において、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられていた表示データがこれらのＦＦ３２１〜３２ｎに取り込まれて、ＦＦ３２１〜３２ｎの出力側に出力される。即ち、これによって、ＲＡＭ２０からシフト部３０に与えられた表示データＤＴ０は、１ビットだけシフトされる。これによって、シフト部３０の出力信号Ｓ３０は、表示データＤＴ０１（＝“０１１１・・・・１１”）となる。
【００１８】
更に、時刻ｔ６において、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられていたデータがこれらのＦＦ３２１〜３２ｎに取り込まれて、ＦＦ３２１〜３２ｎの出力側に出力される。即ち、これによって、ＲＡＭ２０からシフト部３０に与えられたデータＤＴ０は、２ビットだけシフトされる。そして、２ビットシフトされた表示データＤＴ０２（＝“００１１・・・・１１”）が、シフト部３０のデータ出力端子ＤＯ１〜ＤＯｎからの出力信号Ｓ３０として出力される。
時刻ｔ７において、ラッチ信号ＬＡＴと書き込み制御信号ＷＥ１が立ち上がる。この時、シフト部３０から出力される表示データＤＴ０２は、セレクタ６０を介してＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩｎに与えられているので、書き込み制御端子ＷＥ１の立ち上がりにより、このＲＡＭ２０の０番地の内容は、表示データＤＴ０２に書き替えられる。また、ラッチ信号ＬＡＴの立ち上がりにより、シフト部３０から出力される表示データＤＴ０２が、１行分の１２０ドットのドットパターンとしてラッチ部４０に保持される。ラッチ部４０に保持されたドットパターンは、Ｘドライバ５０によって、ＬＣＤ１０のＸ電極１１に対応する駆動電圧に変換され、それぞれのＸ電極１１に印加される。
【００１９】
一方、表示制御部７０から出力されるアドレス信号ＡＤＲ１は、デコーダ８０に与えられ、ＬＣＤ１０のＸ電極１１に与えられたドットパターンに同期して、このデコーダ８０から対応するＹ電極１２に対する走査信号が出力される。デコーダ８０から出力された走査信号は、Ｙドライバ９０によってＬＣＤ１０のＹ電極１２に対応する駆動電圧に変換され、該当するＹ電極１２に印加される。
０番地の処理が終了すると、時刻ｔ８において、アドレス信号ＡＤＲ１が１番地に変更され、同様の処理が行われる。
このように、アドレス信号をＡＤＲ１を順次変更して、Ｙドライバ９０によって、ＬＣＤ１０のＹ電極１２を上から下に順次走査するとともに、その走査されたＹ電極１２に対応する各ドット位置のドットパターンがＲＡＭ２０から読み出され、シフト部３０で例えば２ビット右にシフトされて、ラッチ部４０で保持される。シフトされ、ラッチ部４０に保持されたドットパターンは、Ｘドライバ５０を介して各Ｘ電極１１に印加されて、グラフィック画面表示が行われる。また、シフトされたドットパターンは、次の表示タイミングに備えて、ＲＡＭ２０に保持される。
以上のように、第１の実施形態では、ＲＡＭ２０から読み出されたデータをシフトするシフト部３０と、シフトされたデータを再びＲＡＭ２０に格納するための制御を行う表示制御部７０とを有している。これにより、ＣＰＵ１２０によってＲＡＭ２０のデータを書き替えることなく、表示画面を右方向に順次ずらして表示することが可能になり、ＣＰＵ１２０の負荷を軽減し、かつ滑らかなスクロール表示を行うことができる。
【００２０】
第２の実施形態
図５は、本発明の第２の実施形態を示す表示装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態の表示装置では、第１の実施形態の図１の表示装置のシフト部３０に代えてこれと構成の異なるシフト部３０Ａを、表示制御部７０に代えてこれと若干機能が異なる表示制御部７０Ａを、それぞれ設けている。その他の構成は図１と同様である。
シフト部３０Ａは、データ入力端子ＤＩ１〜ＤＩｎ、データ出力端子ＤＯ１〜ＤＯｎ、及びシフト端子ＳＦを有しており、シフト端子ＳＦに与えられるシフト信号ＳＦＴが、例えば論理値“０”のときには、データ入力端子ＤＩ１〜ＤＩｎに与えられた信号を、それぞれデータ出力端子ＤＯ１〜ＤＯｎに出力するものである。一方、シフト信号ＳＦＴが論理値“１”のとき、シフト部３０Ａは、データ入力端子ＤＩ１〜ＤＩn-1 に与えられた信号を１ビットずらして、それぞれデータ出力端子ＤＯ２〜ＤＯｎに出力する機能を有している。
表示制御部７０Ａは、図１の表示制御部７０と同様の、ＬＣＤ１０の表示ライン（Ｙ電極１２）を指定するためのアドレス信号ＡＤＲ１、シフト部３０Ａから出力される表示データをラッチ部４０に取り込むためのラッチ信号ＬＡＴ、及びシフト部３０Ａによってシフトされて出力されるデータを再度ＲＡＭ２０に記憶させるための書き込み信号ＷＥ１を生成するとともに、シフト部３０Ａに対するシフト信号ＳＦＴを生成して出力する機能を有している。
【００２１】
図６は、図５中のシフト部３０Ａの一例を示す構成図である。
このシフト部３０Ａは、ｎ個のセレクタ３３１〜３３ｎを有している。セレクタ３３１の入力端子Ａは、例えば接地電位ＧＮＤに接続され、入力端子Ｂはデータ入力端子ＤＩ１に接続されている。また、セレクタ３３ｉ（但し、ｉ＝２〜ｎ）の入力端子Ａは、データ入力端子ＤＩi-1 に接続され、入力端子Ｂが、データ入力端子ＤＩｉが接続されている。
セレクタ３３１〜３３ｎの出力端子Ｘは、それぞれデータ出力端子ＤＯ１〜ＤＯｎに接続され、これらのセレクタ３３１〜３３ｎの選択端子Ｓが、シフト端子ＳＦに共通接続されている。
【００２２】
このような表示装置において、ＣＰＵ１２０からＲＡＭ２０への表示データの書き込み、及びラッチ部４０で保持されたドットパターンのＣＬＤ１０への表示動作は、図１の表示装置における動作と同様である。
一方、ＲＡＭ２０から出力された表示データは、最初、シフト信号ＳＦＴが“０”にされることによりシフト部３０Ａを通してそのままラッチ部４０に与えられて保持される。その後、シフト信号ＳＦＴが“１”にされることによって、ＲＡＭ２０から読み出された表示データは、１ビットずつずらされてシフト部３０Ａのデータ出力端子ＤＯ１〜ＤＯｎに出力される。そして、シフト部３０Ａによってシフトされた表示データは、ＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩｎに与えられ、このＲＡＭ２０の同一番地に書き込まれる。
従って、第１の実施形態と同様にＣＰＵ１２０によってＲＡＭ２０のデータを書き替えることなく、表示画面を右方向に順次ずらして表示することが可能になり、ＣＰＵ１２０の負荷を軽減し、かつ滑らかなスクロール表示を行うことができる。
【００２３】
第３の実施形態
図７は、本発明の第３の実施形態を示す表示装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態の表示装置では、第１の実施形態の図１の表示装置におけるセレクタ６０，１１０を削除し、ＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩｎにＣＰＵ１２０のデータ端子Ｄ１〜Ｄｎを、ＲＡＭ２０の書き込み制御端子ＷにＣＰＵ１２０の書き込み制御端子Ｗを、それぞれ接続している。更に、表示制御部７０に代えて、これと機能が若干異なる表示制御部７０Ｂを設けている。その他の構成は図１と同様である。
このような表示装置におけるＣＰＵ１２０からＲＡＭ２０への表示データの書き込み動作と、ラッチ部４０で保持されたドットパターンのＬＣＤ１０への表示動作は、図１の表示装置における動作と同様である。一方、シフト部３０におけるシフト動作とシフトされた表示データの処理が、図１の表示装置における動作と異なっている。
【００２４】
図８は、図７の動作シーケンスを示すタイムチャートである。以下、図８を参照しつつ、図７の表示装置におけるシフト動作を説明する。
まず、図８の時刻ｔ１１において、表示制御部７０Ｂからアドレス信号ＡＤＲ１として０番地が出力される。これにより、ＲＡＭ２０の０番地に格納されたｎビットの表示データＤＴ０（例えば、“１１１１・・・１１”）が読み出されて、信号Ｓ２０としてシフト部３０のデータ入力端子ＤＩ１〜ＤＩｎに、並列に与えられる。
時刻ｔ１２において、ロード信号ＬＯＡＤが立ち上がると、シフト部３０内の各セレクタ３１１〜３１ｎでは入力端子Ａ側が選択されて、データ入力端子ＤＩ１〜ＤＩｎに入力されたｎビットの表示データＤＴ０が、それぞれのＦＦ３２１〜３２ｎの入力側に与えられる。
時刻ｔ１３において、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられた表示データＤＴ０は、これらのＦＦ３２１〜３２ｎに取り込まれ、各ＦＦ３２１〜３２ｎの出力側に出力される。
時刻ｔ１４において、ロード信号ＬＯＡＤが立ち下がると、各セレクタ３１１〜３１ｎでは入力端子Ｂ側が選択されて、前段のＦＦ３２１〜３２n-1 の出力信号が後段のＦＦ３２２〜３２ｎの入力側に与えられる。また、セレクタ３１１の入力端子Ｂに与えられた固定値（例えば、“０”）が、ＦＦ３２１の入力側に与えられる。
【００２５】
時刻ｔ１５ａにおいて、シフト信号ＳＣＫが立ち上がると、各ＦＦ３２１〜３２ｎの入力側に与えられていた表示データが、これらのＦＦ３２１〜３２ｎに取り込まれ、ＦＦ３２１〜３２ｎから出力される。これによって、ＲＡＭ２０からシフト部３０に与えられた表示データＤＴ０は、１ビットだけシフトされ、このシフト部３０の出力信号Ｓ３０は、表示データＤＴ０１（＝“０１１１・・・・１１”）となる。
更に、時刻ｔ１５ｂ，ｔ１５ｃ，…，ｔ１５ｉにおけるシフト信号ＳＣＫの立ち上がり毎に、各ＦＦ３２１〜３２ｎに与えられていた表示データが、これらのＦＦ３２１〜３２ｎに取り込まれ、ＦＦ３２１〜３２ｎから出力される。即ち、時刻ｔ１５ａからｉ（但し、ｉは自然数）回の連続するシフト信号ＳＣＫの立ち上がりによって、ＲＡＭ２０からシフト部３０に与えられた表示データＤＴ０は、ｉビットだけ右にシフトされ、信号Ｓ３０としてラッチ部４０に与えられる。
そして、時刻ｔ１６において、ラッチ信号ＬＡＴが立ち上がると、シフト部３０から出力される信号Ｓ３０は、１行分の１２０ドットのドットパターンとしてラッチ部４０に保持される。ラッチ部４０に保持されたドットパターンは、Ｘドライバ５０によって、ＬＣＤ１０のＸ電極１１に対応する駆動電圧に変換され、それぞれのＸ電極１１に印加される。
【００２６】
一方、表示制御部７０Ｂから出力されるアドレス信号ＡＤＲ１は、デコーダ８０に与えられ、このデコーダ８０から、ＬＣＤ１０のＸ電極１１に与えられたドットパターンに同期した走査信号が出力される。デコーダ８０から出力された走査信号は、Ｙドライバ９０によってＬＣＤ１０のＹ電極１２に対応する駆動電圧に変換され、該当するＹ電極１２に印加される。
０番地の処理が終了すると、時刻ｔ１７において、アドレス信号ＡＤＲ１が１番地に変更され、同様の処理が行われる。
このように、アドレス信号ＡＤＲ１を順次変更することによって、ＬＣＤ１０のＹ電極１２が上から下に順次走査され、その走査されたＹ電極１２に対応する各ドット位置のドットパターンがＲＡＭ２０から読み出される。読み出されたドットパターンは、シフト部３０でｉビットだけ右にシフトされて、ラッチ部４０で保持される。シフトされラッチ部４０に保持されたドットパターンは、更にＸドライバ５０を介して各Ｘ電極１１に印加されて、グラフィック画面表示が行われる。
【００２７】
次に、アドレス信号が再び０番地に戻ったときには、今度は、シフト部３０におけるシフト数がｉ＋１ビットに変更され、ＬＣＤ１０上に、前回よりも右側に１ビットだけずれた画面表示が行われる。このように、各画面の走査毎に、シフト部３０におけるシフト数を順次増加させることによって、左から右へ順次移動するように表示されるスクロール表示が可能になる。
以上のように、第３の実施形態では、ＲＡＭ２０から読み出されたデータをシフト信号ＳＣＫに基づいてシフトするシフト部３０と、画面毎にシフト数を変更する表示制御部７０Ｂを有している。これにより、ＣＰＵ１２０によってＲＡＭ２０のデータを書き替えることなく、表示画面を右方向に順次ずらして表示することが可能になり、ＣＰＵ１２０の負荷を軽減し、かつ滑らかなスクロール表示を行うことができる。
【００２８】
第４の実施形態
図９は、本発明の第４の実施形態を示す表示装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態の表示装置では、第１の実施形態の図１の表示装置における一般的なＲＡＭ２０に代えて、これと構成の異なるＲＡＭ２０Ａを設けている。更に、シフト部３０に代えて、１ビットだけ入力ビット数を増加させて、ｎ＋１ビットのデータ入力端子ＤＩ０〜ＤＩｎを有するシフト部３０Ｂを設けている。またＣＰＵ１２０に代えて、制御端子Ｃ１，Ｃ２を有するＣＰＵ１２０Ａを設けている。一方、これらのＲＡＭ２０Ａ及びシフト部３０Ｂを設けたことに伴って、セレクタ１００，１１０を削除している。
ＲＡＭ２０Ａは、複数のアドレス信号によって、同時に独立して読み書きのアクセスが可能なマルチポートＲＡＭであり、アドレス信号ＡＤＲ１が与えられる第１のアドレス端子ＡＤ１、及びアドレス信号ＡＤＲ２が与えられる第２のアドレス端子ＡＤ２を有している。また、アドレス信号ＡＤＲ１，ＡＤＲ２で指定されたアドレスに格納されたデータを出力するｎ＋１ビットのデータ出力端子ＤＯ０〜ＤＯｎ、及びこれらのアドレス信号ＡＤＲ１，ＡＤＲ２で指定されたアドレスに格納するデータを入力するｎビットのデータ入力端子ＤＩ１〜ＤＩｎを有している。更にＲＡＭ２０Ａは、データ出力端子ＤＯ０に対応するデータを書き込むための記憶領域、この記憶領域を指定するためのアドレス端子ＡＤ０、及びこの記憶領域に格納するデータを入力するためのデータ入力端子ＤＩ０１〜ＤＩ０ｍを有している。
【００２９】
ＲＡＭ２０Ａのアドレス端子ＡＤ１には、表示制御部７０からのアドレス信号ＡＤＲ１が与えられ、また、アドレス端子ＡＤ２にはＣＰＵ１２０Ａからのアドレス信号ＡＤＲ２が与えられている。ＲＡＭ２０Ａのデータ入力端子ＤＩ０１〜ＤＩ０ｍは、ＣＰＵ１２０Ａのデータ端子Ｄ１〜Ｄｎの内のｍビットのデータ端子Ｄ１〜Ｄｍに接続されている。そして、ＣＰＵ１２０Ａの制御端子Ｃ１はＲＡＭ２０Ａのアドレス端子ＡＤ０に、制御端子Ｃ２はセレクタ６０の選択端子Ｓに、それぞれ接続されている。その他の構成は図１と同様である。
図１０は、図９中のＲＡＭ２０Ａの一例を示す概略の構成図である。
このＲＡＭ２０Ａは、平行に配置されたｍ本のワード線ＷＡｉ（但し、ｉ＝１〜ｍ）と、これらのワード線ＷＡｉに直交するように配置されたｎ＋１組のビット線対ＢＡｊ，ＢＡｊ／（但し、ｊ＝０〜ｎ、また、「／」は反転を意味する）を有している。各ワード線ＷＡｉとビット線対ＢＡｊ，ＢＡｊ／との交叉箇所には、メモリセル２１i,j が設けられている。各メモリセル２１i,j は、同一の構成となっており、メモリセル２１i,j は、ＦＦ２２を構成する２つのインバータ２２ａ，２２ｂ、このＦＦ２２とビット線対ＢＡｊ，ＢＡｊ／との接続を制御するためのＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）２３ａ，２３ｂ、及びＦＦ２２とビット線対ＢＢｋ，ＢＢｋ／（但し、ｋ＝１〜ｎ）、及びビット線対ＢＣｉ，ＢＣｉ／との接続を制御するためのＭＯＳ２４ａ，２４ｂを有している。
【００３０】
メモリセル２１i,j 内のＭＯＳ２３ａ，２３ｂのゲートは、ワード線ＷＡｉに共通接続されている。また、メモリセル２１i,0 内のＭＯＳ２４ａ，２４ｂのゲートはワード線ＷＣに共通接続され、メモリセル２１i,k 内のＭＯＳ２４ａ，２４ｂのゲートが、ワード線ＷＢｉに共通接続されている。
ビット線対ＢＡｊ，ＢＡｊ／には、このビット線対ＢＡｊ，ＢＡｊ／に共通接続されたメモリセル２１i,j の内の、ワード線ＷＡｉで選択されたメモリセル２１に対してデータを書き込むとともに、選択されたメモリセル２１が保持しているデータを読み出すためのセンスアンプ（ＳＡ）２５ｊが接続されている。センスアンプ２５ｊのデータ入出力側は、ＲＡＭ２０Ａのデータ出力端子ＤＯ０〜ＤＯｎに接続されている。また、ビット線対ＢＢｋ，ＢＢｋ／には、このビット線対ＢＢｋ，ＢＢｋ／に共通接続されたメモリセル２１i,k の内の、ワード線ＷＢｉで選択されたメモリセル２１に対するセンスアンプ２６ｋが接続されている。このセンスアンプ２６ｋのデータ入出力側は、ＲＡＭ２０Ａのデータ入力端子ＤＩ１〜ＤＩｎに接続されている。
【００３１】
更に、各センスアンプ２１i,0 内のＭＯＳ２４ａ，２４ｂは、それぞれビット線対ＢＣｉ，ＢＣｉ／を介してセンスアンプ２７ｉに接続されている。そして、このセンスアンプ２７ｉのデータ入出力側が、ＲＡＭ２０Ａのデータ入力端子ＤＩ０１〜ＤＩ０ｍに接続されている。
ワード線ＷＡｉは、図示しないアドレスデコーダの出力側に接続されており、ＲＡＭ２０Ａのアドレス端子ＡＤ１に与えられるアドレス信号ＡＲＤ１によって指定された１本のワード線ＷＡが活性化されるようになっている。同様に、ワード線ＷＢｉは、図示しないアドレスデコーダの出力側に接続されており、ＲＡＭ２０Ａのアドレス端子ＡＤ２に与えられるアドレス信号ＡＲＤ２によって指定された１本のワード線ＷＢが活性化されるようになっている。
このような表示装置において、ＲＡＭ２０Ａに格納された表示データが読み出され、シフト部３０Ｂでシフト信号ＳＣＫに従ってシフトされて、ドットパターンがＬＣＤ１０に表示される表示処理は、図１の表示装置における動作とほぼ同様である。一方、ＣＰＵ１２０ＡからＲＡＭ２０Ａへの表示データの書き込み処理が、図１の動作と異なっている。
まず、ＣＰＵ１２０ＡからＲＡＭ２０Ａに対して、ＬＣＤ１０の表示データを書き込む場合、このＣＰＵ１２０Ａの制御端子Ｃ２から出力される選択信号ＳＥＬによって、セレクタ６０が入力端子Ｂ側に切り替えられる。そして、ＣＰＵ１２０Ａからアドレス信号ＡＤＲ２、及びデータ信号Ｄ１〜Ｄｎが出力され、ＲＡＭ２０Ａのメモリセル２１i,k に順次表示データが格納される。
【００３２】
次に、ＣＰＵ１２０Ａの制御端子Ｃ１からＲＡＭ２０Ａにアドレス信号ＡＤ０が出力され、データ端子Ｄ１〜Ｄｍに表示データが出力される。これによって、ＲＡＭ２０Ａ内のメモリセル２１1,0 〜２１m,0 に、表示データが格納される。
ＲＡＭ２０Ａに格納された表示データは、表示制御部７０から与えられるアドレス信号ＡＤＲ１に従って読み出され、ｎ＋１ビットの並列データとしてシフト部３０Ｂに与えられる。シフト部３０Ｂに与えられたｎ＋１ビットの並列データの内の最初のｎビットは、ラッチ部４０に出力されて保持される。また、シフト部３０Ｂに与えられた並列データは、１ビットだけシフトされて信号Ｓ３０としてセレクタ６０を介してＲＡＭ２０Ａのデータ入力端子ＤＩ１〜ＤＩｎに与えられる。これにより、ＲＡＭ２０Ａのメモリセル２１i,1 〜２１i,n に格納されていた表示データは、ラッチ部４０に保持されてＬＣＤ１０に表示され、メモリセル２１i,0 〜２１i,n-1 に格納されていた表示データが、メモリセル２１i,1 〜２１i,n に再び格納されることになる。
【００３３】
この様にして、１画面分の表示データが読み出されてシフトされた後、メモリセル２１1,0 〜２１m,0 に対する新たな表示データが、ＣＰＵ１２０Ａから格納される。これによって、次の１画面の左端には、新たに格納された表示データが表示されることになり、この繰り返しによって次々に表示内容が更新されるスクロール表示が行われる。
以上のように、第４の実施形態では、ＲＡＭ２０ＡにマルチポートＲＡＭを使用し、スクロールによって新たに表示させる画面の表示データを画面左端の１列に対応するメモリセル２１1,0 〜２１m,0 に順次書き込むようにしている。これにより、ＣＰＵ１２０ＡによってＲＡＭ２０Ａの１列分のデータを１画面の表示毎に１回書き替えるだけで、表示画面を右方向に順次ずらしながら、新たな表示データを追加して表示することが可能になり、ＣＰＵ１２０Ａの負荷を軽減し、かつ滑らかなスクロール表示を行うことができる。
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００３４】
（ａ） すべて表示画面を左から右へずらして表示するスクロール表示について説明したが、右から左へスクロールすることも可能である。また、シフト部３０，３０Ａ，３０Ｂに代えて、左右両方向にシフト可能なシフトレジスタを使用することにより、左右両方向のスクロールを行うこともできる。
（ｂ） 図３に例示したシフト部３０では、シフトの度に最左端のデータが“０”に置き換えられるようになっているが、最右端のデータを最左端に戻すようにすることにより、ローテーション形のスクロール表示を行うことも可能である。
（ｃ） 図１、図５、及び図７の表示装置では、通常のＲＡＭ２０を用いているが、同時に２つの異なるアドレスに対してアクセス可能なマルチポートＲＡＭを使用しても良い。これにより、回路構成を簡略化し、かつＣＰＵ１２０からの書き込みと、表示制御部７０，７０Ａ，７０Ｂからの読み出しの競合を回避することができる。
（ｄ） ＲＡＭ２０、シフト部３０、ラッチ部４０、及びＬＣＤ１０のＸ電極１１のビット数はすべて同一数（ｎビット）となっているが、ＲＡＭ２０及びシフト部３０のビット数をラッチ部４０及びＬＣＤ１０のビット数よりも多くしても良い。この様にして、ＲＡＭ２０側に新たなデータを書き込むことにより、シフトされた表示の後に新しい表示を行うことができる。
（ｅ） 図６のシフト部３０Ａでは、セレクタ３３ｉの入力端子Ａ，Ｂにそれぞれ隣接する入力データ端子ＤＩｉ−１，ＤＩｉが接続されているが、離れた入力データ端子ＤＩ、例えば、入力データ端子ＤＩｉ−１−ａ，ＤＩｉ（但し、ａは整数）をそれぞれ接続しても良い。これにより、複数（即ち、ａ＋１）ビット単位にシフトするスクロール表示を行うことができる。
【００３５】
【発明の効果】
以上詳細に説明したように、本発明によれば、記憶手段から並列に出力される表示データを保持して表示手段に表示させるとともに、その保持した表示データをシフトして、再度記憶手段に表示データとして記憶させるシフト手段を設けている。これにより、ＣＰＵ等から新たにシフトした表示データを記憶手段に格納する必要が無くなり、ＣＰＵ等の負荷を軽減するとともに、スムーズなスクロール表示を行うことが可能になる。
更に、記憶手段は、シフトされた記憶領域に対して新たな表示データを追加して書き込むことができるように構成されている。これにより、ＣＰＵ等から新たに表示データを追加するだけで、順次スクロール表示を行うことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す表示装置の構成図である。
【図２】従来の表示装置の構成図である。
【図３】図１中のシフト部３０の一例を示す構成図である。
【図４】図１の動作シーケンスを示すタイムチャートである。
【図５】本発明の第２の実施形態を示す表示装置の構成図である。
【図６】図５中のシフト部３０Ａの一例を示す構成図である。
【図７】本発明の第３の実施形態を示す表示装置の構成図である。
【図８】図７の動作シーケンスを示すタイムチャートである。
【図９】本発明の第４の実施形態を示す表示装置の構成図である。
【図１０】図９中のＲＡＭ２０Ａの一例を示す概略の構成図である。
【符号の説明】
１０ ＬＣＤ
１１ Ｘ電極
１２ Ｙ電極
２０，２０Ａ ＲＡＭ
２１i,j メモリセル
３０，３０Ａ，３０Ｂ シフト部
４０ ラッチ部
５０ Ｘドライバ
６０，１００，１１０ セレクタ
７０，７０Ａ，７０Ｂ 表示制御部
８０ デコーダ
９０ Ｙドライバ
１２０，１２０Ａ ＣＰＵ
Claims (1)
- 平行に配置されたｎ（但し、ｎは２以上の整数）本のＸ電極及び該Ｘ電極に直交して配置されたｍ（但し、ｍは２以上の整数）本のＹ電極を有し、該Ｘ電極に印加される表示用の駆動電圧及び該各Ｙ電極に順次印加される走査用の駆動電圧に応じて、これらのＸ電極及びＹ電極の各交点における画素の表示が行われるドットマトリクス型の表示手段と、
ｍワードの記憶領域に対応するｍ本のワード線と該ワード線に交差して配置されたｎ＋１本のビット線とこれらのワード線及びビット線の各交差箇所に設けられた複数のメモリセルを有し、第１のアドレス信号が与えられたときには、該第１のアドレス信号で指定されたワード線に対応するｎ＋１個のメモリセルに格納されたデータを第１の表示データとして並列に出力し、書き込み信号、第２のアドレス信号及びｎビットの第２の表示データが与えられたときには、該第２のアドレス信号で指定されたワード線に対応するメモリセルの内の第２番目から第ｎ＋１番目までのｎ個のメモリセルに該第２の表示データを格納し、第３のアドレス信号及びｍビットの第３の表示データが与えられたときには、該記憶領域の第１ワード目から第ｍワード目までの各ワードの第１番目のメモリセルに該第３の表示データを１ビットずつ格納する記憶手段と、
前記記憶手段から並列に出力されるｎ＋１ビットの前記第１の表示データを入力し、該入力した表示データの内の第１番目から第ｎ番目までのｎ個の表示データを前記表示手段に表示させるための表示信号として並列に出力し、該入力した表示データをシフト信号に従って直列方向にシフトした後の第２番目から第ｎ＋１番目までのｎ個の表示データを該記憶手段に再度記憶させるために前記第２の表示データとして出力するシフト手段と、
前記シフト手段から出力される表示信号を保持信号に従って保持するとともに、該保持した表示信号を出力する保持手段と、
前記保持手段の出力信号を前記表示手段のＸ電極に対する駆動電圧に変換して該Ｘ電極を駆動する第１の駆動手段と、
走査信号に基づいて前記表示手段の走査用の駆動電圧を生成して前記Ｙ電極を駆動する第２の駆動手段と、
前記第１のアドレス信号、書き込み信号、シフト信号、及び保持信号を順次生成して出力する表示制御手段とを、
備えたことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21038297A JP3865475B2 (ja) | 1997-08-05 | 1997-08-05 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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