JPH10161603A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 負荷容量と駆動電圧の振幅と駆動周波数とを
下げることで、消費電力の低減化を図った液晶表示装置
を提供する。 【解決手段】 シフトレジスタ部２において、一水平期
間分の６ビットディジタルデータＤを取り込み、ラッチ
部３で保持する。そして、各書込電圧選択部４におい
て、９レベルの基準電圧Ｖ0〜Ｖ8のうちから、ラッチ部
３で保持された各６ビットディジタルデータＤの上位３
ビットの大きさに対応した第１の基準電圧と一レベル高
い第２基準電圧とを選択した後、これら基準電圧間を８
レベルの電圧に分割し、これら分割電圧のうちから、６
ビットディジタルデータＤの下位３ビットの大きさに対
応した電圧を液晶パネル部１への画像書込電圧として選
択するする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像信号に対応し
たディジタルデータを用いて液晶パネルを駆動する液晶
表示装置に関するものである。

【０００２】

【従来の技術】図７は、従来の液晶表示装置を示すブロ
ック図である。この液晶表示装置は、ドライバ１０１が
デコーダ１００からの画像信号Ｒ，Ｇ，Ｂに対応したア
ナログの駆動電圧Ｒ´，Ｇ´，Ｂ´を液晶パネル１０２
に印加する。具体的には、図８に示すように、液晶パネ
ル１０２の垂直シフトレジスタ１０３で水平ラインを垂
直方向に走査する。そして、水平シフトレジスタ１０４
がＨスイッチ１０５を水平クロックのタイミングで開い
て、垂直シフトレジスタ１０３で走査された水平ライン
上の画素に、駆動電圧Ｒ´，Ｇ´，Ｂ´を書き込むよう
になっている。

【０００３】

【発明が解決しようとする課題】しかし、上記した従来
の液晶表示装置では、次のような問題があった。液晶パ
ネル１０２は、図８に示すように、水平ライン上の画素
数に対応した数のＨスイッチ１０５や信号線１０６や画
素トランジスタ１０７で構成され、駆動電圧Ｒ´，Ｇ
´，Ｂ´をかかる液晶パネル１０２に直接入力する構造
になっているので、駆動電圧Ｒ´，Ｇ´，Ｂ´の入力端
から見た負荷の容量が１００ｐＦ以上にもなる場合があ
る。しかも、図９に示すように、各駆動電圧Ｒ´，Ｇ
´，Ｂ´は、液晶の対向電極電圧Ｖcomに対して振幅が
例えば９ボルトで、非常に大きな振幅をもっており、こ
の大振幅の各駆動電圧Ｒ´，Ｇ´，Ｂ´を一本の信号線
１０６に数１０〜数１００ｎｓという短い時間で印加し
なければならない。したがって、大振幅の駆動電圧Ｒ
´，Ｇ´，Ｂ´を大容量の負荷をもった液晶パネル１０
２に高速で印加する必要があるので、液晶パネル１０２
を含む駆動システムの消費電力が非常に大きくなってし
まう。

【０００４】これに対して、液晶表示装置を、ドライバ
内蔵型の液晶パネル内にアナログサンプルホールド回路
などを組み込んだ構成にすることができるならば、線順
次駆動により、周波数を低減し、消費電力を削減するこ
とが可能である。しかし、このような液晶表示装置の液
晶パネル内に形成することができるのはＴＦＴ（薄膜ト
ランジスタ）であるが、このＴＦＴでは、各ＴＦＴのし
きい値にばらつきが多く、このため、オフセット電圧が
大きくなったり、ドライブ電流のばらつきが大きくなっ
たりする。したがって、このＴＦＴを用いた液晶パネル
では、その内部に実用的なサンプルホールド回路やバッ
ファ，オペアンプなどを形成することは困難である。

【０００５】また、アナログの駆動電圧Ｒ´，Ｇ´，Ｂ
´をディジタルデータに変換し、このディジタルデータ
の大きさに対応したレベルの基準電圧を選択して、液晶
パネルに印加する構成にすることで、消費電力の削減を
図る技術も考えることができる。しかし、この技術の場
合には、上記ディジタルデータの大きさに対応した多種
類のレベルの基準電圧を用意しなければならず、そのた
めの構造が複雑になる。例えば、ディジタルデータがた
った６ビットデータの場合でも、６４種類のレベルの基
準電圧を用意しなければならないので、これらの基準電
圧と液晶パネルとの接続が複雑で、しかも、液晶パネル
内の配線スペースが莫大なものとなり、現実的には不可
能である。

【０００６】本発明は上述した課題を解決するためにな
されたもので、負荷容量と駆動電圧の振幅と駆動周波数
とを下げることで、消費電力の低減化を図った液晶表示
装置を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、この発明に係る液晶表示装置は、選択された水平ラ
イン上の複数の画素に、画素書込電圧が各々書き込まれ
る液晶パネル部と、画像信号に対応したｎビットディジ
タルデータを一水平期間単位で順次取り込むシフトレジ
スタ部と、上記シフトレジスタ部に取り込まれた一水平
期間分のｎビットディジタルデータを保持するラッチ部
と、上記画素数だけ設けられ、２のｍ乗＋１レベルの異
なる基準電圧のうち、上記ラッチ部で保持された各ｎビ
ットディジタルデータの上位ｍビットの大きさに対応し
たレベルの第１の基準電圧とこの第１の基準電圧のレベ
ルよりも一レベル高い第２の基準電圧を選択した後、こ
れら第１及び第２の基準電圧のレベル間を２のｎ−ｍ乗
レベルの電圧に分割し、これら分割電圧のうち、上記ｎ
ビットディジタルデータの下位ｎ−ｍビットの大きさに
対応したレベルの電圧を上記画素書込電圧として選択す
る複数の書込電圧選択部とを具備する構成とした。かか
る構成により、一水平期間分のｎビットディジタルデー
タがシフトレジスタ部に取り込まれると、この一水平期
間分のｎビットディジタルデータがラッチ部で保持され
ると共に、次の一水平期間分のｎビットディジタルデー
タがシフトレジスタに取り込まれ始める。すると、各書
込電圧選択部において、ラッチ部に保持された各ｎビッ
トディジタルデータの上位ｍビットの大きさに対応した
第１の基準電圧と一レベル高い第２の基準電圧とが選択
される。そして、これら第１及び第２の基準電圧のレベ
ル間が２のｎ−ｍ乗レベルの電圧に分割され、これらの
分割電圧のうち、下位ｎ−ｍビットの大きさに対応した
レベルの電圧が選択される。すると、この選択された電
圧が画素書込電圧として液晶パネル部の各画素に書き込
まれる。

【０００８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の一実
施形態に係る液晶表示装置を示すブロック図である。こ
の液晶表示装置は、図１に示すように、液晶パネル部１
と、シフトレジスタ部２と、ラッチ部３と、複数の書込
電圧選択部４と、スイッチ制御部５とを具備している。

【０００９】図２は、この液晶表示装置の詳細ブロック
図である。図２に示すように、液晶パネル部１は、複数
のＨスイッチ１０の出力端から垂直に延出した複数の信
号線１１と、垂直シフトレジスタ１２から水平に延出さ
れた複数のゲート線１３とを非接触で交差させ、各交差
点に、画素１４を形成した構造になっている。画素１４
は、液晶１６と、液晶１６に並列に接続された保持容量
１７と、液晶１６をスイッチング駆動する薄膜トランジ
スタ（ＴＦＴ）１５とからなる。各液晶１６は、画素電
極と対向電極との間に保持されている。上記画素電極
は、ＴＦＴ１５に接続されており、対向電極には、所定
の電圧Ｖcomが印加されるようになっている。これによ
り、図６の（ａ）に示す垂直スタートパルスＶｓ間を一
垂直期間とする図６の（ｂ）に示す垂直クロックＶｃの
タイミングで、複数のゲート線１３が上から下に順次走
査され、各ゲート線１３上における複数の画素１４のＴ
ＦＴ１５のゲートに一定の電圧が印加される。

【００１０】また、図２において、シフトレジスタ部２
は、６ビットのシフトレジスタであり、図４の（ａ）に
示す水平スタートパルスＨｓ間を一水平期間とする図４
の（ｂ）に示す水平クロックＨｃのタイミングで、６ビ
ットディジタルデータＤを順次取り込んでいく機能を有
している。なお、６ビットディジタルデータＤは、図７
に示すデコーダから出力された駆動電圧Ｒ，Ｇ，Ｂを図
示しないアナログ／ディジタル変換器でデジタル化した
信号であり、６ビットディジタルデータＤの各ビットｂ
0〜ｂ5がシフトレジスタ部２に水平クロックＨｃのタイ
ミングでパラレルに取り込まれる。ラッチ部３は、シフ
トレジスタ部２に取り込まれた６ビットディジタルデー
タＤを保持する部分である。すなわち、ラッチ部３は、
図５の（ａ）及び（ｂ）に示すようにラッチパルスＲに
よって一水平周期分の６ビットディジタルデータＤを保
持する。これにより、水平ラインであるゲート線１３上
の画素１４の個数分だけ、６ビットディジタルデータＤ
がシフトレジスタ部２に順次取り込まれると、これらの
６ビットディジタルデータＤがラッチ部３によって保持
され、書込電圧選択部４に出力される。これと略同時に
次の一水平期間分の６ビットディジタルデータＤがシフ
トレジスタ部２に順次取り込まれ始める。

【００１１】各書込電圧選択部４は、第１のセレクタ４
０と電圧分割回路４１と第２のセレクタ４２とで構成さ
れている。セレクタ４０は、ラッチ部３から取り込んだ
６ビットディジタルデータＤの上位３ビット「ｂ3，ｂ
4，ｂ5」に対応した第１及び第２の基準電圧を選択する
回路である。具体的には、図３に示すように、セレクタ
４０が６ビットディジタルデータＤの上位３ビット「ｂ
3，ｂ4，ｂ5」を取り込むことから、「２の３乗＋１」
レベル即ち異なる９レベルの基準電圧Ｖ0〜Ｖ8（Ｖ0＜
Ｖ1＜・・・＜Ｖ8）がセレクタ４０に入力されるように
なっており、これら基準電圧の入力端４０ｃが、セレク
タ４０内に引き込まれている。また、６ビットディジタ
ルデータＤの上位３ビット「ｂ3，ｂ4，ｂ5」の大きさ
は８レベルであることから、その最下位レベル〜最上位
レベルが基準電圧Ｖ0〜Ｖ7に順に対応づけられている。
そして、可動接点４０ａを上位３ビット「ｂ3，ｂ4，ｂ
5」の大きさに対応した基準電圧の入力端４０ｃに接続
すると共に、可動接点４０ｂをこの選択された基準電圧
よりも一レベル高い基準電圧の入力端４０ｃに接続し
て、これらの基準電圧を電圧分割回路４１に出力するよ
うになっている。すなわち、例えば、上位３ビットが
「０，０，０」の場合には、可動接点４０ａ，４０ｂが
基準電圧Ｖ0，Ｖ1を第１及び第２の基準電圧として各々
選択し、上位３ビットが「０，１，０」の場合には、可
動接点４０ａ，４０ｂが基準電圧Ｖ2，Ｖ3を各々選択す
る。

【００１２】各電圧分割回路４１は、セレクタ４０で選
択された第１及び第２の基準電圧間を分割する回路であ
る。具体的には、可動接点４０ａ，４０ｂの出力端間に
８つの抵抗４１ａを接続し、第１及び第２の基準電圧間
を８つのレベルの画素書込電圧Ｖ0´〜Ｖ7´に分割し
て、セレクタ４２側に取り出す構造になっている。

【００１３】セレクタ４２は、上記画素書込電圧Ｖ0´
〜Ｖ7´のうちから、ラッチ部３から取り込んだ６ビッ
トディジタルデータＤの下位３ビット「ｂ0，ｂ１，ｂ
2」に対応した画素書込電圧を選択する回路である。具
体的には、６ビットディジタルデータＤの下位３ビット
「ｂ0，ｂ１，ｂ2」の大きさは８レベルであることか
ら、最下位レベル〜最上位レベルが画素書込電圧Ｖ0´
〜Ｖ7´に順に対応づけられている。そして、可動接点
４２ａを、下位３ビット「ｂ0，ｂ１，ｂ2」の大きさに
対応した画素書込電圧に接続して、この画素書込電圧を
液晶パネル部１のＨスイッチ１０に出力するようになっ
ている。すなわち、例えば、下位３ビットが「０，０，
０」の場合には、可動接点４２ａが画素書込電圧Ｖ0´
を選択し、下位３ビットが「０，１，１」の場合には、
可動接点４２ａが画素書込電圧Ｖ3´を選択する。

【００１４】スイッチ制御部５は、図５の（ｃ）に示す
スイッチ信号ＯＥを、Ｈスイッチ１０を構成する一方の
トランジスタに直接入力すると共に、スイッチ信号ＯＥ
をＮＯＴ回路５０で反転した後、Ｈスイッチ１０の他方
のトランジスタに再度反転して入力する部分である。こ
のようなスイッチ信号ＯＥは、図５の（ａ）ないし
（ｃ）に示すように、水平スタートパルスＨｓの立ち上
がり時にハイレベルになり、ラッチパルスＲの立ち上が
り時にローレベルになる。

【００１５】ここで、図１及び図２に示す符号６は反転
回路であり、基準電圧Ｖ0〜Ｖ8の出力端と書込電圧選択
部４との間に介設されている。すなわち、ドライバから
出力される駆動電圧Ｒ´，Ｇ´，Ｂ´は、図９に示すよ
うに、一水平期間毎に対向電極電圧Ｖcomを基準として
反転する。したがって、これに対応させて書込電圧選択
部４からの画素書込電圧を変化させる必要がある。そこ
で、反転回路６により、基準電圧Ｖ0〜Ｖ8を液晶１６の
対向電極電圧Ｖcomを基準として、水平スタートパルス
Ｈｓのタイミングの前で反転させるようにした。なお、
理解を容易にするため、反転回路６を図１及び図２に示
す装置内部にあるかのように記載したが、実際は、装置
外部に設けられている。

【００１６】次に、この実施形態の液晶表示装置が示す
動作について説明する。図２において、液晶パネル部１
の垂直シフトレジスタ１２に、図６の（ａ）に示す垂直
スタートパルスＶｓが入力されると、図６の（ｂ）に示
す垂直クロックＶｃのタイミングで、各ゲート線１３上
の画素１４が走査され、図６の（ｃ）に示すように、水
平スタートパルスＨｓ間即ち一水平期間の間、そのゲー
ト線１３上の画素１４におけるＴＦＴ１５のゲートに一
定の電圧が印加される。すなわち、垂直スタートパルス
Ｖｓを始点として垂直クロックＶｃが入力されると、最
上位のゲート線１３−１が走査され、このゲート線１３
−１上に上記電圧が印加されると共に、図５の（ａ）に
示す水平スタートパルスＨｓ1を始点として一水平期間
分の水平クロックＨｃがシフトレジスタ部２に入力され
る。これにより、デコーダからの駆動電圧Ｒ，Ｇ，Ｂを
デジタル化して得られた一水平期間分の６ビットディジ
タルデータＤ（Ｄ1〜Ｄｑ）が水平クロックＨｃのタイ
ミングでシフトレジスタ部２に順次取り込まれていく。
このように、デコーダからの出力信号がディジタルデー
タＤであるので、その振幅は３〜５ボルト程度であり、
非常に小さい。また、ドライバから見た負荷は、シフト
レジスタ部２のみであり、従来の液晶表示装置に比べて
容量が１桁〜２桁も小さい。

【００１７】そして、一水平期間分の６ビットディジタ
ルデータＤ1〜Ｄｑがシフトレジスタ部２に取り込まれ
ると、図５の（ａ）及び（ｂ）に示すように、ラッチパ
ルスＲ1がラッチ部３に入力されて、６ビットディジタ
ルデータＤ1〜Ｄｑがラッチ部３に保持される。そし
て、この時点で、次の水平スタートパルスＨｓ2がシフ
トレジスタ部２に入力され、シフトレジスタ部２が次の
一水平期間分の６ビットディジタルデータＤ1´〜Ｄｑ
´を取り込み始める。このとき、反転回路６が作動し、
基準電圧Ｖ0〜Ｖ8が対向電極電圧Ｖcomを基準として反
転する。すなわち、上記６ビットディジタルデータＤ1
〜Ｄｑが図９に示す波形Ａに対応しているとすると、基
準電圧Ｖ0〜Ｖ8は対向電極電圧Ｖcomの下側に反転す
る。

【００１８】各ディジタルデータＤ1（〜Ｄq）において
は、その上位３ビット「ｂ3，ｂ4，ｂ5」と下位３ビッ
ト「ｂ0，ｂ1，ｂ2」が各書込電圧選択部４に入力され
る。例えば、６ビットディジタルデータＤｑの上位３ビ
ット「ｂ3，ｂ4，ｂ5」が「０，１，０」であり、下位
３ビット「ｂ0，ｂ1，ｂ2」が「０，１，１」であると
すると、上位３ビット「０，１，０」と下位３ビット
「０，１，１」が各々最左の書込電圧選択部４のセレク
タ４０とセレクタ４２とに入力される。そして、上位３
ビット「０，１，０」がセレクタ４０に入力されると、
このビットの大きさは基準電圧Ｖ2に対応していること
から、図３に示すように、可動接点４０ａが基準電圧Ｖ
2の入力端４０ｃに接続すると共に、可動接点４０ｂが
基準電圧Ｖ3の入力端４０ｃに接続する。この結果、電
圧分割回路４１において、基準電圧Ｖ2，Ｖ3間が８つの
レベルに分割され、８つの出力端４２ｂに、画素書込電
圧Ｖ0´（＝Ｖ2）〜Ｖ7´が出力可能な状態となる。上
記動作と並行して、６ビットディジタルデータＤｑの下
位３ビット「０，１，１」がセレクタ４２に入力される
ので、可動接点４２ａが画素書込電圧Ｖ4´の出力端４
２ｂに接続され、この画素書込電圧Ｖ3´がセレクタ４
２から出力される。このとき、図５の（ｃ）に示すスイ
ッチ信号ＯＥによってＨスイッチ１０が開かれているの
で、画素書込電圧Ｖ4´がゲート線１３−１の最左のＴ
ＦＴ１５を通じて液晶１６及び保持容量１７に書き込ま
れることとなる。上記６ビットディジタルデータＤｑの
場合と同様にして、６ビットディジタルデータＤ1〜Ｄq
-1に対応した画素書込電圧がゲート線１３−１上の各Ｔ
ＦＴ１５を通じて液晶１６及び保持容量１７に書き込ま
れる。すなわち、ディジタルデータＤ1〜Ｄqに対応した
画素書込電圧が一水平期間内にゲート線１３−１上のｑ
個の画素１４に書き込まれることとなる。

【００１９】そして、図５の（ｂ）に示す次のラッチパ
ルスＲ2がラッチ部３に入力されると、シフトレジスタ
部２に取り込まれた６ビットディジタルデータＤ1´〜
Ｄｑ´がラッチ部３に保持されると共に、次の垂直クロ
ックＶｃにより、ゲート線１３−１の下のゲート線１３
が走査される。これにより、６ビットディジタルデータ
Ｄ1´〜Ｄｑ´が図９に示す波形Ｂに対応していること
から、基準電圧Ｖ0〜Ｖ8が反転回路６によって対向電極
電圧Ｖcomの上側に反転される。そして、６ビットディ
ジタルデータＤ1〜Ｄｑの場合と同様にして、６ビット
ディジタルデータＤ1´〜Ｄｑ´に対応した画素書込電
圧が当該ゲート線１３の画素１４に書き込まれる。以
下、垂直クロックＶｃのタイミングで残りのゲート線１
３が順次走査され、一フィールド分の画素書込動作が終
了する。すなわち、６ビットディジタルデータＤ（Ｄ1
〜Ｄｑ，Ｄ1´〜Ｄｑ´）に対応した画素書込電圧が一
水平期間という長い周期で各ゲート線１３上の画素１４
に書き込まれることとなり、各ゲート線１３上の画素１
４への書込が従来の液晶表示装置に比べて非常に低速で
行われる。

【００２０】このように、この実施形態に係る液晶表示
装置によれば、各画素１４に対応した水平クロックＨｃ
で高速に動作する部分の信号が６ビットディジタルデー
タＤであるので、振幅が小さく、また、この６ビットデ
ィジタルデータＤへの負荷もシフトレジスタ部２のみで
あるので、負荷容量は小さい。しかも、画素書込電圧の
印加が一水平期間の周期で行われ、液晶パネル部１への
駆動周波数は低い。この結果、液晶パネル部１の駆動に
消費する電力を極めて低く抑えることができる。また、
６ビットディジタルデータＤの大きさは６４種類あるの
で、これらに対応した基準電圧は６４レベル必要であ
る。この実施形態では、書込電圧選択部４を図３に示し
たセレクタ４０と電圧分割回路４１とセレクタ４２とで
構成し、たった９レベルの基準電圧Ｖ0〜Ｖ8を入力する
だけで、６４レベルの基準電圧を得ることができるの
で、基準電圧Ｖ0〜Ｖ8の入力線とセレクタ４０との接続
や配線数を少なくすることができる。この結果、狭小な
スペースの液晶表示装置内に、基準電圧Ｖ0〜Ｖ8の入力
線を実際に配線することができる。

【００２１】なお、本発明は、上記実施形態に限定され
るものではなく、発明の要旨の範囲内において種々の変
形や変更が可能である。例えば、上記実施形態では、シ
フトレジスタ部２に入力するディジタルデータを６ビッ
ト構成としたが、そのビット数に限定がないことはもち
ろんである。また、６ビットディジタルデータＤを上位
３ビット，下位３ビットに分けてセレクタ４０，４２に
入力するようにしたが、上位１ビット，下位５ビット等
に分けて、セレクタ４０，４２に入力するようにしても
良い。例えば、６ビットディジタルデータＤを上位１ビ
ット，下位５ビットに分ける場合には、３レベルの基準
電圧Ｖ0〜Ｖ2をセレクタ４０に入力し、セレクタ４０で
選択された２つの基準電圧間を電圧分割回路４１で３２
分割して、そのうちの１つの電圧をセレクタ４２で選択
する構成とする。また、電圧分割回路４１は、抵抗分割
の例で表記したが、これに限るものではなく、例えば、
容量分割などでも良い。さらに、必要であれば、電圧源
を形成しても良い。

【００２２】

【発明の効果】以上詳しく説明したように、この発明の
液晶表示装置によれば、画像信号に対応した信号とし
て、ｎビットディジタルデータを用いているので、その
振幅を小さくすることができる。また、このｎビットデ
ィジタルデータをシフトレジスタ部に入力するので、負
荷がシフトレジスタ部にのみ依存し、その容量は小さ
い。しかも、画素書込電圧の印加を一水平期間の周期で
行うことができるので、液晶パネル部への駆動周波数を
小さくすることができる。この結果、液晶パネル部の駆
動消費電力を低減することができるという優れた効果が
ある。さらに、基準電圧の数がｎビットディジタルデー
タの上位ビットの数に対応しているので、基準電圧から
の配線を少なくすることができるという効果もある。

【図面の簡単な説明】

【図１】この発明の一実施形態に係る液晶表示装置の全
体を示すブロック図である。

【図２】図１の液晶表示装置を具体的に示すブロック図
である。

【図３】書込電圧選択部の構成を示す回路図である。

【図４】水平スタートパルスと水平クロックを示すタイ
ムチャート図である。

【図５】水平スタートパルスとラッチパルスとスイッチ
信号を示すタイムチャート図である。

【図６】垂直スタートパルスと垂直クロックと水平スタ
ートパルスを示すタイムチャート図である。

【図７】従来の液晶表示装置を示すブロック図である。

【図８】図７の液晶パネルを示すブロック図である。

【図９】アナログ駆動電圧を示す波形図である。

【符号の説明】

１・・・液晶パネル部、 ２・・・シフトレジスタ部、
３・・・ラッチ部、４・・・書込電圧選択部、 １４
・・・画素、 ４０，４２・・・セレクタ、４１・・・
電圧分割回路、 Ｄ，Ｄ1〜Ｄｑ，Ｄ1´〜Ｄｑ´・・・
６ビットディジタルデータ、 Ｖ0〜Ｖ8・・・基準電
圧。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 選択された水平ライン上の複数の画素
   に、画素書込電圧が各々書き込まれる液晶パネル部と、 画像信号に対応したｎビットディジタルデータを一水平
   期間単位で順次取り込むシフトレジスタ部と、 上記シフトレジスタ部に取り込まれた一水平期間分のｎ
   ビットディジタルデータを保持するラッチ部と、 上記画素数だけ設けられ、２のｍ乗＋１レベルの異なる
   基準電圧のうち、上記ラッチ部で保持された各ｎビット
   ディジタルデータの上位ｍビットの大きさに対応したレ
   ベルの第１の基準電圧とこの第１の基準電圧のレベルよ
   りも一レベル高い第２の基準電圧を選択した後、これら
   第１及び第２の基準電圧のレベル間を２のｎ−ｍ乗レベ
   ルの電圧に分割し、これら分割電圧のうち、上記ｎビッ
   トディジタルデータの下位ｎ−ｍビットの大きさに対応
   したレベルの電圧を上記画素書込電圧として選択する複
   数の書込電圧選択部と、 を具備することを特徴とする液晶表示装置。
2. 【請求項２】 請求項１に記載の液晶表示装置におい
   て、 上記各書込電圧選択部を、 上記ｎビットディジタルデータの上位ｍビットの大きさ
   に対応したレベルの上記第１の基準電圧と上記第２の基
   準電圧とを選択する第１のセレクタと、 上記第１のセレクタからの上記第１及び第２の基準電圧
   のレベル間を上記２のｎ−ｍ乗レベルの電圧に分割する
   電圧分割回路と、 上記電圧分割回路の分割電圧のうち、上記下位ｎ−ｍビ
   ットの大きさに対応したレベルの電圧を選択する第２の
   セレクタと、 で構成したことを特徴とする液晶表示装置。
3. 【請求項３】 請求項１に記載の液晶表示装置におい
   て、 上記２のｍ乗＋１レベルの異なる基準電圧を、上記一水
   平期間毎、上記画素を構成する液晶の対向電極電圧を基
   準として反転させる、 ことを特徴とする液晶表示装置。
4. 【請求項４】 請求項２に記載の液晶表示装置におい
   て、 上記２のｍ乗＋１レベルの異なる基準電圧を、上記一水
   平期間毎、上記画素を構成する液晶の対向電極電圧を基
   準として反転させる、 ことを特徴とする液晶表示装置。