KR100558240B1 - 메모리 디바이스, 메모리 디바이스를 갖는 디스플레이제어 구동기, 및 디스플레이 제어 구동기를 사용하는디스플레이 장치 - Google Patents

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Abstract

메모리 디바이스는 메모리와 제어 회로를 포함한다. 메모리는 로우와 컬럼의 매트릭스 형태로 배열된 셀들을 포함한다. 셀들은 뱅크들로 그룹화되어 있으며, 이 뱅크들 각각은 상기 셀들의 적어도 하나의 컬럼을 포함한다. 제어 회로는 판독 동작을 로우 단위로 지시하고 기입 동작을 셀 단위로 지시하며, 뱅크들 중 특정 뱅크의 셀들 중 특정 셀에 대해 기입 동작이 수행될 때 판독 동작을 뱅크의 단위로 금지시킨다.
메모리 디바이스, 디스플레이 RAM, 뱅크, 래치, 워드선

Description

메모리 디바이스, 메모리 디바이스를 갖는 디스플레이 제어 구동기, 및 디스플레이 제어 구동기를 사용하는 디스플레이 장치{MEMORY DEVICE, DISPLAY CONTROL DRIVER WITH THE SAME, AND DISPLAY APPARATUS USING DISPLAY CONTROL DRIVER}
도 1은 종래의 액정 디스플레이(LCD) 장치를 나타낸 블록도.
도 2는 메모리 디바이스로서 1 포트 디스플레이 RAM을 갖는 종래의 LCD 제어 구동기를 나타낸 회로도.
도 3의 (a) 내지 도 3의 (c)는 종래의 LCD 제어 구동기의 동작을 나타내는 타이밍 차트.
도 4a의 (1) 내지 도 4a의 (6)은 셀에 대한 LCD 제어 구동기의 동작을 나타낸 도면.
도 4b의 (1) 및 도 4b의 (2)는 LCD 제어 구동기의 동작을 나타낸 타이밍 차트.
도 5는 본 발명의 일 실시예에 따른 LCD 제어 구동기를 포함하는 LCD 장치를 나타낸 블록도.
도 6은 제1 실시예에 따른 LCD 제어 구동기를 나타낸 회로도.
도 7의 (a) 내지 도 7의 (e)는 LCD 제어 구동기의 동작을 나타낸 타이밍 차트.
도 8a의 (1) 내지 도 8a의 (6)은 셀에 대한 LCD 제어 구동기의 동작을 나타낸 도면.
도 8b의 (1) 및 도 8b의 (2)는 LCD 제어 구동기의 동작을 나타낸 타이밍 차트.
도 9는 본 발명의 제2 실시예에 따른 LCD 제어 구동기를 나타낸 회로도.
도 10은 제2 실시예의 LCD 제어 구동기에서의 셀들의 어드레스 할당을 나타낸 도면.
도 11은 본 발명의 제3 실시예에 따른 LCD 제어 구동기를 나타낸 회로도.
도 12는 제3 실시예의 LCD 제어 구동기에서의 셀들의 어드레스 할당을 나타낸 도면.
도 13a의 (1) 내지 도 13a의 (8)은 제3 실시예에서의 셀들에 대한 LCD 제어 구동기의 동작을 나타낸 도면.
도 13b의 (1) 및 도 13b의 (2)는 LCD 제어 구동기의 동작을 나타낸 타이밍 차트.
도 14는 제3 실시예의 제1 변형에 따른 LCD 제어 구동기에서의 셀들의 어드레스 할당을 나타낸 도면.
도 15는 제3 실시예의 제2 변형에 따른 LCD 제어 구동기에서의 셀들의 어드레스 할당을 나타낸 도면.
도 16은 본 발명의 제4 실시예에 따른 LCD 제어 구동기를 나타낸 회로도.
도 17의 (a) 내지 도 17의 (f)는 제4 실시예에서의 LCD 제어 구동기의 동작 을 나타낸 타이밍 차트.
<도면의 주요 부분에 대한 부호의 설명>
1: 액정 디스플레이 장치
2: CPU
3: LCD 제어 구동기
4: LCD 패널
5: 디스플레이 RAM
6: 제어 회로
7: 래치부
9: 셀
10: 래치
11a, 11b: 워드선
11c: 서브워드선
14: 래치 제어선
15, 18: 스위치
17: 스위치 제어선
본 발명은 메모리 디바이스, 메모리 디바이스를 갖는 디스플레이 제어 구동 기, 및 디스플레이 제어 구동기를 사용하는 디스플레이 장치에 관한 것이다.
도 1은 종래의 액정 디스플레이 장치(LCD)를 나타낸 블록도이다. 도 1에 도시한 바와 같이, LCD(101)는 디스플레이 데이터를 발생하는 CPU(2), LCD 제어 구동기(103), 및 디스플레이 데이터를 표시하는 LCD 패널(4)을 포함한다. LCD 제어 구동기(103)는 한 화면에 대해 CPU(2)에 의해 발생된 디스플레이 데이터를 저장하고, 그 다음에 1 수평 라인의 보유 디스플레이 데이터를 한꺼번에 LCD 패널(4)로 출력한다. LCD 제어 구동기(103)는 디스플레이 데이터를 저장하는 디스플레이 RAM(랜덤 액세스 메모리)(105), 디스플레이 RAM(105)을 제어하는 제어 회로(106), 및 디스플레이 RAM(105)으로부터 출력된 1 수평 라인의 디스플레이 데이터를 래치하고 이어서 LCD 패널(4)로 한꺼번에 출력하는 래치부(107)를 포함한다.
CPU(2)에 의한 기입 동작(이후, CPU 기입 동작이라고 함) 및 CPU(2)에 의한 판독 동작(이후, CPU 판독 동작이라고 함) 이외에, 디스플레이 RAM(105)으로부터 LCD 패널(4)로의 판독 동작(이후, LCD 판독 동작이라고 함)이 필요하다. LCD 판독 동작은 CPU 기입/판독 동작과 비동기적이다. CPU 판독 동작은 디스플레이 데이터가 확실히 디스플레이 RAM(105)에 기입되었는지 여부의 확인, 장애 발생의 경우 검사, 및 디스플레이 데이터에 대한 동작을 위해 수행된다. 이때, CPU 기입/판독 동작과 LCD 판독 동작 사이의 충돌을 피하기 위해, 1개의 기입 포트 및 2개의 판독 포트를 갖는 RAM을 사용하는 것이 고려될 수 있다. 그러나, 이러한 RAM은 면적이 크고 비용이 고가이다. 이들 이유로 인해, 보통은, 디스플레이 RAM으로서 1 포트 RAM이 사용되고, 국제 공개 제WO 00/03381호에 기술된 바와 같은 시분할 방법에 기 초하여 중재 제어가 수행된다.
도 2는 1 포트를 갖는 디스플레이 RAM을 갖는 종래의 LCD 제어 구동기를 나타낸 회로도이다. 도 3의 (a) 내지 도 3의 (c)는 LCD 제어 구동기의 동작을 나타낸 타이밍 차트이다. 도 4a의 (1) 내지 도 4a의 (6)은 각 셀에 대한 이 LCD 제어 구동기(103)의 동작을 나타낸 도면이다. 도 4b의 (1) 및 도 4b의 (2)는 LCD 제어 구동기(103)의 동작을 나타낸 타이밍 차트이다. 도 2에 도시한 바와 같이, 메모리 소자들(8)은 디스플레이 RAM(105)에서 매트릭스 형상으로 배열되어 있다. X 방향으로 한 로우(row)에 배열된 소정 개수의 메모리 소자들(8)은 하나의 픽셀에 대한 디스플레이 데이터를 저장하는 하나의 셀(9)을 구성한다. 하나의 셀(9)을 구성하는 메모리 소자들(8)의 개수가 이 일례에서 18개이며, 메모리 소자들(8)은 18 비트의 데이터를 저장한다. 이것은 디스플레이 데이터의 각 픽셀이 3가지 컬러로 표시되고 컬러당 26개의 계조 레벨들을 가짐을 의미한다. 어드레스들(XADDi, YADDj)은 도 2에 도시한 바와 같이 셀(9)에 할당된다. 도 2에 도시한 X 방향은 LCD 패널(4)의 수평 방향에 대응하고, Y 방향은 LCD 패널(4)의 수직 방향에 대응한다는 점에 유의해야 한다.
또한, X 방향으로 배열된 메모리 소자들(8)의 로우들 각각에 대해 하나의 워드선(111)이 제공된다. 또한, Y 방향으로 배열된 메모리 소자들(8)의 컬럼들(columns) 각각에 대해 하나의 데이터선(12) 및 하나의 비트선(13)이 제공된다. 그 결과, 메모리 소자들(8)의 각각은 워드선(111), 데이터선(12), 및 비트선(13)에 연결된다. 또한, 래치부(107)는 복수의 래치(10)를 포함하며, 각각의 래치는 메모리 소자들(8)의 하나의 컬럼에 대해 제공되어 있다. 따라서, 래치(10)의 개수는 메모리 소자들(8)의 컬럼의 개수와 같다. 래치(10) 각각은 데이터선(12)을 통해 한 컬럼의 메모리 소자들(8)에 연결되어 있으며, 래치(10) 전부는 공통 배선(114)에 연결되어 있다.
종래의 LCD 제어 구동기(103)의 동작에 대해 이하에서 설명한다. 나중에 기술하는 바와 같이, LCD 판독 동작의 요청이 CPU 기입/판독 동작과 비동기적으로 발생된다. 그러나, 1 포트 RAM은 CPU 기입/판독 동작과 LCD 판독 동작을 동시에 수행할 수 없다. 따라서, 시분할 제어가 수행된다. 도 3의 (a) 내지 도 3의 (c)에 도시한 바와 같이, LCD 판독 요청이 시각 T101에 발생되는 것으로 생각해보자. LCD 판독 동작은 LCD 판독 요청에 응답하여 시작된다. 그러나, LCD 판독 동작 동안 CPU 기입 동작이 시각 T102에서 시작되는 경우, LCD 판독 동작은 중단된다. 시각 T103에서 CPU 기입 동작이 종료된 후에, LCD 판독 동작이 재시작된다. CPU 기입 동작은 제어 회로(106)로부터 공급되는 비교적 큰 전력으로 수행되고, LCD 판독 동작은 메모리 소자들(8)에 축적된 작은 전류로 수행되는 것에 유의해야 한다. 이 때문에, LCD 판독 동작은 CPU 기입 동작의 액세스 시간보다 긴 액세스 시간을 필요로 한다. 예를 들어, LCD 판독 동작은 CPU 기입 동작의 액세스 시간의 3배의 액세스 시간을 필요로 한다.
이러한 종래의 LCD 제어 구동기(103)의 동작에 대해 도 4a의 (1) 내지 도 4a의 (6)과 도 4b의 (1) 및 도 4b의 (2)를 참조하여 이하에서 상세히 설명한다. 설 명을 단순화하기 위해, 도 4a의 (1) 내지 도 4a의 (6)과 도 4b의 (1) 및 도 4b의 (2)는 3로우×5컬럼의 매트릭스 형상으로 배열된 셀들만을 도시하고 있다. 도 4a의 (1) 내지 도 4b-6에서, 'CPU'로 표기된 셀은 그 셀이 CPU 기입 동작 중에 있음을 나타내고, 'LCD'로 표기된 셀은 그 셀이 LCD 판독 동작 중에 있음을 나타낸다. 도 4a의 (1) 내지 도 4a의 (6)과 도 4b의 (1) 및 도 4b의 (2)에 도시한 바와 같이, 시각 T111에서, 어드레스 (X=0, Y=0)에 의해 지정된 셀(이후, 셀(X=0, Y=0)라고 함)에 대해 CPU 기입 동작이 수행된다. 이 때, 다른 셀들에 대해서는 CPU 기입/판독 동작 및 LCD 판독 동작이 수행되지 않는다.
그 다음에, 셀(X=0, Y=0)에 대한 CPU 기입 동작의 종료 후에, 시각 T112에서 시각 T114까지의 기간 동안 어드레스 (Y=0)에 의해 지정된 로우의 셀들에 대해 LCD 판독 동작이 수행된다. 전술한 바와 같이, LCD 판독 동작은 CPU 기입 동작의 액세스 시간의 3배의 액세스 시간을 필요로 한다. 따라서, LCD 판독 동작은 시각 T112에서 완료되지 않고, LCD 판독 동작은 시각 T114에서 완료된다. 도 4a의 (4)에서, 이것은 각 셀 내에 표기된 인덱스 t에 의해 표시되어 있다. 즉, LCD 판독 동작에서의 T112 →T113→T114의 시간 경과와 연계하여 인덱스 t가 1→2→3과 같이 하나씩 증가하고, t=3일 때에 LCD 판독 동작이 완료되는 것으로 가정한다. 'OK'로 표기된 셀은 LCD 판독 동작이 완료된 셀을 나타낸다. LCD 판독 동작이 t=3 이전에 중단된 경우에는, 그 다음 LCD 판독 동작이 다시 t=1부터 카운트되는 것에 유의해야 한다. 시각 T112에서 시각 T114까지의 기간 동안, CPU(2)는 다른 셀들에 대해 CPU 기입 동작을 수행하지 않는다. 이어서, 대기 시간(wait time)이 발생된다.
그 다음에, 시각 T115에서, 셀(X=1, Y=0)에 대해 CPU 기입 동작이 수행된다. 시각 T115 이후 시각 T116에서 시각 T118까지의 기간에는, CPU 기입 동작도 LCD 판독 동작도 수행되지 않는다. 이 때, CPU(2)에 대기 시간이 발생된다. 이어서, 시각 T119에서, 셀(X=2, Y=0)에 대해 CPU 기입 동작이 수행된다. 그 후에, 유사한 동작이 수행된다. 이 때, CPU(2)의 동작 사이클은 시각 T111에서 T114까지의 4 단위 시간이다. 따라서, 어드레스(X=0 내지 4, Y=0)에 의해 지정된 셀 로우들에 대해 CPU 기입 동작을 수행하기 위해 20 단위 시간들이 필요하다.
그러나, 이 종래의 예는 이하의 문제점들을 포함한다. 전술한 바와 같이, LCD 제어 구동기(103)에서, CPU 기입 동작은 일정한 사이클로 발생되고, CPU(3)에 부담을 주지 않도록 하기 위해 LCD 판독 동작보다 우선순위를 갖는다. 그러나, LCD 판독 동작은 디스플레이 데이터를 LCD 패널(4)에 기입하기 위한 동작으로서, 어떤 기간 내에 항상 수행해야 할 필요가 있다. 이 때문에, LCD 판독 동작이 수행되는 기간을 확보하기 위해, CPU 기입 동작의 동작 사이클이 충분히 낮을 필요가 있다. 결과적으로, 대기 시간이 CPU(2)에 발생된다. 그러나, 대기 시간 동안, CPU(2)는 다른 프로세스를 수행할 수 없으며, 대기 상태에 있다. 그 결과, CPU(2)는 원래의 동작 속도로 동작할 수 없다. 이런 식으로, CPU의 동작 속도는 디스플레이 RAM으로서 1 포트 RAM을 사용하는 결과 불가피하게 더 느려지게 된다.
최근에, 모바일 전화 등의 휴대용 단말기에 설치되는 LCD에 대해, 다기능, 다계조, 및 대형 화면의 달성이 요구되고 있다. 이 때문에, LCD에 구축되는 디스플레이 RAM의 규모가 점점 더 증가되고 있다. 그 반면, 디스플레이 RAM에 대해 액 세스 속도의 향상 및 전력 소모의 감소 등의 더 높은 성능이 요구되고 있다. 이 경우, RAM의 규모의 증가의 관점에서 볼 때, 현재 성능의 유지도 어렵게 된다. 따라서, 디스플레이 RAM으로서 1 포트 RAM을 사용하면서 CPU 동작 속도를 더 높일 수 있는 기술이 요망된다.
이를 위해, 제2 종래예로서의 일본특허출원(JP-A-평6-324650호)에 개시되어 있는 바와 같이, LCD 제어 구동기에 1개의 메모리가 더 설치되고, 디스플레이 데이터가 CPU로부터 이 메모리에 기입되며, 이어서 CPU가 릴리즈(release)되는 기술이 제안되어 있다. 따라서, CPU에 대한 부하가 감소될 수 있으며, 그에 따라 CPU의 동작 속도를 더 빠르게 할 수 있다. 그러나, 전술한 제2 종래예는 이하의 문제점을 갖는다. 즉, 제2 종래예에 개시된 기술은 디스플레이 RAM 이외에 1개의 메모리를 더 설치할 필요가 있다. 따라서, LCD 제어 구동기의 규모가 더 커지게 되고, 비용이 증가된다.
따라서, 본 발명의 목적은 메모리 디바이스의 규모 및 면적의 증가없이 CPU의 동작 속도를 더 높일 수 있는 디스플레이 데이터용 메모리 디바이스, 이 메모리 디바이스를 갖는 디스플레이 제어 구동기, 및 디스플레이 패널을 제공하는 데 있다.
본 발명의 일 측면에서, 메모리 디바이스는 메모리와 제어 회로를 포함한다. 상기 메모리는 로우와 컬럼의 매트릭스 형상으로 배열된 셀들을 포함한다. 상기 셀들은 뱅크들로 그룹화되어 있고, 상기 뱅크들 각각은 상기 셀들의 적어도 하나의 컬럼을 포함한다. 제어 회로는 판독 동작을 로우 단위로 지시하고 기입 동작을 셀 단위로 지시하며, 상기 기입 동작이 상기 뱅크들 중 특정 뱅크의 상기 셀들 중 특정 셀에 대해 수행될 때 상기 판독 동작을 상기 뱅크의 단위로 금지시킨다.
여기서, 상기 셀들 각각은 로우 방향으로 소정 개수의 메모리 소자를 포함한다. 이 경우, 상기 메모리 디바이스는 상기 메모리로부터 판독된 셀드의 1개 로우에 대한 데이터를 래치하는 래치부를 더 포함할 수 있다. 상기 래치부는 메모리 소자의 컬럼들에 각각 제공되는 복수의 래치를 포함할 수 있다. 또한, 상기 복수의 래치는 상기 제어 회로에 의해 뱅크 단위로 제어된다.
또한, 상기 메모리는 2개의 워드선, 서브워드선, 및 제1 스위치를 포함할 수 있다. 상기 2개의 워드선은 상기 셀들의 상기 로우들 각각에 대해 제공된다. 상기 2개의 워드선들 중 하나는 상기 기입 동작용이고, 다른 하나는 상기 판독 동작용이다. 상기 서브워드선은 상기 뱅크들 각각에 있는 상기 로우들 각각의 상기 셀들에 제공된다. 상기 제1 스위치는 상기 뱅크들 각각에 있는 상기 로우들 각각에 대해 제공되어, 상기 제어 회로로부터의 스위치 제어 신호에 응답하여 상기 2개의 워드선들 중 하나를 선택하고 이 선택된 워드선을 상기 서브워드선과 연결시킨다.
또한, 상기 뱅크들 각각은 로우 방향의 상기 셀들의 오직 하나의 컬럼만을 포함할 수 있다. 어드레스는 X 어드레스와 Y 어드레스를 포함할 수 있으며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정한다. 상기 X 어드레스는 상기 로우 방향으로 하나씩 증가될 수 있다. 이 경우, 상기 기입 동작은 상기 Y 어드레스에 기초하여 지 정된 상기 로우의 상기 셀들에 대해 순차적으로 수행되고, 상기 판독 동작은 상기 셀들의 상기 로우에 대해 수행된다.
또한, 상기 뱅크들 각각은 로우 방향의 상기 셀들의 오직 하나의 컬럼만을 포함할 수 있다. 상기 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정한다. 각각의 뱅크 내의 소정 개수의 상기 로우들의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 세트로서 할당되고, 상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당된다. 이 경우, 상기 기입 동작은 동일한 X 어드레스를 할당받은 상기 셀들에 대해 뱅크 단위로 순차적으로 수행되고, 상기 판독 동작은 상기 셀들의 상기 로우들 각각에 대해 수행된다. 또한, 상기 판독 동작에서의 각 셀의 액세스 시간은 상기 기입 동작에서의 셀의 액세스 시간보다 n배 더 길다. 상기 세트 내의 상기 셀들의 개수는, n보다 큰 최소 정수가 N일 때, 바람직하게는 N+1 이상이다.
또한, 상기 뱅크들 각각은 로우 방향의 상기 셀들의 복수개의 상기 컬럼들을 포함할 수 있다. 상기 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정한다. 각각의 뱅크에 있는 소정 개수의 상기 로우들의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 세트로서 할당되고, 상기 셀들의 상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당된다. 이 경우, 상기 기입 동작은 동일한 X 어드레스를 할당받은 상기 셀들에 대해 뱅크 단위로 순차적으로 수행될 수 있는 반면, 상기 판독 동작은 상기 셀들의 상기 로우들 각각에 대해 수행된다. 또한, 상기 판독 동작에서의 각 셀의 액세스 시간은 상기 기입 동작에서의 셀의 액세스 시간보다 n배 더 길 수 있다. 상기 세트 내의 상기 셀들의 개수는, n보다 큰 최소 정수가 N일 때, 바람직하게는 N+1 이상이다.
또한, 상기 메모리는 상기 뱅크들 중 2개를 포함할 수 있고, 상기 뱅크들 각각은 로우 방향으로 상기 셀들의 복수개의 상기 컬럼을 포함할 수 있다. 상기 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정한다. 각각의 뱅크 내의 상기 로우들의 상기 셀들에는 서로 다른 X 어드레스들이 할당되고, 상기 셀들의 상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당된다. 이 경우, 상기 기입 동작은 상기 2개의 뱅크들에 대해 교대로 수행될 수 있는 반면, 상기 판독 동작은 상기 기입 동작이 수행되지 않는 상기 2개의 뱅크들 중 하나에 대해 수행된다.
본 발명의 다른 측면에서, 디스플레이 제어 구동기는 메모리와 제어 회로를 포함한다. 상기 메모리는 로우와 컬럼의 매트릭스 형상으로 배열된 셀들을 포함한다. 상기 셀들은 뱅크들로 그룹화되어 있고, 상기 뱅크들 각각은 상기 셀들의 적어도 하나의 컬럼을 포함한다. 상기 제어 회로는 판독 동작을 로우 단위로 지시하고 기입 동작을 셀 단위로 지시하며, 상기 뱅크들 중 특정 뱅크의 상기 셀들 중 특정 셀에 대해 상기 기입 동작이 수행될 때 상기 판독 동작을 상기 뱅크의 단위로 금지시킨다.
여기서, 상기 디스플레이 제어 구동기는 상기 메모리로부터 판독된 상기 셀들의 1개 로우에 대한 데이터를 래치하는 래치부를 더 포함할 수 있다. 상기 래치부는, 메모리 소자의 컬럼들에 각각 제공되는 복수의 래치를 포함할 수 있다.
본 발명의 또다른 측면에서, 디스플레이 장치는 복수의 픽셀을 갖는 디스플레이 패널과, 메모리 및 제어 회로를 포함하는 디스플레이 제어 구동기를 포함한다. 상기 메모리는 로우와 컬럼의 매트릭스 형상으로 배열된 셀들을 포함한다. 상기 셀들 각각은 상기 복수의 픽셀 중 하나에 대한 디스플레이 데이터를 저장하며, 상기 셀들은 뱅크들로 그룹화되어 있고, 상기 뱅크들 각각은 상기 셀들의 적어도 하나의 컬럼을 포함한다. 상기 제어 회로는 판독 동작을 로우 단위로 지시하고 기입 동작을 셀 단위로 지시하며, 상기 기입 동작이 상기 뱅크들 중 특정 뱅크의 상기 셀들 중 특정 셀에 대해 수행될 때 상기 판독 동작을 상기 뱅크의 단위로 금지시킨다. 상기 판독 동작에 의해 메모리로부터 판독된 상기 디스플레이 데이터는 상기 디스플레이 패널의 1 수평 라인 상에 표시된다.
여기서, 상기 셀들 각각은 로우 방향의 소정 개수의 메모리 소자를 포함할 수 있다. 이 경우, 상기 디스플레이 제어 구동기는 상기 메모리로부터 판독된 상기 셀들의 1개 로우에 대한 데이터를 래치하는 래치부를 더 포함할 수 있다. 상기 래치부는, 메모리 소자들의 컬럼들에 각각 제공되는 복수의 래치를 포함할 수 있다. 또한, 상기 복수의 래치는 상기 제어 회로에 의해 뱅크 단위로 제어된다.
또한, 상기 메모리는 2개의 워드선들, 서브워드선, 및 제1 스위치를 더 포함 할 수 있다. 상기 2개의 워드선들은 상기 셀들의 상기 로우들 각각에 대해 제공된다. 상기 2개의 워드선들 중 하나는 상기 기입 동작용이고 다른 하나는 상기 판독 동작용이다. 상기 서브워드선은 상기 뱅크들 각각에 있는 상기 로우들 각각의 상기 셀들에 제공된다. 상기 제1 스위치는 상기 뱅크들 각각에 있는 상기 로우들 각각에 대해 제공되어 있으며, 상기 제어 회로로부터의 스위치 제어 신호에 응답하여 상기 2개의 워드선들 중 하나를 선택하고 이 선택된 워드선을 상기 서브워드선과 연결시킨다.
본 발명의 또다른 측면에서, 디스플레이 제어 방법은 메모리의 로우 단위로 판독 동작을 수행하는 단계 - 상기 메모리는 상기 로우와 컬럼의 매트릭스 형상으로 배열된 셀들을 포함할 수 있으며, 상기 셀들은 뱅크들로 그룹화되어 있고, 상기 뱅크들 각각은 상기 셀들의 적어도 하나의 컬럼을 포함함 -; 상기 메모리의 상기 셀들의 단위로 기입 동작을 수행하는 단계; 및 상기 뱅크들 중 특정 뱅크의 상기 셀들 중 특정 셀에 대해 상기 기입 동작이 수행될 때 상기 판독 동작을 상기 뱅크의 단위로 금지시키는 단계에 의해 달성될 수 있다.
여기서, 상기 뱅크들 각각은 로우 방향의 상기 셀들의 오직 하나의 컬럼만을 포함하고, 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정한다. 상기 X 어드레스는 상기 로우 방향으로 하나씩 증가될 수 있다. 이 경우, 상기 기입 동작은 상기 Y 어드레스에 기초하여 지정된 상기 로우의 상기 셀들에 대해 순차적으로 수행될 수 있는 반면, 상기 판독 동작은 상기 로 우의 상기 셀들에 대해 수행된다.
또한, 상기 뱅크들 각각은 로우 방향의 상기 셀들의 오직 하나의 컬럼만을 포함할 수 있고, 상기 어드레스는 X 어드레스와 Y 어드레스를 포함할 수 있으며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정한다. 각 뱅크 내의 소정 개수의 상기 로우들의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 세트로서 할당되고, 상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당된다. 이 경우, 상기 기입 동작은 동일한 X 어드레스를 할당받은 상기 셀들에 대해 뱅크 단위로 순차적으로 수행될 수 있는 반면, 상기 판독 동작은 상기 셀들의 상기 로우들 각각에 대해 수행된다.
또한, 상기 뱅크들 각각은 로우 방향의 상기 셀들의 복수개의 상기 컬럼들을 포함할 수 있고, 상기 어드레스는 X 어드레스와 Y 어드레스를 포함할 수 있으며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정한다. 각 뱅크에 있는 소정 개수의 상기 로우들의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 세트로서 할당되고, 상기 셀들의 상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당된다. 이 경우, 상기 기입 동작은 동일한 X 어드레스를 할당받은 상기 셀들에 대해 뱅크 단위로 순차적으로 수행될 수 있는 반면, 상기 판독 동작은 상기 셀들의 상기 로우들 각각에 대해 수행된다.
또한, 상기 메모리는 상기 뱅크들 중 2개를 포함할 수 있고, 상기 뱅크들 각 각은 로우 방향의 상기 셀들의 복수개의 상기 컬럼을 포함할 수 있다. 상기 어드레스는 X 어드레스와 Y 어드레스를 포함할 수 있으며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정한다. 각각의 뱅크 내의 상기 로우들의 상기 셀들에는 서로 다른 X 어드레스들이 할당되고, 상기 셀들의 상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당된다. 이 경우, 상기 기입 동작은 상기 2개의 뱅크들에 대해 교대로 수행될 수 있는 반면, 상기 판독 동작은 상기 기입 동작이 수행되지 않는 상기 2개의 뱅크들 중 하나에 대해 수행된다.
이후, 본 발명에 따른, 디스플레이 데이터를 위한 메모리 디바이스를 갖는 디스플레이 제어 구동기, 및 이 디스플레이 제어 구동기를 사용하는 디스플레이 장치에 대해, 예로서 액정 디스플레이(LCD) 제어 구동기를 사용하여 첨부 도면을 참조하여 이하에 기술할 것이다.
[제1 실시예]
먼저, 본 발명의 제1 실시예에 따른 LCD 제어 구동기에 대해 설명한다. 도 5는 제1 실시예에 따른 디스플레이 데이터의 메모리 디바이스를 갖는 LCD 제어 구동기를 포함하는 LCD 장치를 나타낸 블록도이다. 도 6은 제1 실시예에 따른 LCD 제어 구동기를 나타낸 회로도이다. 도 7의 (a) 내지 도 7의 (e)는 LCD 제어 구동기의 동작을 나타낸 타이밍 차트이다. 도 8a의 (1) 내지 도 8a의 (6)은 셀에 대한 LCD 제어 구동기의 동작을 나타낸 도면이고, 도 8b의 (1) 및 도 8b의 (2)는 LCD 제 어 구동기의 동작을 나타낸 타이밍 차트이다.
도 5에 도시한 바와 같이, 액정 디스플레이(LCD) 장치(1)는 CPU(2), LCD 제어 구동기(3), 및 LCD 패널(4)을 포함한다. LCD 제어 구동기(3)는 디스플레이 데이터를 저장하는 디스플레이 RAM(5), 이 디스플레이 RAM(5)을 제어하는 제어 회로(6), 및 디스플레이 RAM(5)으로부터 출력된 1 수평 라인의 디스플레이 데이터를 래치하고 다음에 그들을 LCD 패널(4)로 한꺼번에 출력하는 래치부(7)를 포함한다. LCD 제어 구동기(3)는 1개의 칩 상에 형성되어 있다는 점에 유의해야 한다.
도 6에 도시되어 있는 바와 같이, 디스플레이 RAM(5)에는, 복수의 메모리 소자들(8)이 X 방향의 로우(row)와 Y 방향의 컬럼(column)의 매트릭스 형상으로 배열되어 있다. 예를 들어, 한 로우에 대해 X 방향으로 배열된 18개의 메모리 소자들(8)은 1개의 셀(9)을 구성한다. 따라서, 셀들은 매트릭스 형상으로 배열되어 있다. LCD 패널(4)의 픽셀의 개수가 수평 방향으로 176개이고 수직 방향으로 240개인 경우, 셀(9)의 개수는 X 방향으로 176개이고 Y 방향으로 240개이다. 또한, 도 6에서 좌측 단부에 있는 셀의 X 어드레스는 X=0(XADD0)이다. X 방향을 따라, X 어드레스는 X=1, 2, 3, ...과 같이 1씩 증가한다. 또한, 도 6의 상측 단부에 있는 셀의 Y 어드레스는 Y=0(YADD0)이다. Y 방향을 따라, Y 어드레스는 Y=1, 2, 3, ...과 같이 1씩 증가한다. 디스플레이 RAM(5)의 셀은 X 방향으로 복수의 뱅크로 그룹화된다. 각 뱅크는 한 컬럼의 셀(9)로 이루어져 있다. 도 6에는 설명의 편의상 뱅크 A 내지 뱅크 C의 단지 3개의 뱅크만이 도시되어 있음에 유의해야 한다. 그러나, 뱅크의 개수는 셀(9)의 컬럼 개수와 동일하다. 예를 들면, 셀(9)의 컬럼 개수가 176인 경우, 디스플레이 RAM(5)의 메모리 소자들(8)은 176개의 뱅크로 그룹화된다.
또한, 디스플레이 RAM(5)에서, X 방향으로 배열된 셀(9)의 각 로우마다 LCD 워드선(11a) 및 CPU 워드선(11b)의 2개의 워드선들이 제공되어 있다. 이들 워드선들(11a, 11b)은 각 셀(9)에 제공된 스위치(15)에 연결되어 있다. 각 셀(9)에서 스위치(15)로부터 X 방향으로 서브워드선(11c)이 뻗어 있다. 스위치 제어선(17)이 각 뱅크마다 Y 방향으로 뻗어 있도록 제공되어 있으며, 뱅크의 스위치(15)에 공통 연결되어 있다. 또한, 스위치(18)는 각 뱅크마다 제공되어 있으며, 스위치 제어선(17)은 스위치(18)에 연결되어 있다. 결과적으로, 각 스위치(15)는 스위치(18)로부터 스위치 제어선(17) 상으로 출력되는 스위치 제어 신호에 따라 제어된다. 이 때, LCD 워드선(11a) 및 CPU 워드선(11b) 양쪽 모두가 동일 뱅크 내의 서브워드선(11c)에 동시에 연결되는 것은 아니다. 또한, 제1 실시예에서, 래치부(7)는 복수의 래치(10)를 포함하며, 각 래치는 메모리 소자들(8)의 컬럼에 대해 제공된다. 래치(10)는 각 뱅크마다 제어된다. 즉, 각 뱅크 내의 래치(10)는 래치 제어선(14)에 공통 연결되어 있으며, 이 래치 제어선(14)은 각 스위치(18)에 연결되어 있다. 결과적으로, 제어 회로(6)는 스위치(18)에 의해 각 뱅크 내의 래치(10)를 제어한다. 어떤 뱅크에 대해 CPU 기입 동작이 수행되는 경우, 그 뱅크 내의 래치(10)의 동작이 금지된다, 즉 LCD 판독 동작이 금지된다. 또한, 래치(10)의 동작은 CPU 기입 동작이 수행되지 않는 뱅크에서 허용된다.
또한, 제어 회로(6)는 CPU(2)로부터 출력된 디스플레이 데이터가 디스플레이 RAM(5)에 기입될 수 있도록 그 디스플레이 데이터를 변환하는 논리 회로(도시되지 않음); 각 메모리 소자마다 입력 버퍼 및 감지 증폭기가 제공되어 있는 회로부(19); LCD 판독 동작의 타이밍을 제어하는 발진기(도시되지 않음); 및 래치부(7)로부터 출력된 1 수평 라인의 디스플레이 데이터를 전압 신호로 변환하여 그 다음에 LCD 패널(4)로 출력하는 출력 버퍼(도시되지 않음)를 포함한다.
LCD 제어 구동기(3)의 동작에 대해 이하에서 설명한다. 설명의 간편함을 위해 뱅크 A 내지 뱅크 C의 단지 3개의 뱅크에 대해서만 기술되는 것에 유의한다. 도 7의 (a) 내지 도 7의 (e)에 도시한 바와 같이, LCD 판독 요청이 시각 T1에서 발생되는 것으로 가정한다. 이 때, LCD 판독 동작의 셀의 타겟 로우(target row)는 Y 어드레스로 표시되어 있다. 그 결과, 타겟 로우에 대한 LCD 판독 동작은 뱅크 A 내지 뱅크 C 모두에서 시작된다. CPU 기입 동작이 LCD 판독 동안에 시각 T2에서 시작되는 것으로 가정한다. 이 때, CPU 기입 동작의 타겟 셀은 X 어드레스와 Y 어드레스에 의해 표시된다. CPU 기입 동작은 각 셀에 대해 순차적으로 수행된다. 처음에, CPU 기입 동작은 뱅크 A 내의 셀에 대해 수행된다. 따라서, 뱅크 A에 대한 LCD 판독 동작이 중단된다고 하더라도, 뱅크 B 및 뱅크 C에 대한 LCD 판독 동작은 계속된다. 그 다음에, 뱅크 A에 대한 CPU 기입 동작이 시각 T3에서 종료될 때, 뱅크 A에 대한 LCD 판독 동작이 재시작된다. 그 후에, 뱅크 B 및 뱅크 C에 대한 LCD 판독 동작이 시각 T4에서 종료된다. 그 시점에서도 뱅크 A에 대한 LCD 판독 동작은 여전히 종료되지 않고 있다. 다음에, 뱅크 B에 대한 CPU 판독 동작이 시각 T5에서 시작된다. 이 때, 뱅크 A에 대한 LCD 판독 동작이 여전히 계속된다고 하더 라도, 뱅크 B에 대한 LCD 판독 동작은 시각 T4에서 이미 종료되어 있다. 따라서, 뱅크 B에 대한 CPU 기입 동작은 LCD 판독 동작과 경합하지 않는다. 즉, 뱅크 A에 대한 LCD 판독 동작 및 뱅크 B에 대한 CPU 기입 동작은 병행하여 수행될 수 있다. 이어서, 뱅크 B에 대한 CPU 기입 동작이 시각 T6에서 종료된 후에, 시각 T7에서 뱅크 C에 대한 CPU 기입 동작이 시작된다. 또한, 이 때, 뱅크 C에 대한 LCD 판독 동작이 시각 T4에서 이미 종료되어 있기 때문에, LCD 판독 동작은 경합하지 않는다. LCD 제어 구동기의 사이클 시간은 시각 T2와 시각 T5 사이의 기간임에 유의해야 한다.
제1 실시예에 따른 LCD 제어 구동기(3)의 다른 동작에 대해 도 8a의 (1) 내지 도 8a의 (6) 및 도 8b의 (1)과 도 8b의 (2)를 참조하여 이하에서 상세히 기술할 것이다. 상기 예에서, LCD 판독 동작에서의 액세스 시간은 CPU 기입 동작의 액세스 시간보다 그다지 길지 않다. 그러나, 이 예에서, LCD 판독 동작에서의 액세스 시간은 CPU 기입 동작의 액세스 시간보다 약 3배 더 길다.
도 8a의 (1)에 도시한 바와 같이, 시각 T11에서, 셀(X=0, Y=0)에 대해 CPU 기입 동작이 수행된다. 동시에, 어드레스(X=0 내지 4, Y=0)로 나타낸 로우의 셀들에 대해 LCD 판독 동작이 수행된다. 그러나, 전술한 바와 같이, CPU 기입 동작이 수행되고 있는 뱅크에서의 래치 동작이 금지된다. 그러므로, LCD 판독 동작은 셀(X=0, Y=0)에 대해 수행되지 않는다. 따라서, 4개의 셀들(X=1 내지 4, Y=0)에 대해서만 LCD 판독 동작이 수행된다. 또한, LCD 판독 동작은 CPU 기입 동작보다 약 3배와 동일한 액세스 시간을 필요로 한다. 그러므로, 시각 T11에서, LCD 판독 동작은 완료되지 않는다. 이 상태는 t=1로서 표시되어 있다. 셀(X=0, Y=0)에 대한 CPU 기입 동작은 시각 T11에서 종료된다.
다음에, 도 8a의 (2)에 도시한 바와 같이, 시각 T12에서, 셀(X=1, Y=0)에 대해 CPU 기입 동작이 수행된다. 이 때, 셀(X=1, Y=0)에 대한 LCD 판독 동작이 중단된다고 하더라도, 3개의 셀들(X=2 내지 4, Y=0)에 대한 LCD 판독 동작은 그들의 원래 상태에서 계속된다. 이 상태는 t=2로서 표시되어 있다. 또한, 시각 T11에서 CPU 기입 동작이 종료되는 셀(X=0, Y=0)에 대해 LCD 판독 동작이 시작된다. 이 상태는 t=1로서 표시되어 있다. CPU 기입 신호가 셀(X=0, Y=0)에 대한 CPU 기입 동작과 셀(X=1, Y=0)에 대한 CPU 기입 동작 사이에서 로우(low)로 되는 시간을 회복 시간(recovery time)이라고 지칭하는 점에 유의해야 한다. 이것은 CPU 기입 신호가 일단 로우 레벨(low level)로 안정된 후 그 신호가 다시 하이 레벨(high level)로 상승될 수 있을 때까지의 짧은 시간이다.
그 다음에, 도 8a의 (3)에 도시한 바와 같이, 시각 T13에서, 셀(X=2, Y=0)에 대해 CPU 기입 동작이 수행된다. 이 때, 셀(X=2, Y=0)에 대한 LCD 판독 동작이 중단된다고 하더라도, 3개의 셀들(X=0, 3, 4, Y=0)에 대한 LCD 판독 동작은 그들의 원래 상태에서 계속된다. 그 결과, 셀(X=0, Y=0)에서, 그 상태는 t=2로 표시되고, 셀(X=3, 4, Y=0)에서, 그들의 상태는 t=3으로 표시된다. 그러므로, 셀들(X=3, 4, Y=0)에 대한 LCD 판독 동작이 종료된다. 게다가, 시각 T12에서 CPU 기입 동작이 종료되는 셀(X=1, Y=0)에 대해 LCD 판독 동작이 시작된다. 이 상태는 t=1로서 표시된다.
그 다음에, 도 8a의 (4)에 도시한 바와 같이, 시각 T14에서, 셀(X=3, Y=0)에 대해 CPU 기입 동작이 수행된다. 이 때, 셀(X=3, Y=0)에 대한 LCD 판독 동작이 시각 T13에서 이미 종료되어 있기 때문에, CPU 기입 동작이 경합하지 않는다. 또한, 2개의 셀들(X=0, 1, Y=0)에 대한 LCD 판독 동작이 계속된다. 그 결과, 셀(X=0, Y=0)에서, 그 상태는 t=3으로 표시되고, LCD 판독 동작이 종료된다. 셀(X=1, Y=0)에서, 그 상태는 t=2로 표시된다. 또한, 시각 T13에서 CPU 기입 동작이 종료되어 있는 셀(X=2, Y=0)에 대해 LCD 판독 동작이 시작된다. 이 상태는 t=1로서 표시되어 있다.
그 다음에, 도 8a의 (5)에 도시한 바와 같이, 시각 T15에서, 셀(X=4, Y=0)에 대해 CPU 기입 동작이 수행된다. 이 때, 셀(X=4, Y=0)에 대한 LCD 판독 동작이 이미 시각 T13에서 종료되기 때문에, CPU 기입 동작이 경합하지 않는다. 또한, 2개의 셀들(X=1, 2, Y=0)에 대한 LCD 판독 동작이 계속된다. 그 결과, 셀(X=1, Y=0)에서, 그 상태는 t=3으로서 표시되어 있고, LCD 판독 동작이 종료된다. 또한, 셀(X=2, Y=0)에서, 그 상태는 t=2로서 표시되어 있다. 시각 T15에서, 어드레스(Y=0)로 나타내어진 로우에 대한 CPU 기입 동작이 종료된다.
그 다음에, 도 8a의 (6)에 도시한 바와 같이, 시각 T16에서, 셀(X=2, Y=0)에서 그 상태는 t=3으로서 표시되어 있고, LCD 판독 동작이 종료된다. 그 결과, 어드레스(Y=0)로 나타내어진 로우의 셀들에 대한 LCD 판독 동작이 종료된다. 이 때, CPU(2)가 어드레스(Y=1)로 나타내어진 셀들의 그 다음 로우에 대한 CPU 기입 동작을 수행할 수 있음에 유의해야 한다. 그 후에, 유사한 동작이 수행된다. 이 경 우, CPU(2)의 동작 사이클은 1 단위 시간이다. 따라서, 어드레스(Y=0)로 나타내어진 셀들의 로우에 대한 CPU 기입 동작이 5 단위 시간 후에 종료된다.
이런 방식으로, CPU 기입 동작을 통해, 하나의 화면에 대한 디스플레이 데이터는 CPU(2)로부터 디스플레이 RAM(5)으로 기입된다. LCD 판독 동작을 통해, 디스플레이 RAM(5)으로부터 판독된 1 수평 라인에 대한 디스플레이 데이터가 래치부(7)에 의해 래치된다. 그 다음에, 래치부(7)는 디스플레이 데이터를 더 높은 구동 전압 신호로 변환하고, 1 수평 라인에 대한 디스플레이 데이터의 세트를 LCD 패널(4)로 출력한다. 그 결과, LCD 패널(4)은 디스플레이 데이터를 표시한다.
제1 실시예에서, 디스플레이 RAM의 메모리 소자들(8)은 복수의 뱅크로 그룹화되고, CPU 기입 동작이 수행되지 않은 뱅크에 대해 LCD 판독 동작이 수행된다. 그러므로, CPU 기입 동작들 사이에 LCD 판독 동작을 수행하기 위한 전용 액세스 시간을 제공할 필요가 없다. 이 때문에, CPU는 LCD 판독 동작에 필요한 액세스 시간을 고려하지 않고 CPU의 원래의 동작 속도로 디스플레이 데이터를 LCD 제어 구동기로 출력할 수 있다. 그 결과, CPU에 대한 부하가 감소될 수 있으며, 이에 따라 CPU의 동작 사이클을 보다 빠르게 할 수 있다.
디스플레이 RAM(5)의 사이클 시간의 일례에 대해 이하에서 기술할 것이다. 종래의 LCD 제어 구동기는 다음과 같이 제조된다. 즉, 그 구동기가 0.25㎛의 공정에서 제조되는 경우, 구동 전압은 1.8V로 설정되고, Vt의 문턱 전압이 P형 트랜지스터와 N형 트랜지스터의 문턱 전압들의 중앙값으로서 사용되며, 온도는 25℃에 설정된다. 이 경우, RAM 사이클 시간은 CPU 기입(판독) 동작 액세스 시간(80ns) + LCD 판독 동작 액세스 시간(100ns) = 180ns가 된다. 이것은 5.56 MHz의 주파수에 대응한다.
한편, 제1 실시예에 따른 LCD 제어 구동기에서는, 종래의 LCD 제어 구동기의 조건과 유사한 조건 하에서, RAM 사이클 시간은 CPU 기입(판독) 동작 액세스 시간(80ns) + 회복 시간(5ns) = 85ns로 된다. 이것은 11.76 MHz의 주파수에 대응한다. 따라서, 종래의 LCD 제어 구동기에 대한 속도 비는 11.76 MHz / 5.56 MHz = 약 2.1배가 된다.
또한, 디스플레이 RAM에서, 비트선의 프라차지를 위해 소모되는 전류가 통상 전체 소모 전류의 약 80%를 차지한다. 종래의 디스플레이 RAM에서, 워드선은 X 방향의 한 로우의 셀들 모두에 공통이다. 이 때문에, CPU 기입(판독) 동작이 단지 하나의 셀에 대해서만 수행되는 경우에도, 항상 그 셀들의 비트선 모두에 대한 프리차지(pre-charge)가 수행된다. 그 결과, 필요 이상으로 많은 전류가 소모된다. 반면, 제1 실시예에서는, 각 뱅크에 서브워드선이 사용된다. 그러므로, CPU 기입(판독) 동작이 선택된 뱅크에 대해 수행되는 경우, 선택된 뱅크의 비트선만이 프리차지된다. 따라서, 소비 전류가 감소될 수 있다.
디스플레이 RAM의 소비 전류의 일례에 대해 이하에서 기술한다. 종래의 디스플레이 RAM에서, 16비트 버스가 사용되는 것으로 가정하면, 전체 메모리 소자들의 개수는 132 ×176이다. 또한, 부하를 감소시키고 사이클 시간을 개선하기 위해, 메모리 소자들(8)이 (64 ×176)과 (68 ×176)의 2개의 RAM들로 그룹화된다. 이 때, 메모리 소자들의 개수가 (68 ×176)인 RAM에서의 전체 소비 전류가 100인 것으로 가정하면, 비트선을 프리차지하는 데 소비되는 전류는 80이다.
반면, 제1 실시예에서, RAM의 메모리 소자들이 뱅크들로 그룹화되기 때문에, 비트선을 프리차지하는 데 소비하는 전류(80)는 68로 나누어진다. 따라서, 제1 실시예에 따른 디스플레이 RAM의 소비 전류는 비트선 프리차지를 위한 소비 전류(80/68) + 프리차지를 제외한 소비 전류(100-80)의 합 = 21.176 이다. 이런 방식으로, 제1 실시예에서, 비트선의 프리차지와 관련하여 소비되는 전류는 (80/68) = 1.176이면 충분하다. 따라서, 전체 디스플레이 RAM에서의 소비 전류에 관하여, 종래의 디스플레이 RAM이 100인 것으로 가정할 때, 제1 실시예에서의 디스플레이 RAM은 21.176이다. 따라서, 소비 전류는 약 1/5로 감소될 수 있다. 비트선의 프리차지에 의해 소비되는 전류가 디스플레이 RAM의 규모의 증대와 관련하여 장래에 증가될 것임에 유의해야 한다. 따라서, 전술한 바와 같이 소비 전류의 감소의 효과는 장래에 점점 더 중요하게 될 것이다.
[제2 실시예]
본 발명의 제2 실시예에 따른 LCD 제어 구동기에 대해 이하에서 설명한다. 도 9는 제2 실시예에서의 LCD 제어 구동기를 나타낸 회로도이고, 도 10은 LCD 제어 구동기에서의 각각의 셀의 어드레스를 할당하는 방법을 나타낸 도면이다. 제1 실시예에서, 셀들의 X 어드레스들은 X=0, 1, 2, ...와 같이 X 방향을 따라 하나씩 증가하도록 할당되고, Y 어드레스는 Y=0, 1, 2,...와 같이 Y 방향을 따라 하나씩 증가하도록 할당된다. 따라서, 디스플레이 RAM의 메모리 소자들(8)은 X 방향을 따라 복수의 뱅크로 그룹화된다. 이 때문에, 제1 실시예에서 기술한 바와 같이, 디스플 레이 데이터는 디스플레이 RAM에 수평 방향으로 기입된다, 즉 CPU 기입 동작은 X 방향으로 배열된 셀들에 대해 순차적으로 수행된다. 다시 말하면, 하나의 뱅크에 대해 CPU 기입 동작이 수행된 후에, 그 다음 타이밍에서 다른 뱅크에 대해 CPU 기입 동작이 수행될 수 있다. 그 결과, CPU 기입 동작 및 LCD 판독 동작이 병행하여 수행될 수 있음으로서, CPU를 고속으로 동작시킬 수 있게 된다.
그러나, 90°회전된 디스플레이 데이터가 LCD 패널(4) 상에 표시되는 경우, 디스플레이 데이터가 디스플레이 RAM에 수직 방향으로 기입되는 경우가 있다. 이 때, CPU 기입 동작은 Y 방향으로 배열된 디스플레이 RAM의 셀들에 대해 순차적으로 수행된다. 이 경우, CPU 기입 동작은 동일한 뱅크에 대해 연속하여 수행된다. 그러므로, CPU 기입 동작이 한 뱅크에 대해 수행되는 경우, 그 뱅크에 대해 LCD 판독 동작이 수행될 수 없다. 따라서, 보다 고속의 CPU 동작이 달성될 수 없다.
제2 실시예에서, 디스플레이 RAM은 제1 실시예와는 달리 디스플레이 데이터가 수직 방향으로 기입되는 경우이더라도, 보다 고속의 CPU 동작을 달성하도록 설계된다. 도 9 및 도 10에 도시한 바와 같이, 제2 실시예에 따른 LCD 제어 구동기는 디스플레이 RAM(25) 내의 셀들의 어드레스를 할당하는 방법에 있어서 제1 실시예에 따른 LCD 제어 구동기(3)와 다르다. 도 10에서 매트릭스 형태로 배열된 필드들이 개별적인 셀들에 대응하고 각 필드에 기입된 번호는 셀의 X 어드레스를 나타냄에 유의해야 한다. 디스플레이 RAM(25)의 메모리 소자들(8)은 X 방향을 따라 복수의 뱅크로 그룹화되어 있고, 그 뱅크들은 도 10의 좌측 단부에서부터 뱅크 A, 뱅크 B, 뱅크 C, ...으로서 배열되어 있다. 각 뱅크는 제1 실시예에서와 같이 셀들 의 컬럼으로 구성되어 있다.
Y=0으로 나타내어진 셀 로우에서, 셀의 X 어드레스는 뱅크 A에 대해 X=0(XADD0)이고, 뱅크 B에 대해 X=1(XADD1)이며, 뱅크 C에 대해 X=2(XADD2)이고, 뱅크 D에 대해 X=3(XADD3)이다. 또한, Y=1로 나타내어진 셀 로우에서, 셀의 X 어드레스는 뱅크 A에 대해 X=3(XADD3)이고, 뱅크 B에 대해 X=0(XADD0)이며, 뱅크 C에 대해 X=1(XADD1)이고, 뱅크 D에 대해 X=2(XADD2)이다. 게다가, Y=2로 나타내어진 셀 로우에서, 셀의 X 어드레스는 뱅크 A에 대해 X=2(XADD2)이고, 뱅크 B에 대해 X=3(XADD3)이며, 뱅크 C에 대해 X=0(XADD0)이고, 뱅크 D에 대해 X=1(XADD1)이다. 이런 방식으로, X=0 내지 X=3으로 나타내어진 4개의 X 어드레스들이 하나의 세트로서 취급되고, X 어드레스들은 셀들의 각 로우에 대해 하나씩 할당되어, 4개의 연속한 로우 내의 동일한 뱅크에 항상 동일한 X 어드레스가 할당되는 것은 아니게 된다. 마찬가지로, X≥4인 X 어드레스의 경우, 동일한 X 어드레스가 동일한 뱅크에 할당되지 않도록 4개의 X 어드레스들이 하나의 세트로서 취급된다.
LCD 제어 구동기(3)에서, 제어부(19)는 X 어드레스가 상술한 X 어드레스 할당 규칙을 준수하도록 CPU 기입/판독 동작을 제어한다. 그러나, CPU는 CPU 기입 동작이 수행되는 타겟 셀의 X 어드레스를 변경하면서 CPU 기입 동작을 수행할 수 있다. 또한, 래치부(7)의 후단에, LCD 패널(4)의 픽셀과 대응하는 각 셀로부터 출력된 디스플레이 데이터의 비트를 재배열하기 위해 신호 재배열 회로(20)가 제공된다. 즉, 도 10에 도시한 바와 같이, 디스플레이 RAM(5)에서 Y=1에 대응하는 로우의 셀들에서, 뱅크 A, B, C, D, E, F, G, H,...에 속하는 셀들의 X 어드레스들은 X=3, 0, 1, 2, 7, 4, 5, 6,...이다. 뱅크 A, B, C, D, E, F, G, H,...에 대응하는 개별적인 래치(10)에 의해 래치된 디스플레이 데이터도 또한 이 순서로 정렬된다. 그러나, 신호 재배열 회로(20)는 디스플레이 데이터가 X=0, 1, 2, 3, 4, 5, 6, 7,...으로 되도록 Y 어드레스에 기초하여 재배열을 수행한다. 제2 실시예의 상술된 구성 이외의 구성은 제1 실시예의 구성과 유사하다.
제2 실시예의 동작에 대해 이하에서 기술한다. CPU(2)가 디스플레이 데이터를 디스플레이 RAM(5)에 수평 방향으로 기입하는 때의 동작은 제1 실시예의 동작과 유사하다. 이하에서는, 디스플레이 데이터가 수직 방향으로 기입되는 때의 동작에 대해 설명한다. 도 10에 도시한 바와 같이, 먼저 CPU 기입 동작이 셀(X=0, Y=0)에 대해 수행된다. 이 때, CPU 기입 동작은 뱅크 A에 대해 수행된다. LCD 판독 동작은 뱅크 A를 제외한 뱅크들에 대해 수행될 수 있다. 이어서, CPU 기입 동작이 셀(X=0, Y=1)에 대해 수행된다. 이 때, CPU 기입 동작은 뱅크 B에 대해 수행된다. LCD 판독 동작은 뱅크 B를 제외한 뱅크들에 대해 수행될 수 있다. 이어서, CPU 기입 동작은 셀(X=0, Y=2)에 대해 수행된다. 이 때, CPU 기입 동작은 뱅크 C에 대해 수행된다. 이어서, CPU 기입 동작은 셀(X=0, Y=3)에 대해 수행된다. 이 때, CPU 기입 동작은 뱅크 D에 대해 수행된다.
한 로우의 셀들에 대한 LCD 판독 동작이 종료될 때, 1 수평 라인에 대한 디스플레이 데이터가 래치부(7)에 의해 래치된다. 이 때, 래치부(7)의 개별적인 래치(10)에 의해 래치된 디스플레이 데이터는 LCD 판독 동작의 타겟 로우의 셀들의 X 어드레스의 순서로 정렬된다. 그 다음에, 래치부(7)는 1 수평 라인에 대한 디스플 레이 데이터를 신호 재배열 회로(20)로 출력한다. 신호 재배열 회로(20)는 디스플레이 데이터를 LCD 패널(4)의 픽셀과 일치하도록 재배열한다. 예를 들어, Y=1에 대응하는 로우의 셀들로부터 판독된 디스플레이 데이터의 비트들은 X 어드레스가 X=3, 0, 1, 2, 7, 4, 5, 6,...으로 되도록 정렬된다. 그러나, 신호 재배열 회로(20)는 이들 비트가 X=0, 1, 2, 3, 4, 5, 6, 7,...으로 되도록 그 비트들을 재배열한다.
이런 방식으로, 제2 실시예에서, 디스플레이 데이터가 수직 방향으로 기입되는 때에, CPU 기입 동작의 타겟 셀이 변경되는 동안 CPU 기입 동작의 타겟 뱅크가 변경된다. 예를 들어, LCD 판독 동작에 필요한 액세스 시간이 CPU 기입 동작에 필요한 액세스 시간의 3배인 것으로 가정하자. 이 경우, LCD 판독 동작이 5회 이상의 CPU 기입 동작에 대해 한번 수행되도록 X 어드레스가 셀들의 뱅크 또는 컬럼에 할당되는 경우, LCD 판독 동작은 CPU 기입 동작 동안에 완료될 수 있다. 이와 같이, CPU의 대기 시간이 제거될 수 있다. 제2 실시예에서의 상술한 동작 이외의 동작은 제1 실시예의 동작과 유사하다.
제2 실시예에서, CPU의 동작 속도는 디스플레이 데이터가 디스플레이 RAM에 수평 방향으로 기입되는 경우와 디스플레이 데이터가 수직 방향으로 기입되는 경우 둘다에서, 더욱 빨라질 수 있다. 제2 실시예에서의 상술한 효과 이외의 효과는 제1 실시예의 효과와 유사하다.
[제3 실시예]
본 발명의 제3 실시예에 따른 LCD 제어 구동기에 대해 이하에서 설명한다. 도 11은 제3 실시예에 따른 LCD 제어 구동기를 나타낸 회로도이다. 도 12는 LCD 제어 구동기에서의 셀들의 X 어드레스들을 할당하는 방법을 나타낸 도면이다. 도 13a의 (1) 내지 도 13a의 (8)은 각 셀에 대한 LCD 제어 구동기의 동작을 나타낸 도면이고, 도 13b의 (1) 및 도 13b의 (2)는 LCD 제어 구동기의 동작을 나타낸 타이밍 차트이다.
제1 실시예에서, 디스플레이 RAM의 메모리 소자들(8)은 모든 컬럼에 대해 뱅크들로 그룹화되어 있으며, 각 뱅크는 1 컬럼의 셀들을 포함한다. 그러나, 제3 실시예에서는, 도 11 및 도 12에 도시한 바와 같이, 디스플레이 RAM의 메모리 소자들(8)은 2 컬럼의 셀들이 하나의 뱅크에 포함되어 있도록 뱅크로 그룹화된다. 도 11 및 도 12의 좌측 단부로부터, 뱅크는 뱅크 A, 뱅크 B, 뱅크 C, ...로서 배열된다. 1 로우의 셀들에 대해 하나의 LCD 워드선(11a), 하나의 CPU 워드선(11b)이 제공된다. 각 뱅크 내의 1 로우의 셀들에 대해 하나의 스위치(15)가 제공되어 있다. 각 뱅크에 대해, 하나의 서브워드선(11c), 하나의 래치 제어선(14), 하나의 스위치 제어선(17), 및 하나의 스위치(18)가 제공된다.
또한, 도 12에 도시한 바와 같이, Y=0으로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=0, Y=0) 및 셀(X=4, Y=0)을 포함하고, 뱅크 B는 셀(X=1, Y=0) 및 셀(X=5, Y=0)을 포함하며, 뱅크 C는 셀(X=2, Y=0) 및 셀(X=6, Y=0)을 포함하고, 뱅크 D는 셀(X=3, Y=0) 및 셀(X=7, Y=0)을 포함한다. 또한, Y=1로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=3, Y=1) 및 셀(X=7, Y=1)을 포함하고, 뱅크 B는 셀(X=0, Y=1) 및 셀(X=4, Y=1)을 포함하며, 뱅크 C는 셀(X=1, Y=1) 및 셀(X=5, Y=1)을 포함하고, 뱅크 D는 셀(X=2, Y=1) 및 셀(X=6, Y=1)을 포함한다. 게다가, Y=2로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=2, Y=2) 및 셀(X=6, Y=2)을 포함하고, 뱅크 B는 셀(X=3, Y=2) 및 셀(X=7, Y=2)을 포함하며, 뱅크 C는 셀(X=0, Y=2) 및 셀(X=4, Y=2)을 포함하고, 뱅크 D는 셀(X=1, Y=2) 및 셀(X=5, Y=2)을 포함한다. 게다가, Y=3으로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=1, Y=3) 및 셀(X=5, Y=3)을 포함하고, 뱅크 B는 셀(X=2, Y=3) 및 셀(X=6, Y=3)을 포함하며, 뱅크 C는 셀(X=3, Y=3) 및 셀(X=7, Y=3)을 포함하고, 뱅크 D는 셀(X=0, Y=3) 및 셀(X=4, Y=3)을 포함한다. Y=4로 나타내어진 로우의 셀들에 대해 X 어드레스를 할당하는 방법은 상술한 바와 같은 Y=0으로 나타내어진 로우의 셀들에 대한 방법과 유사한다. 또한, X 어드레스 X=0 내지 7이 뱅크들에 할당되는 경우와 유사하게, X≥8인 X 어드레스가 뱅크 E 및 후속 뱅크들에 할당된다. 예를 들면, 8개의 셀들이 하나의 세트로서 취급되어 X 어드레스가 할당된다. 게다가, 래치부(7)의 후단에, 제2 실시예에서와 같이 LCD 패널(4)의 픽셀 어레이와 대응하는 각 셀로부터 출력된 디스플레이 데이터의 비트들을 재배열하기 위해 신호 재배열 회로(도시되지 않음)가 제공된다. 제3 실시예에서의 상술한 구성 이외의 구성은 제1 실시예의 구성과 동일하다.
제3 실시예에 따른 LCD 제어 구동기의 동작에 대해 도 13a의 (1) 내지 도 13a의 (8) 및 도 13b의 (1)과 도 13b의 (2)를 참조하여 이하에서 기술한다. 도 13a의 (1) 내지 도 13a의 (8) 및 도 13b의 (1)과 도 13b의 (2)에서, 뱅크 A 내지 D에서 Y=0으로 나타내어진 셀들에 대해서만 설명한다. 그러나, 뱅크 E 및 후속하는 뱅크들의 X≥8인 X 어드레스의 셀들에 대해 유사한 동작이 수행된다.
도 13a의 (1) 내지 도 13a의 (8) 및 도 13b의 (1)과 도 13b의 (2)에 도시한 바와 같이, 시각 T21에서, 셀(X=0, Y=0)에 대해 CPU 기입 동작이 수행된다. 이와 동시에, 어드레스(Y=0)로 나타내어진 로우의 셀들에 대해 LCD 판독 동작이 수행된다. 그러나, CPU 기입 동작이 수행되고 있는 뱅크 A 내의 셀들에 대해서는 LCD 판독 동작은 수행될 수 없다. 따라서, LCD 판독 동작은 셀(X=0, Y=0) 및 셀(X=4, Y=0)에 대해 수행되지 않는다. LCD 판독 동작은 뱅크 B, C 및 D에 속하는 6개의 셀들(X=1, 5, 2, 6, 3, 7, Y=0)에 대해서만 수행된다. 또한, LCD 판독 동작은 CPU 기입 동작의 액세스 시간의 3배와 동일한 액세스 시간을 필요로 한다. 따라서, 시각 T21에서, LCD 판독 동작이 완료되지 않는다. 이 상태는 t=1로 표시되어 있다. 셀(X=0, Y=0)에 대한 CPU 기입 동작은 시각 T21에서 종료된다.
그 다음에, 시각 T22에서, 뱅크 B에 포함되어 있는 셀(X=0, Y=1)에 대해 CPU 기입 동작이 수행된다. 이 때, 뱅크 B에 속하는 셀(X=1, Y=0) 및 셀(X=5, Y=0)에 대한 LCD 판독 동작이 중단된다. 그러나, 뱅크 C 및 뱅크 D에 속하는 4개의 셀들(X=2, 6, 3, 7, Y=0)에 대한 LCD 판독 동작은 계속된다. 이와 같이, 그 상태는 t=2로서 표시되어 있다. 또한, CPU 기입 동작이 시각 T21에서 종료된 셀(X=0, Y=0) 및 셀(X=4, Y=0)에 대해 LCD 판독 동작이 시작된다. 이 상태는 t=1로서 표시되어 있다.
그 다음에, 시각 T23에서, 뱅크 C에 포함되어 있는 셀(X=0, Y=3)에 대해 CPU 기입 동작이 수행된다. 이 때, 뱅크 C에 속하는 셀(X=2, Y=0) 및 셀(X=6, Y=0)에 대한 LCD 판독 동작이 중단된다고 하더라도, 뱅크 D 및 A에 속하는 4개의 셀들(X=3, 7, 0, 4, Y=0)에 대한 LCD 판독 동작은 계속된다. 그 결과, 상태는 셀들(X=3, 7, Y=0)에서 t=3으로서 표시되어 있다. LCD 판독 동작이 종료된다. 또한, 그 상태는 셀(X=0, 4, Y=0)에서 t=2로서 표시되어 있다. 게다가, CPU 기입 동작이 시각 T22에서 종료되는 뱅크 B의 셀들(X=1, 5, Y=0)에 대해 LCD 판독 동작이 시작된다. 이 상태는 t=1로서 표시되어 있다.
그 다음에, 시각 T24에서, 뱅크 D에 포함되어 있는 셀(X=0, Y=3)에 대해 CPU 기입 동작이 수행된다. 이 때, 뱅크 D에 속하는 셀(X=3, Y=0) 및 셀(X=7, Y=0)에 대한 LCD 판독 동작은 이미 시각 T23에서 종료되어 있다. 따라서, CPU 기입 동작이 경합하지 않는다. 또한, 뱅크 A, B에 속하는 4개의 셀들(X=0, 4, 1, 5, Y=0)에 대한 LCD 판독 동작은 계속된다. 그 결과, 이 상태는 셀(X=0, Y=0) 및 셀(X=4, Y=0)에서 t=3으로 표시되어 있다. 따라서, LCD 판독 동작이 종료된다. 또한, 이 상태는 셀(X=1, Y=0) 및 셀(X=5, Y=0)에서 t=2로서 표시되어 있다. 게다가, CPU 기입 동작이 시각 T23에서 종료되는 셀(X=2, Y=0) 및 셀(X=6, Y=0)에 대해 LCD 판독 동작이 시작된다. 이 상태는 t=1로서 표시되어 있다.
그 다음에, 시각 T25에서, 뱅크 A에 포함되어 있는 셀(X=4, Y=0)에 대해 CPU 기입 동작이 수행된다. 이 때, 뱅크 A에 속하는 셀(X=0, Y=0) 및 셀(X=4, Y=0)에 대한 LCD 판독 동작은 이미 시각 T24에서 종료되어 있다. 따라서, CPU 기입 동작은 경합하지 않는다. 또한, 뱅크 B, C에 속하는 4개의 셀들(X=1, 5, 2, 6, Y=0)에 대한 LCD 판독 동작은 계속된다. 그 결과, 이 상태는 셀(X=1, Y=0) 및 셀(X=5, Y=0)에서 t=3로서 표시되어 있다. 따라서, LCD 판독 동작이 종료된다. 또한, 이 상태는 셀(X=2, Y=0) 및 셀(X=6, Y=0)에서 t=2로서 표시되어 있다.
그 다음에, 시각 T26에서, 뱅크 B에 포함되어 있는 셀(X=4, Y=1)에 대해 CPU 기입 동작이 수행된다. 이 때, 뱅크 B에 속하는 셀(X=1, Y=0) 및 셀(X=5, Y=0)에 대한 LCD 판독 동작이 이미 종료되어 있다. 따라서, CPU 기입 동작은 경합하지 않는다. 또한, 뱅크 C에 속하는 2개의 셀들(X=2, Y=0) 및 (X=6, Y=0)에 대한 LCD 판독 동작은 그의 원래 상태에서 계속된다. 그 결과, 이 상태는 셀(X=2, Y=0) 및 셀(X=6, Y=0)에서 t=3으로서 표시되어 있다. LCD 판독 동작이 종료된다. 그 결과, 8개의 셀들(X=0 내지 7, Y=0)에 대한 LCD 판독 동작이 종료된다. 전술한 바와 같은 동일한 동작이 X≥8인 X 어드레스들의 셀들에 대해 수행된다. 따라서, Y=0으로 나타내어진 로우의 셀들에 대한 LCD 판독 동작은 이 시점에서 종료된다.
그 다음에, 시각 T27에서, 뱅크 C에 포함되어 있는 셀(X=4, Y=2)에 대해 CPU 기입 동작이 수행된다. 이 때, 뱅크 C에 속하는 셀(X=2, Y=0) 및 셀(X=6, Y=0)에 대한 LCD 판독 동작이 이미 시각 T26에서 종료되어 있다. 따라서, CPU 기입 동작은 경합하지 않는다.
그 다음에, 시각 T28에서, 뱅크 D에 포함되어 있는 셀(X=4, Y=3)에 대해 CPU 기입 동작이 수행된다. 이 때, 뱅크 D에 속하는 셀(X=3, Y=0) 및 셀(X=7, Y=0)에 대한 LCD 판독 동작이 이미 시각 T23에서 종료되어 있다. 따라서, CPU 기입 동작이 경합하지 않는다. 그 결과, 8개의 셀들(X=0 및 1, Y=0 내지 3)에 대한 CPU 기입 동작이 종료된다. 본 실시예에서의 상술한 동작 이외의 동작은 제1 실시예의 동작과 유사하다.
본 설명에서, 셀들(X=0) 이후에 셀들(X=4)에 대해 CPU 기입 동작이 수행된다. 그러나, 셀들(X=0) 이후에 다른 셀들(X=0)에 대해 CPU 기입 동작이 수행될 수도 있다. 즉, 시각 T25에서, 셀(X=0, Y=4)에 대해 CPU 기입 동작이 수행될 수 있다.
제3 실시예에서는, 제1 실시예에 비해, 뱅크의 개수를 감축함으로써 셀들의 컬럼들 사이에 설치된 회로, 즉 래치 제어선(14), 스위치(15), 스위치 제어선(17) 및 스위치(18)의 개수를 감축시킬 수 있다. 따라서, 디스플레이 RAM의 X 방향의 길이가 감축될 수 있다. 제3 실시예에서의 상술한 효과 이외의 효과는 제1 실시예의 효과와 유사하다.
제3 실시예의 제1 변형에 대해 이하에서 설명한다. 도 14는 제1 변형에 따른 LCD 제어 구동기에서의 셀의 X 어드레스를 할당하는 방법을 나타낸 도면이다. 도 14에 도시한 바와 같이, 제1 변형에서, 디스플레이 RAM의 메모리 소자들(8)은 각 뱅크가 3 컬럼의 셀들로 구성되도록 셀들로 그룹화되어 있다.
도 14에 도시한 바와 같이, 제1 변형의 디스플레이 RAM에서, 12개 셀들이 하나의 세트로서 취급되며, 그 어드레스는 연속한 어드레스가 동일한 뱅크 내에서 동일한 로우에 배열되지 않도록 할당되어 있다. 예를 들면, Y=0로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=0, Y=0), 셀(X=4, Y=0) 및 셀(X=8, Y=0)을 포함하고, 뱅크 B는 셀(X=1, Y=0), 셀(X=5, Y=0), 및 셀(X=9, Y=0)을 포함하며, 뱅크 C는 셀(X=2, Y=0), 셀(X=6, Y=0), 및 셀(X=10, Y=0)을 포함하고, 뱅크 D는 셀(X=3, Y=0), 셀(X=7, Y=0), 및 셀(X=11, Y=0)을 포함한다. 또한, Y=1로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=3, Y=1), 셀(X=7, Y=1), 및 셀(X=11, Y=1)을 포함하고, 뱅크 B는 셀(X=0, Y=1), 셀(X=4, Y=1), 및 셀(X=8, Y=1)을 포함하며, 뱅크 C는 셀(X=1, Y=1), 셀(X=5, Y=1), 및 셀(X=9, Y=1)을 포함하고, 뱅크 D는 셀(X=2, Y=1), 셀(X=6, Y=1), 및 셀(X=10, Y=1)을 포함한다. 게다가, Y=2로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=2, Y=2), 셀(X=6, Y=2), 및 셀(X=10, Y=2)을 포함하고, 뱅크 B는 셀(X=3, Y=2), 셀(X=7, Y=2), 및 셀(X=11, Y=2)을 포함하며, 뱅크 C는 셀(X=0, Y=2), 셀(X=4, Y=2), 및 셀(X=8, Y=2)을 포함하고, 뱅크 D는 셀(X=1, Y=2), 셀(X=5, Y=2), 및 셀(X=9, Y=2)을 포함한다. 게다가, Y=3으로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=1, Y=3), 셀(X=5, Y=3), 및 셀(X=9, Y=3)을 포함하고, 뱅크 B는 셀(X=2, Y=3), 셀(X=6, Y=3), 및 셀(X=10, Y=3)을 포함하며, 뱅크 C는 셀(X=3, Y=3), 셀(X=7, Y=3), 및 셀(X=11, Y=3)을 포함하고, 뱅크 D는 셀(X=0, Y=3), 셀(X=4, Y=3), 및 셀(X=8, Y=3)을 포함한다. Y=4로 나타내어진 로우의 셀들에 X 어드레스들을 할당하는 방법은 Y=0으로 나타내어진 로우의 셀들에 대한 방법과 유사하다.
또한, 래치부(7)의 후단에, LCD 패널의 픽셀 어레이에 따라 LCD 판독 동작의 Y 어드레스에 기초하여 각 셀로부터 출력된 디스플레이 데이터를 재배열하기 위해, 신호 재배열 회로(도시되지 않음)가 제공된다. 제1 변형에서의 상술한 구성 이외의 구성은 제3 실시예의 구성과 유사하다.
제1 변형에서는, 제3 실시예에 비해, 셀들의 컬럼들 사이에 있는 회로의 개 수를 감축함으로써 X 방향으로 디스플레이 RAM의 길이를 더 감축할 수 있다. 변형에서의 상술한 효과 이외의 효과는 제3 실시예의 효과와 유사하다.
제3 실시예의 제2 변형에 대해 이하에서 설명한다. 도 15는 LCD 제어 구동기에서 셀들의 X 어드레스들을 할당하는 방법을 나타낸 도면이다. 도 15에 도시한 바와 같이, 제2 변형에서, 디스플레이 RAM의 메모리 소자들은 각 뱅크가 4 컬럼의 셀들로 구성되도록 셀들로 그룹화된다.
도 15에 도시한 바와 같이, 제2 변형의 디스플레이 RAM에서, 16개 셀들은 하나의 세트로서 취급되고, 그 셀들의 어드레스들은 연속한 어드레스가 동일한 뱅크 내에서 동일한 로우에 배열되지 않도록 할당된다. 예를 들어, Y=0으로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=0, Y=0), 셀(X=4, Y=0), 셀(X=8, Y=0), 및 셀(X=12, Y=0)를 포함하고, 뱅크 B는 셀(X=1, Y=0), 셀(X=5, Y=0), 셀(X=9, Y=0), 및 셀(X=13, Y=0)을 포함한다. 또한, 도시는 생략하였지만, 뱅크 C는 셀(X=2, Y=0), 셀(X=6, Y=0), 셀(X=10, Y=0), 및 셀(X=14, Y=0)을 포함하고, 뱅크 D는 셀(X=3, Y=0), 셀(X=7, Y=0), 셀(X=11, Y=0), 및 셀(X=15, Y=0)을 포함한다. 게다가, Y=1로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=3, Y=1), 셀(X=7, Y=1), 셀(X=11, Y=1), 및 셀(X=15, Y=1)을 포함하고, 뱅크 B는 셀(X=0, Y=1), 셀(X=4, Y=1), 셀(X=8, Y=1), 및 셀(X=12, Y=1)을 포함한다. 게다가, Y=2로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=2, Y=2), 셀(X=6, Y=2), 셀(X=10, Y=2), 및 셀(X=14, Y=2)을 포함하고, 뱅크 B는 셀(X=3, Y=2), 셀(X=7, Y=2), 셀(X=11, Y=2), 및 셀(X=15, Y=2)을 포함한다. 또한, Y=3으로 나타내어진 로우의 셀들에서, 뱅크 A는 셀(X=1, Y=3), 셀(X=5, Y=3), 셀(X=9, Y=3), 및 셀(X=13, Y=3)을 포함하고, 뱅크 B는 셀(X=2, Y=3), 셀(X=6, Y=3), 셀(X=10, Y=3), 및 셀(X=14, Y=3)을 포함한다. Y=4로 나타내어진 로우의 셀들의 X 어드레스들을 할당하는 방법은 Y=0으로 나타내어진 로우의 셀들에 대한 방법과 유사하다. 본 변형에서의 상술한 구성 이외의 구성은 제3 실시예의 구성과 유사하다.
제2 변형에서는, 제3 실시예 및 제1 변형에 비해, 셀들의 컬럼들 사이에 있는 회로의 개수를 감축시킴으로써 X 방향으로 디스플레이 RAM의 길이를 더 감축시킬 수 있다. 본 변형에서의 상술한 효과 이외의 효과는 제3 실시예의 효과와 유사하다.
제3 실시예와 제1 및 제2 변형에 도시한 바와 같이, 뱅크의 개수가 감축됨에 따라, 각 뱅크에 제공되는 회로의 개수가 감축된다. 그 결과, X 방향으로의 디스플레이 RAM의 길이가 감축될 수 있다. 그러나, 뱅크의 개수가 감축됨에 따라, 서브워드선(11c)의 길이가 증가되고 소비 전류를 저하시키는 효과가 감소된다. 또한, LCD 판독 동작에 필요한 액세스 시간이 CPU 기입 동작에 필요한 액세스 시간의 n배일 때, n보다 큰 최소 정수가 N이라고 가정하면, 뱅크의 개수는 (N+1) 이상으로 설정된다. 또한, 한 뱅크에 대해 CPU 기입 동작이 수행되지 않는 기간이 연속하여 N번 설정되도록, 셀들의 X 어드레스들이 개별적인 셀들에 할당될 것이 요망된다. 그 결과, CPU 기입 동작이 디스플레이 RAM에 대해 연속하여 수행되는 경우에도, 각 뱅크마다 CPU 기입 동작들 사이에 LCD 판독 동작이 수행되는 기간을 확보할 수 있다. 예를 들어, LCD 판독 동작에 필요한 액세스 시간이 CPU 기입 동작에 필요한 액세스 시간의 3배인 경우, 5개 이상의 뱅크를 설치할 것이 요망된다.
[제4 실시예]
본 발명의 제4 실시예에 따른 LCD 제어 구동기에 대해 이하에서 설명한다. 도 16은 제4 실시예에 따른 LCD 제어 구동기를 나타낸 회로도이다. 도 17의 (a) 내지 도 17의 (f)는 LCD 제어 구동기의 동작을 나타낸 타이밍 차트이다. 제1 실시예는 단일 디스플레이 RAM의 메모리 소자들이 복수의 셀들로 그룹화되어 있고 각 뱅크가 1 컬럼의 셀들을 포함하는 예를 나타낸 것이다.
도 16에 도시한 바와 같이, 제4 실시예에 따른 LCD 제어 구동기(43)는 2개의 RAM들(45a, 45b)을 포함한다. RAM들(45a, 45b)은 디스플레이 RAM 유닛을 구성한다. 또한, LCD 제어 구동기(43)는 RAM들(45a, 45b)을 제어하기 위한 제어 회로(46) 및 RAM들(45a, 45b)로부터 출력되는 1 라인에 대한 디스플레이 데이터를 래치하는 래치부(49)를 포함한다. 래치부(49)에 복수의 래치(10)가 제공된다. 복수의 래치(10)는 RAM들(45a, 45b)에 대응하여 2개의 세트들(50a, 50b)로 그룹화되어 있으며, 배선(51)이 각 세트에 공통으로 제공된다. 그 결과, 세트(50a)에 대한 래치들(10)은 RAM(45a)으로부터 판독된 디스플레이 데이터를 저장하고, 세트(50b)에 대한 래치들(10)은 RAM(45b)으로부터 판독된 디스플레이 데이터를 저장한다. 게다가, LCD 제어 구동기(43)는 LCD 패널의 픽셀들의 어레이에 따라 디스플레이 데이터를 재배열하는 신호 재배열 회로(47); 및 신호 재배열 회로(47)로부터의 출력 신호에 따라 아날로그 전압 신호를 출력하고 LCD 패널(도시되지 않음)을 구동하는 구동 회로(48)를 포함한다.
또한, RAM들(45a, 45b)에서, 각각의 셀들의 X 어드레스는 연속한 X 어드레스들이 동일한 RAM의 동일한 로우에 배열되지 않도록 할당된다. 예를 들면, 짝수 X 어드레스는 Y 어드레스가 짝수일 때 RAM(45a) 내의 로우의 셀들에 할당되고, 홀수 X 어드레스는 Y 어드레스가 짝수일 때 RAM(45b) 내의 로우의 셀들에 할당된다. 반면, 홀수 X 어드레스는 Y 어드레스가 홀수일 때 RAM(45a) 내의 로우의 셀들에 할당되고, 짝수 X 어드레스는 Y 어드레스가 홀수일 때 RAM(45b) 내의 로우의 셀들에 할당된다. 일례로서, Y=0으로 나타내어진 로우의 셀들에서, X=0, 2, 4, 6, ...인 셀들은 RAM(45a)에 배열되고, X=1, 3, 5,...인 셀들은 RAM(45b)에 배열된다. 본 실시예에서 상술한 구성 이외의 구성은 제1 실시예의 구성과 유사하다.
제4 실시예의 동작에 대해 이하에서 설명한다. 도 17의 (a) 내지 도 17의 (f)에 도시한 바와 같이, CPU 기입 요청이 일정 주기로 발생된다. LCD 판독 요청이 시각 T41에서 발생되는 것으로 생각해보자. 그 결과, RAM(45a)에 대한 LCD 판독 동작과 RAM(45b)에 대한 LCD 판독 동작은 동시에 발생된다. 그 다음에, CPU 기입 동작 요청이 시각 T42에서 발생된다. 따라서, RAM(45a)의 셀(X=0, Y=0)에 대한 CPU 기입 동작이 시작되고, RAM(45b)에 대한 LCD 판독 동작이 중단된다. 이 때, RAM(45b)에 대한 LCD 판독 동작은 계속된다. 그 다음에, 시각 T43에서, 셀(X=0, Y=0)에 대한 CPU 기입 동작이 종료되고, RAM(45a)에 대한 LCD 판독 동작이 시작된다. 그 다음에, 시각 T44에서, RAM(45b)의 셀(X=1, Y=0)에 대한 CPU 기입 동작이 시작된다. 이 때, 셀(X=1, Y=0)에 대한 LCD 판독 동작은 이미 종료되어 있기 때문에, CPU 기입 동작은 경합하지 않는다. 그 다음에, 시각 T45에서, 셀(X=1, Y=0)에 대한 CPU 기입 동작이 종료되고, 시각 T46에서, RAM(45a)으로부터의 LCD 판독 동작이 종료된다.
이런 방식으로, 셀(X=0, Y=0)에 대해 CPU 기입 동작이 수행될 때, RAM(45a)은 CPU 기입 동작 상태로 설정된다. 이 때, CPU 기입 동작이 RAM(45b)에 대해 수행되지 않기 때문에, LCD 판독 동작이 RAM(45b)에 대해 수행될 수 있다. 그 다음에, 셀(X=1, Y=0)에 대해 CPU 기입 동작이 수행될 때, RAM(45b)은 CPU 기입 동작 상태로 설정된다. 이 때, RAM(45a)에 대해 LCD 판독 동작이 수행될 수 있다. 그 다음에, 셀(X=2, Y=0)에 대해 CPU 기입 동작이 수행될 때, RAM(45a)은 다시 CPU 기입 동작 상태로 설정된다. 이 때, RAM(45b)은 LCD 판독 동작 상태로 설정된다. 이와 같이 하여, 셀들의 X 어드레스들을 할당하는 방법을 고안함으로써, RAM들(45a, 45b)에 대해 CPU 기입 동작을 교대로 수행할 수 있고, CPU 기입 동작이 수행되지 않는 RAM에 대해 LCD 판독 동작을 수행할 수 있다. 그 결과, CPU 기입 동작 및 LCD 판독 동작이 병행하여 수행될 수 있으며, 그에 따라 CPU의 동작 속도를 향상시킬 수 있다. 제4 실시예에서의 상술한 동작 및 효과 이외의 동작 및 효과는 제1 실시예의 동작 및 효과와 유사하다.
제4 실시예는 2개의 RAM들이 2개의 뱅크들로서 설치되어 있는 예를 나타낸 것임에 유의한다. 그러나, 본 발명은 여기에 한정되지 않는다. LCD 판독 동작에 필요한 액세스 시간이 CPU 기입 동작에 필요한 액세스 시간의 n배일 때, n보다 큰 최소 정수가 N이라고 가정하면, RAM 또는 뱅크의 개수는 (N+1) 이상으로 설정된다. 또한, CPU 기입 동작이 하나의 RAM에 대해 수행되지 않는 기간이 연속하여 N회 설 정되도록 어드레스가 각각의 셀들에 할당될 것이 요망된다. 예를 들어, LCD 판독 동작에 필요한 액세스 시간이 CPU 기입 동작에 필요한 액세스 시간의 3배일 때, 4개 이상의 RAM을 설치할 것이 요망된다. 또한, 제4 실시예에서, LCD 판독 동작이 수행되지 않는 기간에 CPU 기입 동작이 RAM들(45a, 45b)에 대해 병행하여 수행될 수 있다. 따라서, 단일 RAM의 사이클 시간이 통상 시간의 1/2로 설정될 수 있다.
또한, 상술한 각각의 실시예들에서, CPU 기입 동작이 주로 CPU 동작으로서 기술되어 있다. 그러나, CPU 판독 동작은 CPU 기입 동작과 유사하게 수행된다. 게다가, 상술한 개별적인 실시예들에서, LCD 판독 동작에 필요한 액세스 시간이 CPU 기입 동작에 필요한 액세스 시간의 3배와 동일한 것으로 가정되어 있다. 그러나, 이것은 디스플레이 RAM의 설계에 따라 다르다. 예를 들어, 1.5 내지 2.0배의 설정도 허용된다.
전술한 바와 같이, 본 발명에 따르면, 디스플레이 메모리의 메모리 소자들은 복수의 메모리로 그룹화되어 있고, 디스플레이 데이터가 한 뱅크에 기입되는 동안, 디스플레이 데이터는 다른 뱅크로부터 판독될 수 있다. 따라서, 디스플레이 데이터에 대한 기입 프로세스가 판독 프로세스에 의해 방해받지 않으면서 기입 프로세스의 속도가 향상될 수 있다.

Claims (31)

  1. 로우(row)와 컬럼(column)의 매트릭스 형상으로 배열된 셀들을 포함하는 메모리 - 상기 셀들은 뱅크들로 그룹화되어 있고, 상기 뱅크들 각각은 상기 셀들의 적어도 하나의 컬럼들을 포함함 -; 및
    판독 동작을 로우 단위로 지시하고 기입 동작을 셀 단위로 지시하며, 상기 뱅크들 중 특정 뱅크의 상기 셀들 중 특정 셀에 대해 상기 기입 동작이 수행될 때 상기 판독 동작을 상기 뱅크의 단위로 금지시키는 제어 회로
    를 포함하는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 셀들 각각은 로우 방향으로 소정 개수의 메모리 소자들을 포함하는 메모리 디바이스.
  3. 제2항에 있어서,
    상기 메모리로부터 판독된 상기 셀들의 1개 로우에 대한 데이터를 래치하는 래치부를 더 포함하고,
    상기 래치부는, 메모리 소자들의 컬럼들에 각각 제공되는 복수의 래치를 포함하는 메모리 디바이스.
  4. 제3항에 있어서,
    상기 복수의 래치는 상기 제어 회로에 의해 뱅크 단위로 제어되는 메모리 디바이스.
  5. 제1항에 있어서,
    상기 메모리는,
    셀들의 상기 로우들 각각에 대해 제공되는 2개의 워드선들 - 상기 2개의 워드선들 중 하나는 상기 기입 동작용이고, 다른 하나는 상기 판독 동작용임 -;
    상기 뱅크들 각각에 있는 상기 로우들 각각의 상기 셀들에 제공되는 서브워드선; 및
    상기 뱅크들 각각에 있는 상기 로우들 각각에 대해 제공되어, 상기 제어 회로로부터의 스위치 제어 신호에 응답하여 상기 2개의 워드선들 중 하나를 선택하고 이 선택된 워드선을 상기 서브워드선과 연결시키는 제1 스위치
    를 더 포함하는 메모리 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 뱅크들 각각은 로우 방향의 상기 셀들의 오직 하나의 컬럼만을 포함하고, 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정하며, 상기 X 어드레스는 상기 로우 방향으로 하나씩 증가되는 메모리 디바이스.
  7. 제6항에 있어서,
    상기 기입 동작은 상기 Y 어드레스에 기초하여 지정된 상기 로우의 상기 셀들에 대해 순차적으로 수행되고, 상기 판독 동작은 상기 셀들의 상기 로우에 대해 수행되는 메모리 디바이스.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 뱅크들 각각은 로우 방향의 상기 셀들의 오직 하나의 컬럼만을 포함하고, 상기 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정하며,
    각각의 뱅크 내의 소정 개수의 상기 로우들의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 세트로서 할당되고,
    상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당되는 메모리 디바이스.
  9. 제8항에 있어서,
    상기 기입 동작은 동일한 X 어드레스를 할당받은 상기 셀들에 대해 뱅크 단위로 순차적으로 수행되고, 상기 판독 동작은 상기 셀들의 상기 로우들 각각에 대 해 수행되는 메모리 디바이스.
  10. 제8항에 있어서,
    상기 판독 동작에서의 각 셀의 액세스 시간은 상기 기입 동작에서의 상기 셀의 액세스 시간보다 n배 더 길고,
    상기 세트 내의 상기 셀들의 개수는, n보다 큰 최소 정수가 N일 때, N+1 보다 큰 메모리 디바이스.
  11. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 뱅크들 각각은 로우 방향의 상기 셀들의 복수개의 상기 컬럼들을 포함하고, 상기 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정하며,
    각각의 뱅크에 있는 소정 개수의 상기 로우들의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 세트로서 할당되고,
    상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당되는 메모리 디바이스.
  12. 제11항에 있어서,
    상기 기입 동작은 동일한 X 어드레스를 할당받은 상기 셀들에 대해 뱅크 단 위로 순차적으로 수행되고, 상기 판독 동작은 상기 셀들의 상기 로우들 각각에 대해 수행되는 메모리 디바이스.
  13. 제11항에 있어서,
    상기 판독 동작에서의 각 셀의 액세스 시간은 상기 기입 동작에서의 상기 셀의 액세스 시간보다 n배 더 길고,
    상기 세트 내의 상기 셀들의 개수는, n보다 큰 최소 정수가 N일 때, N+1 보다 큰 메모리 디바이스.
  14. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 메모리는 상기 뱅크들 중 2개를 포함하고, 상기 뱅크들 각각은 로우 방향의 상기 셀들의 복수개의 상기 컬럼을 포함하고, 상기 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정하며,
    각각의 뱅크 내의 상기 로우들의 상기 셀들에는 서로 다른 X 어드레스들이 할당되고,
    상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당되는 메모리 디바이스.
  15. 제14항에 있어서,
    상기 기입 동작은 상기 2개의 뱅크들에 대해 교대로 수행되며, 상기 판독 동작은 상기 기입 동작이 수행되지 않는 상기 2개의 뱅크들 중 하나에 대해 수행되는 메모리 디바이스.
  16. 로우와 컬럼의 매트릭스 형상으로 배열된 셀들을 포함하는 메모리 - 상기 셀들은 뱅크들로 그룹화되어 있고, 상기 뱅크들 각각은 상기 셀들의 적어도 하나의 컬럼들을 포함함 -; 및
    판독 동작을 로우 단위로 지시하고 기입 동작을 셀 단위로 지시하며, 상기 뱅크들 중 특정 뱅크의 상기 셀들 중 특정 셀에 대해 상기 기입 동작이 수행될 때 상기 판독 동작을 상기 뱅크의 단위로 금지시키는 제어 회로
    를 포함하는 디스플레이 제어 구동기.
  17. 제16항에 있어서,
    상기 메모리로부터 판독된 상기 셀들의 1개 로우에 대한 데이터를 래치하는 래치부를 더 포함하고,
    상기 래치부는, 메모리 소자들의 컬럼들에 각각 제공되는 복수의 래치를 포함하는 디스플레이 제어 구동기.
  18. 디스플레이 장치에 있어서,
    복수의 픽셀을 갖는 디스플레이 패널; 및
    디스플레이 제어 구동기 - 상기 디스플레이 제어 구동기는,
    로우와 컬럼의 매트릭스 형상으로 배열된 셀들을 포함하는 메모리 - 상기 셀들 각각은 상기 복수의 픽셀 중 하나에 대한 디스플레이 데이터를 저장하고, 상기 셀들은 뱅크들로 그룹화되어 있고, 상기 뱅크들 각각은 상기 셀들의 적어도 하나의 컬럼들을 포함함 -, 및
    판독 동작을 로우 단위로 지시하고 기입 동작을 셀 단위로 지시하며, 상기 뱅크들 중 특정 뱅크의 상기 셀들 중 특정 셀에 대해 상기 기입 동작이 수행될 때 상기 판독 동작을 상기 뱅크의 단위로 금지시키는 제어 회로를 포함함 -
    를 포함하며,
    상기 판독 동작에 의해 메모리로부터 판독된 상기 디스플레이 데이터가 상기 디스플레이 패널의 1 수평 라인 상에 표시되는 디스플레이 장치.
  19. 제18항에 있어서,
    상기 셀들 각각은 로우 방향의 소정 개수의 메모리 소자들을 포함하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 디스플레이 제어 구동기는, 상기 메모리로부터 판독된 상기 셀들의 1개 로우에 대한 데이터를 래치하는 래치부를 더 포함하고,
    상기 래치부는, 메모리 소자들의 컬럼들에 각각 제공되는 복수의 래치를 포 함하는 디스플레이 장치.
  21. 제20항에 있어서,
    상기 복수의 래치는 상기 제어 회로에 의해 뱅크 단위로 제어되는 디스플레이 장치.
  22. 제18항 내지 제21항 중 어느 한 항에 있어서,
    상기 메모리는,
    셀들의 상기 로우들 각각에 대해 제공되는 2개의 워드선들 - 상기 2개의 워드선들 중 하나는 상기 기입 동작용이고 다른 하나는 상기 판독 동작용임 -;
    상기 뱅크들 각각에 있는 상기 로우들 각각의 상기 셀들에 제공되는 서브워드선; 및
    상기 뱅크들 각각에 있는 상기 로우들 각각에 대해 제공되어, 상기 제어 회로로부터의 스위치 제어 신호에 응답하여 상기 2개의 워드선들 중 하나를 선택하고 이 선택된 워드선을 상기 서브워드선과 연결시키는 제1 스위치
    를 더 포함하는 디스플레이 장치.
  23. 메모리의 로우 단위로 판독 동작을 수행하는 단계 - 상기 메모리는 상기 로우와 컬럼의 매트릭스 형상으로 배열된 셀들을 포함하며, 상기 셀들은 뱅크들로 그룹화되어 있고, 상기 뱅크들 각각은 상기 셀들의 적어도 하나의 컬럼을 포함함 -;
    상기 메모리의 상기 셀들의 단위로 기입 동작을 수행하는 단계; 및
    상기 뱅크들 중 특정 뱅크의 상기 셀들 중 특정 셀에 대해 상기 기입 동작이 수행될 때 상기 판독 동작을 상기 뱅크의 단위로 금지시키는 단계
    를 포함하는 디스플레이 제어 방법.
  24. 제23항에 있어서,
    상기 뱅크들 각각은 로우 방향의 상기 셀들의 오직 하나의 컬럼만을 포함하고,
    어드레스는 X 어드레스와 Y 어드레스를 포함하며,
    상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고,
    상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정하며,
    상기 X 어드레스는 상기 로우 방향으로 하나씩 증가되는 디스플레이 제어 방법.
  25. 제24항에 있어서,
    상기 기입 동작은 상기 Y 어드레스에 기초하여 지정된 상기 로우의 상기 셀들에 대해 순차적으로 수행되고, 상기 판독 동작은 상기 로우의 상기 셀들에 대해 수행되는 디스플레이 제어 방법.
  26. 제23항에 있어서,
    상기 뱅크들 각각은 로우 방향의 상기 셀들의 오직 하나의 컬럼만을 포함하고,
    상기 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정하며,
    각각의 뱅크 내의 소정 개수의 상기 로우들의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 세트로서 할당되고,
    상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당되는 디스플레이 제어 방법.
  27. 제26항에 있어서,
    상기 기입 동작은 동일한 X 어드레스를 할당받은 상기 셀들에 대해 뱅크 단위로 순차적으로 수행되고, 상기 판독 동작은 상기 셀들의 상기 로우들 각각에 대해 수행되는 디스플레이 제어 방법.
  28. 제23항에 있어서,
    상기 뱅크들 각각은 로우 방향의 상기 셀들의 복수개의 상기 컬럼들을 포함하고,
    상기 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정하며,
    각각의 뱅크에 있는 소정 개수의 상기 로우들의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 세트로서 할당되고,
    상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할당되는 디스플레이 제어 방법.
  29. 제28항에 있어서,
    상기 기입 동작은 동일한 X 어드레스를 할당받은 상기 셀들에 대해 뱅크 단위로 순차적으로 수행되고, 상기 판독 동작은 상기 셀들의 상기 로우들 각각에 대해 수행되는 디스플레이 제어 방법.
  30. 제23항에 있어서,
    상기 메모리는 상기 뱅크들 중 2개를 포함하고, 상기 뱅크들 각각은 로우 방향의 상기 셀들의 복수개의 상기 컬럼을 포함하고,
    상기 어드레스는 X 어드레스와 Y 어드레스를 포함하며, 상기 Y 어드레스는 상기 셀들의 상기 로우들 각각을 지정하고, 상기 X 어드레스는 상기 셀들의 상기 컬럼들 각각을 지정하며,
    각각의 뱅크 내의 상기 로우들의 상기 셀들에는 서로 다른 X 어드레스들이 할당되고,
    상기 로우들 각각의 상기 셀들에는 순차적으로 서로 다른 X 어드레스들이 할 당되는 디스플레이 제어 방법.
  31. 제30항에 있어서,
    상기 기입 동작은 상기 2개의 뱅크들에 대해 교대로 수행되며, 상기 판독 동작은 상기 기입 동작이 수행되지 않는 상기 2개의 뱅크들 중 하나에 대해 수행되는 디스플레이 제어 방법.
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