JPH05165445A - 表示制御回路 - Google Patents
表示制御回路Info
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- JPH05165445A JPH05165445A JP3332200A JP33220091A JPH05165445A JP H05165445 A JPH05165445 A JP H05165445A JP 3332200 A JP3332200 A JP 3332200A JP 33220091 A JP33220091 A JP 33220091A JP H05165445 A JPH05165445 A JP H05165445A
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- Japan
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- display
- memory
- data
- control circuit
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】ＣＲＴディスプレイとは非同期に連続して送ら
れてくる書き込みデータを、デュアルポートＲＡＭを使
用した表示メモリに対して簡単な制御によるデータ欠落
の無い書き込み方式の提供である。 【構成】デュアルポートＲＡＭを使用した２バンクの表
示メモリ１０８、１０９を構成する。ＣＲＴディスプレ
イとは非同期に連続して送られて来るデータを表示メモ
リ制御回路１０６が各バンクに対して交互に書き込む。
また、表示メモリ制御回路１０６で、必要に応じて、書
き込みが行われていないバンクにおいて、ＳＡＭポート
へのデータ転送信号、メモリリフレッシュを行う。ＣＲ
Ｔディスプレイ１０１に表示メモリ１０８、１０９のＳ
ＡＭポートから読みだされたデータを表示する。
れてくる書き込みデータを、デュアルポートＲＡＭを使
用した表示メモリに対して簡単な制御によるデータ欠落
の無い書き込み方式の提供である。 【構成】デュアルポートＲＡＭを使用した２バンクの表
示メモリ１０８、１０９を構成する。ＣＲＴディスプレ
イとは非同期に連続して送られて来るデータを表示メモ
リ制御回路１０６が各バンクに対して交互に書き込む。
また、表示メモリ制御回路１０６で、必要に応じて、書
き込みが行われていないバンクにおいて、ＳＡＭポート
へのデータ転送信号、メモリリフレッシュを行う。ＣＲ
Ｔディスプレイ１０１に表示メモリ１０８、１０９のＳ
ＡＭポートから読みだされたデータを表示する。
Description
【０００１】
【産業上の利用分野】本発明はＣＲＴディスプレイ等を
表示手段として使用する表示制御回路にかかり、特にＣ
ＲＴディスプレイとは、非同期に連続して送られてく
る、データに対する表示制御回路に関する。
表示手段として使用する表示制御回路にかかり、特にＣ
ＲＴディスプレイとは、非同期に連続して送られてく
る、データに対する表示制御回路に関する。
【０００２】
【従来の技術】近年、コンピュータ技術の進展、メモリ
の低価格化に伴い、パソコン等のＣＲＴディスプレイの
高精細化が、強く望まれている。しかしながら、高精細
化による１画面あたりの画素数の増加に伴い、データの
変換あるいはデュアルポートＲＡＭのＲＡＭポートへの
データの書き込み等のデータの加工処理とデュアルポー
トＲＡＭのＳＡＭポートへのデータ転送等の単なるデー
タの表示処理の２つの処理を１つの制御部で行う場合、
負担が大きくなりすぎてしまうという問題点がある。ま
た、高精細ディスプレイの場合、表示処理が単位時間内
に頻繁に発生するため、データの加工処理が待たされて
しまうという問題点がある。
の低価格化に伴い、パソコン等のＣＲＴディスプレイの
高精細化が、強く望まれている。しかしながら、高精細
化による１画面あたりの画素数の増加に伴い、データの
変換あるいはデュアルポートＲＡＭのＲＡＭポートへの
データの書き込み等のデータの加工処理とデュアルポー
トＲＡＭのＳＡＭポートへのデータ転送等の単なるデー
タの表示処理の２つの処理を１つの制御部で行う場合、
負担が大きくなりすぎてしまうという問題点がある。ま
た、高精細ディスプレイの場合、表示処理が単位時間内
に頻繁に発生するため、データの加工処理が待たされて
しまうという問題点がある。
【０００３】このため従来は、特開昭６３−２４０６２
０号公報記載のように、フレームメモリとＣＲＴディス
プレイの間に１画面分のバッファ用表示メモリを設け
て、表示処理をバッファ用表示メモリで行い、データの
加工処理をフレームメモリで行うといったように、処理
を分割することにより、処理の高速化を実現している。
この技術は、データ形式や、１画面当りの画素数が異な
る画面を１つのＣＲＴディスプレイ上に表示するときに
は、データを変換して書き込む処理が多数発生するた
め、非常に有効である。
０号公報記載のように、フレームメモリとＣＲＴディス
プレイの間に１画面分のバッファ用表示メモリを設け
て、表示処理をバッファ用表示メモリで行い、データの
加工処理をフレームメモリで行うといったように、処理
を分割することにより、処理の高速化を実現している。
この技術は、データ形式や、１画面当りの画素数が異な
る画面を１つのＣＲＴディスプレイ上に表示するときに
は、データを変換して書き込む処理が多数発生するた
め、非常に有効である。
【０００４】
【発明が解決しようとする課題】上記特開昭６３−２４
０６２０号公報記載の従来技術においては、バッファ用
表示メモリに対してデータがＣＲＴディスプレイとは非
同期に連続して送られて来る場合について、考慮されて
いない。
０６２０号公報記載の従来技術においては、バッファ用
表示メモリに対してデータがＣＲＴディスプレイとは非
同期に連続して送られて来る場合について、考慮されて
いない。
【０００５】具体的に述べれば、表示メモリに通常使用
される、デュアルポートＲＡＭは、ＳＡＭポートへのデ
ータ転送、メモリリフレシュ中は、ＲＡＭポートへのデ
ータの書き込みは、不可能である。したがって、上記特
開昭６３−２４０６２０号公報記載の従来技術において
は、この間に送られてきたデータをバッファ用表示メモ
リに書き込めないという問題がある。通常、表示メモリ
はＣＲＴディスプレイの非表示期間中にＳＡＭポートへ
のデータ転送、メモリリフレシュをおこなう。したがっ
て、ＣＲＴディスプレイの非表示中にデ−タが送られて
来る場合、データが、欠落してしまうという問題点があ
る。この問題点を解決するためには、フレームメモリか
らバッファ用表示メモリへのデータの転送とＣＲＴディ
スプレイとを同期をとってやらなければならず、制御が
複雑になってしまう。
される、デュアルポートＲＡＭは、ＳＡＭポートへのデ
ータ転送、メモリリフレシュ中は、ＲＡＭポートへのデ
ータの書き込みは、不可能である。したがって、上記特
開昭６３−２４０６２０号公報記載の従来技術において
は、この間に送られてきたデータをバッファ用表示メモ
リに書き込めないという問題がある。通常、表示メモリ
はＣＲＴディスプレイの非表示期間中にＳＡＭポートへ
のデータ転送、メモリリフレシュをおこなう。したがっ
て、ＣＲＴディスプレイの非表示中にデ−タが送られて
来る場合、データが、欠落してしまうという問題点があ
る。この問題点を解決するためには、フレームメモリか
らバッファ用表示メモリへのデータの転送とＣＲＴディ
スプレイとを同期をとってやらなければならず、制御が
複雑になってしまう。
【０００６】本発明の目的は、表示手段とは非同期に表
示メモリに送られて来るデータに対して、簡単な制御に
よる欠落の無い書き込み方式の提供である。
示メモリに送られて来るデータに対して、簡単な制御に
よる欠落の無い書き込み方式の提供である。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、表示データを記憶する記憶手段
と、上記記憶手段への表示データの入出力を制御する表
示メモリ制御回路とを有し、上記記憶手段に蓄えられた
表示データを表示手段に出力し、上記表示手段への出力
のタイミングとは非同期に上記記憶手段に送られて来る
上記表示デ−タを処理する表示制御回路において、上記
記憶手段は、複数のバンクを有し、上記表示メモリ制御
回路は、上記表示データを上記記憶手段の各バンクのい
ずれかに書き込みを行ない、各バンクに対して、書き込
みと同時には行なえない処理は、書き込みが行われてい
ないバンクに対して行うこととしたものである。
に、本発明においては、表示データを記憶する記憶手段
と、上記記憶手段への表示データの入出力を制御する表
示メモリ制御回路とを有し、上記記憶手段に蓄えられた
表示データを表示手段に出力し、上記表示手段への出力
のタイミングとは非同期に上記記憶手段に送られて来る
上記表示デ−タを処理する表示制御回路において、上記
記憶手段は、複数のバンクを有し、上記表示メモリ制御
回路は、上記表示データを上記記憶手段の各バンクのい
ずれかに書き込みを行ない、各バンクに対して、書き込
みと同時には行なえない処理は、書き込みが行われてい
ないバンクに対して行うこととしたものである。
【０００８】
【作用】表示制御回路において、表示データを記憶手段
へ記憶する。表示メモリ制御回路が上記記憶手段への表
示データの入出力を制御する。上記記憶手段に蓄えられ
た表示データを表示手段に出力する。上記表示手段への
出力のタイミングとは非同期に上記記憶手段に送られて
来る上記表示デ−タを処理する。表示メモリ制御回路
は、上記表示データを上記記憶手段の複数のバンクのい
ずれかに書き込みを行ない、各バンクに対して、書き込
みと同時には行なえない処理は、書き込みが行われてい
ないバンクに対して行う。
へ記憶する。表示メモリ制御回路が上記記憶手段への表
示データの入出力を制御する。上記記憶手段に蓄えられ
た表示データを表示手段に出力する。上記表示手段への
出力のタイミングとは非同期に上記記憶手段に送られて
来る上記表示デ−タを処理する。表示メモリ制御回路
は、上記表示データを上記記憶手段の複数のバンクのい
ずれかに書き込みを行ない、各バンクに対して、書き込
みと同時には行なえない処理は、書き込みが行われてい
ないバンクに対して行う。
【０００９】
【実施例】以下、本発明の実施例を図面により説明を行
う。図１に、本発明に係る表示制御回路および、その周
囲の構成を示す。図中１００は本発明における表示制御
回路である。１０１は表示を行うＣＲＴ（表示手段）で
あり、１０２はパラレルなデータをシリアルなデータに
変換するＰ／Ｓ回路である。１０３はＣＲＴへの表示の
制御を行うＣＲＴ制御回路である。１０４は全体の制御
を統括するＣＰＵである。１０５はバスである。１０６
は、表示メモリのリード、ライト、ＳＡＭポートへのデ
ータ転送、リフレッシュを制御する表示メモリ制御回路
である。１０７は上記表示メモリ制御回路からのリー
ド、ライト、データ転送、リフレッシュ信号をデコード
してＲＡＳ、ＣＡＳ、ＤＴＯＥ、ＷＥ、アドレス信号等
に変換して実際のメモリの制御を行う、デコード回路で
ある。１０８はデュアルポートＲＡＭで構成されたメモ
リバンクａである。１０９はデュアルポートＲＡＭで構
成されたメモリバンクｂである。
う。図１に、本発明に係る表示制御回路および、その周
囲の構成を示す。図中１００は本発明における表示制御
回路である。１０１は表示を行うＣＲＴ（表示手段）で
あり、１０２はパラレルなデータをシリアルなデータに
変換するＰ／Ｓ回路である。１０３はＣＲＴへの表示の
制御を行うＣＲＴ制御回路である。１０４は全体の制御
を統括するＣＰＵである。１０５はバスである。１０６
は、表示メモリのリード、ライト、ＳＡＭポートへのデ
ータ転送、リフレッシュを制御する表示メモリ制御回路
である。１０７は上記表示メモリ制御回路からのリー
ド、ライト、データ転送、リフレッシュ信号をデコード
してＲＡＳ、ＣＡＳ、ＤＴＯＥ、ＷＥ、アドレス信号等
に変換して実際のメモリの制御を行う、デコード回路で
ある。１０８はデュアルポートＲＡＭで構成されたメモ
リバンクａである。１０９はデュアルポートＲＡＭで構
成されたメモリバンクｂである。
【００１０】次に、本表示制御回路１００の動作を説明
する。図２に、本表示制御回路による２バンクで構成さ
れた表示メモリに対する制御方式を示す。具体的には、
各バンクに対するリード信号、ライト信号、ＳＡＭポー
トへのデータ転送信号、リフレッシュ信号の発生のタイ
ミングチャートである。
する。図２に、本表示制御回路による２バンクで構成さ
れた表示メモリに対する制御方式を示す。具体的には、
各バンクに対するリード信号、ライト信号、ＳＡＭポー
トへのデータ転送信号、リフレッシュ信号の発生のタイ
ミングチャートである。
【００１１】ＤＡＴＡはＣＲＴ１０１とは非同期に連続
して送られて来る書き込みデータ信号である。ＤＴＥＮ
はＤＡＴＡ線上にＨの時データが送られてきていること
を示す信号である。ＤＴＣＬＫはデータを転送するクロ
ック信号である。ＷＴａはＨの時メモリバンクａ１０８
にデータを書き込むライト信号である。ＤＴａはＨの時
メモリバンクａ１０８のデュアルポートＲＡＭのＳＡＭ
ポートへのデータ転送を行う信号である。ＲＥＦａはＨ
の時メモリバンクａ１０８のデュアルポートＲＡＭのリ
フレッシュを行う信号である。
して送られて来る書き込みデータ信号である。ＤＴＥＮ
はＤＡＴＡ線上にＨの時データが送られてきていること
を示す信号である。ＤＴＣＬＫはデータを転送するクロ
ック信号である。ＷＴａはＨの時メモリバンクａ１０８
にデータを書き込むライト信号である。ＤＴａはＨの時
メモリバンクａ１０８のデュアルポートＲＡＭのＳＡＭ
ポートへのデータ転送を行う信号である。ＲＥＦａはＨ
の時メモリバンクａ１０８のデュアルポートＲＡＭのリ
フレッシュを行う信号である。
【００１２】ＷＴｂはＨの時メモリバンクｂ１０９にデ
ータを書き込むライト信号である。ＤＴｂはＨの時メモ
リバンクｂ１０９のデュアルポートＲＡＭのＳＡＭポー
トへのデータ転送を行う信号である。ＲＥＦｂはＨの時
メモリバンクｂ１０９のデュアルポートＲＡＭのリフレ
ッシュを行う信号である。ＤＳＰはＨの時ＣＲＴ１０１
の表示期間であることを示す信号である。本実施例にお
いてはデュアルポートＲＡＭのＳＡＭポートへのデータ
転送および、デュアルポートＲＡＭのリフレッシュは、
ＣＲＴ１０１の非表示期間に行うことにする。
ータを書き込むライト信号である。ＤＴｂはＨの時メモ
リバンクｂ１０９のデュアルポートＲＡＭのＳＡＭポー
トへのデータ転送を行う信号である。ＲＥＦｂはＨの時
メモリバンクｂ１０９のデュアルポートＲＡＭのリフレ
ッシュを行う信号である。ＤＳＰはＨの時ＣＲＴ１０１
の表示期間であることを示す信号である。本実施例にお
いてはデュアルポートＲＡＭのＳＡＭポートへのデータ
転送および、デュアルポートＲＡＭのリフレッシュは、
ＣＲＴ１０１の非表示期間に行うことにする。
【００１３】まず、ＤＡＴＡ線上にＤＴＣＬＫにしたが
って書き込みデータＤ１，Ｄ２，Ｄ３，Ｄ４が連続して
送られて来る。この時ＤＴＥＮはＨである。表示メモリ
制御回路１０６はＤＴＣＬＫ、ＤＴＥＮにしたがってデ
コード回路１０７に対して、図２に示されるように交互
にＷＴａ、ＷＴｂを発行し、同時にＲＡＭポート書き込
み用にアドレス信号ＡＤＲも発行する。デコード回路１
０７はＷＴａに対応して、メモリバンクａ１０８を構成
するデュアルポートＲＡＭに対してＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＲＡＳアドレス、ＣＡＳアドレス信号を発行して書
き込みデータを書き込む。また同様に、デコード回路１
０７はＷＴｂに対応して、メモリバンクｂ１０９を構成
するデュアルポートＲＡＭに対してＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＲＡＳアドレス、ＣＡＳアドレス信号を発行して書
き込みデータを書き込む。この結果メモリバンクａ１０
８には書き込みデータＤ１，Ｄ３が書き込まれ、メモリ
バンクｂ１０９には書き込みデータＤ２，Ｄ４が書き込
まれる。
って書き込みデータＤ１，Ｄ２，Ｄ３，Ｄ４が連続して
送られて来る。この時ＤＴＥＮはＨである。表示メモリ
制御回路１０６はＤＴＣＬＫ、ＤＴＥＮにしたがってデ
コード回路１０７に対して、図２に示されるように交互
にＷＴａ、ＷＴｂを発行し、同時にＲＡＭポート書き込
み用にアドレス信号ＡＤＲも発行する。デコード回路１
０７はＷＴａに対応して、メモリバンクａ１０８を構成
するデュアルポートＲＡＭに対してＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＲＡＳアドレス、ＣＡＳアドレス信号を発行して書
き込みデータを書き込む。また同様に、デコード回路１
０７はＷＴｂに対応して、メモリバンクｂ１０９を構成
するデュアルポートＲＡＭに対してＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＲＡＳアドレス、ＣＡＳアドレス信号を発行して書
き込みデータを書き込む。この結果メモリバンクａ１０
８には書き込みデータＤ１，Ｄ３が書き込まれ、メモリ
バンクｂ１０９には書き込みデータＤ２，Ｄ４が書き込
まれる。
【００１４】また、表示メモリ制御回路１０６は、ＣＲ
Ｔ制御回路１０３から発行されるドットクロック信号Ｄ
ＯＴＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号Ｖ
ＳＹＮＣ、表示期間信号ＤＳＰ等から、デコード回路１
０７に対して、図２に示されるように非表示期間中であ
ることを判断してＷＴａが発行されていない時に、ＤＴ
ａ、ＲＥＦａを発行し、かつＳＡＭポートデータ転送用
にアドレス信号ＡＤＲも発行する。また同様に、非表示
期間中でＷＴｂが発行されていない時に、ＤＴｂ、ＲＥ
Ｆｂを発行し、かつＳＡＭポートデータ転送用にアドレ
ス信号ＡＤＲを発行する。
Ｔ制御回路１０３から発行されるドットクロック信号Ｄ
ＯＴＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号Ｖ
ＳＹＮＣ、表示期間信号ＤＳＰ等から、デコード回路１
０７に対して、図２に示されるように非表示期間中であ
ることを判断してＷＴａが発行されていない時に、ＤＴ
ａ、ＲＥＦａを発行し、かつＳＡＭポートデータ転送用
にアドレス信号ＡＤＲも発行する。また同様に、非表示
期間中でＷＴｂが発行されていない時に、ＤＴｂ、ＲＥ
Ｆｂを発行し、かつＳＡＭポートデータ転送用にアドレ
ス信号ＡＤＲを発行する。
【００１５】デコード回路１０７はＤＴａ、ＲＥＦａに
対応して、メモリバンクａ１０８を構成するデュアルポ
ートＲＡＭに対してＲＡＳ、ＣＡＳ、ＷＥ、ＤＴＯＥ、
アドレス信号を発行しＳＡＭポートにデータ転送、メモ
リリフレッシュを行なう。また同様にデコード回路１０
７はＤＴｂ、ＲＥＦｂに対応して、メモリバンクｂ１０
９を構成するデュアルポートＲＡＭに対してＲＡＳ、Ｃ
ＡＳ、ＷＥ、ＤＴＯＥ、アドレス信号を発行しＳＡＭポ
ートにデータ転送、メモリリフレッシュを行なう。 メ
モリバンクａ１０８、メモリバンクｂ１０９に書き込ま
れたデータはＳＡＭポートより、ＣＲＴ制御回路１０３
から発行されるＳＣ、ＳＥ信号によってＰ／Ｓ回路１０
２に転送する。Ｐ／Ｓ回路１０２においてデータをパラ
レルシリアル変換を行なってからＣＲＴ１０１において
表示する。上記の動作はＣＰＵ１０４によりバス１０５
を通じて制御される。
対応して、メモリバンクａ１０８を構成するデュアルポ
ートＲＡＭに対してＲＡＳ、ＣＡＳ、ＷＥ、ＤＴＯＥ、
アドレス信号を発行しＳＡＭポートにデータ転送、メモ
リリフレッシュを行なう。また同様にデコード回路１０
７はＤＴｂ、ＲＥＦｂに対応して、メモリバンクｂ１０
９を構成するデュアルポートＲＡＭに対してＲＡＳ、Ｃ
ＡＳ、ＷＥ、ＤＴＯＥ、アドレス信号を発行しＳＡＭポ
ートにデータ転送、メモリリフレッシュを行なう。 メ
モリバンクａ１０８、メモリバンクｂ１０９に書き込ま
れたデータはＳＡＭポートより、ＣＲＴ制御回路１０３
から発行されるＳＣ、ＳＥ信号によってＰ／Ｓ回路１０
２に転送する。Ｐ／Ｓ回路１０２においてデータをパラ
レルシリアル変換を行なってからＣＲＴ１０１において
表示する。上記の動作はＣＰＵ１０４によりバス１０５
を通じて制御される。
【００１６】本実施例によれば、ＣＲＴとは非同期に連
続して送られて来るデータを欠落すること無く、表示メ
モリに書き込むことができる。
続して送られて来るデータを欠落すること無く、表示メ
モリに書き込むことができる。
【００１７】次に、表示メモリ制御回路１０６の実施例
を図面により説明する。図３は本表示メモリ制御回路の
構成を示す。３０６はエッヂトリガタイプのフリップフ
ロップである。３００から３０５はＡＮＤ回路である。
３０７はデータのライト、ＳＡＭポートへのデータ転
送、メモリリフレッシュを制御する制御回路である。３
０８は、書き込みデータのアドレスを制御するアドレス
カウンタである。３０９はＳＡＭポートデータ転送用ア
ドレスとＲＡＭポート書き込み用にアドレス信号を選択
して出力するセレクタである。
を図面により説明する。図３は本表示メモリ制御回路の
構成を示す。３０６はエッヂトリガタイプのフリップフ
ロップである。３００から３０５はＡＮＤ回路である。
３０７はデータのライト、ＳＡＭポートへのデータ転
送、メモリリフレッシュを制御する制御回路である。３
０８は、書き込みデータのアドレスを制御するアドレス
カウンタである。３０９はＳＡＭポートデータ転送用ア
ドレスとＲＡＭポート書き込み用にアドレス信号を選択
して出力するセレクタである。
【００１８】次に、本表示メモリ制御回路の動作につい
て説明する。書き込みデータを転送するＤＴＣＬＫをフ
リップフロップ３０６において２分周する。この信号に
よりゲート回路となっているＡＮＤ回路３００から３０
５を開閉を行なう。ここでは、ＡＮＤ回路３００、３０
２、３０４が同時に開閉し、ＡＮＤ回路３０１、３０
３、３０５が同時に開閉する。制御回路３０７は、デー
タが送られていることを示すＤＴＥＮがＨの時、書き込
み信号ＷＴを出力する。このＷＴ信号は、ＡＮＤ回路３
００、３０１によってバンクａに対する書き込み信号Ｗ
Ｔａ、バンクｂに対する書き込み信号ＷＴｂに変換され
て交互に出力される。この時アドレスカウンタ３０８に
よりデータ書き込みアドレスＷＴＡＤＲを出力する。こ
のＷＴＡＤＲをＷＴａ、ＷＴｂと同期をとるために、フ
リップフロップ３０６出力信号によってセレクタ３０
９、３１０を制御して各バンクへのデータ書き込みアド
レス出力する。
て説明する。書き込みデータを転送するＤＴＣＬＫをフ
リップフロップ３０６において２分周する。この信号に
よりゲート回路となっているＡＮＤ回路３００から３０
５を開閉を行なう。ここでは、ＡＮＤ回路３００、３０
２、３０４が同時に開閉し、ＡＮＤ回路３０１、３０
３、３０５が同時に開閉する。制御回路３０７は、デー
タが送られていることを示すＤＴＥＮがＨの時、書き込
み信号ＷＴを出力する。このＷＴ信号は、ＡＮＤ回路３
００、３０１によってバンクａに対する書き込み信号Ｗ
Ｔａ、バンクｂに対する書き込み信号ＷＴｂに変換され
て交互に出力される。この時アドレスカウンタ３０８に
よりデータ書き込みアドレスＷＴＡＤＲを出力する。こ
のＷＴＡＤＲをＷＴａ、ＷＴｂと同期をとるために、フ
リップフロップ３０６出力信号によってセレクタ３０
９、３１０を制御して各バンクへのデータ書き込みアド
レス出力する。
【００１９】また、制御回路３０７はＨＳＹＮＣ、ＶＳ
ＹＮＣ、ＤＳＰ、ＤＯＴＣＬＫから、非表示期間である
ことを判定してＳＡＭポートデータ転送時期を決定して
ＳＡＭポートデータ転送信号ＤＴを出力する。このＤＴ
信号は、ＡＮＤ回路３０２、３０３によってＤＴａ、Ｄ
Ｔｂに変換されて交互に出力される。そして、同時にＳ
ＡＭポートデータ転送アドレスをＤＴＡＤＲを出力す
る。そしてこのＤＴＡＤＲをＤＴａ、ＤＴｂと同期をと
るためフリップフロップ３０６出力信号によってセレク
タ３０９、３１０を制御して各バンクのＳＡＭポートデ
ータ転送アドレスを出力する。ここで、ＤＴａはＡＮＤ
回路３０３とフリップフロップ３０６出力信号によっ
て、ＷＴａが出力されてない時に出力される。同様に、
ＤＴｂはＡＮＤ回路３０３とフリップフロップ３０６出
力信号によって、ＷＴｂが出力されてない時に出力され
る。
ＹＮＣ、ＤＳＰ、ＤＯＴＣＬＫから、非表示期間である
ことを判定してＳＡＭポートデータ転送時期を決定して
ＳＡＭポートデータ転送信号ＤＴを出力する。このＤＴ
信号は、ＡＮＤ回路３０２、３０３によってＤＴａ、Ｄ
Ｔｂに変換されて交互に出力される。そして、同時にＳ
ＡＭポートデータ転送アドレスをＤＴＡＤＲを出力す
る。そしてこのＤＴＡＤＲをＤＴａ、ＤＴｂと同期をと
るためフリップフロップ３０６出力信号によってセレク
タ３０９、３１０を制御して各バンクのＳＡＭポートデ
ータ転送アドレスを出力する。ここで、ＤＴａはＡＮＤ
回路３０３とフリップフロップ３０６出力信号によっ
て、ＷＴａが出力されてない時に出力される。同様に、
ＤＴｂはＡＮＤ回路３０３とフリップフロップ３０６出
力信号によって、ＷＴｂが出力されてない時に出力され
る。
【００２０】また、制御回路３０７はＨＳＹＮＣ、ＶＳ
ＹＮＣ、ＤＳＰ、ＤＯＴＣＬＫから、メモリリフレッシ
ュが必要な時期を判定して、リフレッシュ信号ＲＥＦを
出力する。このＲＥＦ信号は、ＡＮＤ回路３０４、３０
５によってＲＥＦａ、ＲＥＦｂに変換されて交互に出力
される。ここで、ＲＥＦａはＡＮＤ回路３０５とフリッ
プフロップ３０６出力信号によって、ＷＴａが出力され
てない時に出力される。同様に、ＲＥＦｂはＡＮＤ回路
３０４とフリップフロップ３０６出力信号によって、Ｗ
Ｔｂが出力されてない時に出力される。
ＹＮＣ、ＤＳＰ、ＤＯＴＣＬＫから、メモリリフレッシ
ュが必要な時期を判定して、リフレッシュ信号ＲＥＦを
出力する。このＲＥＦ信号は、ＡＮＤ回路３０４、３０
５によってＲＥＦａ、ＲＥＦｂに変換されて交互に出力
される。ここで、ＲＥＦａはＡＮＤ回路３０５とフリッ
プフロップ３０６出力信号によって、ＷＴａが出力され
てない時に出力される。同様に、ＲＥＦｂはＡＮＤ回路
３０４とフリップフロップ３０６出力信号によって、Ｗ
Ｔｂが出力されてない時に出力される。
【００２１】また、上記動作において制御回路３０７の
制御、アドレスカウンタ３０８への初期アドレスの設定
などの本回路の制御はバス１０５を通じて行われる。
制御、アドレスカウンタ３０８への初期アドレスの設定
などの本回路の制御はバス１０５を通じて行われる。
【００２２】以上により、本実施例によれば、２バンク
構成の表示メモリに対して交互に書き込み信号を出力
し、ＳＡＭポートへのデータ転送、メモリリフレッシュ
が必要な際に書き込みが行われていないバンクのメモリ
に対してＳＡＭポートへのデータ転送信号、メモリリフ
レッシュ信号を出力することにより、データ欠落のない
メモリ制御回路を実現できる。
構成の表示メモリに対して交互に書き込み信号を出力
し、ＳＡＭポートへのデータ転送、メモリリフレッシュ
が必要な際に書き込みが行われていないバンクのメモリ
に対してＳＡＭポートへのデータ転送信号、メモリリフ
レッシュ信号を出力することにより、データ欠落のない
メモリ制御回路を実現できる。
【００２３】次に、本発明における表示制御回路を使用
した表示装置の実施例を図４により、説明する。本表示
措置は、パソコンなどの画面を、パソコン画面よりも高
精細な画像を表示するＣＲＴディスプレイにスーパイン
ポーズすることを目的とする。４００は、高精細画像を
蓄える、デュアルポートＲＡＭにより構成された高精細
画像メモリである。４０１は高精細ＣＲＴを制御する高
精細ＣＲＴ制御回路である。４０２は、表示制御回路に
蓄えられた、パソコンの画面の表示データを高精細ＣＲ
Ｔの画面に合わせるために拡大縮小を行う拡大回路であ
る。４０３は、シリアルパラレル変換を行うＳ／Ｐ変換
回路である。４０４は、拡大縮小処理を施された、パソ
コン画面の表示データと高精細画像の画像データを合成
するマルチプレクス回路である。４０５は、パソコンな
どの画面より画素数の多い高精細ＣＲＴである。
した表示装置の実施例を図４により、説明する。本表示
措置は、パソコンなどの画面を、パソコン画面よりも高
精細な画像を表示するＣＲＴディスプレイにスーパイン
ポーズすることを目的とする。４００は、高精細画像を
蓄える、デュアルポートＲＡＭにより構成された高精細
画像メモリである。４０１は高精細ＣＲＴを制御する高
精細ＣＲＴ制御回路である。４０２は、表示制御回路に
蓄えられた、パソコンの画面の表示データを高精細ＣＲ
Ｔの画面に合わせるために拡大縮小を行う拡大回路であ
る。４０３は、シリアルパラレル変換を行うＳ／Ｐ変換
回路である。４０４は、拡大縮小処理を施された、パソ
コン画面の表示データと高精細画像の画像データを合成
するマルチプレクス回路である。４０５は、パソコンな
どの画面より画素数の多い高精細ＣＲＴである。
【００２４】次に、本表示装置の動作について説明す
る。まず、パソコンなどのビデオインタフェイスから、
シリアルに連続して送られて来るパソコン画面の表示デ
ータをＳ／Ｐ変換回路４０３においてシリアルパラレル
変換を行う。そして、このパラレル変換された表示デー
タを表示制御回路１００の中の２バンク構成の表示メモ
リに第１の実施例で述べた手法で書き込む。そして、拡
大回路４０２はシリアルクロック信号ＳＣ、シリアルイ
ネブル信号ＳＥを出力して、表示制御回路１００の中の
表示メモリのＳＡＭポートから表示データを読みだす。
ここで、表示データを高精細ＣＲＴの画面に合わせるた
めに拡大縮小処理を行う。同時に、拡大回路４０２は、
高精細画像メモリ４００にシリアルクロック信号ＳＣ、
シリアルイネブル信号ＳＥを出力することによって、高
精細画像データを読みだす。
る。まず、パソコンなどのビデオインタフェイスから、
シリアルに連続して送られて来るパソコン画面の表示デ
ータをＳ／Ｐ変換回路４０３においてシリアルパラレル
変換を行う。そして、このパラレル変換された表示デー
タを表示制御回路１００の中の２バンク構成の表示メモ
リに第１の実施例で述べた手法で書き込む。そして、拡
大回路４０２はシリアルクロック信号ＳＣ、シリアルイ
ネブル信号ＳＥを出力して、表示制御回路１００の中の
表示メモリのＳＡＭポートから表示データを読みだす。
ここで、表示データを高精細ＣＲＴの画面に合わせるた
めに拡大縮小処理を行う。同時に、拡大回路４０２は、
高精細画像メモリ４００にシリアルクロック信号ＳＣ、
シリアルイネブル信号ＳＥを出力することによって、高
精細画像データを読みだす。
【００２５】そして、マルチプレクス回路４０４におい
て、拡大縮小処理を施された、パソコン画面の表示デー
タと高精細画像の画像データをＣＰＵ１０４等により設
定された優先順位等により、データを選択したり、合成
したりしてＰ／Ｓ回路１０２へ出力する。合成されたデ
ータを、Ｐ／Ｓ回路１０２においてパラレルシリアル変
換を行い、さらに、高精細ＣＲＴ４０５に転送すること
により表示する。また、本表示装置全体の制御はバス１
０５を通じて、ＣＰＵ１０４により制御される。
て、拡大縮小処理を施された、パソコン画面の表示デー
タと高精細画像の画像データをＣＰＵ１０４等により設
定された優先順位等により、データを選択したり、合成
したりしてＰ／Ｓ回路１０２へ出力する。合成されたデ
ータを、Ｐ／Ｓ回路１０２においてパラレルシリアル変
換を行い、さらに、高精細ＣＲＴ４０５に転送すること
により表示する。また、本表示装置全体の制御はバス１
０５を通じて、ＣＰＵ１０４により制御される。
【００２６】以上により、パソコンなどのビデオインタ
フェイスから、シリアルに連続して送られて来るパソコ
ン画面の表示データを欠落すること無く、高精細ＣＲＴ
スーパインポーズすることを実現できる。
フェイスから、シリアルに連続して送られて来るパソコ
ン画面の表示データを欠落すること無く、高精細ＣＲＴ
スーパインポーズすることを実現できる。
【００２７】また、非表示期間にリフレッシュを行なう
とすることにより、リフレッシュのタイミングを取るた
めのカウンタが不要になるという効果もある。
とすることにより、リフレッシュのタイミングを取るた
めのカウンタが不要になるという効果もある。
【００２８】また、本発明では、リフレッシュ期間が自
由に取れるという効果があるため、リフレッシュの回数
を増やすこともできるので、信頼性を上げることができ
る。本発明は、上記のような画像処理に限られるもので
はなく、本発明に係るメモリ制御回路を情報処理装置に
適用することにより、タイミングの異なるデ−タ間で同
期を取ることができる。
由に取れるという効果があるため、リフレッシュの回数
を増やすこともできるので、信頼性を上げることができ
る。本発明は、上記のような画像処理に限られるもので
はなく、本発明に係るメモリ制御回路を情報処理装置に
適用することにより、タイミングの異なるデ−タ間で同
期を取ることができる。
【００２９】こうして、ＣＲＴディスプレイとは非同期
に送られて来るデータに対して、２バンク構成のメモリ
に交互に書き込み、ＳＡＭポートへのデータ転送、メモ
リリフレッシュが必要な際には、書き込みが行われてい
ないバンクにおいてＳＡＭポートへのデータ転送、メモ
リリフレッシュを行うことにより、欠落の無い表示方式
を実現できる。
に送られて来るデータに対して、２バンク構成のメモリ
に交互に書き込み、ＳＡＭポートへのデータ転送、メモ
リリフレッシュが必要な際には、書き込みが行われてい
ないバンクにおいてＳＡＭポートへのデータ転送、メモ
リリフレッシュを行うことにより、欠落の無い表示方式
を実現できる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
以下に述べるような効果がある。表示手段とは非同期に
表示メモリに送られて来るデータに対して、簡単な制御
による欠落の無い書き込み方式の提供ができる。
以下に述べるような効果がある。表示手段とは非同期に
表示メモリに送られて来るデータに対して、簡単な制御
による欠落の無い書き込み方式の提供ができる。
【図１】本発明の一実施例の表示制御回路のブロック
図。
図。
【図２】本発明における表示メモリの制御方式を示すタ
イムチャート。
イムチャート。
【図３】本発明の一実施例の表示メモリ制御回路のブロ
ック図。
ック図。
【図４】本発明の一実施例の表示装置のブロック図。
１００…表示制御回路 １０１…ＣＲＴ １０２…Ｐ／Ｓ回路 １０３…ＣＲＴ制御回路 １０４…ＣＰＵ １０５…バス １０６…表示メモリ制御回路 １０７…デコード回路 １０８…メモリバンクａ １０９…メモリバンクｂ ３００…ＡＮＤ回路 ３０１…ＡＮＤ回路 ３０２…ＡＮＤ回路 ３０３…ＡＮＤ回路 ３０４…ＡＮＤ回路 ３０５…ＡＮＤ回路 ３０６…エッジトリガフリップフロップ ３０７…制御回路 ３０８…アドレスカウンタ ３０９…セレクタ ３１０…セレクタ ４００…高精細画像メモリ ４０１…高精細ＣＲＴ制御回路 ４０２…拡大回路 ４０３…Ｐ／Ｓ回路 ４０４…マルチプレクス回路 ４０５…高精細ＣＲＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊豆野 信明 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 増▲ざき▼ 秀文 神奈川県小田原市国府津2880番地 株式会 社日立製作所小田原工場内 (72)発明者 真下 太門 神奈川県小田原市国府津2880番地 株式会 社日立製作所小田原工場内
Claims (7)
- 【請求項１】表示データを記憶する記憶手段と、上記記
憶手段への表示データの入出力を制御する表示メモリ制
御回路とを有し、上記記憶手段に蓄えられた表示データ
を表示手段に出力し、上記表示手段への出力のタイミン
グとは非同期に上記記憶手段に送られて来る上記表示デ
−タを処理する表示制御回路であって、 上記記憶手段は、複数のバンクを有し、 上記表示メモリ制御回路は、上記表示データを上記記憶
手段の各バンクのいずれかに書き込みを行ない、各バン
クに対して、書き込みと同時には行なえない処理は、書
き込みが行われていないバンクに対して行うことを特徴
とする表示制御回路。 - 【請求項２】請求項１記載の表示制御回路において、 上記記憶手段は、デュアルポートランダムアクセスメモ
リ（ＲＡＭ）で構成されたメモリであり、 書き込みと同時には行なえない処理は、シリアルアクセ
スメモリ（ＳＡＭ）ポートへのデータ転送またはメモリ
リフレッシュであることを特徴とする表示制御回路。 - 【請求項３】メモリの制御方法であって、 表示データを記憶手段へ記憶すること、 表示メモリ制御回路が上記記憶手段への表示データの入
出力を制御すること、 上記記憶手段に蓄えられた表示データを表示手段に出力
すること、 上記表示データを上記記憶手段の複数のバンクのいずれ
かに書き込みを行ない、各バンクに対して、書き込みと
同時には行なえない処理は、書き込みが行われていない
バンクに対して行うことを特徴とするメモリの制御方
法。 - 【請求項４】デュアルポートＲＡＭで構成されたメモリ
と、上記メモリにたいして、書き込み信号、ＳＡＭポー
トへのデータ転送信号、メモリリフレッシュ信号、アド
レス信号を発生するメモリ制御回路とを有する情報処理
装置であって、 上記メモリは、複数バンクを有し、 上記メモリ制御回路は、上記メモリに対して同時には、
書き込み信号を出力せず、ＳＡＭポートへのデータ転送
またはメモリリフレッシュについては、上記書き込み信
号を出力していないバンクのメモリに対してＳＡＭポー
トへのデータ転送信号、メモリリフレッシュ信号を出力
することを特徴とする情報処理装置。 - 【請求項５】情報処理装置であって、 請求項１または２記載の表示制御回路を有し、 表示データを拡大処理を行う拡大回路と、 他の画像データを蓄えた他の記憶手段と、 上記他の記憶手段から読みだされた画像データと上記拡
大処理を施された表示データを合成するマルチプレック
ス回路とを有することを特徴とする情報処理装置。 - 【請求項６】請求項１、２または５記載の表示制御回路
において、 メモリリフレシュを表示手段の非表示期間中に行うこと
を特徴とする表示制御回路。 - 【請求項７】請求項１、２または６記載の表示制御回路
において、 ＳＡＭポートへのデータ転送を表示手段の非表示期間中
に行い、メモリリフレシュをデータ転送、データ書き込
みが行われていないときに行うことを特徴とする表示制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332200A JPH05165445A (ja) | 1991-12-16 | 1991-12-16 | 表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332200A JPH05165445A (ja) | 1991-12-16 | 1991-12-16 | 表示制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165445A true JPH05165445A (ja) | 1993-07-02 |
Family
ID=18252296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332200A Pending JPH05165445A (ja) | 1991-12-16 | 1991-12-16 | 表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165445A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466216B1 (en) | 1995-06-07 | 2002-10-15 | International Business Machines Corporation | Computer system with optimized display control |
| WO2010018688A1 (ja) * | 2008-08-15 | 2010-02-18 | パナソニック株式会社 | 画像処理装置 |
| US7812848B2 (en) | 2003-07-04 | 2010-10-12 | Nec Electronics Corporation | Memory device, display control driver with the same, and display apparatus using display control driver |
-
1991
- 1991-12-16 JP JP3332200A patent/JPH05165445A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466216B1 (en) | 1995-06-07 | 2002-10-15 | International Business Machines Corporation | Computer system with optimized display control |
| US7812848B2 (en) | 2003-07-04 | 2010-10-12 | Nec Electronics Corporation | Memory device, display control driver with the same, and display apparatus using display control driver |
| WO2010018688A1 (ja) * | 2008-08-15 | 2010-02-18 | パナソニック株式会社 | 画像処理装置 |
| JP2010044286A (ja) * | 2008-08-15 | 2010-02-25 | Panasonic Corp | 画像処理装置 |
| US8902240B2 (en) | 2008-08-15 | 2014-12-02 | Panasonic Corporation | Image processing device |
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