JP2003302953A - 液晶表示装置及びその駆動方法とフレームメモリ - Google Patents
液晶表示装置及びその駆動方法とフレームメモリInfo
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Abstract
(57)【要約】
【課題】 本発明は、データ階調信号補正部がフレーム
メモリと接続する部分を減らすことを目的とする。 【解決手段】 本発明による液晶表示装置はデータをバ
ーストモードで出力して記録するフレームメモリ４２０
と接続されているデータ階調信号補正部４００を含む。
データ階調信号補正部４００はデータ階調信号源から現
在フレームの階調信号を受信してフレームメモリ４２０
にバーストモードで記録し、フレームメモリ４２０に記
録されている直前フレームの階調信号をバーストモード
で読取し、現在フレームの階調信号と直前フレームの階
調信号を考慮して補正された階調信号を生成して出力す
る。フレームメモリ４２０がデータ階調信号補正部４０
０と接続するバスを、フレームメモリ４００のデータピ
ンと命令ピンが共有している。
メモリと接続する部分を減らすことを目的とする。 【解決手段】 本発明による液晶表示装置はデータをバ
ーストモードで出力して記録するフレームメモリ４２０
と接続されているデータ階調信号補正部４００を含む。
データ階調信号補正部４００はデータ階調信号源から現
在フレームの階調信号を受信してフレームメモリ４２０
にバーストモードで記録し、フレームメモリ４２０に記
録されている直前フレームの階調信号をバーストモード
で読取し、現在フレームの階調信号と直前フレームの階
調信号を考慮して補正された階調信号を生成して出力す
る。フレームメモリ４２０がデータ階調信号補正部４０
０と接続するバスを、フレームメモリ４００のデータピ
ンと命令ピンが共有している。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置及びそ
の駆動方法と液晶表示装置に用いられるフレームメモリ
に関し、特に別個に形成され組み合わせて使用される集
積回路間の接続線の本数を少なくすることに関する。
の駆動方法と液晶表示装置に用いられるフレームメモリ
に関し、特に別個に形成され組み合わせて使用される集
積回路間の接続線の本数を少なくすることに関する。
【０００２】
【従来の技術】近来パーソナルコンピュータやテレビな
どの軽量化及び薄形化によってディスプレイ装置も軽量
化及び薄形化が要求されており、このような要求によっ
て陰極線管（CRT ）の代わりに液晶表示装置（LCD ）の
ような平板パネル表示装置（FPD、flat panel displa
y）が開発されている。
どの軽量化及び薄形化によってディスプレイ装置も軽量
化及び薄形化が要求されており、このような要求によっ
て陰極線管（CRT ）の代わりに液晶表示装置（LCD ）の
ような平板パネル表示装置（FPD、flat panel displa
y）が開発されている。
【０００３】ＬＣＤは二枚の基板の間に注入されている
異方性誘電率を有する液晶物質に電界を印加し、この電
界の強さを画素毎に調節して画素を透過する光の量を調
節することによって所望の画像信号を得る表示装置であ
る。このようなＬＣＤは平板表示装置の中で代表的なも
のであって、この中でも薄膜トランジスタ（ＴＦＴ）を
スイッチング素子として利用したＴＦＴ ＬＣＤが主に
利用されている。
異方性誘電率を有する液晶物質に電界を印加し、この電
界の強さを画素毎に調節して画素を透過する光の量を調
節することによって所望の画像信号を得る表示装置であ
る。このようなＬＣＤは平板表示装置の中で代表的なも
のであって、この中でも薄膜トランジスタ（ＴＦＴ）を
スイッチング素子として利用したＴＦＴ ＬＣＤが主に
利用されている。
【０００４】最近はＴＦＴ ＬＣＤがコンピュータの表
示装置だけでなくテレビの表示装置として広く用いられ
ることによって動画像を実現する必要性が増加した。連
続される絵を秒当たり２４フレーム以上の速い速度で表
示すれば人間は動画像と認知するが、このような動画像
の認知は人間の目が見た画像を０．０４秒程度記憶する
残像効果があるためである。
示装置だけでなくテレビの表示装置として広く用いられ
ることによって動画像を実現する必要性が増加した。連
続される絵を秒当たり２４フレーム以上の速い速度で表
示すれば人間は動画像と認知するが、このような動画像
の認知は人間の目が見た画像を０．０４秒程度記憶する
残像効果があるためである。
【０００５】ＣＲＴのような発光形表示装置はインパル
ス形発光方式であるので動画像実現時に前後フレームの
間の輝度差が大きい場合にもブランキング区間が存在し
て人間の目の残像効果を補償する。したがって、自然な
動画像実現が可能であるが、従来のＴＦＴ ＬＣＤは応
答速度が遅いため動画像を実現するのが難しいという短
所があった。このような応答速度問題を改善するために
従来にはＯＣＢ（optically compensated band）モード
を使用したり、強誘電性液晶（FLC、ferro−electric l
iquid crystal）物質を用いたＴＦＴ ＬＣＤを使用し
た。
ス形発光方式であるので動画像実現時に前後フレームの
間の輝度差が大きい場合にもブランキング区間が存在し
て人間の目の残像効果を補償する。したがって、自然な
動画像実現が可能であるが、従来のＴＦＴ ＬＣＤは応
答速度が遅いため動画像を実現するのが難しいという短
所があった。このような応答速度問題を改善するために
従来にはＯＣＢ（optically compensated band）モード
を使用したり、強誘電性液晶（FLC、ferro−electric l
iquid crystal）物質を用いたＴＦＴ ＬＣＤを使用し
た。
【０００６】しかし、このようなＯＣＢモードやＦＬＣ
を使用するためには従来のＴＦＴＬＣＤパネルが構造を
変えなければならないという問題点があった。これに対
し、本出願人は韓国公開番号が特2001−0077568号の液
晶表示装置及びその駆動方法（２００１年２月３日出
願、２００１年８月２０日公開）でＴＦＴ ＬＣＤのパ
ネル構造を変えることなく補正されたデータ電圧（補正
済みデータ）を生成することができるデータ階調信号補
正部を追加することによりこのような問題を解決した。
を使用するためには従来のＴＦＴＬＣＤパネルが構造を
変えなければならないという問題点があった。これに対
し、本出願人は韓国公開番号が特2001−0077568号の液
晶表示装置及びその駆動方法（２００１年２月３日出
願、２００１年８月２０日公開）でＴＦＴ ＬＣＤのパ
ネル構造を変えることなく補正されたデータ電圧（補正
済みデータ）を生成することができるデータ階調信号補
正部を追加することによりこのような問題を解決した。
【０００７】このようなデータ階調信号補正部では、階
調信号を記録した後に読み出した信号を出力するフレー
ムメモリをデータ階調信号補正部に内蔵させることもで
きるが、図３に示したように外装メモリとして実現する
方が経済的で好ましい。
調信号を記録した後に読み出した信号を出力するフレー
ムメモリをデータ階調信号補正部に内蔵させることもで
きるが、図３に示したように外装メモリとして実現する
方が経済的で好ましい。
【０００８】この時、データ階調信号補正部を外装のフ
レームメモリと接続するためには、データ階調信号補正
部に入出力ピンが必要となる。しかし、回路が小規模で
単純なピン配置の場合にはデータ階調信号補正部のチッ
プ面積は総ピン数の１乗乃至２乗に比例して増加し、チ
ップ面積が増加すれば製造単価が増加する。
レームメモリと接続するためには、データ階調信号補正
部に入出力ピンが必要となる。しかし、回路が小規模で
単純なピン配置の場合にはデータ階調信号補正部のチッ
プ面積は総ピン数の１乗乃至２乗に比例して増加し、チ
ップ面積が増加すれば製造単価が増加する。
【０００９】
【発明が解決しようとする課題】このような問題点を解
決するために本発明は、データ階調信号補正部がフレー
ムメモリに接続される部分を減らすことをその技術的課
題とする。
決するために本発明は、データ階調信号補正部がフレー
ムメモリに接続される部分を減らすことをその技術的課
題とする。
【００１０】
【課題を解決するための手段】本発明はフレームメモリ
に形成されている少なくとも1組の各ピンがデータ階調
信号補正部と通信するために只1本の伝送線（バス線）
を共有して各々異なるタイミングで使用することによ
り、このような技術的課題を達成する。なお、伝送線の
集合をバスと記す。
に形成されている少なくとも1組の各ピンがデータ階調
信号補正部と通信するために只1本の伝送線（バス線）
を共有して各々異なるタイミングで使用することによ
り、このような技術的課題を達成する。なお、伝送線の
集合をバスと記す。
【００１１】本発明の第１特徴によると、液晶表示装置
は液晶表示装置パネル、ゲートドライバー、データドラ
イバー及びデータ階調信号補正部からなる。液晶表示装
置パネルは走査信号を伝達する複数のゲート線、データ
電圧を伝達するために前記ゲート線と絶縁されて交差す
る複数のデータ線、そして前記ゲート線及び前記データ
線によって囲まれた領域に形成され各々前記ゲート線及
び前記データ線に接続されているスイッチング素子を有
する行列形態で配列された複数の画素を含む。
は液晶表示装置パネル、ゲートドライバー、データドラ
イバー及びデータ階調信号補正部からなる。液晶表示装
置パネルは走査信号を伝達する複数のゲート線、データ
電圧を伝達するために前記ゲート線と絶縁されて交差す
る複数のデータ線、そして前記ゲート線及び前記データ
線によって囲まれた領域に形成され各々前記ゲート線及
び前記データ線に接続されているスイッチング素子を有
する行列形態で配列された複数の画素を含む。
【００１２】データ階調信号補正部はデータ階調信号源
から階調信号を受信し、現在フレームの階調信号と直前
フレームの階調信号によって補正された階調信号を生成
して出力する。ゲートドライバーはゲート線に走査信号
を順次に供給し、データドライバーはデータ階調信号補
正部から出力される補正済み階調信号を対応するデータ
電圧に変えてデータ線に供給する。
から階調信号を受信し、現在フレームの階調信号と直前
フレームの階調信号によって補正された階調信号を生成
して出力する。ゲートドライバーはゲート線に走査信号
を順次に供給し、データドライバーはデータ階調信号補
正部から出力される補正済み階調信号を対応するデータ
電圧に変えてデータ線に供給する。
【００１３】ここで、データ階調信号補正部はデータ階
調信号源からの現在フレームの階調信号を１度の命令で
一定量のデータを処理するモードであるバーストモード
で記録し、記録された直前フレームの階調信号をバース
トモードで読み出した信号を出力するフレームメモリを
含む。
調信号源からの現在フレームの階調信号を１度の命令で
一定量のデータを処理するモードであるバーストモード
で記録し、記録された直前フレームの階調信号をバース
トモードで読み出した信号を出力するフレームメモリを
含む。
【００１４】また、データ階調信号補正部はフレームメ
モリにおける階調信号の記録及び読取を制御するコント
ローラと補正済み階調信号を生成して出力するデータ階
調信号変換器を含むのが好ましい。また、連続的に入力
される現在フレームの階調信号を一時的に記録して、こ
れを適切なタイミングで読み出してフレームメモリに伝
達するキャッシュメモリを含むことができる。
モリにおける階調信号の記録及び読取を制御するコント
ローラと補正済み階調信号を生成して出力するデータ階
調信号変換器を含むのが好ましい。また、連続的に入力
される現在フレームの階調信号を一時的に記録して、こ
れを適切なタイミングで読み出してフレームメモリに伝
達するキャッシュメモリを含むことができる。
【００１５】この時、フレームメモリはデータ階調信号
補正部の内または外に形成されて、データ階調信号補正
部と接続するのが好ましい。
補正部の内または外に形成されて、データ階調信号補正
部と接続するのが好ましい。
【００１６】本発明に使用するフレームメモリは、デー
タ階調信号補正部に接続するための複数のデータピン、
複数の命令ピン、データマスクピン及びチップ選択ピン
を含む。１本のデータピンと１本の命令ピンは互いに接
続されて１本のバス素線に接続され、このバス素線を時
分割で共用することが可能なように構成され、全体とし
ては、バスの各素線を通じてデータが入出力され、ある
いはフレームメモリの動作に必要な命令を受信できる。
データマスクピンはデータを入出力しない場合にデータ
ピンをマスキングする命令の受信に利用される。チップ
選択ピンはフレームメモリの内部回路とデータピンの接
続または命令ピンの接続のどちらかの接続を選択する命
令の受信に利用される。
タ階調信号補正部に接続するための複数のデータピン、
複数の命令ピン、データマスクピン及びチップ選択ピン
を含む。１本のデータピンと１本の命令ピンは互いに接
続されて１本のバス素線に接続され、このバス素線を時
分割で共用することが可能なように構成され、全体とし
ては、バスの各素線を通じてデータが入出力され、ある
いはフレームメモリの動作に必要な命令を受信できる。
データマスクピンはデータを入出力しない場合にデータ
ピンをマスキングする命令の受信に利用される。チップ
選択ピンはフレームメモリの内部回路とデータピンの接
続または命令ピンの接続のどちらかの接続を選択する命
令の受信に利用される。
【００１７】ピンの選択をする場合、チップ選択ピンの
みで決定するよりも、データマスクピンとチップ選択ピ
ンの両方にアクティブ信号が送られた時に命令ピンが選
択され、データマスクピンとチップ選択ピンの両方にイ
ンアクティブ信号が送られた時にデータピンが選択され
る方が好ましい。
みで決定するよりも、データマスクピンとチップ選択ピ
ンの両方にアクティブ信号が送られた時に命令ピンが選
択され、データマスクピンとチップ選択ピンの両方にイ
ンアクティブ信号が送られた時にデータピンが選択され
る方が好ましい。
【００１８】ここで、フレームメモリからデータをバー
スト読取する時は、命令ピンを選択しておいて命令を送
る。まずフレームメモリのバンクをプリーチャージして
データが記録されている行と読取する第１データの列ア
ドレスを指定し、次にデータピンを選択して前記で指定
した行の指定した列からデータをバースト読取する。
スト読取する時は、命令ピンを選択しておいて命令を送
る。まずフレームメモリのバンクをプリーチャージして
データが記録されている行と読取する第１データの列ア
ドレスを指定し、次にデータピンを選択して前記で指定
した行の指定した列からデータをバースト読取する。
【００１９】また、フレームメモリにデータをバースト
記録する時も、命令ピンを選択しておいて命令を送る。
まずフレームメモリのバンクをプリーチャージしてデー
タを記録する行と記録を始める第１列アドレスを指定
し、次にデータピンを選択して前記で指定した行の指定
した列からデータをバースト記録する。
記録する時も、命令ピンを選択しておいて命令を送る。
まずフレームメモリのバンクをプリーチャージしてデー
タを記録する行と記録を始める第１列アドレスを指定
し、次にデータピンを選択して前記で指定した行の指定
した列からデータをバースト記録する。
【００２０】本発明の第２特徴によると、本発明の第１
特徴による液晶表示装置を駆動する方法が提供される。
駆動する時はデータマスクピンとチップ選択ピンの状態
を変更してデータピンまたは命令ピンを選択し、フレー
ムメモリから直前フレームの階調信号をバースト読取し
たりフレームメモリに現在フレームの階調信号をバース
ト記録する。
特徴による液晶表示装置を駆動する方法が提供される。
駆動する時はデータマスクピンとチップ選択ピンの状態
を変更してデータピンまたは命令ピンを選択し、フレー
ムメモリから直前フレームの階調信号をバースト読取し
たりフレームメモリに現在フレームの階調信号をバース
ト記録する。
【００２１】この時、バースト読取する時にはは、まず
命令ピンを選択してフレームメモリのバンクをプリーチ
ャージした後、読取しようとする階調信号が記録されて
いる行を指定し、指定された行で読取を始める第１列ア
ドレスを指定する。次に、ピン選択をデータピンに転換
して指定された行に記録された直前フレームの階調信号
を指定された列から順次にバースト読取する。
命令ピンを選択してフレームメモリのバンクをプリーチ
ャージした後、読取しようとする階調信号が記録されて
いる行を指定し、指定された行で読取を始める第１列ア
ドレスを指定する。次に、ピン選択をデータピンに転換
して指定された行に記録された直前フレームの階調信号
を指定された列から順次にバースト読取する。
【００２２】また、バースト記録する時には、まず命令
ピンを選択してフレームメモリのバンクをプリーチャー
ジした後、階調信号を記録する行を指定して指定された
行の記録を始める第１列アドレスを指定する。次に、デ
ータピンを選択して指定された行に現在フレームの階調
信号を指定された列から順次にバースト記録する。
ピンを選択してフレームメモリのバンクをプリーチャー
ジした後、階調信号を記録する行を指定して指定された
行の記録を始める第１列アドレスを指定する。次に、デ
ータピンを選択して指定された行に現在フレームの階調
信号を指定された列から順次にバースト記録する。
【００２３】ここで、バンクをプリーチャージする時に
は指定された行があるバンクだけをプリーチャージした
り、全てのバンクを同時にプリーチャージすることがで
きる。または、第１列アドレスを指定する時、次のバン
クがフレームメモリ内で自体的にプリーチャージされる
ようにする自動プリーチャージ命令を提供することもで
きる。
は指定された行があるバンクだけをプリーチャージした
り、全てのバンクを同時にプリーチャージすることがで
きる。または、第１列アドレスを指定する時、次のバン
クがフレームメモリ内で自体的にプリーチャージされる
ようにする自動プリーチャージ命令を提供することもで
きる。
【００２４】また、バースト記録する前に階調信号を外
部のキャッシュメモリに一時的に記録した後、これを適
切なタイミングで読み出した信号をフレームメモリに記
録することもできる。
部のキャッシュメモリに一時的に記録した後、これを適
切なタイミングで読み出した信号をフレームメモリに記
録することもできる。
【００２５】
【発明の実施の形態】以下では添付した図面を参考とし
て本発明の実施例について本発明の属する技術分野にお
ける通常の知識を有する者が容易に実施できるように詳
細に説明する。しかし、本発明は多様に変化している各
種形態で実現することができ、ここで説明する実施例に
限定されない。
て本発明の実施例について本発明の属する技術分野にお
ける通常の知識を有する者が容易に実施できるように詳
細に説明する。しかし、本発明は多様に変化している各
種形態で実現することができ、ここで説明する実施例に
限定されない。
【００２６】次に、本発明の実施例による液晶表示装置
及びその駆動方法について図面を参考として詳細に説明
する。
及びその駆動方法について図面を参考として詳細に説明
する。
【００２７】まず、図１乃至図３を参照して本発明の一
実施例による液晶表示装置とそのデータ階調信号補正部
について説明する。
実施例による液晶表示装置とそのデータ階調信号補正部
について説明する。
【００２８】図１は本発明の一実施例による液晶表示装
置を示す図面である。図２は本発明の一実施例によるデ
ータ階調信号補正部を示すブロック図である。図３はフ
レームメモリを外装メモリで実現した場合を示すブロッ
ク図である。
置を示す図面である。図２は本発明の一実施例によるデ
ータ階調信号補正部を示すブロック図である。図３はフ
レームメモリを外装メモリで実現した場合を示すブロッ
ク図である。
【００２９】図１に示したように、本発明の一実施例に
よる液晶表示装置は液晶パネル１００、ゲートドライバ
ー２００、データドライバー３００及びデータ階調信号
補正部４００を含む。
よる液晶表示装置は液晶パネル１００、ゲートドライバ
ー２００、データドライバー３００及びデータ階調信号
補正部４００を含む。
【００３０】液晶パネル１００にはゲートオン電圧を伝
達するための複数のゲート線１２０及びゲート線と絶縁
されて交差し、データ電圧を伝達するための複数のデー
タ線１３０が形成されている。隣接した二つのゲート線
１２０は隣接した二つのデータ線１３０と共に画素領域
を定義し、各画素領域には薄膜トランジスタ１１０が形
成されている。ゲート線１２０に接続されたゲート電極
とデータ線１３０に接続されたソース電極及びドレーン
電極はこの薄膜トランジスタ１１０の三端子を構成し、
薄膜トランジスタ１１０のドレーン電極には画素キャパ
シタＣ1とストレージキャパシタＣstが接続されてい
る。
達するための複数のゲート線１２０及びゲート線と絶縁
されて交差し、データ電圧を伝達するための複数のデー
タ線１３０が形成されている。隣接した二つのゲート線
１２０は隣接した二つのデータ線１３０と共に画素領域
を定義し、各画素領域には薄膜トランジスタ１１０が形
成されている。ゲート線１２０に接続されたゲート電極
とデータ線１３０に接続されたソース電極及びドレーン
電極はこの薄膜トランジスタ１１０の三端子を構成し、
薄膜トランジスタ１１０のドレーン電極には画素キャパ
シタＣ1とストレージキャパシタＣstが接続されてい
る。
【００３１】ゲートドライバー２００はゲート線１２０
に順次にゲートオン電圧を印加し、ゲートオン電圧が印
加されるゲート線１２０に接続された薄膜トランジスタ
１１０をターンオンさせる。
に順次にゲートオン電圧を印加し、ゲートオン電圧が印
加されるゲート線１２０に接続された薄膜トランジスタ
１１０をターンオンさせる。
【００３２】図２に示すデータ階調信号補正部４００は
データ階調信号源（図示していないが、例えば、グラフ
ィック制御機）からデータ階調信号Ｇnを受信した後、
現在フレームのデータ階調信号と直前フレームのデータ
階調信号を考慮して補正されたデータ階調信号Ｇn´を
生成して出力する。この時、階調信号補正部４００は独
立型（stand-alone）ユニットとして存在することもで
きるが、グラフィックカードやＬＣＤモジュールに統合
されることもできる。
データ階調信号源（図示していないが、例えば、グラフ
ィック制御機）からデータ階調信号Ｇnを受信した後、
現在フレームのデータ階調信号と直前フレームのデータ
階調信号を考慮して補正されたデータ階調信号Ｇn´を
生成して出力する。この時、階調信号補正部４００は独
立型（stand-alone）ユニットとして存在することもで
きるが、グラフィックカードやＬＣＤモジュールに統合
されることもできる。
【００３３】データドライバー３００はデータ階調信号
補正部４００から受信した補正済みデータ階調信号Ｇn
´を当該階調電圧（データ電圧）にＤ／Ａ変換して各々
データ線１３０に印加する。
補正部４００から受信した補正済みデータ階調信号Ｇn
´を当該階調電圧（データ電圧）にＤ／Ａ変換して各々
データ線１３０に印加する。
【００３４】次に、図２を参照してデータ階調信号補正
部４００について詳しく説明する。
部４００について詳しく説明する。
【００３５】図２に示したように、データ階調信号補正
部４００は合成器４１０、フレームメモリ４２０、コン
トローラ４３０、データ階調信号変換器４４０及び分離
器４５０を含む。
部４００は合成器４１０、フレームメモリ４２０、コン
トローラ４３０、データ階調信号変換器４４０及び分離
器４５０を含む。
【００３６】合成器４１０はデータ階調信号源（図示せ
ず）から階調信号Ｇnを受信し、データ階調信号補正部
４００が処理できる速度でデータストリームの周波数を
変換する。例えば、データ階調信号源から１８ビットの
データが６５ＭＨｚ（高速）周波数に同期して受信さ
れ、データ階調信号補正部４００の構成要素処理速度の
限界が５０MHz（低速）であれば、合成器４１０は１８
ビット高速の階調信号を２つずつ縛って３６ビット低速
の階調信号Ｇmに変換合成してフレームメモリ４２０に
伝送する。反対に、データ階調信号補正部４００の構成
要素処理速度が十分に速ければ、合成器４１０は１８ビ
ットの階調信号を幾つかに分割し、直並列または直列に
変換して、データピン本数を少なくできる。
ず）から階調信号Ｇnを受信し、データ階調信号補正部
４００が処理できる速度でデータストリームの周波数を
変換する。例えば、データ階調信号源から１８ビットの
データが６５ＭＨｚ（高速）周波数に同期して受信さ
れ、データ階調信号補正部４００の構成要素処理速度の
限界が５０MHz（低速）であれば、合成器４１０は１８
ビット高速の階調信号を２つずつ縛って３６ビット低速
の階調信号Ｇmに変換合成してフレームメモリ４２０に
伝送する。反対に、データ階調信号補正部４００の構成
要素処理速度が十分に速ければ、合成器４１０は１８ビ
ットの階調信号を幾つかに分割し、直並列または直列に
変換して、データピン本数を少なくできる。
【００３７】フレームメモリ４２０はコントローラ４３
０の制御によって所定アドレスに記録されている直前階
調信号Ｇm-1を読んでデータ階調信号変換器４４０に出
力する同時に、合成器４１０から伝送される階調信号Ｇ
mを前記所定アドレスに記録する。データ階調信号変換
器４４０は合成器４１０から出力される現在フレームの
階調信号Ｇmとフレームメモリ４２０から出力される直
前フレームの階調信号Ｇm-1とを受信した後、これを利
用して補正された階調信号Ｇm´を生成する。
０の制御によって所定アドレスに記録されている直前階
調信号Ｇm-1を読んでデータ階調信号変換器４４０に出
力する同時に、合成器４１０から伝送される階調信号Ｇ
mを前記所定アドレスに記録する。データ階調信号変換
器４４０は合成器４１０から出力される現在フレームの
階調信号Ｇmとフレームメモリ４２０から出力される直
前フレームの階調信号Ｇm-1とを受信した後、これを利
用して補正された階調信号Ｇm´を生成する。
【００３８】分離器４５０はデータ階調信号変換器４４
０から出力される３６ビット低速の補正済みデータ階調
信号Ｇｍ´のビット構成を２個に分離して１８ビット高
速の補正済み階調信号Ｇｎ´を出力する。
０から出力される３６ビット低速の補正済みデータ階調
信号Ｇｍ´のビット構成を２個に分離して１８ビット高
速の補正済み階調信号Ｇｎ´を出力する。
【００３９】本発明の一実施例ではデータ階調信号に同
期するクロック周波数がフレームメモリをアクセスする
クロック周波数と相異しているために、データ階調信号
を合成及び分離する合成器４１０及び分離器４５０が必
要であったが、データ階調信号に同期するクロック周波
数とフレームメモリ４２０をアクセスするクロック周波
数が同一である場合には、このような合成器と分離器は
不必要となる。
期するクロック周波数がフレームメモリをアクセスする
クロック周波数と相異しているために、データ階調信号
を合成及び分離する合成器４１０及び分離器４５０が必
要であったが、データ階調信号に同期するクロック周波
数とフレームメモリ４２０をアクセスするクロック周波
数が同一である場合には、このような合成器と分離器は
不必要となる。
【００４０】この時、フレームメモリ４２０は図３に示
したように別途の外装メモリとして実現するのが好まし
い。フレームメモリの性能を充足する外装メモリとして
はＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ（double data rate
SDRAM）などのバーストタイプ（burst-type）メモリを
用いることができる。本発明の一実施例ではフレームメ
モリとして５１２Ｋ×３２×４バンクの構造を有する６
４Ｍｂ ＳＤＲＡＭを使用して説明するが、他のバース
トタイプメモリを使用する場合にも本発明の技術分野に
おける通常の知識を有する者が容易に実施することがで
きる。
したように別途の外装メモリとして実現するのが好まし
い。フレームメモリの性能を充足する外装メモリとして
はＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ（double data rate
SDRAM）などのバーストタイプ（burst-type）メモリを
用いることができる。本発明の一実施例ではフレームメ
モリとして５１２Ｋ×３２×４バンクの構造を有する６
４Ｍｂ ＳＤＲＡＭを使用して説明するが、他のバース
トタイプメモリを使用する場合にも本発明の技術分野に
おける通常の知識を有する者が容易に実施することがで
きる。
【００４１】本発明の一実施例による５１２Ｋ×３２×
４バンクの構造を有する６４ＭｂＳＤＲＡＭであるフレ
ームメモリ４２０がデータ階調信号補正部４００と接続
するためには合計５２個のピンが必要である。このよう
な５２個のピンはクロック（clock、以下、CLKとす
る）、クロックイネーブル（clock enable、以下、CKE
とする）、チップセレクト（chip select、以下、CSと
する）及びデータマスク（data mask、以下、DQMとす
る）からなる４つの第１グループピン、行アクセス（ro
w access strobe、以下、RASとする）、列アクセス（co
lumn access strobe、以下、CASとする）、記録イネー
ブル（write enable、以下、WEとする）、２つのバンク
アドレス（bank address、以下、各々BA0及びBA1とす
る）及び１１個のアドレス（以下、各々ADDR0乃至ADDR1
0とする）からなる１６個の第２グループピン、そして
３２個のデータピン（以下、各々DQ0乃至DQ31とする）
からなる第３グループピンである。
４バンクの構造を有する６４ＭｂＳＤＲＡＭであるフレ
ームメモリ４２０がデータ階調信号補正部４００と接続
するためには合計５２個のピンが必要である。このよう
な５２個のピンはクロック（clock、以下、CLKとす
る）、クロックイネーブル（clock enable、以下、CKE
とする）、チップセレクト（chip select、以下、CSと
する）及びデータマスク（data mask、以下、DQMとす
る）からなる４つの第１グループピン、行アクセス（ro
w access strobe、以下、RASとする）、列アクセス（co
lumn access strobe、以下、CASとする）、記録イネー
ブル（write enable、以下、WEとする）、２つのバンク
アドレス（bank address、以下、各々BA0及びBA1とす
る）及び１１個のアドレス（以下、各々ADDR0乃至ADDR1
0とする）からなる１６個の第２グループピン、そして
３２個のデータピン（以下、各々DQ0乃至DQ31とする）
からなる第３グループピンである。
【００４２】単独チップとして作られるデータ階調信号
補正部４００のチップ（die）面積は全体ピン数の１乃
至２乗に比例して増加し、チップサイズが増加すれば製
造単価が増加する。したがって、データ階調信号補正部
４００のピン数を減らせばチップサイズを減らすことが
できるので、価格低下を期待することができる。これは
データ階調信号補正部４００が独立型ユニットで存在す
る時だけでなく、グラフィックカードやＬＣＤモジュー
ルに統合されている時も同じである。
補正部４００のチップ（die）面積は全体ピン数の１乃
至２乗に比例して増加し、チップサイズが増加すれば製
造単価が増加する。したがって、データ階調信号補正部
４００のピン数を減らせばチップサイズを減らすことが
できるので、価格低下を期待することができる。これは
データ階調信号補正部４００が独立型ユニットで存在す
る時だけでなく、グラフィックカードやＬＣＤモジュー
ルに統合されている時も同じである。
【００４３】以下、図４、図５Ａ乃至図５Ｃを参照して
本発明の一実施例によるフレームメモリとその駆動方法
について詳しく説明する。
本発明の一実施例によるフレームメモリとその駆動方法
について詳しく説明する。
【００４４】図４は本発明の一実施例によってフレーム
メモリ４２０を外装メモリで実現した場合を示すブロッ
ク図である。
メモリ４２０を外装メモリで実現した場合を示すブロッ
ク図である。
【００４５】図４に示したように、フレームメモリ４２
０として５１２Ｋ×３２×４バンクの構造を有する６４
Ｍｂ ＳＤＲＡＭを使用した場合には、図３と異なって
１６個の第２グループピンと第３グループピンを共有ピ
ンにしてデータ階調信号補正部４００でピン数を１６個
減らすことができる。
０として５１２Ｋ×３２×４バンクの構造を有する６４
Ｍｂ ＳＤＲＡＭを使用した場合には、図３と異なって
１６個の第２グループピンと第３グループピンを共有ピ
ンにしてデータ階調信号補正部４００でピン数を１６個
減らすことができる。
【００４６】バーストタイプのフレームメモリ４２０に
はバーストモードがあって、例えば読取または記録命令
を１度発行すれば最大１ページのデータが別途の他の命
令なく読取または記録できる。このようなバーストタイ
プのフレームメモリ４２０では下記に説明するように第
２グループピンと第３グループピンに対してコントロー
ルシーケンスを調整して第２グループピンと第３グルー
プピンを共有ピンにすることができる。
はバーストモードがあって、例えば読取または記録命令
を１度発行すれば最大１ページのデータが別途の他の命
令なく読取または記録できる。このようなバーストタイ
プのフレームメモリ４２０では下記に説明するように第
２グループピンと第３グループピンに対してコントロー
ルシーケンスを調整して第２グループピンと第３グルー
プピンを共有ピンにすることができる。
【００４７】以下、図５Ａ乃至５Ｃを参照して本発明の
第１実施例によるフレームメモリ４２０駆動方法につい
て詳しく説明する。
第１実施例によるフレームメモリ４２０駆動方法につい
て詳しく説明する。
【００４８】図５Ａはフレームメモリのパワーアップ段
階を示すシーケンス図面であり、図５Ｂはフレームメモ
リのバースト読取を示すシーケンス図面であり、図５Ｃ
はフレームメモリのバースト記録を示すシーケンス図面
である。
階を示すシーケンス図面であり、図５Ｂはフレームメモ
リのバースト読取を示すシーケンス図面であり、図５Ｃ
はフレームメモリのバースト記録を示すシーケンス図面
である。
【００４９】まず、図５Ａを参照してフレームメモリ４
２０のパワーアップ段階について説明する。
２０のパワーアップ段階について説明する。
【００５０】フレームメモリ４２０を読取または記録す
るように、フレームメモリ４２０を正常に作動させるた
めにはまずパワーアップ（power-up）段階が必要であ
る。パワーアップ段階は命令（command）だけで行わ
れ、データの入出力がないのでＤＱＭをアクティブとし
てデータピンをマスキングする。言い換えれば、データ
側入出力をハイインピーダンス（HI-Z）状態であるオー
プン状態に維持すればよい。このようなパワーアップ段
階は非作動（no operation、NOP）段階、プリーチャー
ジ（prechage、Pre）段階、自動リフレッシュ（auto re
fresh、AR）段階及びモードレジスター設定（mode regi
ster set、MRS）段階からなる。
るように、フレームメモリ４２０を正常に作動させるた
めにはまずパワーアップ（power-up）段階が必要であ
る。パワーアップ段階は命令（command）だけで行わ
れ、データの入出力がないのでＤＱＭをアクティブとし
てデータピンをマスキングする。言い換えれば、データ
側入出力をハイインピーダンス（HI-Z）状態であるオー
プン状態に維持すればよい。このようなパワーアップ段
階は非作動（no operation、NOP）段階、プリーチャー
ジ（prechage、Pre）段階、自動リフレッシュ（auto re
fresh、AR）段階及びモードレジスター設定（mode regi
ster set、MRS）段階からなる。
【００５１】ＮＯＰ段階では安定したクロックが入力さ
れる状態でＣＫＥをアクティブとし、ＣＳ、ＲＡＳ、Ｃ
ＡＳ、ＷＥなどのピンはインアクティブ（inactive）と
して２００μｓ程度に維持する。ＰＲＥ段階ではＣＳ、
ＲＡＳ及びＷＥをアクティブ、ＣＡＳをインアクティブ
としてＡＤＤＲ１０を１に設定してフレームメモリ４２
０の全てのバンクをプリーチャージする。ＡＲ段階では
ＣＳ、ＲＡＳ及びＣＡＳをアクティブ、ＷＥをインアク
ティブとしてプリーチャージされたメモリをリフレッシ
ュし、このＡＲ段階を２回以上繰り返す。ＭＲＳ段階で
はＣＳ、ＲＡＳ、ＣＡＳ及びＷＥをアクティブとしてＢ
Ａ０、ＢＡ１、ＡＤＤＲ０乃至ＡＤＤＲ１０にＭＲＳ値
を与えて、ＣＡＳレイテンシLT（２または３）、バース
ト長さ（１、２、４、８またはフルページ）及びバース
トタイプを設定する。
れる状態でＣＫＥをアクティブとし、ＣＳ、ＲＡＳ、Ｃ
ＡＳ、ＷＥなどのピンはインアクティブ（inactive）と
して２００μｓ程度に維持する。ＰＲＥ段階ではＣＳ、
ＲＡＳ及びＷＥをアクティブ、ＣＡＳをインアクティブ
としてＡＤＤＲ１０を１に設定してフレームメモリ４２
０の全てのバンクをプリーチャージする。ＡＲ段階では
ＣＳ、ＲＡＳ及びＣＡＳをアクティブ、ＷＥをインアク
ティブとしてプリーチャージされたメモリをリフレッシ
ュし、このＡＲ段階を２回以上繰り返す。ＭＲＳ段階で
はＣＳ、ＲＡＳ、ＣＡＳ及びＷＥをアクティブとしてＢ
Ａ０、ＢＡ１、ＡＤＤＲ０乃至ＡＤＤＲ１０にＭＲＳ値
を与えて、ＣＡＳレイテンシLT（２または３）、バース
ト長さ（１、２、４、８またはフルページ）及びバース
トタイプを設定する。
【００５２】このようなパワーアップ段階を経た後、フ
レームメモリ４２０をバースト読取またはバースト記録
することができる。以下ではパワーアップ段階のＭＲＳ
段階でバースト長さがフルページに設定された場合につ
いて説明する。
レームメモリ４２０をバースト読取またはバースト記録
することができる。以下ではパワーアップ段階のＭＲＳ
段階でバースト長さがフルページに設定された場合につ
いて説明する。
【００５３】図５Ｂを参照してフレームメモリ４２０を
バースト読取する方法について説明する。
バースト読取する方法について説明する。
【００５４】まず、ＢＡ０及びＢＡ１に読もうとするバ
ンクのアドレスを指定し、ＣＳ、ＲＡＳ及びＷＥをアク
ティブ、ＣＡＳをインアクティブとしてＡＤＤＲ１０を
０に設定して手動で指定したバンクをプリーチャージす
る（ＰＲＥ０）。プリーチャージした後ＡＤＤＲ０乃至
ＡＤＤＲ１０に読取しようとするデータが記録されてい
る行のアドレスを指定し、ＣＳ及びＲＡＳをアクティ
ブ、ＣＡＳ及びＷＥをインアクティブとして、このよう
に指定された行をアクティブ状態にする（ＲＡ０）。Ｐ
ＲＥ０及びＲＡ０段階ではまだ有効なデータを読んでい
ないのでＤＱＭはアクティブになっている。
ンクのアドレスを指定し、ＣＳ、ＲＡＳ及びＷＥをアク
ティブ、ＣＡＳをインアクティブとしてＡＤＤＲ１０を
０に設定して手動で指定したバンクをプリーチャージす
る（ＰＲＥ０）。プリーチャージした後ＡＤＤＲ０乃至
ＡＤＤＲ１０に読取しようとするデータが記録されてい
る行のアドレスを指定し、ＣＳ及びＲＡＳをアクティ
ブ、ＣＡＳ及びＷＥをインアクティブとして、このよう
に指定された行をアクティブ状態にする（ＲＡ０）。Ｐ
ＲＥ０及びＲＡ０段階ではまだ有効なデータを読んでい
ないのでＤＱＭはアクティブになっている。
【００５５】次に、ＡＤＤＲ０乃至ＡＤＤＲ７に読もう
とする第１データの列アドレスを指定し、ＣＳ及びＣＡ
Ｓをアクティブ、ＲＡＳ及びＷＥをインアクティブとし
てＡＤＤＲ１０を１に設定してＣＡＳ命令をする（ＲＤ
０）。ＣＡＳ命令をする時はＤＱＭをアクティブとして
ＣＡＳ命令がうまく入るようにし、次のクロックからは
データを読むためにＤＱＭをインアクティブとする（Ｒ
Ｄ０）。
とする第１データの列アドレスを指定し、ＣＳ及びＣＡ
Ｓをアクティブ、ＲＡＳ及びＷＥをインアクティブとし
てＡＤＤＲ１０を１に設定してＣＡＳ命令をする（ＲＤ
０）。ＣＡＳ命令をする時はＤＱＭをアクティブとして
ＣＡＳ命令がうまく入るようにし、次のクロックからは
データを読むためにＤＱＭをインアクティブとする（Ｒ
Ｄ０）。
【００５６】ここで、ＣＡＳレイテンシ（ＬＴ）が２に
設定された場合にはＣＡＳ命令から２クロック以降から
データを読まなければならないが、読取状態でＤＱＭ命
令は２クロック以降に作動する。つまり、ＣＡＳ命令の
次の２クロックではＤＱＭがまだアクティブ状態である
のでデータを読むことができず、その次のクロックから
データを読むことができる。したがって、ＡＤＤＲ０乃
至ＡＤＤＲ７を設定する時、アドレスは（読もうとする
第１データの列アドレス−１）に指定しなければデータ
を正常に読むことができない。図５Ｂに示したように、
Ｑ１からデータを読む時は、アドレスはＱ０に指定しな
ければならない。しかし、ＣＡＳレイテンシ（ＬＴ）が
３である場合には、このような問題が発生しないのでＡ
ＤＤＲ０乃至ＡＤＤＲ７には読もうとする第１データの
列アドレスを指定すればよい。
設定された場合にはＣＡＳ命令から２クロック以降から
データを読まなければならないが、読取状態でＤＱＭ命
令は２クロック以降に作動する。つまり、ＣＡＳ命令の
次の２クロックではＤＱＭがまだアクティブ状態である
のでデータを読むことができず、その次のクロックから
データを読むことができる。したがって、ＡＤＤＲ０乃
至ＡＤＤＲ７を設定する時、アドレスは（読もうとする
第１データの列アドレス−１）に指定しなければデータ
を正常に読むことができない。図５Ｂに示したように、
Ｑ１からデータを読む時は、アドレスはＱ０に指定しな
ければならない。しかし、ＣＡＳレイテンシ（ＬＴ）が
３である場合には、このような問題が発生しないのでＡ
ＤＤＲ０乃至ＡＤＤＲ７には読もうとする第１データの
列アドレスを指定すればよい。
【００５７】このようにＤＱＭがインアクティブに変わ
った場合から２５６セルのデータが指定された列アドレ
スから順次にバースト読取される。この時、図４に示し
たようにデータピンと第２グループピンがバスを共有し
ているのでデータを読む時ＲＡＳ、ＣＡＳ、ＷＥ、Ｂ
Ａ、ＡＤＤＲ０乃至ＡＤＤＲ１０の状態が変わることが
あるが、バスが共有されていないＣＳをインアクティブ
に維持し続ければフレームメモリ４２０には命令が入ら
ず、データピンがアクティブ状態となる。
った場合から２５６セルのデータが指定された列アドレ
スから順次にバースト読取される。この時、図４に示し
たようにデータピンと第２グループピンがバスを共有し
ているのでデータを読む時ＲＡＳ、ＣＡＳ、ＷＥ、Ｂ
Ａ、ＡＤＤＲ０乃至ＡＤＤＲ１０の状態が変わることが
あるが、バスが共有されていないＣＳをインアクティブ
に維持し続ければフレームメモリ４２０には命令が入ら
ず、データピンがアクティブ状態となる。
【００５８】ＸＧＡディスプレイの場合には１ラインに
１０２４画素があるので一つのバンクの一つの行にある
２５６セルだけではこの画素を記録することはできな
い。したがって、一つのバンクの一つの行を読んだ後、
次のバンクを引続き読まなければならない。
１０２４画素があるので一つのバンクの一つの行にある
２５６セルだけではこの画素を記録することはできな
い。したがって、一つのバンクの一つの行を読んだ後、
次のバンクを引続き読まなければならない。
【００５９】ＰＲＥ０段階のように読もうとする次のバ
ンクのアドレスをＢＡ０及びＢＡ１に指定して前のバン
クの最後の有効なデータの次のクロックまたはそれより
後にプリーチャージする（ＰＲＥ１）。しかし、前述し
たように読取状態でＤＱＭ命令は２クロック以降に作動
するので最後の有効なデータ１クロック前にＤＱＭをア
クティブとして最後の有効なデータの次のクロックから
データピンをマスキングする。プリーチャージした後の
ＣＡＳ命令をおろす動作（ＲＡ１）及びバースト読取動
作（ＲＤ１）は前述したＲＡ０及びＲＤ０の段階と同一
であるので説明を省略する。
ンクのアドレスをＢＡ０及びＢＡ１に指定して前のバン
クの最後の有効なデータの次のクロックまたはそれより
後にプリーチャージする（ＰＲＥ１）。しかし、前述し
たように読取状態でＤＱＭ命令は２クロック以降に作動
するので最後の有効なデータ１クロック前にＤＱＭをア
クティブとして最後の有効なデータの次のクロックから
データピンをマスキングする。プリーチャージした後の
ＣＡＳ命令をおろす動作（ＲＡ１）及びバースト読取動
作（ＲＤ１）は前述したＲＡ０及びＲＤ０の段階と同一
であるので説明を省略する。
【００６０】しかし、ディスプレイ用データが連続的に
入力されることとは反対に、このように一つのバンクの
データを読んでから次のバンクのデータを読めば、時間
的な差が生じる。このような時間的な差を補償するため
にデータ階調信号補正部４００内部にキャッシュメモリ
（図示せず）をおくことができる。データ階調信号補正
部４００に伝達される現在フレームの階調信号を一時的
にキャッシュメモリに記録し、これを適切なタイミング
で読み出し再生した信号をフレームメモリ４２０に伝達
することによってこのような時間的な差を補償すること
ができる。
入力されることとは反対に、このように一つのバンクの
データを読んでから次のバンクのデータを読めば、時間
的な差が生じる。このような時間的な差を補償するため
にデータ階調信号補正部４００内部にキャッシュメモリ
（図示せず）をおくことができる。データ階調信号補正
部４００に伝達される現在フレームの階調信号を一時的
にキャッシュメモリに記録し、これを適切なタイミング
で読み出し再生した信号をフレームメモリ４２０に伝達
することによってこのような時間的な差を補償すること
ができる。
【００６１】バンクを変えていきながら一つのラインの
データを全て読めば、最後のバンクの最後の有効なデー
タの１クロック前にＤＱＭをアクティブとして有効なデ
ータの次のクロックからデータピンをマスキングし、次
のラインのデータを読めばよい。次のラインのデータを
読む過程は前述した一つのラインのデータを読む過程と
同一であるので説明を省略する。
データを全て読めば、最後のバンクの最後の有効なデー
タの１クロック前にＤＱＭをアクティブとして有効なデ
ータの次のクロックからデータピンをマスキングし、次
のラインのデータを読めばよい。次のラインのデータを
読む過程は前述した一つのラインのデータを読む過程と
同一であるので説明を省略する。
【００６２】次に、図５Ｃを参照してフレームメモリ４
２０にバースト記録する方法について説明する。
２０にバースト記録する方法について説明する。
【００６３】バースト記録過程はＣＡＳレイテンシ（Ｌ
Ｔ）がないということを除けばバースト読取過程と同一
である。
Ｔ）がないということを除けばバースト読取過程と同一
である。
【００６４】詳細に説明すれば、バースト読取でのＰＲ
Ｅ０段階のように記録しようとするバンクをプリーチャ
ージし（ＰＲＥ０）、記録しようとする行をアクティブ
状態にする（ＲＡ０）。記録状態ではＤＱＭ命令はレイ
テンシ（ＬＴ）なく直ちにそのクロックサイクルに作用
するので、読取状態と異なってＣＡＳ命令をおろす時ま
でＤＱＭをアクティブに維持しし、次のクロックからＤ
ＱＭをインアクティブに設定する（ＷＲ０）。そして、
ＡＤＤＲ０乃至ＡＤＤＲ７に記録するデータの列アドレ
スを指定する時、データはＣＡＳ命令の次のクロックか
ら入力されるので、記録するアドレスより１（またはそ
れ以上）先のアドレスに指定する。このようにすれば、
ＣＡＳ命令の次のクロックから２５６セルのデータが順
次に記録される。
Ｅ０段階のように記録しようとするバンクをプリーチャ
ージし（ＰＲＥ０）、記録しようとする行をアクティブ
状態にする（ＲＡ０）。記録状態ではＤＱＭ命令はレイ
テンシ（ＬＴ）なく直ちにそのクロックサイクルに作用
するので、読取状態と異なってＣＡＳ命令をおろす時ま
でＤＱＭをアクティブに維持しし、次のクロックからＤ
ＱＭをインアクティブに設定する（ＷＲ０）。そして、
ＡＤＤＲ０乃至ＡＤＤＲ７に記録するデータの列アドレ
スを指定する時、データはＣＡＳ命令の次のクロックか
ら入力されるので、記録するアドレスより１（またはそ
れ以上）先のアドレスに指定する。このようにすれば、
ＣＡＳ命令の次のクロックから２５６セルのデータが順
次に記録される。
【００６５】バースト記録でも一つのバンクの一つの行
には２５６個のセルだけがあるので、次のバンクに引続
き記録しなければならない。次のバンクに記録する時は
バースト読取と異なってレイテンシ（ＬＴ）がないの
で、最後の有効なデータの次のクロックからＤＱＭをア
クティブとする。その後の動作（ＰＲＥ１、ＲＡ１、Ｗ
Ｒ１）はこの技術分野における通常の知識を有する者が
図面と前記説明を参照して容易に実施できるので説明を
省略する。
には２５６個のセルだけがあるので、次のバンクに引続
き記録しなければならない。次のバンクに記録する時は
バースト読取と異なってレイテンシ（ＬＴ）がないの
で、最後の有効なデータの次のクロックからＤＱＭをア
クティブとする。その後の動作（ＰＲＥ１、ＲＡ１、Ｗ
Ｒ１）はこの技術分野における通常の知識を有する者が
図面と前記説明を参照して容易に実施できるので説明を
省略する。
【００６６】バンクを変えていきながら一つのラインの
データを全て記録すれば、最後のバンクの最後の有効な
データの次のクロックからＤＱＭをアクティブとして有
効なデータの次のクロックからデータピンをマスキング
し、次のラインのデータを記録する。この過程は前述し
た一つのラインのデータを記録する過程と同一であるの
で説明を省略する。
データを全て記録すれば、最後のバンクの最後の有効な
データの次のクロックからＤＱＭをアクティブとして有
効なデータの次のクロックからデータピンをマスキング
し、次のラインのデータを記録する。この過程は前述し
た一つのラインのデータを記録する過程と同一であるの
で説明を省略する。
【００６７】このように本発明の第１実施例によってデ
ータをバースト読取、バースト記録またはバースト読取
後にバースト記録したりバースト記録後にバースト読取
することができる。
ータをバースト読取、バースト記録またはバースト読取
後にバースト記録したりバースト記録後にバースト読取
することができる。
【００６８】次に本発明の第２実施例によるフレームメ
モリ駆動方法について説明する。
モリ駆動方法について説明する。
【００６９】本発明の第１実施例によるフレームメモリ
駆動方法では一つのバンクを読取または記録するたびに
プリーチャージしたが、第２実施例では一つのラインの
データを読取または記録する時全てのバンクをプリーチ
ャージする。
駆動方法では一つのバンクを読取または記録するたびに
プリーチャージしたが、第２実施例では一つのラインの
データを読取または記録する時全てのバンクをプリーチ
ャージする。
【００７０】詳細に説明すれば、一つのラインのデータ
を読取または記録する前に第１バンクのプリーチャージ
段階（ＰＲＥ０）でＣＳ、ＲＡＳ及びＷＥをアクティ
ブ、ＣＡＳをインアクティブとしてＡＤＤＲ１０を１に
設定し、全てのバンクをプリーチャージする。その後、
次のバンクを読取または記録する時はプリーチャージ段
階（ＰＲＥ１）を省略して直ちにＣＡＳ命令をおろせば
よい（ＲＡ１）。他の過程は第１実施例と類似している
ので説明を省略する。
を読取または記録する前に第１バンクのプリーチャージ
段階（ＰＲＥ０）でＣＳ、ＲＡＳ及びＷＥをアクティ
ブ、ＣＡＳをインアクティブとしてＡＤＤＲ１０を１に
設定し、全てのバンクをプリーチャージする。その後、
次のバンクを読取または記録する時はプリーチャージ段
階（ＰＲＥ１）を省略して直ちにＣＡＳ命令をおろせば
よい（ＲＡ１）。他の過程は第１実施例と類似している
ので説明を省略する。
【００７１】次に、本発明の第３実施例によるフレーム
メモリ駆動方法について説明する。
メモリ駆動方法について説明する。
【００７２】本発明の第１及び第２実施例によるフレー
ムメモリ駆動方法では手動でプリーチャージ命令をした
が、第３実施例ではフレームメモリ内で自動的にプリー
チャージする。
ムメモリ駆動方法では手動でプリーチャージ命令をした
が、第３実施例ではフレームメモリ内で自動的にプリー
チャージする。
【００７３】詳細に説明すれば、ＣＡＳ命令をする時
（ＲＡ０、ＲＡ１）ＡＤＤＲ１０を１に設定すれば一つ
のバンクのバースト読取またはバースト記録が終わった
後、次のバンクをバースト読取またはバースト記録する
時、別途のプリーチャージ命令（ＰＲＥ１）なくフレー
ムメモリ内で自動的にプリーチャージを行う。他の過程
は第１及び第２実施例と類似しているので説明を省略す
る。
（ＲＡ０、ＲＡ１）ＡＤＤＲ１０を１に設定すれば一つ
のバンクのバースト読取またはバースト記録が終わった
後、次のバンクをバースト読取またはバースト記録する
時、別途のプリーチャージ命令（ＰＲＥ１）なくフレー
ムメモリ内で自動的にプリーチャージを行う。他の過程
は第１及び第２実施例と類似しているので説明を省略す
る。
【００７４】以上本発明の好ましい実施例について詳細
に説明したが、本発明の権利範囲はこれに限定されず、
請求範囲で定義している本発明の基本概念を利用した当
業者の多様な変形及び改良形態もまた本発明の権利範囲
に属する。
に説明したが、本発明の権利範囲はこれに限定されず、
請求範囲で定義している本発明の基本概念を利用した当
業者の多様な変形及び改良形態もまた本発明の権利範囲
に属する。
【００７５】
【発明の効果】本発明によれば、データ階調信号補正部
がフレームメモリと接続する部分の使用面積を減らして
データ階調信号補正部のチップサイズを小さくすること
ができる。
がフレームメモリと接続する部分の使用面積を減らして
データ階調信号補正部のチップサイズを小さくすること
ができる。
【図１】本発明の一実施例による液晶表示装置を示す図
面である。
面である。
【図２】本発明の一実施例によるデータ階調信号補正部
を示すブロック図である。
を示すブロック図である。
【図３】フレームメモリを外装メモリで実現した場合を
示すブロック図である。
示すブロック図である。
【図４】本発明の一実施例によってフレームメモリを外
装メモリで実現した場合を示すブロック図である。
装メモリで実現した場合を示すブロック図である。
【図５Ａ】フレームメモリのパワーアップ段階を示すシ
ーケンス図面である。
ーケンス図面である。
【図５Ｂ】フレームメモリのバースト読取を示すシーケ
ンス図面である。
ンス図面である。
【図５Ｃ】フレームメモリのバースト記録を示すシーケ
ンス図面である。
ンス図面である。
１００ 液晶パネル
１１０ 薄膜トランジスタ
１２０ ゲート線
１３０ データ線
２００ ゲートドライバー
３００ データドライバー
４００ データ階調信号補正部
４１０ 合成器
４２０ フレームメモリ
４３０ コントローラ
４４０ データ階調信号変換器
４５０ 分離器
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 １０２Ｚ
１０２ Ｇ１１Ｃ 11/34 ３７１Ｋ
Ｆターム(参考） 5C006 AF01 AF04 AF06 AF44 AF46
BC16 BF02 BF09 FA13 FA14
FA41 FA51
5C021 PA17 PA79 XA35
5C058 AA06 BA07 BB13
5C080 BB05 DD08 DD22 DD27 EE19
EE29 FF01 FF11 GG12 GG15
GG17 JJ02
5M024 BB26 DD09 PP01 PP03 PP10
Claims (19)
- 【請求項１】走査信号を伝達する複数のゲート線、デー
タ電圧を伝達するために前記ゲート線と絶縁されて交差
する複数のデータ線、そして前記ゲート線及び前記デー
タ線によって囲まれた領域に形成されて各々前記ゲート
線及び前記データ線に接続されているスイッチング素子
を有して行列形態で配列された複数の画素を含む液晶表
示装置パネルと、 前記ゲート線に前記走査信号を順次に供給するゲートド
ライバーと、 データ階調信号源から階調信号を受信し、データ階調信
号変換器により現在フレームの階調信号と直前フレーム
の階調信号を考慮して補正された階調信号を生成して出
力するデータ階調信号補正部と、 前記データ階調信号補正部から出力される前記補正され
た階調信号を対応するデータ電圧に変えて前記データ線
に供給するデータドライバーと、 前記データ階調信号補正部が前記データ階調信号源から
受信する前記現在フレームの階調信号を１度の命令で一
定量のデータを処理するモードであるバーストモードで
記録するための、また記録された前記直前フレームの階
調信号を前記バーストモードで読み出して出力するため
の、フレームメモリと、を含む液晶表示装置。 - 【請求項２】前記データ階調信号補正部は前記フレーム
メモリにおける前記階調信号の記録及び読取を制御する
コントローラをさらに含む、請求項１に記載の液晶表示
装置。 - 【請求項３】前記データ階調信号補正部は前記フレーム
メモリに伝えるために連続的に入力された前記現在フレ
ームの階調信号を臨時に記録するキャッシュメモリをさ
らに含む、請求項２に記載の液晶表示装置。 - 【請求項４】前記フレームメモリは前記データ階調信号
補正部の内または外に形成されて前記データ階調信号補
正部と接続する、請求項２または３に記載の液晶表示装
置。 - 【請求項５】前記フレームメモリは前記データ階調信号
補正部と接続する複数のバス線に一対一に接続されてい
てデータが入出力される複数のデータピンと、 前記複数のデータピンが接続されている前記バスに接続
されていて前記フレームメモリの動作に必要な命令を受
信する複数の命令ピンと、 データを入出力しない場合、前記データピンをマスキン
グする命令を受信するデータマスクピンと、 フレームメモリの内部回路と前記データピンとの接続ま
たは前記命令ピンとの接続のどちらかの接続を選択する
のに利用されるチップ選択ピンと、を含む、請求項４に
記載の液晶表示装置。 - 【請求項６】前記データマスクピンと前記チップ選択ピ
ンがアクティブ状態であれば前記命令ピンが選択され、 前記データマスクピンと前記チップ選択ピンがインアク
ティブ状態であれば前記データピンが選択される、請求
項５に記載の液晶表示装置。 - 【請求項７】前記フレームメモリは前記命令ピンが選択
された後に、前記フレームメモリのバンクがプリーチャ
ージされてデータが記録されている行と読取する第１デ
ータの列アドレスが指定され、 前記データピンが選択された後に、前記指定された行の
前記指定された列からデータが前記バーストモードで読
取される、請求項５に記載の液晶表示装置。 - 【請求項８】前記フレームメモリは前記命令ピンが選択
された後に、前記フレームメモリのバンクがプリーチャ
ージされてデータを記録する行と記録する第１データの
列アドレスが指定され、 前記データピンが選択された後に、前記指定された行の
前記指定された列からデータが前記バーストモードで記
録される、請求項５に記載の液晶表示装置。 - 【請求項９】１度の命令で一定量のデータを処理するバ
ーストモードで１フレーム内のデータを記録し、これを
読み出して出力するフレームメモリであって、 複数のデータピンと、 複数の命令ピンと、 前記データピンをマスキングする命令を受信するデータ
マスクピン、そして前記データピンまたは前記命令ピン
のどちらかを選択して内部回路に接続する命令を受信す
るチップ選択ピンと、を含むフレームメモリ。 - 【請求項１０】前記データピン及び前記命令ピンに接続
されたバスが、 前記データマスクピンと前記チップ選択ピンがアクティ
ブ状態である時、前記命令ピンで選択され、 前記データマスクピンと前記チップ選択ピンがインアク
ティブ状態である時、前記データピンで選択される、請
求項９に記載のフレームメモリ。 - 【請求項１１】前記データマスクピンと前記チップ選択
ピンの状態によって前記バスが前記命令ピンで選択さ
れ、前記フレームメモリのバンクがプリーチャージされ
てデータが記録されている行と読取する第１データの列
アドレスが指定され、 前記バスが前記データピンに転換されて、前記指定され
た列から前記指定された行のデータが前記バーストモー
ドで読取される、請求項９に記載のフレームメモリ。 - 【請求項１２】前記データマスクピンと前記チップ選択
ピンの状態によって前記バスが前記命令ピンで選択さ
れ、前記フレームメモリのバンクがプリーチャージされ
てデータを記録する行と記録する第１データの列アドレ
スが指定され、 前記バスが前記データピンに転換され、前記指定された
列から前記指定された行のデータが前記バーストモード
に記録される、請求項９に記載のフレームメモリ。 - 【請求項１３】データを入出力する複数のデータピン、
動作に必要な命令を受信する複数の命令ピン、前記デー
タピンをマスキングする命令を受信するデータマスクピ
ン及びチップ選択に利用されるチップ選択ピンを有し、
１度の命令で一定量のデータを処理するバーストモード
で１フレーム内の階調信号を記録し、これを読み出して
出力するフレームメモリを含む液晶表示装置を駆動する
方法において、 前記命令ピンの１本は前記データピンの１本と接続され
ており、 前記データマスクピンと前記チップ選択ピンの状態を変
更して、前記データピンまたは前記命令ピンを選択的に
前記フレームメモリの内部回路に接続して、前記フレー
ムメモリに前記バーストモードで記録された直前フレー
ムの階調信号を前記バーストモードで読取するバースト
読取段階、及び前記データマスクピンと前記チップ選択
ピンの状態を変更して、前記データピンまたは前記命令
ピンを選択的に前記フレームメモリの内部回路に接続し
て現在フレームの階調信号を前記バーストモードで記録
するバースト記録段階と、を含む液晶表示装置駆動方
法。 - 【請求項１４】前記バースト読取段階は前記命令ピンを
選択して前記フレームメモリのバンクをプリチャージす
る段階と、 読取しようとする階調信号が記録されている行を指定す
る段階と、 前記指定された行で読取を始める第１列アドレスを指定
する段階と、 前記データピンを選択して前記指定された行に記録され
た階調信号を前記指定された列から順次に前記バースト
モードで読取する段階と、を含む、請求項１３に記載の
液晶表示装置駆動方法。 - 【請求項１５】前記バースト記録段階は前記命令ピンを
選択して前記フレームメモリのバンクをプリチャージす
る段階と、 前記現在フレームの階調信号を記録する行を指定する段
階と、 前記指定された行で記録を始める第１列アドレスを指定
する段階と、 前記データピンを選択して前記指定された行に階調信号
を前記指定された列から順次に前記バーストモードで記
録する段階と、を含む、請求項１３に記載の液晶表示装
置駆動方法。 - 【請求項１６】前記フレームメモリのバンクのうち前記
指定された行があるバンクだけをプリチャージする、請
求項１４または１５に記載の液晶表示装置駆動方法。 - 【請求項１７】前記フレームメモリの全てのバンクを同
時にプリチャージする、請求項１４または１５に記載の
液晶表示装置駆動方法。 - 【請求項１８】前記第１列アドレスを指定する段階は、
次のバンクが前記フレームメモリ内で自動的にプリーチ
ャージされるようにする自動プリーチャージ命令を提供
する段階を含む、請求項１４または１５に記載の液晶表
示装置駆動方法。 - 【請求項１９】前記バースト記録段階は前記現在フレー
ムの階調信号を外部のキャッシュメモリに一時記録した
後、これを読み出した信号を前記フレームメモリに記録
する段階をさらに含む、請求項１５に記載の液晶表示装
置駆動方法。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2003302953A true JP2003302953A (ja) | 2003-10-24 |
Family
ID=27656421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| EP (1) | EP1472566A4 (ja) |
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| KR (1) | KR100878231B1 (ja) |
| CN (1) | CN100354706C (ja) |
| AU (1) | AU2002325559A1 (ja) |
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| KR101230302B1 (ko) * | 2005-08-12 | 2013-02-06 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 영상 신호 보정 방법 |
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-
2002
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-
2003
- 2003-02-10 US US10/364,005 patent/US7002538B2/en not_active Expired - Lifetime
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